Vivado Design Suite ユーザー ガイド : IP を使用した設計 (UG896)

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1 Vivado Design Suite ユーザーガイド IP を使用した設計

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3 目次 改訂履歴 第 1 章 : IP 中心のデザインフローの概要 Vivado IP カタログ Vivado IP パッケージャー 第 2 章 : 再利用可能な IP の作成および管理 [Manage IP] フローの概要 フローの開始 IP のシミュレーション Vivado シミュレータ ModelSim/QuestaSim その他のシミュレータ ネットリストシミュレーション ザイリンクス IP とサードパーティ合成ツール バージョン制御 第 3 章 : プロジェクトでの IP の使用 IP カタログからの IP インスタンスの作成 IP のカスタマイズ IP のディレクトリ IP 出力ファイルの生成とリセット 既存 IP の追加 プロジェクトでの IP ステート IP のプロジェクト設定 IP ボードフロー IP のインスタンシエート IP の合成 IP のシミュレーション デザイン内での IP の制約 IP のサンプルデザインの使用 IP ステータスのレポートと IP のアップグレード IP 操作の Tcl コマンド 第 4 章 : IP のパッケージ IP パッケージャーとその使用フロー IP パッケージ化フロー IP ユーザーのフロー リポジトリの管理 IP カタログ IP のカスタマイズと生成 IP パッケージの検証 IP パッケージャーの入力 IP を使用した設計 japan.xilinx.com 3

4 入力ファイルのグループ パッケージ化された IP に最低限必要なファイルセット IP パッケージャーの出力 出力パッケージ内の IP デザインファイルの分類 出力パッケージに含まれるその他のファイル IP パッケージ化の手順 既存の Vivado プロジェクトのパッケージ化または新規プロジェクトの作成 プロジェクトを IP としてパッケージ化 IP カタログへの新規 IP の追加 HDL 以外のファイルの IP パッケージへの追加 以前の EDK IP のインテグレーターコアへの変換 推奨される変換フロー 予約済みパラメーター 付録 A : 付録その他のリソース ザイリンクスリソース ソリューションセンター リファレンス IP のファイルおよびディレクトリ構造 Vivado Design Suite IP vs ISE CORE Generator IP 有償ライセンス IP の使用 Vivado IP 最適化 概要 スタンドアロン IP の特性評価手法 Fmax マージンシステム手法 ツールオプションおよびその他の要因 IP を使用した設計 japan.xilinx.com 4

5 第 1 章 IP 中心のデザインフローの概要 Vivado Integrated Design Environment (IDE) には さまざまなデザインソースからデザインに IP モジュールを追加できるような IP 中心のデザインフローがあります X-Ref Target - Figure 1-1 図 1-1 に示すように Vivado IDE には次の IP ソースを集めた IP カタログというセントラルレポジトリが含まれます Vivado Design Suite IP System Generator for DSP デザインからのモジュール (MATLAB/Simulink アルゴリズム ) および Vivado 高位合成デザイン (C/C++ アルゴリズム ) サードパーティ IP Vivado IP パッケージャーを使用して IP としてパッケージされたユーザーデザイン 注記 : サードパーティから合成済み EDIF ネットリストとして提供されている IP もあります [Add Sources] コマンドを使用すると Vivado IDE からこれらのファイルをデザインに読み込むことができます デザインの IP は さまざまな方法で操作できます 図 1-1 : IP 中心のデザインフロー [Managed IP] フローを使用して IP をカスタマイズし 合成済みデザインチェックポイント (DCP) を含む出力ファイルを生成します IP は 作成された XCI ファイルを参照すると プロジェクトフローでも非プロジェクトフローでも使用できます これは 多くのチームメンバーで大規模プロジェクトを設計するのに 推奨される方法です 詳細は 第 2 章 再利用可能な IP の作成および管理 を参照してください Vivado プロジェクト内で IP を作成および追加します プロジェクト内で IP カタログにアクセスして IP を作成し デザインに追加します IP は プロジェクト内部または外部に保存できます チームメンバーの少ないプロジェクトに推奨される方法です 詳細は 第 3 章 プロジェクトでの IP の使用 を参照してください IP を使用した設計 japan.xilinx.com 5

6 Vivado IP カタログ Vivado IP カタログ ( 図 1-2) は ザイリンクス IP サードパーティ IP および企業独自の IP のセントラルレポジトリで デザインチーム 部署 企業内で共有して利用できます X-Ref Target - Figure 1-2 Vivado IP カタログの主な機能は 次のとおりです 開発されているエンドアプリケーションにかかわらず 構築ブロック ウィザード コネクティビティ DSP エンベデッド AXI 基盤構造 およびビデオ IP を含むザイリンクス IP すべてに 1 つの共有レポジトリから簡単にアクセス可能 共有ネットワークドライブも含めた複数の物理ロケーションをサポートし サードパーティまたな企業内で開発された IP を一貫した IP 環境で利用可能 Vivado 統合設計環境 (IDE) または Tcl による自動スクリプトベースのフローを使用して IP をカスタマイズおよび生成 インスタンシエーションテンプレート シミュレーションモデル (HDL C または MATLAB) および HDL サンプルデザインなど オプションの IP 出力をオンデマンド配信 IP を Vivado プロジェクトのインスタンシエートソースとして直接評価可能な IP サンプルデザインを統合 IP をデザインと共にグローバルに RTL 合成 合成可能な RTL または IP のビヘイビアシミュレーションモデルを使用可能 変更ログの記録と同じバージョン履歴の詳細に素早くアクセス可能 IP バージョン番号の命名規則は メジャー番号. マイナー番号で表記されるよう統一 Vivado IP パッケージャー 図 1-2 : Vivado IP カタログ 図 1-1 に示すように Vivado IDE には IP パッケージャーという独自のデザイン機能があります IP パッケージャーは IP-XACT 規格 (IEEE-1685) に準拠しています Vivado IDE ユーザーデザインが集められると IP パッケージャーでデザインを再利用可能な IP モジュールに素早く変更して Vivado IP カタログに追加して ほかのユーザーが使用できるようにできます IP を使用した設計 japan.xilinx.com 6

7 第 2 章 再利用可能な IP の作成および管理 [Manage IP] フローの概要 Vivado IDE では IP カタログで IP を検索したり IP をカスタマイズしたり コンフィギュレーションされた IP のレポジトリを管理したりといった使用しやすいフローが提供されており managed_ip_project という名前の IP プロジェクトがディスク上に作成され ユーザーの作成した IP の合成後のデザインチェックポイントが生成されます チームで設計する場合 またはデザインにザイリンクス IP が多く使用される場合は カスタマイズした IP を Vivado プロジェクト構造外のディレクトリに作成して保存することをお勧めします この方法を使用すると リビジョン制御がシンプルになり IP カスタマイズをほかの人と簡単に共有できるようになります この方法は IP を非プロジェクトのスクリプトベースのフローで処理する場合にも推奨されます [Manage IP] フローの主な機能は 次のとおりです シンプルな IP プロジェクトインターフェイス ザイリンクス IP カタログへの素早いアクセス 複数 IP のカスタマイズ設定を作成可能 IP インスタンシエーションごとにディレクトリを分割し IP の使用に必要なすべてのファイルを含有 RTL または合成後のデザインチェックポイント (.dcp) の生成をユーザーが選択可能 DCP ファイルには IP のネットリストおよび制約の両方が含まれます フローの開始 [Manage IP] フローを開始するには Vivado IDE を起動して Getting Started ページで [Mange IP] をクリックします ( 図 2-1) X-Ref Target - Figure 2-1 図 2-1 : [Manage IP] フローの起動 [Manage IP] をクリックすると 次のオプションを含むダイアログボックスが表示されます [New IP Location] : IP カタログの確認と IP のカスタマイズに指定したディレクトリで新しい IP プロジェクトを開きます 出力ファイルもこのディレクトリに含まれます [Recent Customized IP Locations] : 既存 IP の管理および新規 IP の作成に使用する IP プロジェクトを開くディレクトリを最近使用したディレクトリから選択できます IP を使用した設計 japan.xilinx.com 7

8 フローの開始 [New IP Location] オプションを選択した場合は [Open IP Catalog] ダイアログボックス ( 図 2-2) が表示され ウィザードの指示に従って新しいカスタマイズ IP のディレクトリを作成できます X-Ref Target - Figure 2-2 図 2-2 : [Manage IP] フローの開始画面 [Next] をクリックすると [Open IP Catalog] ダイアログボックス ( 図 2-3) が表示されるので パーツ ターゲット言語 ターゲットシミュレータ IP プロジェクトを保存する IP ディレクトリ および作成またはカスタマイズされる IP を入力します ディレクトリを設定すると 次が実行されます managed_ip_project ディレクトリの作成されるディレクトリが設定されます カスタマイズ IP のディレクトリがそのディレクトリ内にそれぞれ作成されます X-Ref Target - Figure 2-3 図 2-3 : IP プロジェクトセッションのデフォルト設定 IP を使用した設計 japan.xilinx.com 8

9 フローの開始 情報を入力して [OK] をクリックしたら 図 2-4 のような IP カタログが表示されます この段階で IP を選択してカスタマイズできます カスタマイズすると IP ごとにディレクトリが作成されます X-Ref Target - Figure 2-4 図 2-4 : IP カタログの新しい [Manage IP] ビュー 指定したディレクトリに既に IP プロジェクトが含まれる場合は 既存プロジェクトを開くかどうかを尋ねる図 2-5 のようなダイアログボックスが表示されます [Yes] をクリックすると 既存の IP プロジェクトが開き カスタマイズされた IP が表示されます [No] をクリックすると 図 2-2 の画面に戻るので 新しいディレクトリを指定します X-Ref Target - Figure 2-5 図 2-5 : ディレクトリに既に IP プロジェクトが含まれる場合の表示されるダイアログボックス [Yes] をクリックすると 既存の IP プロジェクトが開き カスタマイズされた IP が表示されます [No] をクリックすると 図 2-2 の画面に戻るので 新しい IP ディレクトリを指定します IP 製品ガイド 変更ログ 製品ウェブページ アンサーレコードなどへのアクセスを含めたすべてのカタログを開くことができます IP をカスタマイズして IP プロジェクトに追加すると プロジェクトに含まれる IP に関する情報が [Sources] および [IP Properties] ビューに表示されます IP を使用した設計 japan.xilinx.com 9

10 フローの開始 図 2-6 は [Manage IP] プロジェクト画面を示しています X-Ref Target - Figure 2-6 図 2-6 : 3 つの IP を含む [Manage IP] プロジェクト画面 IP プロジェクトの画面は 主に 5 つのセクションに分かれています 1. [IP Sources] タブ : プロジェクト用にカスタマイズされた IP すべてがリストされます ここから 出力ファイルを確認したり その他の出力ファイルの生成を管理したりできます IP の出力ファイルが既に生成されている場合は ( オプションのデザインチェックポイントファイルは除く ) IP アイコンにチェックマークが表示されます IP の出力ファイルがまだ生成されていない場合は IP アイコンにチェックマークは表示されません 注記 : カスタマイズ IP には.xci ファイル以外にも インスタンシエーションテンプレート (.veo または.vho) および BOM ファイル (.xml) が常に作成されます 2. IP カタログ : IP カタログ全体を確認し カスタマイズ IP を作成して IP プロジェクトに追加できます 3. [Details] ビュー : [IP Sources] タブや IP カタログから選択した IP の詳細が表示されます 4. [IP Properties] ビュー : [IP Sources] タブや IP カタログから選択した IP の詳細情報が表示されます IP が生成さ れている場合は プロパティおよび一般情報が表示されます 5. [Design Runs] ビュー : 合成デザインチェックポイントの出力ファイルが生成されると その run がここに表示さ れます IP を使用した設計 japan.xilinx.com 10

11 IP のシミュレーション このフローを使用すると 複数の IP をカスタマイズおよび管理できます IP の出力ファイルは指定した IP ディレクトリに保存されます IP ディレクトリには XCI ファイルとその他の生成されたファイルが含まれます 開いたりカスタマイズした IP はすべて Vivado IDE の [Sources] ビューから表示されます ( 図 2-6) X-Ref Target - Figure 2-7 図 2-7 : IP を含む [Sources] ビュー IP のシミュレーション [Manage IP] プロジェクトは フルの RTL プロジェクトではないので IP ディレクトリのシミュレーションはサポートされません シミュレーションするには デザインプロジェクトからカスタマイズ IP を参照して そのプロジェクト内でシミュレーションします IP カタログのザイリンクス IP は RTL ソースとして配布されるので サードパーティシミュレータを使用してもビヘイビアシミュレーションが実行できます ロジックシミュレーションとサポートされるシミュレータについては Vivado Design Suite ユーザーガイド : ロジックシミュレーション (UG900) を参照してください Vivado シミュレータ Vivado Design Suite には Vivado IDE で直接サポートされる混合言語シミュレータ (Vivado シミュレータ ) が含まれます シミュレーションは RTL プロジェクトから直接起動できます または xsim を使用して Vivado の外部でシミュレーションを実行する場合は 次のように launch_xsim コマンドを使用して run スクリプトを生成できます launch_xsim scripts_only mode behavioral これにより 必要なファイルおよびライブラリ情報すべてを含め コマンドラインから xsim で使用できるスクリプトが生成できます 詳細は Vivado Design Suite ユーザーガイド : ロジックシミュレーション (UG900) を参照してください ModelSim/QuestaSim ModelSim/QuestaSim は Vivado IDE で直接サポートされるシミュレーションツールです プロジェクト設定でシミュレータを ModelSim/Questa に変更しておきます シミュレーションは RTL プロジェクトから直接起動できます または ModelSim/Questa を使用して Vivado の外部でシミュレーションを実行する場合は 次のように launch_modelsim コマンドを使用して run スクリプトを生成できます launch_modelsim scripts_only mode behavioral これにより 必要なファイルおよびライブラリ情報すべてを含め コマンドラインから ModelSim/Questa で使用できるスクリプトが生成できます IP を使用した設計 japan.xilinx.com 11

12 IP のシミュレーション その他のシミュレータ Vivado IDE に含まれるザイリンクス IP は 業界標準の IEEE P1735 暗号化を使用して暗号化されています これをサポートするシミュレータを使用すると ビヘイビアシミュレーションを実行できます この場合 シミュレーションファイルおよびそれらの属するライブラリのリストが必要です シミュレーション用に IP のすべてのファイルを取得するには get_files コマンドを使用します get_files -compile_order sources -used_in simulation \ -of_objects [get_files <IP name>.xci] -compile_order オプションは 現在のところ RTL ソースしかサポートしていませんが 今後のリリースでは制約もサポートする予定です -used_in オプションを使用すると シミュレーションまたは合成で使用されるファイルを指定できます -of_objects オプションに IP の XCI ファイルオブジェクトを指定すると そこから IP に関連するすべてのファイルをフィルターできます VHDL の場合 各ファイルに関連付けられたライブラリも必要です Tcl スクリプトを使用すると 簡単にこれが決定できます 次のスクリプトを使用すると 各ファイルがシミュレーションに使用されるパスおよび関連するライブラリも含めて表示されます # Get the list of files required for simulation set ip_files [get_files -compile_order sources -used_in simulation \ -of_objects [get_files <IP name>.xci] # For each of these files, get the library information foreach file $ip_files { puts "[get_property LIBRARY $file] $file" } Cadence Synposys および Aldec などのベンダーのサードパーティシミュレータを使用する場合は アンサー のスクリプトを使用できます 注記 : Synopsys VCS では 現在のところ IEEE P1735 で暗号化された VHDL ファイルがサポートされません ザイリンクス IP の多くは VHDL ソースで提供されているので これらの IP の場合は論理ネットリストを生成する必要があります IP を使用した設計 japan.xilinx.com 12

13 ザイリンクス IP とサードパーティ合成ツール ネットリストシミュレーション ネットリストシミュレーションでは 暗号化されたシミュレーションソースを含め その IP の構造シミュレーションモデルを作成する必要があります デザインを 1 つの言語でシミュレーションできるように 構造シミュレーションモデルを作成する必要がある場合もあります [Managed IP] プロジェクトで構造シミュレーションモデルを作成するには まず合成済みのデザインチェックポイントファイルを生成する必要があります これは [IP Sources] タブでカスタマイズした IP を右クリックし [Generate Output Products] をクリックすると生成できます [Generate Output Products] ダイアログボックスが開きます 図 2-8 のように [Generate Synthesized Design Checkpoint (.dcp)] をオンにします X-Ref Target - Figure 2-8 図 2-8 : [Generate Synthesized Design Checkpoint] ボックス 注記 : DCP ファイルが生成されたら IP の合成デザイン run を手動で開いて write_verilog コマンドを使用して構造シミュレーションネットリストを書き出します ザイリンクス IP とサードパーティ合成ツール Vivado IDE で使用可能なザイリンクス IP は Vivado 合成エンジンでのみサポートされます これには IP コアおよびすべてのサンプルデザインを含みます IP 用に提供される HDL ファイルのほとんどが IEEE P1735 で暗号化されており Vivado IDE を使用する場合は読み出し専用になっています ユーザーデザインにはサードパーティ合成ツールを使用でき ネットリストを生成できます これを Vivado のインプリメンテーションで使用できます たとえば ザイリンクス IP を含むデザインに Synopsys 社の Synplify Pro を使用する場合は 推奨されるフローは次のようになります Vivado で [Manage IP] フローを使用して 必要な IP を作成およびカスタマイズします 各 IP の合成デザインチェックポイント (DCP) を生成します <IP_NAME>_synplify_stub.v and <IP_NAME>_synplify.vho ファイルが自動的に作成されます Synplify Pro プロジェクトに Verilog スタブを追加するか VHDL コンポーネントを追加します これらは ザイリンクス IP のブラックボックスを推論するため および合成ツールで IO バッファーが追加されないようにするために使用されます Synplify Pro でネットリストを生成します Synplify Pro からのネットリストを Vivado ネットリストプロジェクトに読み込んで IP の DCP ファイル (IP ごとに DCP ファイル 1 つ ) を追加します また 非プロジェクトフローのスクリプトを使用する場合は Synplify Pro IP を使用した設計 japan.xilinx.com 13

14 バージョン制御 ネットリストに対して read_edif/verilog を使用したり IP の DCP ファイルを add_files で追加し link_design を使用します Vivado でデザイン全体をインプリメントします <IP_NAME>_synplify_stub.v and <IP_NAME>_synplify.vho には 最上位ポートに接続される場合 Synplify Pro に IP の IO バッファーを推論しないように伝える合成指示子が含まれます これらの指示子を使用するサードパーティ合成ツールの必要に合わせて変更します インプリメンテーション中は DCP に IO バッファーがない場合 Vivado で IO バッファーが追加されます バージョン制御 ザイリンクス IP のバージョンを制御する方法には 次のようなオプションがあります フル制御 出力ファイルも含め すべての IP ディレクトリがバージョン制御されます この方法は 後で IP をアップグレードするかどうかやそのタイミングをユーザーが決定できるのでお勧めです Vivado IDE では カタログ内でサポートされる IP のバージョンはそれぞれ 1 つのみです ツールをアップグレードして IP が最新バージョンでなくなっても まだ使用は可能です 古いバージョンはロックされて再カスタマイズすることはできなくなりますが 出力ファイルは存在するので まだ使用できます 部分的制御 IP の XCI ファイルと合成デザインチェックポイント (DCP) がリビジョン制御されます この方法を使用すると IP を最新のバージョンにアップグレードする必要がある場合は IP のカスタマイズ設定が保持されたまま自動的にアップグレードされます アップグレードしない場合は DCP を使用し続けることができます 最低制御 IP の XCI には IP のカスタマイズ設定の詳細がすべて含まれます これから 合成に必要な出力ファイルすべてを生成し直すことができます IP が最新バージョンでない場合は 自動的にアップグレードされます スクリプト バージョン制御に関連するファイル数を最小限にするには Tcl コマンド (create_ip set_property など ) を使用して IP を最初から作成およびカスタマイズします 合成デザインチェックポイント (.dcp) が生成されているかどうかによって Tcl を使用してその IP に関する出力ファイルのリストを表示することができます.dcp が生成されている場合は 次のコマンドを使用します get_files -all -of [get_files <IP_NAME>.xci].dcp が生成されていない場合は まず IP の合成 run を設定してから get_files コマンドを使用します get_files でファイルをクエリー検索したら その run をリセットする必要があります current_run <IP_NAME>_synth_1 get_files -all -of [get_files <IP_NAME>.xci] current_run synth_1 このクエリー検索では次のファイルが検出されないので バージョン制御に手動で追加する必要があります 合成デザインチェックポイント (DCP) メモリインターフェイスジェネレーター (MIG) のプロジェクトファイル (.prj) 係数ファイル (.coe) IP を使用した設計 japan.xilinx.com 14

15 第 3 章 プロジェクトでの IP の使用 Vivado Design Suite では プリファレンスによって さまざまな方法でツールを実行できます プロジェクトベースの方法を使用して デザインプロセスおよびデザインデータを自動的に管理させることもできます この方法は プロジェクトモード と呼ばれます プロジェクトを使用すると ディスク上にディレクトリ構造が作成され それを利用してデザインソースファイル IP run の結果 およびプロジェクトステータスが管理されます run 構造を使用して 合成およびインプリメンテーションプロセスおよび run ステータスを自動的に管理します デザインフロー全体を Vivado IDE で 1 回クリックするだけで実行でき スクリプトでそれを記述することもできます Vivado Design Suite で使用可能なデザインフローの詳細については Vivado Design Suite ユーザーガイド : デザインフローの概要 (UG892) を参照してください RTL ベースのプロジェクトの場合 Vivado 環境外から既存の IP を追加したり IP カタログから IP コアインスタンスを生成したり プロジェクトへ追加できます IP ソースを追加するには 次の操作を実行します IP カタログからの IP インスタンスの作成 IP 出力ファイルの生成とリセット 既存 IP の追加 プロジェクトでの IP ステート IP ボードフロー IP のインスタンシエート IP の合成 IP のシミュレーション デザイン内での IP の制約 IP のサンプルデザインの使用 IP ステータスのレポートと IP のアップグレード IP 操作の Tcl コマンド これらの操作について 次のセクションで説明します IP を使用した設計 japan.xilinx.com 15

16 IP カタログからの IP インスタンスの作成 IP カタログからの IP インスタンスの作成 IP のカスタマイズ IP カタログから IP を選択し パラメーター値を指定することにより デザイン要件に合わせて IP をカスタマイズできます 1. [IP Catalog] ビューからカスタマイズする IP を選択します 2. 選択した IP をダブルクリックするか ツールバーまたはポップアップメニューから [Customize IP] コマンドを実 行します 図 3-1 は FIFO Generator IP の [Customize IP] ダイアログボックスを示しています X-Ref Target - Figure 3-1 図 3-1 : [Customize IP] ダイアログボックス このダイアログボックスに IP をカスタマイズするパラメーターが表示されます [Customize IP] ダイアログボックスは選択した IP のタイプによって異なり パラメーターを指定するタブが 1 つまたは複数表示されます ダイアログボックス上部のタブをクリックし 各ページを表示してパラメーターを設定します [Customize IP] ダイアログボックスには IP シンボルと 選択した IP によって周波数応答グラフ リソース予測 AXI4-Stream ポート構造なども表示されます IP シンボルでは Vivado IDE の [Schematic] ビューと同じズーム サイズ変更 自動フィット機能を使用できます IP を使用した設計 japan.xilinx.com 16

17 IP カタログからの IP インスタンスの作成 [Documentation] [Product Guide] をクリックすると サポートされる IP の資料がウェブブラウザーに表示されます [Switch to Defaults] をクリックすると すべてのコンフィギュレーションオプションを最初のデフォルト状態にリセットするかどうかを尋ねるメッセージが表示されます [Customize IP] ダイアログボックスでパラメーターの設定を完了したら [OK] をクリックします IP コアおよびインスタンシエーションテンプレートがデザインソースとしてプロジェクトに追加されます カスタマイズした IP コアを [Sources] ビューで右クリックして [Generate Output Products] をクリックすると IP コアの出力ファイルが作成されます この時点では コアは合成されません プロジェクトに IP コアを追加して合成を実行すると デザインのほかのソースと共に IP が自動的に合成されます この機能により デザインに含まれる複数の IP コアを短時間でインスタンシエートできます プロジェクトに IP を追加するたびに合成を実行する必要はありません カスタマイズしてプロジェクトに追加した IP コアは [Sources] ビューに表示されます このタブでコアのツリーを展開するとコアを構成するさまざまなファイルが表示され コアを選択すると [Source File Properties] ビューにプロパティが表示されます [Sources] ビューで IP コアを右クリックして [Re-customize IP] をクリックすると [Customize IP] ダイアログボックスが再度表示され コアのパラメーターを変更できます また [Sources] ビューで IP コアを右クリックして [Upgrade IP] をクリックすると カスタマイズされた IP をザイリンクス IP カタログの最新バージョンにアップグレードし 現在の IP コアからのカスタマイズを適用できます [Customize IP] ダイアログボックスでパラメーターの設定を完了したら [OK] をクリックします この後 図 3-2 のような [Generate Output Products] ダイアログボックスが表示されます この段階では [Generate] をクリックするか [Skip] をクリックしないままにしておくと 出力ファイルが生成されます 出力ファイルは この段階で生成されなくても 後で必要に応じて自動的に生成されます 後で [IP Sources] または [Hierarchy] タブで IP を右クリックして [Generate Output Products] をクリックして手動で生成することもできます X-Ref Target - Figure 3-2 図 3-2 : [Generate Output Products] コマンド 必要であれば IP の合成後のデザインチェックポイント (DCP) を生成するように選択しておくこともできます 選択しておくと 次が実行されます IP の合成用に IP のデザイン run が作成されます 合成 run が起動されます 残りのデザインを合成すると ブラックボックスが推論されます インプリメンテーション中にすべての IP のブラックボックスが接続されます IP を使用した設計 japan.xilinx.com 17

18 IP カタログからの IP インスタンスの作成 DCP を使用すると デザインの合成にかかるランタイムが削減できます これは 開発中にデザインの合成が実行されても その都度 IP は合成されないようになるからです 図 3-3 は DCP が生成されている場合の [Hierarchy] タブの IP を示しています アイコンは DCP が使用されていることを示します X-Ref Target - Figure 3-3 図 3-3 : IP の合成後のデザインチェックポイント (DCP) DCP がカスタマイズ中に生成されない場合 IP はこの段階では合成されません プロジェクトに IP コアを追加して合成を実行すると デザインのほかのソースと共に IP が自動的に合成されます この機能により デザインに含まれる複数の IP コアを短時間でインスタンシエートできます プロジェクトに IP を追加するたびに合成を実行する必要はありません カスタマイズしてプロジェクトに追加した IP コアは [Sources] ビューに表示されます このタブでコアのツリーを展開するとコアを構成するさまざまなファイルが表示され コアを選択すると [Source File Properties] ビューにプロパティが表示されます IP のカスタマイズは create_ip Tcl コマンドでも実行できます 次はその例です create_ip -name fifo_generator -version vendor xilinx.com -library ip -module_name fifo_gen 注記 : create_ip Tcl コマンドを実行すると ソースファイルは作成されますが 出力ターゲットは作成されません [Sources] ビューで IP コアを右クリックして [Re-customize IP] をクリックすると [Customize IP] ダイアログボックスが再度表示され コアのパラメーターを変更できます または [Sources] ビューで IP をダブルクリックしても 再カスタマイズできます Vivado Design Suite でサポートされる IP の詳細は を参照してください 各 IP に関する情報は または IP カタログを参照してください AXI IP の詳細は を参照してください IP を使用した設計 japan.xilinx.com 18

19 IP 出力ファイルの生成とリセット IP のディレクトリ IP カタログから IP をカスタマイズする場合 プロジェクト構造内 ( デフォルト ) またはプロジェクト外部に IP ディレクトリを保存するように選択できます (IP ディレクトリの詳細は 付録 A を参照してください ) ディレクトリは IP カスタマイズ中に図 3-4 の [IP Location] から設定できます X-Ref Target - Figure 3-4 図 3-4 : IP ディレクトリが保存されるディレクトリの変更 IP 出力ファイルの生成とリセット カスタマイズ中に出力ファイルが生成されなかった場合は IP を右クリックして [Generate Output Products] をクリックすると手動で生成できます この方法を使用した場合 それ以外に指定できるのは 合成デザインチェックポイントを生成するかどうかだけです その他すべての出力ファイルは デフォルトで生成されます 出力ファイルの生成は必須ではありませんが デザイン全体を合成すると自動的に生成されます Tcl を使用すると 必要に合わせてさまざまな出力ファイル ( サンプルデザイン インスタンシエーションテンプレート シミュレーション 合成 ) を手動で選択して生成できます これを実行できる Tcl コマンドは generate_target で 次のように使用します generate_target {instantiation_template synthesis} [get_ips fifo_gen] fifo_gen は 前にモジュール名に使用された IP カスタマイズ設定の名前です 出力ファイルをリセットするには IP を右クリックして [Reset Output Product] をクリックします これにより 生成されたすべての出力ファイルが削除されます DCP が作成されている場合は これによって関連する run も削除されます 詳細は IP の合成 セクションを参照してください 既存 IP の追加 生成前の CORE Generator IP (<core_name>.xco インスタンスファイル ) または生成前の Vivado IP (<core_name>.xci インスタンスファイル ) を追加するには Add Sources ウィザードで [Add Existing IP] をオンにします ( 図 3-5) 生成 IP を使用した設計 japan.xilinx.com 19

20 既存 IP の追加 前の IP を指定するか 生成されたソースファイルをプロジェクトに追加するかを選択できます [Managed IP] フローを使用した IP の作成の詳細については 第 2 章 再利用可能な IP の作成および管理 を参照してください X-Ref Target - Figure 3-5 図 3-5 : 生成前の IP ソースの追加 X-Ref Target - Figure 3-6 図 3-6 : 既存 IP の追加 IP を使用した設計 japan.xilinx.com 20

21 プロジェクトでの IP ステート 既存の IP の追加は 次の例のように import_ip Tcl コマンドを使用しても実行できます import_ip -file C:/coregen_ip/aurora_8b10b_v7_1.xco -name aurora_8b10b_v7_1 import_ip -file C:/coregen_ip/blk_mem_gen_v6_1.xco -name blk_mem_gen_v6_1 注記 : IP にリモートアクセスするには read_ip コマンドを使用します これを使用すると IP はプロジェクトにコピーされなくなります 追加された IP コアは [Hierarchy] [Libraries] [Compile Order] タブのその他のソースファイルと一緒に [Sources] ビューの [IP Sources] タブにそれぞれ表示されます [Sources] ビューにはコアを構成するファイルが表示され コアを選択すると [Source File Properties] ビューにプロパティが表示されます 注記 : IP コアの EDIF Verilog SystemVerilog ネットリストまたは NGC ファイルは RTL またはネットリストベースのプロジェクトに追加することもできます 詳細は Vivado Design Suite ユーザーガイド : システムレベルデザイン入力 の第 2 章の 合成後プロジェクトの作成 セクションを参照してください プロジェクトでの IP ステート プロジェクト内の IP は それがカタログの最新バージョンなのか 出力ファイルが生成されているのかどうかなどによって さまざまなステートになります 既存の IP (XCI または XCO 形式 ) を追加する場合 出力ファイルが存在するのであれば それも読み込まれます IP は 次のステートのいずれかで Vivado IDE の GUI に表示されます カタログに IP の最新バージョンが存在しています カタログに IP の最新バージョンが存在し 合成ターゲットが生成されています IP がロックされています ターゲットはあります IP は使用できますが 変更できず 新規出力ファイルは作成できません たとえば シミュレーションターゲットがない場合 それらは作成できません IP がロックされています ターゲットはありません IP は現在のステートでは使用できません 使用すると エラーになります 次の可能性はあります IP は IP カタログの最新バージョンにアップグレードできます アップグレードオプションはありませんが IP はカタログに含まれたままです 最新バージョンを使用して IP を作成し直すか 元の出力ファイルを読み込む必要があります アップグレードオプションはなく IP はカタログに含まれなくなります 元の出力ファイルを読み込まないと IP は使用できません 注記 : Vivado IP カタログからアクセスできないバージョンの IP コアをインポートした場合 IP の再カスタマイズ リセット 再生成は実行できません IP を使用した設計 japan.xilinx.com 21

22 IP のプロジェクト設定 IP のプロジェクト設定 図 3-7 に示すように グローバルに IP のプロジェクト設定をしておくと IP をカスタマイズする際の生産性が向上します X-Ref Target - Figure 3-7 図 3-7 : IP のプロジェクト設定 デフォルト設定には 次の 2 つの主なカテゴリが含まれます [Repository Manager] : IP レポジトリリストに追加するディレクトリを指定します IP は ユーザーがパッケージできるほか サードパーティサプライヤーから入手することもできます [Apply] をクリックすると 各レポジトリに IP が表示されるようになります [Packager] : ベンダー ライブラリ 命名規則を含めて新しい IP をパッケージにする際のデフォルト値を設定します このカテゴリでは IP パッケージャーを開いたときのデフォルトビヘイビアを設定したり 自動的にフィルターされるファイル拡張子を指定できたりします 注記 : 必要であれば IP パッケージプロセス中に IP をパッケージにする際のデフォルト値は変更できます [IP] ページおよび IP カタログは RTL プロジェクトまたは Getting Started ページから [Manage IP] リンクを使用した場合にのみ使用可能です IP を使用した設計 japan.xilinx.com 22

23 IP ボードフロー IP ボードフロー 一部の IP でサポートされる IP ボードフロー機能を使用すると IP をカスタマイズ中にボードインターフェイスを選択できます この機能を使用する場合 IP の物理制約の作成は自動化され 特定の _board.xdc ファイルで追加の XDC 制約が含まれるようになります 図 3-8 に示すように 新規プロジェクトを作成するプロセスでデフォルトパーツとしてボードを選択します X-Ref Target - Figure 3-8 図 3-8 : デフォルトパーツとしてのボードの選択 リストされるボードの 1 つを選択すると ボードフローをサポートする IP をカスタマイズするときに 新しいタブが表示されます ( 図 3-9) X-Ref Target - Figure 3-9 図 3-9 : サポートされる IP のカスタマイズに表示される [Board] タブ IP を使用した設計 japan.xilinx.com 23

24 IP ボードフロー 図 3-10 は [Generate Board based IO Constraints] をオンにしたところを示しています これをオンにすると IP インターフェイスを使用可能なボードインターフェイスに関連付けることができます X-Ref Target - Figure 3-10 図 3-10 : IP インターフェイスとボードインターフェイスの関連付け IP の出力ファイルが [IP Sources] タブに生成されると <IP_name>_board.xdc ファイルがリストされます このファイルには IP のポートを USB ポート LED ボタン スイッチなどの関連するボードコネクタやデバイスに接続するパッケージピンに割り当てる物理制約が含まれます 図 3-11 は GPI0 インターフェイスがボードの LCD インターフェイスに接続され GPIO2 インターフェイスがボードのプッシュボタンに接続されたときに GPIO IP 用に作成された XDC 制約を示しています X-Ref Target - Figure 3-11 図 3-11 : IP ボードの XCD ファイル次の IP では 現在のところボードフローがサポートされています AXI GPIO AXI Ethernet Lite AXI EMC AXI UART (16550 and lite) AXI IIC Clocking Wizard Proc Sys Reset IP を使用した設計 japan.xilinx.com 24

25 IP のインスタンシエート IP のインスタンシエート IP インスタンスをカスタマイズしてプロジェクトに追加すると [Sources] ビューの [IP Sources] タブに表示されます IP インスタンスを展開すると [Implementation Template] フォルダーにインスタンシエーションテンプレートを含む VHO/VEO ファイルが表示されます このインスタンシエーションテンプレートを RTL デザインにコピーして貼り付けることができます 図 3-12 に FIFO Generator コアのインスタンシエーションテンプレートを示します X-Ref Target - Figure 3-12 図 3-12 : IP のインスタンシエーション RTL コード 1. インスタンシエーションテンプレートをデザインで使用するには IP コアの VEO または VHO テンプレートファイルと RTL デザインファイルを [Sources] ビューでダブルクリックするか 右クリックして [Open File] をクリックし テキストエディターで開きます 2. VEO または VHO テンプレートファイルでインスタンシエーションテンプレートを選択してコピーし RTL デザインの適切な位置に貼り付けます 3. IP テンプレートをデザインに組み込むために必要な変更を加えます IP コアをデザインに正しくインスタンシエートしたら IP コアをデザインの残りの部分と共に合成できます IP の合成 デフォルトでは 合成を実行すると デザイン全体と共に IP も合成されます ロジックを変更するたびに IP が再合成されないようにするには IP を前合成しておくことができます 合成デザインチェックポイント (DCP) は IP を最初にカスタマイズしてプロジェクトに追加したときか 後で新しい出力ファイルを生成したときに生成できます IP を使用した設計 japan.xilinx.com 25

26 IP の合成 これには IP がプロジェクトが追加された後に [Sources] ビューでその IP を右クリックし [Generate Output Products] をクリックします ( 図 3-13) X-Ref Target - Figure 3-13 図 3-13 : IP の合成後のデザインチェックポイントの作成 [Generate Output Products] ダイアログボックスが開きます 図 3-14 のように [Generate Synthesized Design Checkpoint (.dcp)] をオンにします X-Ref Target - Figure 3-14 注記 : または [Hierarchy] タブで IP の XCI ファイルを右クリックし [Set As Out-Of-Context Module] をクリックします ただし これには合成 run 用に作成されたファイルセットに名前を付けて IP の合成 run を手動で起動する必要があります これは コンテキスト外 (out-of-context) で合成されるように階層レベルを設定する一般的なメカニズムです 合成前の IP に推奨されるフローは [Generate Output Products] フローです DCP を生成すると 次が実行されます 図 3-14 : [Generate Output Products] ダイアログボックス 新しいファイルセットが作成され IP の合成出力ターゲットがそこにコピーされます IP に対して新しい合成 run が設定され 起動されます IP を使用した設計 japan.xilinx.com 26

27 IP のシミュレーション [Hierarchy] タブの IP インスタンスの位置が下がって 新しいレベルが追加されます ( 図 3-15) アイコンは DCP が使用され デザイン全体の合成でブラックボックスが推論されたことを示します X-Ref Target - Figure 3-15 図 3-15 : [Hierarchy] タブの IP の合成後のチェックポイント DCP の代わりに RTL を使用するように戻すには 次のいずれかを実行します IP の XCI を [Hierarchy] タブで右クリックし [Reset Output Products] をクリックします DCP を [Hierarchy] タブで右クリックし [Unset Out-Of-Context Module] をクリックします [Unset Out-of-Context Module] をクリックすると その他の生成された出力ファイルが保持され [Reset Output Products] をクリックすると その IP のすべての出力ファイルが削除されます このフローは Out-Of-Context (OOC) の XDC ファイルを含む IP にのみ使用することをお勧めします OOC XDC (_ooc.xdc) ファイルには IP のデフォルトのクロック情報が含まれます IP は独立して (out-of-context で ) 実行されるので 最上位クロック情報は含まれません ほとんどの IP にはこういったデフォルトのクロック定義が提供されていて 合成でタイミング最適化に使用されます IP に OOC の XDC ファイルが含まれるかどうかは [IP Sources] タブの Synthesis フォルダーに <component_name>_ooc.xdc のような名前のファイルがないかどうかでわかります Out-Of-Contex フローは IP をカスタマイズする際に [Manage IP] フローを使用する場合も実行できます 詳細は 第 2 章 再利用可能な IP の作成および管理 を参照してください 注記 : このフローを説明する演習については Vivado Design Suite チュートリアル : IP を使用した設計 (UG939) を参照してください IP のシミュレーション RTL デザインでの I P のシミュレーション Flow Navigator で [Run Simulation] をクリックすると デザイン全体と共に IP コアがシミュレーションされます Vivado IDE では IP と共に供給されているシミュレーションソースを使用して デザイン全体の論理シミュレーションが実行されます ビヘイビアモデル テキスト形式の合成可能なソース または暗号化された合成可能なソースが VHDL または Verilog シミュレーションモデルとして提供されています シミュレーションソースとして暗号化されたファイルが提供される IP では 選択されたシミュレータ (Vivado シミュレータまたは QuestaSim/ModelSim) のシミュレーションソースのコンパイルは Vivado IDE で管理されます また プロジェクトのターゲット言語の IP シミュレーションソースがない場合は 混合モードのシミュレーション用にプロジェクトが設定されます Vivado Design Suite 内でのシミュレーションの実行方法の詳細は Vivado Design Suite ユーザーガイド : ロジックシミュレーション (UG900) を参照してください ターミナルコマンドラインから Vivado Design Suite 外で Vivado Simulator (xsim) および QuestaSim/ModelSim を使用してシミュレーションを実行するスクリプトの作成については 第 2 章 再利用可能な IP の作成および管理 を参照してください その他のシミュレータを使用したシミュレーション Vivado IDE に含まれるザイリンクス IP は サードパーティシミュレータでビヘイビアシミュレーションまたはネットリストシミュレーションできます Vivado IDE の IP のほとんどに 主なシミュレータすべてでサポートされる業界標準の IEEE P1735 を使用して暗号化された HDL ファイルが含まれます IP を使用した設計 japan.xilinx.com 27

28 デザイン内での IP の制約 サードパーティシミュレータを使用してビヘイビアシミュレーションを実行前に まずシミュレーションに必要なファイルおよびそれが属するライブラリを決定しておく必要があります 同様に 合成後のシミュレーション前に 構造シミュレーションモデル (EDIF Verilog VHDL) を作成する必要があります サードパーティシミュレータの使用方法については 第 2 章 再利用可能な IP の作成および管理 の その他のシミュレータ を参照してください ビヘイビアシミュレーションおよびネットリストシミュレーションに関する情報が含まれています デザイン内での IP の制約 Vivado IDE は IP を含むデザイン全体の XDC タイミング制約および物理制約を管理します プロジェクトに複数回インスタンシエートされているザイリンクス IP に含まれるデザインエレメントの制約の関連付けおよび固有化は Vivado IDE で処理されます IP カタログのほとんどの IP では カスタマイズに基づいて IP 特定の XDC 制約が生成されます IP 特定の XDC 制約は デザインの合成およびインプリメンテーション中 ユーザー定義の XDC 制約が処理される前に読み込まれます IP に含まれる可能性のある XDC ファイルのリストについては 付録の IP のファイルおよびディレクトリ構造 セクションを参照してください 注記 : IP の XDC 制約の特性を含む XDC 制約に関する情報の詳細は Vivado Design Suite ユーザーガイド : 制約の使用 (UG903) を参照してください IP のサンプルデザインの使用 サンプルデザインは その機能をサポートする IP コア用に生成された出力ファイルの 1 つです 出力ファイルを生成すると RTL ができ これを確認できます RTL では IP がサンプルデザインの最上位にインスタンシエートされます 図 3-16 に示すように [IP Sources] タブまたは [Hierarchy] タブで IP を右クリックし [Open IP Example Design] をクリックすると 新しい Vivado IDE セッションでサンプルデザインを開くことができます サンプルデザインを開く前に出力ファイルを生成する必要はありません IP にサンプルデザインが含まれる場合にのみ [Open IP Example Design] がクリックできるようになります X-Ref Target - Figure 3-16 図 3-16 : IP サンプルデザインを開く これをクリックすると example_design ディレクトリの位置を指定できるダイアログボックスが表示されます ( 図 3-17) サンプルデザインプロジェクトは このディレクトリに保存されます 各 IP のサンプルデザインはそれ IP を使用した設計 japan.xilinx.com 28

29 IP ステータスのレポートと IP のアップグレード ぞれ別のディレクトリに保存されています たとえば char_fifo という IP の場合 ディレクトリ名は char_fifo_example です X-Ref Target - Figure 3-17 図 3-17 : [Open IP Example Design] ダイアログボックス Vivado IDE に新しいセッションが開いて [Sources] ビューにそのサンプルデザインが表示されます ( 図 3-18) IP はサンプル XDC 制約ファイルを使用してサンプルデザインにインスタンシエートされるので IP をさらに詳しく評価できます X-Ref Target - Figure 3-18 図 3-18 : IP サンプルデザインインスタンスと制約ファイル IP ステータスのレポートと IP のアップグレード IP を最新バージョンにアップグレードするには 次の方法を使用します IP を右クリックしたポップアップメニューから [Upgrade IP] を使用 [Report IP Status] コマンドを使用 プロジェクトに含まれる IP すべてのステータスは [Tools] [Report] [Report IP Status] からレポートできます ( 図 3-19) 結果の名前は指定でき オプションでレポートをテキストファイルで出力することもできます プロジェ IP を使用した設計 japan.xilinx.com 29

30 IP ステータスのレポートと IP のアップグレード クトのレポートが前に生成されていない場合は [Open in a new tab] オプションは自動的にオンになり 淡色表示になります X-Ref Target - Figure 3-19 図 3-19 : IP ステータスレポートの生成 [OK] をクリックしたら [IP Status] タブが新しく作成されて レポート結果が表示されます run が複数ある場合は それぞれが別のタブで表示されます ( 図 3-20) [Open in a new tab] をオンにすると ( 図 3-19) [Results Name] は異なる名前になります レポートを上書きするには このチェックボックスをオフにして 同じ名前を入力します 名前が既に使用されている場合は それが上書きされます X-Ref Target - Figure 3-20 図 3-20 : [IP Status] ビュー ここから 一部の IP を選択 またはすべての IP をアップグレードできます IP を右クリックして 変更ログを確認したり ([More Info] リンクをクリック ) IP の製品ガイドを表示したりできます このレポートは Tcl コマンドの report_ip_status をコマンドラインに入力しても生成できます -file <file_name> オプションを使用すると テキストファイルを作成することもできます IP を含む古いプロジェクトを読み込むと IP ステータスレポートを開いてデザインに含まれる IP のステータスを確認するかどうかを尋ねるメッセージが表示されます IP を使用した設計 japan.xilinx.com 30

31 IP 操作の Tcl コマンド 自動アップグレードがサポートされる IP の場合 図 3-21 に示すように [IP Sources] タブで IP インスタンスを右クリックして [Upgrade IP] をクリックすると IP がアップグレードされます X-Ref Target - Figure 3-21 IP のアップグレードは 次のように Tcl コマンド upgrade_ip を使用しても実行できます upgrade_ip [get_ips clk_core] 図 3-21 : IP のアップグレード 引数を指定しない場合 コマンドはプロジェクトに含まれるすべての IP をアップグレードパスが存在する場合は 最新バージョンにアップグレードします IP 操作の Tcl コマンド Vivado IP カタログは Vivado IDE に統合されており Vivado IDE および Tcl 設計環境からスムーズにアクセスできます バッチモード用に IP の作成 カスタマイズ 出力ファイルの生成などの GUI で実行する各操作に対応する Tcl コマンドがあり GUI で実行できる操作はスクリプトで自動化して実行できます IP のパラメーターも Tcl コンソールから直接設定できます 次はその例です アキュムレータ IP のインスタンスを作成するには 次を入力します create_ip -name c_accum -version vendor xilinx.com -library ip -module_name c_accum_0 入力幅および出力幅などのカスタマイズパラメーターを変更するには 次を入力します set_property -dict [list CONFIG.Input_Width {10} CONFIG.Output_Width {10}] [get_ips c_accum_0] 出力ファイルを選択して生成するには 次を入力します generate_target {synthesis instantiation_template simulation} [get_ips c_accum_0] 生成される出力ファイルをリセットするには 次を入力します reset_target all [get_ips c_accum_0] IP を使用した設計 japan.xilinx.com 31

32 IP 操作の Tcl コマンド Tcl スクリプトを使用して IP に使用可能なユーザーコンフィギュレーションパラメーターをすべてリストするには list_property または report_property コマンドのいずれかを使用して 作成された IP を参照します list_property では Tcl スクリプトで簡単に処理可能なオブジェクトのリストが戻され report_property では各パラメーターの現在の値 ( データ型など ) がテキストレポートで戻されます IP に適用されるプロパティすべてのリストは 次のコマンドで取得できます list_property [get_ips fifo_generator_0] カスタマイズパラメーターのみのアルファベット順リストは 次のコマンドで取得できます ( 詳細な引数を指定可能 ) lsearch -all -inline [ list_property [ get_ips fifo_generator_0 ] ] CONFIG.* コンフィギュレーションパラメーターも含めた IP のプロパティすべてをリストするレポートを作成するには 次を入力します report_property [get_ips fifo_generator_0] サポートされる IP 関連の Tcl コマンドの詳細は Tcl コンソールで help -category IPFlow と入力してください X-Ref Target - Figure 3-22 図 3-22 : IP 関連の Tcl コマンドに関するヘルプを表示 注記 : IP を使用したプロジェクトフローおよび非プロジェクトフローの両方のスクリプトについては Vivado Design Suite チュートリアル : IP を使用した設計 (UG939) の複数の演習で説明されています これらの演習には 出力ファイルの生成例や IP の選択アップグレード方法についての例が含まれます IP を使用した設計 japan.xilinx.com 32

33 第 4 章 IP のパッケージ IP パッケージャーとその使用フロー Vivado IP パッケージャーを使用すると サードパーティの IP を Vivado IP カタログで使用できるように準備できます このように準備されたサードパーティ IP は Vivado Design Suite のデザインにインスタンシエートできます Vivado Design Suite の IP パッケージフローを使用して IP を開発すると ザイリンクス IP サードパーティ IP またはカスタム IP のいずれも Vivado Design Suite で同様に使用できます 図 4-1 に IP パッケージャーフローとその使用モデルを示します IP の開発時には IP パッケージャーを使用して IP ファイルと関連データを ZIP ファイルにパッケージ化します この生成された ZIP ファイルを Vivado Design Suite の IP カタログにインストールすると パラメーターを選択して IP をカスタマイズし IP インスタンスを生成できるようになります IP が正しくパッケージ化されたことを検証するため 各 IP モジュールに対して IP ユーザーフローを実行し IP が使用可能な状態であるかどうか検証することをお勧めします X-Ref Target - Figure 4-1 図 4-1 : IP パッケージャーおよびその使用フロー IP を使用した設計 japan.xilinx.com 33

34 IP パッケージャーとその使用フロー IP パッケージ化フロー 手順 1 : IP のパッケージ化 IP パッケージャーの出力は IP-XACT コンポーネントファイルで ZIP にはデフォルトの GUI ファイル レポート 再生成ファイルなどが含まれます 次のいずれかを実行できます 既に生成済みの Vivado Design Suite プロジェクトからデザインをパッケージ化 新規 Vivado Design Suite プロジェクトファイルを作成し Package IP Wizard を使用して IP ソースファイルと関連データをインポート IP パッケージャーを起動するには [Tools] [Package IP] をクリックします または Vivado Design Suite の Tcl コマンドラインインターフェイスを使用してバッチモードで IP パッケージャーを実行することもできます 手順 2 : IP 配布の保護 IP ユーザーに IP を配布する際は 保護する必要があります IP ユーザーのフロー 手順 1 : IP カタログのアップデート サードパーティ IP または社内で開発された IP を受信したら Vivado IDE を起動して Vivado IP カタログに IP を追加します 手順 2 : IP ライセンスのインストール ( オプション ) オプションで サードパーティ IP プロバイダーから FlexNet ライセンスを取得してインストールします 手順 3 : サードパーティ IP の使用 Vivado Design Suite を使用して サードパーティ IP コアを使用したデザインを開始します IP を使用した設計 japan.xilinx.com 34

35 IP パッケージャーとその使用フロー リポジトリの管理 Vivado IP カタログには サードパーティの IP を追加できるビルトインのレポジトリ管理機能が含まれます サードパーティの IP が表示されるようにするには その IP をユーザーマシンからアクセスできるディレクトリに含めておく必要があります また Vivado Design Suite を起動して IP カタログから [IP Settings] を実行して この新しいユーザーレポジトリのディレクトリを指定して 新規 IP がカタログに含まれるようにする必要があります 図 4-2 に示すように リポジトリには標準ザイリンクスリポジトリとユーザーリポジトリの 2 種類があります 標準ザイリンクスリポジトリは Vivado Design Suite ツールの一部として含まれており 常にイネーブルで ユーザーが変更することはできません ユーザーリポジトリとは 1 つ以上の IP を含むユーザーマシンからアクセス可能なディレクトリです ザイリンクスまたはサードパーティの IP プロバイダーは カタログへの IP アップデートをパッチを介して配布します X-Ref Target - Figure 4-2 図 4-2 : リポジトリタイプ ユーザーリポジトリは 追加または削除したり リポジトリ間の優先順位を決めたりできます IP は ベンダー ライブラリ 名前 バージョンによって分類されます 複数のリポジトリが参照され 同じ IP が複数のロケーションにある場合は 優先順位の高いリポジトリの IP が表示されます ザイリンクス IP リポジトリは常にイネーブルになっており 優先順位は一番低くなっています プロジェクトでのリポジトリ設定の変更はプロジェクトと共に保存され そのプロジェクトをどのマシンで開いても その変更されたリポジトリが表示されます ( リポジトリパスが有効である場合 ) 注記 : ユーザーレポジトリを新しく作成されたプロジェクトに対して使用可能にできます [Tools] [Project Settings] [IP] をクリックします IP を使用した設計 japan.xilinx.com 35

36 IP パッケージャーとその使用フロー IP カタログ Vivado IP カタログは IP の検索 詳細情報の確認 関連資料の表示を実行可能な統合レポジトリです Vivado IP カタログ ( 図 4-3) にサードパーティ IP またはカスタマー IP を追加すると Vivado Design Suite フローからその IP にアクセスできるようになります X-Ref Target - Figure 4-3 IP のカスタマイズと生成 図 4-3 : リポジトリと IP カタログ IP のパラメーターを変更して出力を生成するには IP カタログから [Customize IP] ダイアログボックスを開きます パラメーターを指定したら [Sources] ビューで IP を右クリックして [Generate] をクリックし プロジェクトディレクトリに指定の出力を生成します 出力には カスタマイズオプション ネットリスト HDL 合成およびシミュレーションファイル テストベンチ サンプルデザインなどが含まれます IP を使用した設計 japan.xilinx.com 36

37 IP パッケージャーの入力 IP パッケージの検証 IP パッケージャーを使用して IP をパッケージ化したら 次を確認することをお勧めします Vivado Design Suite の IP リポジトリに IP を追加し Vivado IP カタログの GUI に正しく表示されることを確認します Vivado IP カタログの [Customize IP] ダイアログボックスを使用して IP のパラメーターを指定し 出力を生成します デザインに IP をインスタンシエートし Vivado Design Suite フローでそのデザインを実行します サンプルプロジェクトが IP と一緒にパッケージ化されている場合はそれを生成し Vivado Design Suite で問題なく動作するかどうかを検証します IP パッケージャーの入力 入力ファイルのグループ IP パッケージャーでは 次を含むさまざまな入力ファイルグループがサポートされます HDL 合成 HDL シミュレーション 文書 HDL テストベンチ サンプルデザイン インプリメンテーションファイル ( 制約および構造ネットリストファイルを含む ) パッケージ化された IP に最低限必要なファイルセット IP には 必要な数のファイルグループを指定できます 最低限必要なファイルグループのセットは特にありませんが [IP Packager] ビューの [IP File Groups] ページに論理合成 シミュレーション 資料などの典型的なファイルグループのセットが表示されます これらのファイルグループのいずれかが空の場合 最後の [Review and Package] ページにファイルがないことを示すメッセージが表示されます IP パッケージャーの出力 出力パッケージ内の IP デザインファイルの分類 出力パッケージのデザインファイルは 入力ディレクトリの構造と同じようにフォルダーに分類されます これらは [IP File Groups] ページで指定した論理グループに合わせて物理的には分類し直されません IP を使用した設計 japan.xilinx.com 37

38 IP パッケージ化の手順 出力パッケージに含まれるその他のファイル 出力パッケージには IP デザインファイルと IP-XACT XML ファイル以外にも GUI フォルダーが含まれます このフォルダーには ザイリンクスツールで IP のカスタマイズ GUI およびその他の GUI を表示するためのファイルが含まれます IP パッケージ化の手順 次に Package IP Wizard を使用して IP をパッケージ化する方法を示します 次の手順では my_complex_mult というサンプル IP デザインを使用します 詳細な手順および演習フォーマットのデザインデータについては Vivado Design Suite チュートリアル : IP を使用した設計 を参照してください 既存の Vivado プロジェクトのパッケージ化または新規プロジェクトの作成 既存の Vivado プロジェクトで IP パッケージャーを起動するか パッケージ化する IP のプロジェクトを作成します 新規プロジェクトを作成するには 次の手順に従います 1. Vivado IDE で [New Project] をクリックします 2. プロジェクト名に my_complex_mult と入力し プロジェクトディレクトリを確認して [Next] をクリック します ( 図 4-4) X-Ref Target - Figure 4-4 図 4-4 : [New Project] ダイアログボックス : [Project Name] ページ 3. [Project Type] ページで [RTL Project] がオンになっていることを確認し [Next] をクリックします 4. [Add Sources] ページで 次を実行します a. cmpy_v3_1 mult_gen_v11_2 xbip_utils_v2_0 という 3 つの RTL サブディレクトリを追加します b. 3 つのサブディレクトリの [Library] 列を図 4-5 のように変更します c. my_complex_mult_rtl.vhd という最上位の VHDL ファイルを追加します d. ディレクトリ構造を保持するために通常使用する [Copy Sources into Project] をオフにします e. ターゲット言語を [VHDL] に設定します f. [Next] をクリックします IP を使用した設計 japan.xilinx.com 38

39 IP パッケージ化の手順 X-Ref Target - Figure 4-5 図 4-5 : [New Project] ダイアログボックス : [Add Sources] ページ 5. ウィザードの残りのページをクリックしていき [Finish] をクリックします プロジェクトを IP としてパッケージ化 Vivado プロジェクトを IP としてパッケージ化するには 次の手順に従います 1. Vivado プロジェクトが開いた状態で [Tools] [Package IP] をクリックします 2. [Welcome to the IP Packager] ページで [Next] をクリックします 3. [Begin IP Creation] ページで [Finish] をクリックします プロジェクトに関する情報が自動的に集められ 基本的な IP パッケージが準備エリアに作成されます 4. [IP Packager Summary] ページで [OK] をクリックします 5. 図 4-6 に示すように設定し [Next] をクリックします IP を使用した設計 japan.xilinx.com 39

40 IP パッケージ化の手順 X-Ref Target - Figure [Review and Package] をクリックします ( 図 4-7) 図 4-6 : [IP Identification] ページ IP を使用した設計 japan.xilinx.com 40

41 IP パッケージ化の手順 X-Ref Target - Figure 4-7 図 4-7 : [Review and Package] ページ 注記 : 不足している情報がある場合 [Possible Missing Information] にリストされます IP 資料の追加方法はこの後 HDL 以外のファイルの IP パッケージへの追加 セクションで説明するので 現段階では無視してもかまいません 7. [Package IP] ボタンをクリックすると IP ユーザーに送信できる IP パッケージ (ZIP ファイル ) が作成されます 8. [Package IP] ダイアログボックスで次を実行します a. ZIP ファイルの名前が IPwizards_ip_my_complex_mult_3.0.zip であることを確認します ( 図 4-8) b. 出力ディレクトリを C:\my_complex_mult に変更します c. [OK] をクリックします X-Ref Target - Figure 4-8 図 4-8 : [Package IP] ダイアログボックス 9. C:\my_complex_mult フォルダーに新しい ZIP ファイルが追加されているかどうか確認します IP カタログへの新規 IP の追加 IP カタログにパッケージ化された IP を追加するには 次の手順に従います IP を使用した設計 japan.xilinx.com 41

42 IP パッケージ化の手順 1. Flow Navigator で [Project Manager] [IP Catalog] をクリックします 2. [IP Catalog] で右クリックし [IP Settings] をクリックします ( 図 4-9) X-Ref Target - Figure 4-9 図 4-9 : [IP Settings] コマンド 3. [IP Settings] ダイアログボックスで [Add Directories] をクリックして I IP レポジトリの検索パスに C:/third_party_ip を選択し [Apply] をクリックします ( 図 4-10) この検索パスには IP の component.xml ファイルまたはパッケージされた ZIP ファイルが含まれている必要があります X-Ref Target - Figure 4-10 図 4-10 : IP リポジトリの検索パス 4. 追加したユーザーレポジトリを選択し [Add IP] をクリックし my_complex_mult の ZIP ファイルを選択して [OK] をクリックします 5. [IP Catalog] ビューで [My Complex] フォルダーを展開し My Complex Multiplier という名前の IP が追加されていることを確認します 入力したメタデータが [Details] エリアに表示されることも確認します ( 図 4-11) IP を使用した設計 japan.xilinx.com 42

43 IP パッケージ化の手順 X-Ref Target - Figure 4-11 図 4-11 : IP カタログ HDL 以外のファイルの IP パッケージへの追加 IP パッケージャーでパッケージに HDL 以外のファイルを追加するには 次の手順に従います 1. [IP Packager] ビューの左側のペインで [IP Files Groups] を選択し 右側の [Data Sheet] カテゴリを右クリックして [Add Files (Data Sheet)] をクリックします ( 図 4-12) X-Ref Target - Figure 4-12 図 4-12 : パッケージへのデータシートファイルの追加 IP を使用した設計 japan.xilinx.com 43

44 IP パッケージ化の手順 2. [Add IP Files (Data Sheet)] ダイアログボックスで [Add Files] ボタンをクリックし C:/my_complex_mult/doc ディレクトリを指定し [Files of type] で [All Files] を選択します 2 つの資料ファイルが表示されます 3. my_complex_mult_data_sheet.pdf ファイルを選択し [OK] をクリックします [Add IP Files (Data Sheet)] ダイアログボックスで [OK] をクリックします 4. [Data Sheet (1 file)] カテゴリを展開し PDF ファイルがパッケージに追加されたことを確認します ( 図 4-13) X-Ref Target - Figure 4-13 図 4-13 : データシートが追加されたことを確認 5. 手順 1 ~ 4 を繰り返して [Readme] カテゴリに my_complex_mult_release_notes.txt というファイルを追加します 6. [Review and Package] をクリックして [Package IP] ボタンをクリックし 追加した文書ファイルを含む IP をパッケージ化します IP を使用した設計 japan.xilinx.com 44

45 以前の EDK IP のインテグレーターコアへの変換 以前の EDK IP のインテグレーターコアへの変換 Vivado IP パッケージャーには XPS で作成した以前の EDK IP を Vivado IP インテグレーターで互換性のあるコアへ簡単に変換できるフローが含まれています IP パッケージャーは以前の EDK IP ディレクトリをスキャンし 検出結果に基づいて必要なフィールドを自動生成します ユーザーは 通常アドレス範囲の変更 コンポーネント名の付け直し 設定の確認といった最低限必要な動作を実行するだけですみます 推奨される変換フロー 次は 既存の以前からの EDK IP を Vivado IP インテグレーターのコアに変換するのに推奨されるフローです 1. 以前の EDK IP ディレクトリを新しいディレクトリにコピーします 2. このディレクトリから Vivado IDE を起動します 3. Vivado IDE の Getting Started ページから [Manage IP] をクリックします 4. パーツおよび言語プリファレンスを選択します ( これはデフォルトで表示されますが オフにすることもできま す ) 5. [Tools] [Package IP] をクリックし IP パッケージャーウィザードを起動します 6. IP パッケージャーで以前の EDK IP レポジトリが自動的にスキャンされます 7. タブを確認し 次のように変更します 8. [Review and Package] タブの変更を確認したら [Archive IP] をクリックします これにより <componenet_name>.zip が生成されるので これをユーザー IP レポジトリにコピーします これで Vivado IP カタログに追加されます IP パッケージャーでは 次のディレクトリを使用してファイルグループを検索します ディレクトリ名 ファイルグループ data/ 以前の EDK IP のライブラリおよびファイ ル情報 src/ hdl/ 合成可能なソース example/ /examples/ ex/ サンプルソース simulation/ /sim シミュレーションのみのモデル testbench/ /test tb/ テストベンチ cmodel c/ シミュレーションの C モデル documents docs/ doc/ 文書 src/ または hdl/ ディレクトリが検出されない場合は 見つかった HDL すべてが追加されます data/*.pao ファイルがある場合は それが読み込まれ 関連するライブラリ情報がそこから使用されます ( これらのファイルは以前の EDK IP で使用されていたものです ) data/*.mpd ファイルは使用されません このファイルには EDK 特有のメタデータが含まれますが 自動的に変換される場合はエラーが発生しやすくなります IP パッケージャーで生成される IP 定義については このファイルを参照してください ソースディレクトリの *.ngc *.edif *.xdc ファイルが合成ファイルグループに追加されます ファイルが追加されると システムで Vivado IDE プロジェクトが作成され 自動認識機能を使用して最上位ファイルとして設定され パッケージプロジェクトを使用してパッケージされます IP を使用した設計 japan.xilinx.com 45

46 以前の EDK IP のインテグレーターコアへの変換 注記 : ファイルで最上位ファイルが複数定義されている場合は 予定しているのと異なるファイルが最上位として選択されることもあります このような場合は Vivado IDE プロジェクトを作成し ファイルを追加し 予定のファイルを最上位として選択して [Package Project] を使用します IP がパッケージされて IP カタログに含まれるようになれば その IP を IP カタログで右クリックし [Edit in IP Packager] をクリックします または [File] [Open] をクリックし ファイルの種類を [IP-XACT Files] にして 必要な component.xml を参照して IP を開き直して編集します XPS と Vivado Design Suite の動作は異なりますので 以前の IP を変換する際には 次に注意する必要があります 以前の EDK IP にはデュアル Verilog/VHDL インプリメンテーションが含まれるので ( 混合言語ではなく 重複した言語特有のインプリメンテーションが 2 つあるということ ) どちらか 1 つのインプリメンテーションのみが使用されます 使用されなかった方のインプリメンテーションファイルは手動で別のファイルグループに追加する必要があること可能性があります HDL 内で XST で生成されたコアを使用すると それらはチェックされないので 問題が発生する可能性があります IP パッケージャーアルゴリズムでは 可能な場合はコアのリファレンスを追加しようとしますが IP をインスタンシエートしてインプリメンテーションまで実行し 結果を確認する必要があります netlist/ のようなディレクトリの NGC ファイルは自動的には追加されません ライブラリコアを作成するには [as library core] オプションを使用します proc_common のようなライブラリコアをローカルの EDK プロジェクトに含めて ファイルを編集することがよくありますが proc_common の場合は [as library core] オプションを使用する必要があります (EDK のライブラリコアは通常 data/ ディレクトリの *.pao ファイルですが これには対応する *.mpd ファイルはありません ) IP パッケージャーで既にインスタンシエート済みの IP 定義を編集すると 問題になることがあります この場合 一旦 IP を削除してから 特に IP インテグレーターで作成し直すことをお勧めします IP 定義からソースファイルを編集しても 自動的には認識されません XST ではファイルが直接使用されますが Vivado IDE ではこの定義からファイルがプロジェクトにコピーされます HDL の内容が IP 定義で編集される場合は IP の出力ファイルを常に生成し直してください 予約済みパラメーター 次は Vivado IDE でカスタマイズおよび生成中に自動的に設定される予約済みのパラメーターです c_family c_component_name c_xdevicefamily c_elaboration_dir c_elaboration_transient_dir IP を使用した設計 japan.xilinx.com 46

47 付録 A 付録 その他のリソース ザイリンクスリソース アンサー 資料 ダウンロード フォーラムなどのサポートリソースは 次のザイリンクスサポートサイトを参照してください ザイリンクス資料で使用される用語集については 次を参照してください ソリューションセンター デバイス ツール IP のサポートについては ザイリンクスソリューションセンターを参照してください トピックには デザインアシスタント アドバイザリ トラブルシュートヒントなどが含まれます リファレンス 本書では 次の資料についての記述があります Vivado Design Suite の資料 : (japan.xilinx.com/support/documentation/dt_vivado_vivado htm) 1. Vivado Design Suite ユーザーガイド : デザインフローの概要 (UG892) 2. Vivado Design Suite ユーザーガイド : 制約の使用 (UG903) 3. Vivado Design Suite ユーザーガイド : ロジックシミュレーション (UG900) 4. Vivado Design Suite チュートリアル : IP を使用した設計 (UG939) IP を使用した設計 47

48 IP のファイルおよびディレクトリ構造 IP のファイルおよびディレクトリ構造 IP カタログを使用してプロジェクト内で直接 または [Managed IP] フローを使用して IP をカスタマイズすると 各 IP に対して別々のディレクトリが作成されます このディレクトリは IP がカスタマイズされたときに使用されるコンポーネントの名前になります このディレクトリには 複数のファイルおよびフォルダーが含まれます 各 IP に含まれる HDL の分類に共通の構造はありませんが 共通して含まれるファイルはあります 次は 各 IP ディレクトリに共通して含まれるファイルの拡張子です ファイルの名前は <component_name> で表記してあります xci ファイル IP のカスタマイズ情報がすべて含まれます このファイルから 出力ファイルが生成されます また アップグレードパスが存在していれば IP がカタログで最新バージョンにアップグレードできます veo または.vho ファイル Verilog (VEO) または VHDL (VHO) インスタンシエーションテンプレートで いずれかのファイルを使用して デザイン内で作成された IP をインスタンスにします xml ファイル 生成されたファイル 計測されたパラメーターおよびインターフェイス情報など IP の現在のステートをトラックするファイルです dcp 合成済みのデザインチェックポイントで.IP のネットリストおよび制約が含まれます このファイルは [Manage IP] フローで出力ファイルとして作成されます synplify_stub.v サードパーティ合成ツールで使用される IP のポート宣言モジュールで ブラックボックスを推論する Verilog ファイルです synplify.vho サードパーティ合成ツールで使用される IP のコンポーネント宣言で ブラックボックスを推論する VHDL ファイルです IP で提供される可能性のあるその他のファイルは 次のとおりです IP 用の暗号化された HDL ファイル サンプルデザイン XDC 制約 Core XDC - タイミングおよび物理制約 _clocks.xdc クロック依存度を含む制約 _board.xdc ボードフローで使用される制約 _ooc.xdc [Manage IP] フローまたは IP ネットリストで使用されるデフォルトのクロック定義 Vivado Design Suite IP vs ISE CORE Generator IP Vivado Design Suite に含まれる IP には ISE CORE Generator ツールに含まれる IP と比べて 次のような違いがあります Vivado Design Suite IP は 1 つの統合された IP カタログからアクセスできます Vivado Design Suite IP は HDL で提供されるので シミュレーションおよび合成 / インプリメンテーションの両方に使用できます Vivado Design Suite IP では 物理およびタイミング制約用の新しいザイリンクスデザイン制約 (XDC ファイル ) が使用されます ( 自動的に適用 ) Vivado Design Suite では IP ネットリストおよびスコープ付き制約の両方のコンテナーとして 合成後のチェックポイント (.dcp ファイル ) が.ngc ファイルの代わりに使用されます IP を使用した設計 48

49 有償ライセンス IP の使用 Vivado Design Suite では各 IP (.xci ファイル ) に別々のディレクトリが必要です ([Managed IP] フローおよびプロジェクト内からのフローに関する記述を参照 ) Vivado Design Suite では各 IP に出力ソースとしてそれぞれシミュレーションソースが含まれるので シミュレーションに XilinxCoreLib は使用されなくなっています 有償ライセンス IP の使用 Vivado IP カタログの [License] 列には [Included] または [Purchase] と表示されます これらは 次を意味します [Included] : Vivado Design Suite ツール内で無償でライセンス付与されるザイリンクス LogiCORE IP コアで ザイリンクスエンドユーザーライセンス契約が適用されます [Purchase] : 有償のザイリンクス LogiCORE IP コアで コアライセンス契約が適用されます これらのコアの評価版には コア評価ライセンス契約が適用されます IP ライセンスの取得方法は ザイリンクスライセンスサイト を参照してください 有償の IP では [Customize IP] ダイアログボックスの [OK] ボタンは 評価ライセンスまたは購入したライセンスが検出されるまで 次の図に示すように無効になります X-Ref Target - Figure A-1 図 A-1 : 有償の IP の [OK] ボタンはライセンスを検出中は無効 IP を使用した設計 49

50 Vivado IP 最適化 X-Ref Target - Figure A-2 図 A-2 : 有償の IP のライセンスが検出され [OK] ボタンが有効になる Vivado IP 最適化 概要 ここでは システムデザイン内での IP 演算の最大周波数を決定するのにザイリンクスが使用する手法について説明します この手法を使用すると ザイリンクス FPGA アーキテクチャに対する現実的なパフォーマンスレポートも可能になります デザインの最大周波数は 機能的な問題なくシステム全体が実行される場合の最大周波数です FPGA により複雑なシステムをインプリメントする場合 IP の Fma x 周波数が重要な要素となってきています スタンドアロン IP の特性評価手法 IP の実行速度を決定する際には 次のような要素を考慮する必要があります まず 最も重要なのは IP の HDL コーディング形式です たとえば デザインをパイプライン処理して より高い周波数で実行すると パフォーマンスを上げることができます この場合 その他マイクロアーキテクチャレベルで発生するトレードオフもあり リソースを共有することで 周波数に影響することがあります 全体的なパフォーマンスを決定する別の要因としては インプリメンテーションで使用されるオプション設定があります 最適なオプションを選択することで 必要なデザイン目標を達成することができます デザインは エリア重視 ( 最小リソース使用量 ) またはパフォーマンス重視 ( 達成可能な最高周波数 ) で制約を付けることができます デザインツールのさまざまなオプションにより デザインの合成およびインプリメンテーション方法をさらに詳細に制御することもできます たとえば ロジックの複製 レジスタのリタイミング リソースの共有 および適切な制約の提供などにより パフォーマンスを上げることができます スタンドアロン IP の特性評価には デフォルトのデザインツール設定が使用されます 図 A-3 に示すように この手法では スタンドアロン IP デザインがインスタンシエートされて スキャンレジスタのラッパーでデザインがラッ IP を使用した設計 50

51 Vivado IP 最適化 プされて IO の使用が制限されます ラッパーロジックを使用すると IO が保存されるだけでなく デザインが大容量デバイスに効率的にマップされます また 大容量デバイス内でデザインを問題なく拡散でき IP の使用準備が完了しているかどうかが検証されます X-Ref Target - Figure A-3 スタンドアロン IP の特性評価手法を使用すると デフォルトのシステム制約のみを使用して実行できる IP の周波数が決定しやすくなります これはスタンドアロン IP なので 配置配線リソースと競合するリソース制約はありません また IO 制約がなく ラッパーがあるので IO は直接駆動されるか ラッパー内のフリップフロップでサンプリングされます 注記 : スタンドアロン IP のパフォーマンス数値は 合成 配置配線を含め ザイリンクスツールでデザインインプリメンテーションをフルで実行すると計測されます Fmax マージンシステム手法 図 A-3 : スタンドアロン IP の特性評価 スタンドアロン IP の特性評価により IP のパフォーマンスの最大値が決定しやすくはなりますが ユーザーシステムの内容で IP パフォーマンスを決定することが重要です エンベデッドシステムの場合 システムには通常次が含まれます MicroBlaze プロセッサまたは Processor System 7 (PS7) キャッシュ (IC および DC) 1 つまたは複数レベルのインターコネクト メモリコントローラー (MIG) Direct Memory Access (DMA) コントローラー オンチップ BRAM コントローラー ペリフェラル (UART タイマー GPIO 割り込みコントローラー) IP Under Test (DUT など ) これらのコンポーネントを使用してエンベデッド IP の Fmax を決定すると パフォーマンスターゲットがより現実的なものとなります また ユーザーシステム呼び出しにより デバイスを最大 70 ~ 80% のロジックで埋めること IP を使用した設計 51

52 Vivado IP 最適化 ができます Fmax マージンシステム手法を使用すると 基本的なエンベデッドシステムで IP が統合され 使用可能な LUT BRAM IO で残りのデバイスが埋められ デバイスの 70 ~ 80% をフルにできます X-Ref Target - Figure A-4 図 A-4 : 7 シリーズの Fmax マージンシステム 図 A-4 のエンベデッドシステムには 次の 2 種類の AXI インターコネクトが含まれます AXI4-Lite : ペリフェラルコマンドおよび制御に通常使用されます このインターコネクトは 通常かなり低い周波数で実行され 最小エリア目的に設計されています AXI4 : 大容量のデータ動作タイプのアプリケーションに通常使用されます このインターコネクトは 通常最適な速度で実行され 最大パフォーマンスを目的に設計されています Fmax マージンシステム解析の場合 AXI4 Lite インターコネクトのクロック周波数は 150MHz に固定されています AXI4 インターコネクトおよび残りのロジックは 150MHz からシステムがタイミング違反で破損する最大周波数 ( ワーストケースネガティブスラック ) まで増加します AXI4 が実行される最大周波数により システム全体の Fmax が決まります IP を使用した設計 52

53 Vivado IP 最適化 図 A-5 のブロック図は Zynq の Fmax マージンシステムを示しています X-Ref Target - Figure A-5 図 A-5 : Zynq の Fmax マージンシステム ツールオプションおよびその他の要因 ザイリンクスツールには 多くのオプションおよび設定が含まれ デザインパフォーマンス リソース使用量 インプリメンテーション実行時間 メモリフットプリントなどのトレードオフがあります あるデザインで最適な結果をもたらす設定が別のデザインでも最適になるとは限りません Fmax マージンシステム解析目的の場合 IP デザインはクロック制約を除き 特定の制約なしにデフォルトの設定で特性評価されます クロック制約は 150MHz からシステムがタイミング違反でエラーになる ( ワーストケースネガティブスラック ) まで徐々に増加します この解析には さまざまな FPGA アーキテクチャおよびスピードグレードが使用されます 結果は 各 IP コアの製品ガイドを参照してください IP を使用した設計 53