Xilinx UG380 Spartan-6 FPGA コンフィギュレーションユーザーガイド

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ゆうりゅうなかきむら
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1 Spartan-6 FPGA コンフィギュレーション User Guide [optional] ユーザーガイド [optional]

2 Xilinx is disclosing this user guide, manual, release note, and/or specification (the "Documentation") to you solely for use in the development of designs to operate with Xilinx hardware devices. You may not reproduce, distribute, republish, download, display, post, or transmit the Documentation in any form or by any means including, but not limited to, electronic, mechanical, photocopying, recording, or otherwise, without the prior written consent of Xilinx. Xilinx expressly disclaims any liability arising out of your use of the Documentation. Xilinx reserves the right, at its sole discretion, to change the Documentation without notice at any time. Xilinx assumes no obligation to correct any errors contained in the Documentation, or to advise you of any corrections or updates. Xilinx expressly disclaims any liability in connection with technical support or assistance that may be provided to you in connection with the Information. THE DOCUMENTATION IS DISCLOSED TO YOU AS-IS WITH NO WARRANTY OF ANY KIND. XILINX MAKES NO OTHER WARRANTIES, WHETHER EXPRESS, IMPLIED, OR STATUTORY, REGARDING THE DOCUMENTATION, INCLUDING ANY WARRANTIES OF MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE, OR NONINFRINGEMENT OF THIRD-PARTY RIGHTS. IN NO EVENT WILL XILINX BE LIABLE FOR ANY CONSEQUENTIAL, INDIRECT, EXEMPLARY, SPECIAL, OR INCIDENTAL DAMAGES, INCLUDING ANY LOSS OF DATA OR LOST PROFITS, ARISING FROM YOUR USE OF THE DOCUMENTATION Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. PCI, PCI Express, PCIe, and PCI-X are trademarks of PCI-SIG. All other trademarks are the property of their respective owners. 本資料は英語版 (v1.0) を翻訳したもので内容に相違が生じる場合には原文を優先します資料によっては英語版の更新に対応していないものがあります日本語版は参考用としてご使用の上最新情報につきましては必ず最新英語版をご参照ください改訂履歴次の表にこの文書の改訂履歴を示します日付バージョン説明 2006/06/ 初版リリース Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com

3 目次改訂履歴このマニュアルについてマニュアルの内容その他の資料その他のリソース第 1 章 : コンフィギュレーションの概要概要設計に関する考慮事項 FPGA コンフィギュレーションデータソースマスタモードスレーブモード JTAG 接続基本的なコンフィギュレーションソリューション低コストを重視したソリューション高速度を重視したオプション PCI リンクのアクティベート要件への適合単独および複数のコンフィギュレーションイメージマルチブート / セーフアップデート I/O 電圧要件不揮発性データの格納コンフィギュレーション中の FPGA I/O ピンの設定集積度の異なる FPGA への移行製品寿命不正な複製から FPGA ビットストリームの保護するには同じコンフィギュレーションビットストリームを複数の FPGA に読み込むコンフィギュレーションを決定する要素第 2 章 : コンフィギュレーションインターフェイスの基本 JTAG インターフェイスシリアルコンフィギュレーションインターフェイスマスタシリアルスレーブシリアルコンフィギュレーションシリアルコンフィギュレーションデータタイミング SelectMAP コンフィギュレーションインターフェイス単一デバイスの SelectMAP コンフィギュレーションプラットフォームフラッシュ PROM SelectMAP コンフィギュレーションマイクロプロセッサによる SelectMAP コンフィギュレーション SelectMAP データ読み込み CSI_B RDWR_B CCLK 継続的な SelectMAP データの読み込み断続的な SelectMAP データの読み出し SelectMAP データの順序 SPI コンフィギュレーションインターフェイスマスタ SPI ベンダー自動検出およびエラー処理機能マスタ SPI タイミング波形マスタ SPI デュアル (x2) およびクアッド (x4) 読み出しコマンドパワーオンシーケンスに関する予防措置 Spartan-6 FPGA コンフィギュレーションユーザーガイド japan.xilinx.com 3

4 SPI シリアルデイジーチェーンマスタ BPI コンフィギュレーションインターフェイスパワーオンシーケンスに関する予防措置マスタモードの外部コンフィギュレーションクロックコンフィギュレーションクロック (CCLK) のボードレイアウト多目的コンフィギュレーションピンの予約第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション概要 IEEE を使用した Spartan-6 デバイスのバウンダリスキャンテストアクセスポート (TAP) バウンダリスキャンタイミングパラメータ Spartan-6 デバイスでのバウンダリスキャンの使用設計に関する考慮事項 JTAG 信号配線電源供給バウンダリスキャンでのコンフィギュレーション第 4 章 : ユーザープリミティブ BSCAN_SPARTAN ICAP_SPARTAN STARTUP_SPARTAN DNA_PORT SUSPEND_SYNC POST_CRC_INTERNAL 第 5 章 : コンフィギュレーションの詳細コンフィギュレーションピンコンフィギュレーションデータファイルビットストリームの概要同期ワード / バス幅の自動検出 PROM ファイルの生成シリアルデイジーチェーン用の PROM ファイル SelectMAP コンフィギュレーション用の PROM ファイル SPI/BPI コンフィギュレーション用の PROM ファイルビットのスワップパラレルバスのビット順序コンフィギュレーションの遅延コンフィギュレーションシーケンス設定 ( 手順 1-3) デバイスの電源投入 ( 手順 1) コンフィギュレーションメモリのクリア ( 手順 2 初期化 ) モードピンのサンプル ( 手順 3) ビットストリームの読み込み ( 手順 4-7) 同期化 ( 手順 4) デバイス ID の確認 ( 手順 5) コンフィギュレーションデータフレームの読み込み ( 手順 6) CRC (Cyclic Redundancy Check) ( 手順 7) スタートアップ ( 手順 8) ビットストリーム暗号化 AES の概要暗号化されたビットストリームの作成暗号化キーの読み込み暗号化されたビットストリームの読み込みビットストリームの暗号化および内部コンフィギュレーションアクセスポート (ICAP) japan.xilinx.com Spartan-6 FPGA コンフィギュレーションユーザーガイド

5 V BATT コンフィギュレーションメモリフレームコンフィギュレーションパケットパケットタイプタイプ 1 パケットタイプ 2 パケットコンフィギュレーションレジスタ CRC レジスタ FAR_MAJ レジスタ FAR_MIN レジスタ FDRI レジスタ FDRO レジスタ MASK レジスタ EYE_MASK レジスタ LOUT レジスタ CBC_REG レジスタ IDCODE レジスタ CSBO レジスタコマンドレジスタ (CMD) コントロールレジスタ 0 (CTL) ステータスレジスタ (STAT) コンフィギュレーションオプションレジスタ (COR1 および COR2) サスペンドレジスタ (PWRDN_REG) フレーム長レジスタマルチフレーム書き込みレジスタコンフィギュレーションウォッチドッグタイマレジスタ HC_OPT_REG レジスタ GENERAL レジスタおよび MODE レジスタ CCLK_FREQ レジスタ PU_GWE レジスタ PU_GTS レジスタブート履歴ステータスレジスタ (BOOTSTS) SEU_OPT レジスタビットストリームの構造デフォルトの初期コンフィギュレーションプロセス Spartan-6 FPGA のデバイス ID ( デバイス DNA) ID 値動作 ID メモリの仕様 ID を長くするデバイス ID への JTAG アクセスデバイス ID への impact アクセス第 6 章 : リードバックおよびコンフィギュレーションの検証リードバックの準備リードバックコマンドシーケンス SelectMAP インターフェイスを介したコンフィギュレーションレジスタへのアクセスコンフィギュレーションレジスタの読み出し (SelectMAP) コンフィギュレーションメモリの読み出し (SelectMAP) JTAG インターフェイスを介したコンフィギュレーションレジスタへのアクセスコンフィギュレーションレジスタの読み出し (JTAG) コンフィギュレーションメモリの読み出し (IEEE Std JTAG) リードバックデータの検証第 7 章 : リコンフィギュレーションおよびマルチブートマルチブートの概要 Spartan-6 FPGA コンフィギュレーションユーザーガイド japan.xilinx.com 5

6 フォールバックマルチブートフォールバック動作 IPROG リコンフィギュレーション ICAP_SPARTAN6 を使用した再起動フォールバックおよび IPROG リコンフィギュレーション用ステータスレジスタウォッチドッグタイママルチブートイメージ間に必要なデータ空間フラッシュセクタブロックページ境界 DCM_WAIT に必要なメモリ空間第 8 章 : リードバック CRC POST_CRC 制約 POST_CRC POST_CRC_INIT_FLAG POST_CRC_ACTION POST_CRC_FREQ 構文例 POST_CRC POST_CRC_INIT_FLAG POST_CRC_ACTION POST_CRC_FREQ 第 9 章 : アドバンスコンフィギュレーションインターフェイスシリアルデイジーチェーン混在シリアルデイジーチェーンシリアルデイジーチェーンのガイドラインおよびデザイン考察スタートアップシーケンス (GTS) アクティブ DONE ドライバすべての DONE ピンを接続 DONE ピンの立ち上がり時間ビットストリームのフォーマットギャングシリアルコンフィギュレーション複数デバイスの SelectMAP コンフィギュレーションパラレルデイジーチェーンギャング SelectMAP SelectMAP の ABORT コンフィギュレーションの ABORT シーケンスリードバックの ABORT シーケンス ABORT ステータスワード ABORT 後にコンフィギュレーションまたはリードバックを再開 SelectMAP リコンフィギュレーション第 10 章 : アドバンス JTAG コンフィギュレーション概要 JTAG コンフィギュレーション / リードバック TAP コントローラおよびアーキテクチャバウンダリスキャンアーキテクチャバウンダリスキャンレジスタ命令レジスタ BYPASS レジスタ ID (IDCODE) レジスタ JTAG コンフィギュレーションレジスタ USERCODE レジスタ USER1 USER2 USER3 USER4 レジスタ japan.xilinx.com Spartan-6 FPGA コンフィギュレーションユーザーガイド

7 Spartan-6 デバイスでのバウンダリスキャンの使用バウンダリスキャンでのコンフィギュレーションスタートアップおよびシャットダウンシーケンス (JTAG) Spartan-6 FPGA コンフィギュレーションユーザーガイド japan.xilinx.com 7

8 8 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションユーザーガイド

9 このマニュアルについてこのユーザーガイドでは Spartan -6 FPGA のコンフィギュレーションについて説明します Spartan-6 FPGA ファミリの最新版ユーザーガイドはザイリンクスの Web サイトから入手してくださいマニュアルの内容このマニュアルは次の章から構成されています第 1 章コンフィギュレーションの概要第 2 章コンフィギュレーションインターフェイスの基本第 3 章バウンダリスキャンおよび JTAG コンフィギュレーション第 4 章ユーザープリミティブ第 5 章コンフィギュレーションの詳細第 6 章リードバックおよびコンフィギュレーションの検証第 7 章リコンフィギュレーションおよびマルチブート第 8 章リードバック CRC 第 9 章アドバンスコンフィギュレーションインターフェイス第 10 章アドバンス JTAG コンフィギュレーションその他の資料 Spartan-6 ファミリに関するその他の情報はから次を参照してください Spartan-6 ファミリ概要 Spartan-6 ファミリの機能とデバイスの概要を示します Spartan-6 FPGA データシート : DC 特性およびスイッチ特性 Spartan-6 ファミリの DC 特性およびスイッチ特性が記載されています Spartan-6 FPGA パッケージおよびピン配置の仕様デバイス / ピンの組み合わせと最大 I/O 数ピン定義ピン配置図機械的図面熱仕様が記載されています Spartan-6 FPGA SelectIO リソースユーザーガイドすべての Spartan-6 デバイスに含まれている SelectIO について説明します Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 9

10 このマニュアルについて Spartan-6 FPGA クロックリソースユーザーガイド DCM および PLL を含む Spartan-6 デバイスのクロックリソースについて説明します Spartan-6 FPGA ブロック RAM リソースユーザーガイド Spartan-6 デバイスのブロック RAM の機能について説明します Spartan-6 FPGA コンフィギャブルロジックブロックユーザーガイドすべての Spartan-6 デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能について説明します Spartan-6 FPGA メモリコントローラユーザーガイド Spartan-6 FPGA のメモリコントローラブロックについて説明しますメモリコントローラブロックは Spartan-6 FPGA をよく使用されるメモリ規格に接続する際のインターフェイスを簡略化するエンベデッドマルチポートメモリコントローラです Spartan-6 FPGA GTP トランシーバユーザーガイド Spartan-6 LXT FPGA で使用可能な GTP トランシーバについて説明します Spartan-6 FPGA DSP48A1 スライスユーザーガイドすべての Spartan-6 デバイスに含まれている DSP48A1 スライスについて説明します Spartan-6 FPGA PCB デザイナーズガイド Spartan-6 デバイスの PCB 設計について PCB およびインターフェイスレベルでの設計上の考察事項に焦点をあてて説明しますその他のリソースその他の資料は次のザイリンクス Web サイトから参照できますシリコンソフトウェア IP に関するアンサーデータベースを検索したりテクニカルサポートのウェブケースを開く場合は次の Web サイトにアクセスしてください 10 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

11 第 1 章コンフィギュレーションの概要概要 Spartan -6 FPGA デバイスはアプリケーション固有のコンフィギュレーションデータビットストリームを内部メモリに読み込んでコンフィギュレーションされます Spartan-6 FPGA は外部不揮発性メモリデバイスから読み込むかマイクロプロセッサ DSP プロセッサマイクロコントローラ PC ボードテスタなどから読み込んでコンフィギュレーションできます汎用コンフィギュレーションデータパスは常に 2 つあります 1 つはシリアルデータパスでデバイスピン要件を最小限に抑えるために使用されますもう 1 つは 8 ビットまたは 16 ビット幅のデータパスで高速パフォーマンス業界標準のインターフェイスへの高速アクセスに使用されプロセッサや x8 または x16 パラレルフラッシュメモリなどの外部データソースに理想的ですプロセッサやプロセッサペリフェラルのようにザイリンクス FPGA はインシステムオンディマンドで何度でも再プログラムできますザイリンクス FPGA コンフィギュレーションデータは COMS コンフィギュレーションラッチ (CCL) に格納されるのでパワーダウン後にリコンフィギュレーションする必要がありますビットストリームは専用のコンフィギュレーションピンからデバイスに読み込まれますこれらのコンフィギュレーションピンは次のようなコンフィギュレーションモードでインターフェイスとして機能します JTAG コンフィギュレーションモードマスタシリアル /SPI コンフィギュレーションモード (x1 x2 x4) スレーブシリアルコンフィギュレーションモードマスタ SelectMAP/BPI コンフィギュレーションモード (x8 x16) スレーブ SelectMAP コンフィギュレーションモード (x8 x16) コンフィギュレーションモードの詳細は第 2 章コンフィギュレーションインターフェイスの基本で説明していますコンフィギュレーションモードは専用モード入力ピン M[1:0] でレベルを設定して選択します M1 および M0 モードピンは一定した DC 電圧レベルで設定する必要がありますこれはプルアップまたはプルダウン抵抗 (2.4kΩ) を使用するかグランドまたは VCCO_2 に直接接続して設定しますこれらのモードピンはコンフィギュレーション中またはその前にはトグルできませんがコンフィギュレーション後はトグルできますモードピンの設定オプションは第 2 章コンフィギュレーションインターフェイスの基本を参照してくださいマスタおよびスレーブという表現はコンフィギュレーションクロック (CCLK) の方向を示します Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 11

12 第 1 章 : コンフィギュレーションの概要マスタコンフィギュレーションモードでは Spartan-6 デバイスは内部オシレータからの CCLK を駆動するか ( デフォルト ) または外部マスタクロックソースの GCLK0/USERCCLK を駆動します ( オプション ) 周波数を選択するには BitGen -g ConfigRate オプションを内部オシレータに対して使用します詳細はコマンドラインツールユーザーガイド (UG628) の BitGen のセクションを参照してください次の条件のいずれかが満たされない限りオシレータはコンフィギュレーション後オフになります SEU 検出が使用されています STARTUP プリミティブで CFGMCLK が接続されています内部クロックソースが SUSPEND モードで選択されています ( オシレータは WAKWUP シーケンス中にのみオン ) 暗号化が有効になっています CCLK は多目的ピンですコンフィギュレーション前はオンチップのプルアップ抵抗がありませんコンフィギュレーション後は PERSIST が使用されていない限りユーザーピンとなりますスレーブコンフィギュレーションモードのとき CCLK は入力です JTAG/ バウンダリスキャンコンフィギュレーションインターフェイスはモードピンの設定に関わらず常に使用可能です設計に関する考慮事項効率の良いシステムを構築するにはどの FPGA コンフィギュレーションモードがシステム要件に合っているのかを検討することが重要ですいずれのコンフィギュレーションモードでもある FPGA ピンを専用ピンとして使用し一時的にコンフィギュレーション中にのみほかのピンを使用することが可能ですコンフィギュレーションが完了すると専用ピンでないピンは汎用ピンとなります第 5 章コンフィギュレーションの詳細を参照してください同様にどのコンフィギュレーションモードを使用するかにより FPGA I/O バンクの電圧が制限されることもありますコンフィギュレーションオプションはいくつかあり柔軟性がありますが各システムに最適なソリューションがあるのが一般的です最善のコンフィギュレーションオプションを選択する際には全体的な設定スピードコスト複雑さといった点を考慮する必要があります FPGA コンフィギュレーションデータソース Spartan-6 FPGA は非常に柔軟性に富んでいますこの FPGA を使用して PROM からのコンフィギュレーションデータを自動的に読み込むかまたはプロセッサマイクロコントローラなどの外部インテリジェントデバイスを使用しコンフィギュレーションデータを FPGA にダウンロードできますマスタモード FPGA の自動コンフィギュレーションモードはマスタモードと呼ばれています ( 図 1-1 参照 ) マスタモードはさまざまなタイプの不揮発性メモリを使用し FPGA コンフィギュレーションデータを格納しますマスタモードでは通常コンフィギュレーションビットストリームは FPGA と同じボード上の外部不揮発性メモリにあります FPGA により CCLK と呼ばれるコンフィギュレーションクロック信号 ( 内部オシレータからのクロック信号または外部マスタクロックソースの GCLK0/USERCCLK) が提供されまたコンフィギュレーションプロセスが制御されます 12 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

13 設計に関する考慮事項 X-Ref Target - Figure 1-1 Spartan-6 FPGA Spartan-6 FPGA DIN D0 XCFxxS XCFxxP CCLK CLK FCS_B FOE_B FWE_B LDC CE# OE# WE# BYTE# Spartan-6 FPGA MOSI DIN CSO_B CCLK DATA_IN DATA_OUT SELECT CLOCK D[7:0] D[15:8] A[n:0] Spartan-6 FPGA (1) D[7:0] n+1 8/16 8 DATA[7:0] DATA[15:8] ADDR[n:0] XCFxxP D[7:0] CCLK CLK XCFxxP スレーブモード図 1-1 : マスタコンフィギュレーションモード UG380_c1_01_ FPGA のコンフィギュレーションを外部から制御するコンフィギュレーションモードは通常スレーブモードと呼ばれシリアルまたはバイト幅データパスでも使用できますスレーブモードではプロセッサマイクロコントローラ DSP プロセッサテスタなどの外部インテリジェントデバイスを使用し FPGA にコンフィギュレーションデータをダウンロードします ( 図 1-2 参照 ) このスレーブコンフィギュレーションの利点は FPGA ビットストリームをシステムのほぼどこにでも格納できることですたとえばフラッシュオンボードなどホストプロセッサのコードとともに格納できますまたハードディスクに保存したりネットワークやブリッジ接続を使用してネットワーク上に保存しておくこともできます Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 13

14 第 1 章 : コンフィギュレーションの概要 X-Ref Target - Figure 1-2 SelectMAP SERIAL_DATA CLOCK Spartan-6 FPGA DIN CCLK DATA[15:8] DATA[7:0] SELECT READ/WRITE CLOCK 8,16 Spartan-6 FPGA D[15:8] D[7:0] CSI_B RDWR_B CCLK DATA_OUT MODE_SELECT CLOCK DATA_IN TDI TMS TCK TDO Spartan-6 FPGA UG380_c1_02_ 図 1-2 : スレーブコンフィギュレーションモードスレーブ SelectMAP モードは単純な x8 または x16 ビット幅のプロセッサペリフェラルインターフェイスでチップセレクト入力と読み出し / 書き込み制御入力を含みますスレーブシリアルモードは非常に単純なモードでクロックとシリアルデータ入力から成っています JTAG 接続 4 本の信号線で構成される JTAG インターフェイスはオンボードテスタとデバッグ用ハードウェアによく使用されますここに挙げる Spartan-6 FPGA のザイリンクスプログラミングケーブルではプロトタイプダウンロードおよびデバッグ用に JTAG インターフェイスが使用されていますアプリケーションでどのコンフィギュレーションモードが設定されていても簡単なデザイン開発用に JTAG コンフィギュレーションパスを含めておくのがよいでしょうまた第 3 章バウンダリスキャンおよび JTAG コンフィギュレーションも参照してくださいプラットフォームケーブル USB II パラレルケーブル IV 基本的なコンフィギュレーションソリューション基本オプションにはザイリンクスプラットフォームフラッシュ PROM またはサードパーティ SPI PROM を使用したマスタシリアルモードがあります ( この文章後で確認のこと ) これらのソリューションでは最少数の FPGA ピンを使用し柔軟性のある I/O 電圧がサポートされていますまた SPI PROM はザイリンクス JTAG ベースのプログラミングソフトウェアである impact で 14 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

15 設計に関する考慮事項サポートされています詳細はのデバイスのコンフィギュレーションおよびプログラムからリンクされている impact ヘルプを参照してください低コストを重視したソリューション低コストを重視したオプションはアプリケーションによって異なりますシステムに未使用の不揮発性メモリが既にある場合ビットストリームイメージをシステムメモリに格納できますまたハードドライブに保存したりネットワーク上からダウンロードすることもできますその場合スレーブ SelectMAP モードスレーブシリアルモードまたは JTAG のいずれかのダウンロードモードを考慮してください不揮発性メモリがアプリケーションで必要な場合メモリは統合可能ですたとえば FPGA コンフィギュレーションビットストリームはボードのプロセッサコードと共に格納できます使用するプロセッサが FPGA にエンベデッドされている MicroBlaze の場合 FPGA コンフィギュレーションデータと MicroBlaze プロセッサのコードを同じ不揮発性メモリデバイスに格納できます Spartan-6 FPGA には SPI シリアルフラッシュメモリおよびパラレル NOR フラッシュメモリから直接コンフィギュレーションするオプションもあります詳細は第 2 章コンフィギュレーションインターフェイスの基本を参照してくださいまた Indirect Programming of BPI PROMs with Virtex-5 FPGAs (XAPP973) および Indirect Programming of SPI Serial Flash PROMs with Spartan-3A FPGAs (XAPP974) も参照してください高速度を重視したオプションアプリケーションによってはロジックを短時間で動作可能にしなければなりません FPGA コンフィギュレーションモードおよび方法には高速度の実現に適したものがありますコンフィギュレーション時間には初期化時間も含まれていてこの時間はデバイスのサイズおよびコンフィギュレーションロジックの速度に依存しますたとえば 4 ビットデータバスを使用し 33MHz でコンフィギュレーションする場合 Spartan-6 XC6SLX16 FPGA が 3.7Mb のコンフィギュレーションデータを受信するには約 28ms 要します同一クロック周波数で比較するとパラレルコンフィギュレーションモードは複数ビットが 1 度にプログラムされるためシリアルモードよりも高速ですデイジーチェーンにある複数の FPGA をコンフィギュレーションするより FPGA を 1 つコンフィギュレーションするほうが高速ですコンフィギュレーション速度が重要となる複数の FPGA を使用したデザインでは各 FPGA を個別にパラレルにコンフィギュレーションする必要がありますマスタモードでは FPGA は CCLK コンフィギュレーションクロック信号を内部生成しますデフォルトでは CCLK 周波数は低いのですが ConfigRate ビットストリームオプションを使用すると高くすることができますサポートされている最大 CCLK 周波数は接続されている不揮発性メモリの読み出し速度に依存します高速メモリを使用するとコンフィギュレーションスピードが速くなります FPGA の CCLK 出力周波数はプロセス電圧および温度によって変動しますコンフィギュレーションレートの最速値は CCLK 周波数の最小値によって変わります (Spartan-6 FPGA を参照 ) ボード上に外部クロックがある場合ザイリンクスプラットフォームフラッシュを使用しながらスレーブモードで FPGA をコンフィギュレーションすることも可能です Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 15

16 第 1 章 : コンフィギュレーションの概要ボード上に外部クロックがある場合マスタモードのコンフィギュレーション中に外部クロックソースを接続して使用する機能がありますザイリンクスプラットフォームフラッシュを使用しながら外部クロックソースを使用して FPGA をスレーブモードでコンフィギュレーションすることも可能ですコンフィギュレーション中に外部クロックソースを使用することによってマスタモードでもスレーブモードでもコンフィギュレーション時間を予測可能にできます PCI リンクのアクティベート要件への適合 PCI ローカルバス仕様のリビジョン 3.0 ( PCI 仕様 ) ではさまざまな電源およびリセットの要件が定義されています FPGA のインプリメンテーションで長期にわたり信頼性およびボードの相互運用性を保つためにこれらの要件を満たす必要があると同時に新たなデザインの課題に直面することになります PCI アプリケーションでのリンクアクティベーション時間を考慮し FPGA で指定時間内にコンフィギュレーションが完了できるようにすることが重要ですサードパーティのフラッシュデバイスにはこうしたタイミング要件が満たされていないものが多くあります単独および複数のコンフィギュレーションイメージ FPGA アプリケーションではシステムに電源投入されるときにのみ FPGA がロードされるのが一般的ですしかしアプリケーションによってはシステム動作中にファンクションごとに異なる FPGA ビットストリームを使用して FPGA を複数回ロードする必要のあるものがありますたとえば電源投入自己診断テストをインプリメントするためのビットストリームを FPGA にロード後最終アプリケーションで 2 つ目のビットストリームをロードできます多くのテスト装置アプリケーションではハードウェア補助によるテストを実行するため異なるビットストリームを FPGA にロードしますこの方法だと 1 つの小型 FPGA で大型の ASIC やゲートアレイデバイスと同等の機能をインプリメントできます詳細は第 7 章リコンフィギュレーションおよびマルチブートを参照してくださいマルチブート / セーフアップデート高度なアプリケーションでは複数のビットストリームイメージを格納できますイメージの 1 つをユーザーアプリケーションでアップグレードしリアルタイムシステムのアップグレードを実行可能ですブートエラーが発生した場合は初期イメージからシステムを回復させることもできます I/O 電圧要件選択した FPGA コンフィギュレーションモードにより FPGA アプリケーションに対する制約が生じます特にコンフィギュレーションバンクに使用可能な I/O 電圧が制限されますたとえば SPI や BPI モードでは通常 3.3V ( それよりも低い電圧も許容可能 ) デバイスであるサードパーティのフラッシュメモリコンポーネントが使用されますつまりメモリに接続されているバンクの I/O 電圧は入力電圧に準じている必要があります不揮発性データの格納 FPGA アプリケーションによってはデータが外部不揮発性メモリに格納されます Spartan-6 FPGA を使用してこうしたアプリケーションを改善できます 16 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

17 設計に関する考慮事項 Spartan-6 FPGA は外部シリアル (SPI) またはパラレルフラッシュ PROM (BPI) から直接コンフィギュレーションできますフラッシュ PROM のアドレスデータ制御ピンはコンフィギュレーション中 FPGA から借用できますコンフィギュレーション後これらのピンは元に戻されて FPGA の読み出し / 書き込み用に使用されます FPGA コンフィギュレーションビットストリームおよびアプリケーションの不揮発性データで同じ PROM を共有でき全体的なシステムコストを削減しますコンフィギュレーション中の FPGA I/O ピンの設定 FPGA ピンの中にはコンフィギュレーション中専用プルアップ抵抗が付けられるものがありますしかしユーザー I/O ピンの場合はオプションでコンフィギュレーション中に有効にできるプルアップ抵抗を付けることができるものがほとんどですコンフィギュレーション中 1 つの制御ラインでプルアップ抵抗を有効にするかどうかが決定されますこのピン名は HSWAPEN です ( 表 1-1 参照 ) 表 1-1 : Spartan-6 FPGA コンフィギュレーションピンの終端ピン HSWAPEN = 0 ( 有効 ) コンフィギュレーション前 HSWAPEN = 1 ( 無効 ) コンフィギュレーション後 CCLK VCCO_2 にプルアップ終端なしユーザー I/O D15 - D0 VCCO_2 にプルアップ終端なしユーザー I/O CSO_B VCCO_2 にプルアップ終端なしユーザー I/O A25 - A0 (1) VCCO_1 にプルアップ終端なしユーザー I/O SCP7 - SCP0 VCCO_0 にプルアップ終端なしユーザー I/O DOUT/BUSY VCCO_1 にプルアップ終端なしユーザー I/O HSWAPEN VCCO_0 にプルアップ VCCO_0 にプルアップユーザー I/O PROGRAM_B VCCO_2 にプルアップ VCCO_2 にプルアップ BitGen -g ProgPin (2) DONE VCCO_2 にプルアップ VCCO_2 にプルアップ BitGen -g DonePin (2) -g DriveDone INIT_B VCCO_2 にプルアップ VCCO_2 にプルアップユーザー I/O TDI V CCAUX にプルアップ V CCAUX にプルアップ BitGen -g TdiPin (2) TMS V CCAUX にプルアップ V CCAUX にプルアップ BitGen -g TmsPin (2) TCK V CCAUX にプルアップ V CCAUX にプルアップ BitGen -g TckPin (2) TDO V CCAUX にプルアップ V CCAUX にプルアップ BitGen -g TdoPin (2) M1 M0 VCCO_2 にプルアップ VCCO_2 にプルアップユーザー I/O FCS_B VCCO_1 にプルアップ終端なしユーザー I/O FOE_B VCCO_1 にプルアップ終端なしユーザー I/O FWE_B VCCO_1 にプルアップ終端なしユーザー I/O MOSI/CSI_B VCCO_2 にプルアップ終端なしユーザー I/O RDWR_B VCCO_2 にプルアップ終端なしユーザー I/O AWAKE VCCO_1 にプルアップ終端なしユーザー I/O SUSPEND V CCAUX にプルアップ終端なし BitGen -g SuspendPin (2) Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 17

18 第 1 章 : コンフィギュレーションの概要表 1-1 : Spartan-6 FPGA コンフィギュレーションピンの終端 ( 続き ) HDC VCCO_1 にプルアップ終端なしユーザー I/O LDC VCCO_1 にプルアップ終端なしユーザー I/O メモ : ピン HSWAPEN = 0 ( 有効 ) コンフィギュレーション前 HSWAPEN = 1 ( 無効 ) コンフィギュレーション後 1. A24/A25 は XC6SLX75/T デバイス高集積度 FG676 およびそれよりも大きいパッケージのバンク 5 にあり VCCO_5 にプルアップされます 2. BitGen のオプションを設定すると対応したピンの終端がコンフィギュレーションされますオプションを設定しない場合はプルアップになります詳細はコマンドラインツールユーザーガイド (UG628) の BitGen のセクションを参照してください信号レベルをフロートさせておくと CMOS ロジックシステムで問題になりますシステムのほかのロジックコンポーネントには FPGA からの有効な入力レベルが必要な場合があります内部プルアップ抵抗は各ピンをロジック High のレベルにします一般的に FPGA に信号を駆動するデバイスはこのプルアップ抵抗を超えます同様に適切に調整された外部プルダウン抵抗を使用して個々のピンをプルダウンすることができますホットスワップやホット挿入アプリケーションではプルアップ抵抗で I/O の電源レールへの電流パスを提供しますプルアップ抵抗をオフにするとこのパスは無効になりますしかし外部プルアップまたはプルダウン抵抗が各 I/O ピンに必要な場合があります集積度の異なる FPGA への移行 Spartan-6 FPGA のパッケージのフットプリントおよびピン配置は同一ファミリ内の集積度の異なるパーツ間で移行できるよう設計されています FPGA アプリケーションではほかの不揮発性データをフラッシュメモリに格納できるため大型のストレージデバイスが必要です異なる集積度のデバイス間のデザイン移行をサポートするにはターゲットパッケージの最大デバイスに対応できるだけの十分なコンフィギュレーションメモリが必要ですたとえば Spartan-6 XC6SLX9 デバイスを使用している場合コンフィギュレーションメモリに 2.7Mb が必要です Spartan-6 XC6SLX16 デバイスの場合は 3.7Mb 必要ですダウンロードでコンフィギュレーションするアプリケーションでは圧縮されていない FPGA ビットストリームの最大予測量に十分なメモリ容量が必要です FPGA が自動的にコンフィギュレーションするアプリケーションでは PROM のフットプリントおよびそれに対応した FPGA コンフィギュレーションモードを使用して移行を簡単にすることができますたとえばザイリンクスプラットフォームフラッシュでは XCFxxS シリアルファミリを使用して 1Mb から 4Mb へ XCFxxP パラレルファミリを使用して 8Mb から 32Mb へ移行できます 1 つのアプリケーションでフラッシュが 2 つ使用されている場合はプラットフォームフラッシュのファミリごとに 2 つの異なるフットプリントを使用する必要があります XCFxxP フラッシュファミリには 1.8V コア電源電圧入力が必要で XCFxxS には 3.3V が必要ですどちらのファミリでも 3.3V I/O が提供されます SPI シリアルフラッシュベンダーでは広範囲にわたる移行がサポートされていますがマルチパッケージフットプリントが必要ですたとえば Atmel DataFlash SPI シリアルフラッシュファミリでは JEDEC および EIAJ 版の 8 ピン SOIC パッケージと 8 コネクタの CASON パッケージに対応する 1 つのフットプリントを使用し 1Mb ~ 64Mb の範囲で移行がサポートされています Numonyx SPI シリアルフラッシュは 8 ピンおよび 16 ピンを組み合わせた SOIC フットプリントを使用しまた複数の SPI フラッシュベンダーのデバイスとの互換性もあります 18 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

19 コンフィギュレーションを決定する要素同様にパラレルフラッシュでも一般的な複数のベンダーが提供するパッケージフットプリントで広範囲にわたる集積度に対応できますここでは例を挙げて概説するにとどまりますが詳細は使用しているフラッシュの仕様を参照してください製品寿命アプリケーションの製品寿命を考慮する必要があります一般的にベンダーから提供されているメモリはザイリンクスのプラットフォームフラッシュ PROM と比較すると製品寿命が短くなっていますたとえば 5 年以上製造される産業向けアプリケーションを設計する場合ザイリンクスのプラットフォームフラッシュ PROM の製品寿命の方が長くなります製品寿命の短いものであればコスト面や種類の多さから見てベンダーが提供するメモリを使用した方が利点が多い場合もあります不正な複製から FPGA ビットストリームの保護するにはプロセッサコードと同様に FPGA の機能を定義するビットストリームは電源投入中に FPGA に読み込まれます結果として他企業がこのビットストリームを入手してデザインを不正に複製してしまうこともあり得ますプロセッサと同様 FPGA ビットストリームとその中に埋め込まれている IP コアを保護する方法はいくつかあります最も効果的な手法は認証と呼ばれ第 5 章コンフィギュレーションの詳細で詳細に説明しますさらに Spartan-6 デバイスの大型タイプ 2 つにはデザインのセキュリティ保護を強化するためのオンチップの高度暗号化基準である AES の復号化ロジックがあります同じコンフィギュレーションビットストリームを複数の FPGA に読み込む通常システム内では 1 つの FPGA に 1 つのコンフィギュレーションビットストリームがありますコンフィギュレーションデイジーチェーンを利用して 1 つのコンフィギュレーション PROM で複数の異なる FPGA ビットストリームイメージを共有することができますしかしアプリケーションにあるすべての FPGA のパーツ番号とビットストリームが同じ場合ビットストリームイメージは 1 つだけで構いませんまた同じビットストリームを複数の同一 FPGA に読み込むことができる連結コンフィギュレーションもありますコンフィギュレーションを決定する要素システムに最適なコンフィギュレーションソリューションを決定する要素は多くいろいろな詳細を考慮する必要があります適切なコンフィギュレーションを選択しておくと後で対処しなくてはならない問題が少なくなります専用コンフィギュレーションピンとコンフィギュレーション後に再使用可能なピンの違いを理解しておく必要があります詳細はコンフィギュレーションの詳細に関するセクションを参照してくださいデータファイルフォーマットおよびビットストリームのサイズも考慮する必要がありますビットストリームのサイズはデバイスサイズによって異なりビットストリーム生成のフォーマットにも複数の種類があります FPGA はコンフィギュレーション中内部メモリの初期化から I/O のアクティベートまである一定のシーケンスを実行しますこのプロセスはコンフィギュレーションシーケンスと呼ばれます電源投入から FPGA コンフィギュレーションの完了とスタートアップまでのタイミングを理解するにはこのシーケンスとサブシーケンスの理解が必要です Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 19

20 第 1 章 : コンフィギュレーションの概要 Spartan-6 LX75 LX75T LX100 LX100T LX150 および LX150T の FPGA には AES 暗号化などの高度なセキュリティ保護機能がありますこの機能はビットストリームの保護に非常に有益です詳細は第 5 章コンフィギュレーションの詳細を参照してください 20 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

21 第 2 章コンフィギュレーションインターフェイスの基本本章では Spartan -6 FPGA デバイスで最も頻繁に使用されるコンフィギュレーションソリューションについて説明しますいくつかの手法を挙げ適切な接続終端信号定義基本的なタイミングについて説明します第 9 章アドバンスコンフィギュレーションインターフェイスではエラー回復の詳細やここで簡単にまとめたものをさらに詳細に説明しています Spartan-6 デバイスでは Extended Spartan-3A ファミリでサポートされているコンフィギュレーションモードがすべてサポートされていますただし Extended Spartan-3A ファミリにはコンフィギュレーションモードを定義するモードピンが M[2:0] と 3 つありますが Spartan-6 デバイスでは M[1:0] の 2 つのみですモードピンの説明は表 2-1 を参照してください表 2-1 : Spartan-6 FPGA コンフィギュレーションモードコンフィギュレーションモード M[1:0] バス幅 CCLK の方向マスタシリアル /SPI (1) 出力マスタ SelectMAP/BPI (2) 出力 JTAG (3) xx 1 入力 (TCK) スレーブ SelectMAP (2) 入力スレーブシリアル (4) 11 1 入力メモ : 1. デュアルおよびクワッド SPI モードを使用します 2. パラレルコンフィギュレーションモードのバスはコンフィギュレーションロジックによって自動的に検出されます 3. Spartan-6 デバイスにはモードピンの設定にかかわらず FPGA で常に使用可能な 4 本の信号線で構成される JTAG (IEEE Std ) ポートもあります 4. デフォルト設定はモードピンの内部プルアップ終端によります注意 : ビットストリームに 1 のみが後続する同期ワードを含めることはできませんこの状態が発生するとデバイスに損傷を与える可能性があります不揮発性メモリのプログラムや消去の際は注意してください可能な限り同期ワードが最後にプログラムされるようビットストリームを逆にプログラムしてください同様にメモリを消去する際は同期ワードを含む箇所を最初に消去してくださいこうした予防措置をとっておくと FPGA にこのタイプの同期ワードが読み込まれずコンフィギュレーションステートに入っても無効なビットストリームが読み込まれなくなります Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 21

22 第 2 章 : コンフィギュレーションインターフェイスの基本 JTAG インターフェイス JTAG 用の特定モードはありませんがデバイスに電源が投入されるごとに使用可能なコンフィギュレーションインターフェイスとして JTAG インターフェイスがあります詳細は第 3 章バウンダリスキャンおよび JTAG コンフィギュレーションを参照してください 22 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

23 シリアルコンフィギュレーションインターフェイスシリアルコンフィギュレーションインターフェイスシリアルコンフィギュレーションモードの場合 CCLK の 1 サイクルで 1 コンフィギュレーションビットを読み込み FPGA をコンフィギュレーションしますマスタシリアルモードでは CCLK は出力ですスレーブシリアルモードでは CCLK は入力ですシリアルコンフィギュレーションのシミュレーションモデルがあります詳細は合成 / シミュレーションデザインガイド (UG626) を参照してください図 2-1 に Spartan-6 の基本的なシリアルコンフィギュレーションインターフェイスを示しますシリアルモードで FPGA をコンフィギュレーションするには次の 4 つのモードがありますマスタシリアルコンフィギュレーション一般的なセットアップにはプラットフォームフラッシュ XCFxxS などの PROM が含まれますスレーブシリアルコンフィギュレーション一般的なセットアップにはデータおよびクロックを提供するプロセッサが含まれますシリアルデイジーチェーンコンフィギュレーション PROM またはプロセッサから異なるイメージを使用し複数の FPGA がシリアルにコンフィギュレーションされます ( 第 9 章アドバンスコンフィギュレーションインターフェイスを参照 ) ギャングシリアルコンフィギュレーション PROM またはプロセッサから同じイメージを使用し複数の FPGA がパラレルにコンフィギュレーションされます ( 第 9 章アドバンスコンフィギュレーションインターフェイスを参照 ) 本章ではマスタおよびスレーブコンフィギュレーションが説明されていますデイジーチェーンおよびギャングコンフィギュレーションについては第 9 章アドバンスコンフィギュレーションインターフェイスを参照してください X-Ref Target - Figure 2-1 M[1:0] DOUT DIN INIT_B PROGRAM_B CCLK DONE UG380_c2_01_ 図 2-1 : Spartan-6 FPGA シリアルコンフィギュレーションインターフェイス Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 23

24 第 2 章 : コンフィギュレーションインターフェイスの基本表 2-2 ではシリアルコンフィギュレーションインターフェイスについて説明します表 2-2 : Spartan-6 FPGA シリアルコンフィギュレーションインターフェイスピンピン名タイプ専用 / 多目的説明 M[1:0] 入力多目的モードピンはコンフィギュレーションモードを決定します ( 表 2-1 参照 ) CCLK 入力または出力多目的 JTAG を除くすべてのコンフィギュレーションモードのコンフィギュレーションクロックソース (62 ページの設計に関する考慮事項参照 ) DIN 入力多目的シリアルコンフィギュレーションデータ入力で CCLK の立ち上がりエッジに同期します DOUT 出力多目的デイジーチェーンの下位デバイスのシリアルデータ出力 CCLK の立ち下がりエッジでデータを供給します DONE 双方向オープンドレインアクティブ専用コンフィギュレーションの完了を示すアクティブ High の信号 0 = FPGA コンフィギュレーション未完了 1 = FPGA コンフィギュレーション完了詳細はコマンドラインツールユーザーガイド (UG628) の BitGen のセクションを参照してください INIT_B 入力または出力オープンドレイン多目的モードピンがサンプルされる前 INIT_B は入力で Low に保持することによってコンフィギュレーションを遅延させることができますモードピンのサンプル後はオープンドレインのアクティブ Low 出力になりコンフィギュレーション中の CRC エラーの有無を示します 0 = CRC エラー 1 = CRC エラーなし SEU 検出有効になっている場合リードバック CRC エラーが検出されるとオプションとして Low に駆動されます PROGRAM_B 入力専用アクティブ Low の非同期フルチップリセット 24 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

25 シリアルコンフィギュレーションインターフェイスマスタシリアル図 2-2 に示すようにマスタシリアルモードではザイリンクスのプラットフォームフラッシュ PROM から FPGA をコンフィギュレーションできます X-Ref Target - Figure 2-2 VCCINT HSWAPEN VCCO_0 VCCO_1 DOUT VCCO_0 VCCO_1 VCCINT VCCO VCCO_2 VCCO_2 VCCO 4.7kΩ M1 M0 PROGRAM_B Spartan-6 FPGA VCCO_2 DONE DIN CSO_B MOSI VCCO_2 VCCO_2 330Ω VCCO_2 VCCO_2 4.7kΩ CE D0 Platform Flash XCFxxS CEO CCLK CLK Xilinx Cable Header (JTAG Interface) 1 VCCAUX VREF TMS TCK TDO TDI N.C. N.C. TMS TCK TDI GND INIT_B VCCAUX TDO VCCAUX OE/RESET TMS TCK TDI GND CF VCCJ TDO VCCAUX 14 PROGRAM_B Refer to the Notes following this figure for related information. UG380_c2_02_ 図 2-2 : マスタシリアルモードのコンフィギュレーション次は図 2-2 に関する注記です 1. 内部ピン終端および HSWAPEN の影響を受けるピンについては 17 ページの表 1-1 を参照してください 2. デイジーチェーンコンフィギュレーションモードの場合 DOUT はダウンストリーム FPGA の DIN に接続する必要があります 3. CCLK ネットにはテブナン並列終端が必要です詳細は 54 ページのコンフィギュレーションクロック (CCLK) のボードレイアウトを参照してください Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 25

26 第 2 章 : コンフィギュレーションインターフェイスの基本 4. マスタシリアルおよびマスタ SPI はどちらも同じモードピンから有効になりますこのため SPI 制御ピンである CSO_B および MOSI はコンフィギュレーション中にトグルします 5. Spartan-6 FPGA の VCCO_2 およびプラットフォームフラッシュ PROM の V CCO は同じ電圧である必要があります (2.5V または 3.3V) 6. DONE ピンはデフォルトでは内部プルアップ抵抗のあるオープンドレイン出力です追加の外部プルアップ抵抗の使用を推奨します DONE ピンには BitGen の -g DriveDone オプションを使用して有効にすることができるプログラム可能なアクティブなドライバがあります 7. INIT_B ピンは双方向オープンドレインピンです外部プルアップ抵抗の使用を推奨します 8. BitGen スタートアップクロックはシリアルコンフィギュレーションの CCLK に設定する必要がありますこれはソフトウェアによりデフォルトで設定されます詳細はコマンドラインツールユーザーガイド (UG628) を参照してください 9. この図の PROM は 1 つまたは複数のザイリンクス PROM を示しています全体的にコンフィギュレーションストレージ容量を増やすため複数のザイリンクス PROM をカスケード接続することができます詳細は Platform Flash PROM ユーザーガイド (UG161) を参照してください 10. BIT ファイルは PROM に格納する前に PROM ファイルに変換する必要があります impact を使用して必要なファイルを生成する場合は 74 ページの PROM ファイルの生成を参照してください 11. 一部のザイリンクス PROM ではリセットピンの極性をプログラムできますこの設定で PROM を使用する場合 RESET をアクティブ Low にしてください 12. マスタシリアルモードコンフィギュレーションはプラットフォームフラッシュ XCFS および XCFP PROM のみに使用できます 13. CSI_B や RDWR_B などの未使用の専用コンフィギュレーションピンはこのモードではどのコンフィギュレーションロジックにも接続されないためフロートにしておくか GND に接続できます CSI_B および RDWR_B は多目的ピンですスレーブシリアルコンフィギュレーションスレーブシリアルコンフィギュレーションは通常シリアルデイジーチェーン接続した複数デバイスをコンフィギュレーションするときまたは外部マイクロプロセッサ /CPLD から単独デバイスをコンフィギュレーションするときに使用します ( 図 2-3 参照 ) スレーブシリアルコンフィギュレーションで考慮すべき点は CCLK の方向を除いてマスタシリアルコンフィギュレーションと同様です CCLK はデータを提供する外部クロックソースから駆動する必要があります (28 ページのシリアルコンフィギュレーションデータタイミングを参照 ) 26 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

27 シリアルコンフィギュレーションインターフェイス X-Ref Target - Figure 2-3 VCCINT HSWAPEN VCCO_0 VCCO_1 VCCO_0 VCCO_1 DOUT Configuration Memory Source VCC Microprocessor or CPLD CLOCK SERIAL_OUT PROGRAM_B GND DONE INIT_B VCCO_2 VCCO_2 M1 M0 PROGRAM_B CCLK DIN TDI TMS TCK Spartan-6 FPGA VCCO_2 CSO_B MOSI DONE INIT_B VCCAUX TDO VCCO_2 VCCO_2 2.4 kω VCCAUX VCCO_2 GND k PROGRAM_B Xilinx Cable Header (JTAG Interface) 1 VCCAUX VREF TMS TCK TDO TDI N.C. N.C. 14 Refer to the Notes following this figure for related information. UG380_c2_03_ 図 2-3 : スレーブシリアルコンフィギュレーションモード次は図 2-3 に関する注記です 1. 内部ピン終端および HSWAPEN の影響を受けるピンについては 17 ページの表 1-1 を参照してください Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 27

28 第 2 章 : コンフィギュレーションインターフェイスの基本 2. デイジーチェーンコンフィギュレーションモードの場合 DOUT はダウンストリーム FPGA の DIN に接続する必要があります 3. CCLK ネットにはテブナン並列終端が必要です詳細については 54 ページのコンフィギュレーションクロック (CCLK) のボードレイアウトを参照してください 4. DONE ピンはデフォルトでは内部プルアップ抵抗のあるオープンドレイン出力です追加の外部プルアップ抵抗の使用を推奨します DONE ピンには BitGen の -g DriveDone オプションを使用して有効にすることができるプログラム可能なアクティブなドライバがあります 5. INIT_B ピンは双方向オープンドレインピンです外部プルアップ抵抗の使用を推奨します 6. SPI 制御ピンである CSO_B および MOSI はシリアルコンフィギュレーション中にトグルしますシリアルコンフィギュレーションデータタイミング図 2-4 にスレーブマスタシリアルモードの Spartan-6 へのコンフィギュレーションデータのクロックシーケンスを示します X-Ref Target - Figure 2-4 PROGRAM_B INIT_B CCLK Master CLK Begins Here (2) Master DIN BIT 0 (1) BIT 1 BIT n BIT n+1 Master DOUT / Slave DIN DONE BIT n-64 Data Bits clocked on Falling Edge of CCLK BIT n-63 UG380_c2_04_ 図 2-4 : シリアルコンフィギュレーションのクロックシーケンス次は図 2-4 に関する注記です 1. ビット 0 は最初のバイトの MSB を示しますたとえば最初のバイトが 0xAA (1010_1010) の場合ビット 0 = 1 ビット 1 = 0 ビット 2 = 1 となります 2. マスタコンフィギュレーションモードの場合 CCLK は矢印が示すようにモードピンのサンプリングが完了するまで遷移しません 3. スレーブシリアルモードの場合 CCLK はフリーランニングになります SelectMAP コンフィギュレーションインターフェイス SelectMAP コンフィギュレーションインターフェイス ( 図 2-5 参照 ) には Spartan-6 デバイスのコンフィギュレーションロジックにインターフェイスする 8 ビットまたは 16 ビットの双方向バスがありコンフィギュレーションおよびリードバックの両方に使用できます ( 詳細は第 6 章リードバックおよびコンフィギュレーションの検証を参照 ) SelectMAP のバス幅は自動的に検出されます (74 ページの同期ワード / バス幅の自動検出を参照 ) SelectMAP コンフィギュレーションのシミュレーションモデルがあります詳細は合成 / シミュレーションデザインガイド (UG626) を参照してください 28 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

29 SelectMAP コンフィギュレーションインターフェイス CCLK はマスタ SelectMAP モードでは出力ですスレーブ SelectMAP モードでは入力でボード上で外部ソースからまたは専用 GCLK ピンから供給されます SelectMAP バスを使用し 1 つまたは複数の Spartan-6 デバイスをシリアルまたはパラレルにコンフィギュレーションできます SelectMAP モードでの FPGA コンフィギュレーションには次の方法があります単一デバイスマスタ SelectMAP 単一デバイススレーブ SelectMAP 一般的なセットアップにはデータおよびクロックを提供するプロセッサが含まれます複数デバイスデイジーチェーン SelectMAP バス PROM またはプロセッサから異なるイメージを使用し複数の FPGA がシリアルにコンフィギュレーションされます ( 第 9 章アドバンスコンフィギュレーションインターフェイスを参照 ) 複数デバイスのギャング SelectMAP PROM またはプロセッサから同じイメージを使用し複数の FPGA がパラレルにコンフィギュレーションされます ( 第 9 章アドバンスコンフィギュレーションインターフェイスを参照 ) 本章ではマスタ SelectMAP およびスレーブ SelectMAP が説明されていますデイジーチェーンおよびギャングコンフィギュレーションについては第 9 章アドバンスコンフィギュレーションインターフェイスを参照してください X-Ref Target - Figure 2-5 M[1:0] D[15:0] INIT_B PROGRAM_B RDWR_B CSI_B CSO_B DONE CCLK UG380_c2_05_ 図 2-5 : Spartan-6 FPGA SelectMAP コンフィギュレーションインターフェイス表 2-3 で SelectMAP コンフィギュレーションインターフェイスのピンについて説明します表 2-3 : Spartan-6 FPGA SelectMAP コンフィギュレーションインターフェイスピンピン名タイプ専用 / 多目的説明 M[1:0] 入力多目的コンフィギュレーションモードを決定するモードピン 21 ページの表 2-1を参照 CCLK 入力および出力多目的 JTAG を除くすべてのコンフィギュレーションモードでのコンフィギュレーションクロック 54 ページのコンフィギュレーションクロック (CCLK) のボードレイアウトを参照 Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 29

30 第 2 章 : コンフィギュレーションインターフェイスの基本表 2-3 : Spartan-6 FPGA SelectMAP コンフィギュレーションインターフェイスピン ( 続き ) D[15:0] DONE ピン名タイプ専用 / 多目的説明 INIT_B トライステート双方向双方向オープンドレインまたはアクティブ入力または出力オープンドレイン多目的専用多目的コンフィギュレーションおよびリードバックバスでクロックは CCLK の立ち上がりエッジパラレルバスのビット順序を参照コンフィギュレーションの完了を示すアクティブ High の信号 0 = FPGA コンフィギュレーション未完了 1 = FPGA コンフィギュレーション完了モードピンがサンプルされる前 INIT_B は入力で Low に保持することによってコンフィギュレーションを遅延させることができますモードピンのサンプル後はオープンドレインのアクティブ Low 出力になりコンフィギュレーション中の CRC エラーの有無を示します 0 = CRC エラー 1 = CRC エラーなし SEU 検出ファンクションが有効になっている場合リードバック CRC エラーが検出されると INIT_B はオプションとして Low に駆動されます PROGRAM_B 入力専用アクティブ Low の非同期フルチップリセット CSI_B 入力多目的アクティブ Low のチップセレクトで SelectMAP データバスを有効にします ( SelectMAP データ読み込みを参照 ) 0 = SelectMAP データバスは有効 1 = SelectMAP データバスは無効 RDWR_B 入力多目的 D[x:0] データバスの方向を決定します ( SelectMAP データ読み込みを参照 ) 0 = 入力 1 = 出力 RDWR_B 入力は CSI_B がディアサートされているときのみ変更できそれ以外の場合に変更すると ABORT が生じます (144 ページの SelectMAP の ABORT を参照 ) CSO_B 出力多目的パラレルデイジーチェーンのアクティブ Low チップセレクト出力 FPGA が 1 つのアプリケーションでは使用されません BUSY 出力多目的リードバック中に使用されます 30 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

31 SelectMAP コンフィギュレーションインターフェイス単一デバイスの SelectMAP コンフィギュレーションプラットフォームフラッシュ PROM SelectMAP コンフィギュレーション SelectMAP モードの単一デバイスのコンフィギュレーションでは図 2-6 に示すようにコンフィギュレーション PROM に直接接続するのが最も単純な方法ですこの方法ではデバイスはマスタ SelectMAP モードに設定され継続的にデータを読み込むために RDWR_B および CSI_B ピンがグランドに接続されています (34 ページの SelectMAP データ読み込みを参照 ) X-Ref Target - Figure 2-6 HSWAPEN VCCINT VCCO_0 VCCO_0 VCCO_1 VCCINT VCCO VCCO_2 VCCO_1 FCS_B BUSY CEO Spartan-6 FPGA FOE_B FWE_B LDC Platform Flash XCFxxP A25 A24 REV_SEL1 A[23:0] REV_SEL0 DOUT/BUSY VCCO_2 EN_EXT_SEL Xilinx Cable Header (JTAG Interface) 1 VCCAUX VREF TMS TCK TDO TDI N.C. N.C. M1 M0 PROGRAM_B TMS TCK TDI GND VCCO_2 D[7:0] DONE CCLK CSO_B INIT_B VCCAUX TDO 330Ω VCCO_2 VCCAUX VCCO_2 2.4 kω D[7:0] CE CLK OE/RESET TMS TCK TDI GND CLKOUT CF VCCJ TDO VCCAUX 14 PROGRAM_B Refer to the Notes following this figure for related information. UG380_c2_06_ 図 2-6 : 単一デバイスのマスタ SelectMAP コンフィギュレーション Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 31

32 第 2 章 : コンフィギュレーションインターフェイスの基本次は図 2-6 に関する注記です 1. 内部ピン終端および HSWAPEN の影響を受けるピンについては 17 ページの表 1-1 を参照してください 2. CCLK ネットにはテブナン並列終端が必要です詳細は 54 ページのコンフィギュレーションクロック (CCLK) のボードレイアウトを参照してください 3. DONE ピンはデフォルトでは内部プルアップ抵抗のあるオープンドレイン出力です追加の外部プルアップ抵抗の使用を推奨します DONE ピンには BitGen の -g DriveDone を使用して有効にできるプログラム可能なアクティブなドライバがあります 4. オーバーシュートを低減するためフラッシュから FPGA までのデータパスに直列抵抗の使用を考慮してください抵抗値はシミュレーションを実行して決定できます 5. INIT_B ピンは双方向オープンドレインピンです外部プルアップ抵抗の使用を推奨します 6. BitGen のスタートアップクロック設定では CCLK を SelectMAP コンフィギュレーションに設定する必要があります 7. この図の PROM は 1 つまたは複数のザイリンクス PROM の場合を示しています複数の PROM をカスケード接続することでデータ格納範囲全体が拡大できます 8. BIT ファイルは PROM に格納前に PROM ファイルに変換する必要があります 74 ページの PROM ファイルの生成を参照してください 9. 一部のザイリンクス PROM ではリセットピンの極性をプログラムできますこの設定で PROM を使用する場合 RESET をアクティブ Low にしてください 10. ザイリンクスの PROM はパラレルモードに設定する必要がありますこのオプションは一部のデバイスでのみ使用可能です 11. SelectMAP モードでザイリンクスのコンフィギュレーション PROM から Spartan-6 デバイスをコンフィギュレーションする場合 RDWR_B および CSI_B 信号は Low に接続可能です (34 ページの SelectMAP データ読み込みを参照 ) 12. マスタ SelectMAP コンフィギュレーションの場合 D バスは x8 または x16 に設定できます XCFxxP のデータ幅最大値は x8 です 13. プラットフォームフラッシュ PROM SelectMAP コンフィギュレーションはプラットフォームフラッシュ XCFP PROM に特定のものですプラットフォームフラッシュ XCFS PROM ではシリアルコンフィギュレーションモードのみがサポートされています 14. FOE_B FCS_B および FWE_B ピンのあるアドレスバス A[25:0] はコンフィギュレーション中にトグルしますコンフィギュレーション中のこれらの多目的ピンでのアクティビティをシステムで処理可能にしておく必要があります 15. Spartan-6 FPGA の VCCO_2 およびプラットフォームフラッシュ PROM の V CCO は同じ電圧である必要があります (2.5V または 3.3V) マイクロプロセッサによる SelectMAP コンフィギュレーションマクロプロセッサまたは CPLD を使用し単一 Spartan-6 デバイスをコンフィギュレーションするカスタムアプリケーションの場合マスタ SelectMAP モード (FPGA からの CCLK を使用 ) またはスレーブ SelectMAP モードが可能ですが ( 図 2-7 参照 ) スレーブ SelectMAP モードが推奨されますマイクロプロセッサからのコンフィギュレーションの詳細は Using a Microprocessor to Configure Xilinx FPGAs via Slave Serial or SelectMAP Mode (XAPP502) を参照してください 32 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

33 SelectMAP コンフィギュレーションインターフェイス X-Ref Target - Figure 2-7 VCCINT HSWAPEN VCCO _0 VCCO _0 VCC VCCO_2 VCCO _2 VCCO_2 Microprocessor or CPLD VCCO_2 M1 M0 Spartan-6 FPGA VCCO_2 Configuration Memory Source D[15:0] SELECT READ/WRITE D[15:0] CSI_B RDWR _B BUSY CSO_B INIT _B 4.7 kω CLOCK CCLK PROGRAM_B DONE PROGRAM_B DONE VCCAUX INIT_B TMS VCCAUX GND TCK TDI TDO VCCO_2 PROGRAM_B GND 330Ω. 4.7 kω 1 VCCAUX Xilinx Cable Header (JTAG Interface) VREF TMS TCK TDO TDI N.C. N.C. 14 Refer to the Notes following this figure for related information. UG380_c2_07_05120 図 2-7 : 単一デバイスのスレーブ SelectMAP コンフィギュレーション ( マイクロプロセッサおよび CPLD を使用 ) 次は図 2-7 に関する注記です 1. 内部ピン終端および HSWAPEN の影響を受けるピンについては 17 ページの表 1-1 を参照してください 2. DOUT/BUSY はリードバック中に駆動できる出力です 3. CCLK の終端については 54 ページのコンフィギュレーションクロック (CCLK) のボードレイアウトを参照してください 4. これは Using a Microprocessor to Configure Xilinx FPGAs via Slave Serial or SelectMAP Mode (XAPP502) からの回路図です多数ある可能なインプリメンテーションの 1 つです 5. DONE ピンはデフォルトでは内部プルアップ抵抗のあるオープンドレイン出力です追加の外部プルアップ抵抗の使用を推奨します DONE ピンには BitGen の -g DriveDone オプションを使用して有効にできるプログラム可能なアクティブなドライバがあります Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 33

34 第 2 章 : コンフィギュレーションインターフェイスの基本 6. INIT_B ピンは双方向オープンドレインピンです外部プルアップ抵抗の使用を推奨します 7. BitGen のスタートアップクロック設定では CCLK を SelectMAP コンフィギュレーションに設定する必要があります 8. FPGA を 1 つだけコンフィギュレーションしまたリードバックが不要な場合は CSI_B および RDWR_B 信号をグランドに接続しておくことができます 9. マスタ SelectMAP コンフィギュレーションの場合 D[0:n] バスは x8 または x16 に設定できます SelectMAP データ読み込み CSI_B SelectMAP インターフェイスでは継続的または断続的にデータを読み込むことが可能ですデータ読み込みは CSI_B RDWR_B および CCLK 信号で制御されますチップセレクト入力 (CSI_B) は SelectMAP バスを有効にします CSI_B が High のとき Spartan-6 デバイスは SelectMAP インターフェイスを無視し入力データの保持や出力の駆動を行いません D[0:n] はハイインピーダンスになり RDWR_B は無視されます CSI_B = 0 の場合デバイスの SelectMAP インターフェイスは有効 CSI_B = 1 の場合デバイスの SelectMAP インターフェイスは無効複数デバイスの SelectMAP コンフィギュレーションについては第 9 章アドバンスコンフィギュレーションインターフェイスを参照してください SelectMAP モードでコンフィギュレーションされるデバイスが 1 つだけでリードバックが不要な場合またはギャング SelectMAP コンフィギュレーションが使用される場合は第 9 章アドバンスコンフィギュレーションインターフェイスに示すように CSI_B 信号をグランドに接続できます RDWR_B CCLK RDWR_B は Spartan-6 デバイスの入力でデータピンが入力または出力かを制御します RDWR_B = 0 の場合データピンは入力 (FPGA に書き込む ) RDWR_B = 1 の場合データピンは出力 (FPGA から読み出す ) コンフィギュレーションの場合 RDWR_B は書き込みに設定 (RDWR_B = 0) しておく必要がありますリードバックの場合 CSI_B をディアサートにしている間 RDWR_B は読み出しに設定 (RDWR_B = 1) しておく必要があります ( 第 6 章リードバックおよびコンフィギュレーションの検証を参照 ) デバイスが CCLK の立ち上がりエッジを使用する場合 CSI_B がアサートされているときに RDWR_B 値を変更すると ABORT が生じます ( 144 ページの SelectMAP の ABORT を参照 ) リードバックが不要な場合 RDWR_B はグランドに接続するか SelectMAP ABORT 時のデバッグに使用できます CSI_B がディアサートされている間 RDWR_B 信号は無視されますデータピンの 3 つのステートの読み出し / 書き込みは非同期です CSI_B がアサートされている間 RDWR_B を読み出し (RDWR_B=1 リードバック) に設定すると FPGA は CCLK と無関係に SelectMAP データをアクティブに駆動します SelectMAP データバスのすべての動作は CCLK に同期しています RDWR_B が書き込みに設定されている場合 (RDWR_B = 0 コンフィギュレーション ) FPGA は SelectMAP データピンを 34 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

35 SelectMAP コンフィギュレーションインターフェイス CCLK エッジの立ち上がりでサンプリングします RDWR_B が読み出しに設定されている場合 (RDWR_B = 1 リードバック ) FPGA は SelectMAP データピンを CCLK エッジの立ち上がりで更新しますスレーブ SelectMAP モードでは CCLK を停止することによってコンフィギュレーションを中断できます (36 ページの断続的な SelectMAP データの読み出しを参照 ) 継続的な SelectMAP データの読み込み継続的なデータ読み出しはコンフィギュレーションコントローラから連続したコンフィギュレーションデータストリームが供給されるアプリケーションで実行されます電源投入後コンフィギュレーションコントローラにより RDWR_B 信号が書き込み (RDWR_B = 0) に設定され CSI_B 信号がアサート (CSI_B = 0) されるとデバイスは BUSY 信号を Low に駆動するようになります ( この遷移は非同期 ) RDWR_B を CSI_B のアサート前に Low 駆動しないと ABORT が発生します (144 ページの SelectMAP の ABORT を参照 ) デバイスは CCLK の次の立ち上がりエッジでデータピンのサンプリングを開始しますコンフィギュレーションによりバス幅が決定するまで D[0:15] のピンがサンプルされます詳細は 74 ページの同期ワード / バス幅の自動検出を参照してくださいバス幅が決定するとデータバスの適切な幅が同期ワード検出のためにサンプルされます同期ワードがデバイスに送信された後コンフィギュレーションが開始しますコンフィギュレーションビットストリームの読み込み後にデバイスはスタートアップシーケンスを開始しますデバイスはビットストリームで指定されたスタートアップシーケンスで DONE 信号を High にアサートします ( 第 5 章のスタートアップ ( 手順 8) を参照 ) コンフィギュレーションコントローラはスタートアップシーケンス完了後まで CCLK パルスを送信し続ける必要があります (DONE が High になった後 CCLK は数パルス必要です詳細は第 5 章のスタートアップ ( 手順 8) を参照してください ) コンフィギュレーション後に CSI_B および RDWR_B 信号をディアサートできますまたアサート状態の保持も可能です SelectMAP ポートが非アクティブであるためこのときに RDWR_B をトグルしても ABORT は生じません図 2-8 は継続的なデータ読み出しの SelectMAP コンフィギュレーションのタイミング図です X-Ref Target - Figure 2-8 PROGRAM_B (3) INIT_B CCLK CSI_B RDWR_B (1) (2) (4) (5) (11) (12) D[0:n] (6) (7) (8) (9) Byte 0 Byte 1 Byte n DONE (10) UG380_c2_08_ 図 2-8 : 継続的なデータ読み込みの x8 または x16 SelectMAP Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 35

36 第 2 章 : コンフィギュレーションインターフェイスの基本次は図 2-8 に関する注記です 1. SelectMAP バスにデバイスが 1 つしかない場合 CSI_B 信号を Low に接続できます CSI_B が Low でない場合は常時アサート可能です 2. リードバックが不要な場合は RDWR_B を Low に接続できます CSI_B がアサートされた後 RDWR_B をトグルしないようにしてくださいトグルすると ABORT が生じます詳細は 144 ページの SelectMAP の ABORT を参照してください 3. モードピンは INIT_B が High になったときにサンプルされます 4. ABORT を回避するため CSI_B より前に RDWR_B をアサートする必要があります 5. CSI_B をアサートして SelectMAP インターフェイスを有効にします 6. CSI_B のアサート後の最初の CCLK の立ち上がりエッジで最初のバイトが読み込まれます 7. 各 CCLK の立ち上がりエッジで 1 バイトのコンフィギュレーションビットストリームが読み込まれます 8. スタートアップコマンドが読み込まれるとデバイスはスタートアップシーケンスを開始します 9. スタートアップシーケンスは最低でも CCLK の 8 サイクル間継続されます ( 第 5 章のスタートアップ ( 手順 8) を参照 ) 10. スタートアップシーケンス中 DONE ピンは High になりますスタートアップシーケンスを完了するために追加の CCLK が必要な場合があります ( 第 5 章のスタートアップ ( 手順 8) を参照 ) 11. コンフィギュレーション完了後 CSI_B 信号はディアサートできます 12. CSI_B 信号をディアサートした後 RDWR_B はディアサートできます 13. データバスのサイズは x8 または x16 です断続的な SelectMAP データの読み出しコンフィギュレーションコントローラが連続するコンフィギュレーションデータを提供できないアプリケーションでは断続的なデータの読み出しを実行しますたとえばコントローラが追加データをフェッチする間コンフィギュレーションを一時停止する必要があるアプリケーションがこれに該当しますコンフィギュレーションを一時停止させる方法は 2 つあります 1 つは CSI_B 信号をディアサートする方法 ( フリーランニング CCLK 手法図 2-9) でもう 1 つは CCLK を停止する方法 ( 制御 CCLK 手法図 2-10) です 36 japan.xilinx.com Spartan-6 FPGA コンフィギュレーションガイド

37 SelectMAP コンフィギュレーションインターフェイス X-Ref Target - Figure 2-9 PROGRAM_B INIT_B (2) (4) (5) (6) (7) (8) (9) (10) (11) (12) (13) CCLK CSI_B (3) DATA[0:n] RDWR_B (1) 図 2-9 : フリーランニング CCLK 手法を使用した断続的 SelectMAP データの読み出し次は図 2-9 に関する注記です UG380_c2_09_ RDWR_B を Low に駆動し D[0:n] ピンをコンフィギュレーションの入力として設定しますリードバックが不要な場合は RDWR_B を Low に接続できます CSI_B がアサートされた後 RDWR_B をトグルしないようにしてくださいトグルすると ABORT が生じます詳細は 144 ページの SelectMAP の ABORT を参照してください 2. INIT_B が High をトグルするとデバイスはコンフィギュレーション可能な状態です 3. CSI_B 信号を Low にアサートして SelectMAP バスを有効にします SelectMAP バスにデバイスが 1 つしかない場合は CSI_B 信号を Low に接続できます CSI_B が Low に接続されていないときは常時アサート可能です 4. バイトは CCLK の立ち上がりエッジで読み込まれますデータバスのサイズは x8 または x16 です 5. バイトは CCLK の立ち上がりエッジで読み込まれます 6. ユーザーが CSI_B をディアサートしバイトは無視されます 7. ユーザーが CSI_B をディアサートしバイトは無視されます 8. バイトは CCLK の立ち上がりエッジで読み込まれます 9. バイトは CCLK の立ち上がりエッジで読み込まれます 10. ユーザーが CSI_B をディアサートしバイトは無視されます 11. バイトは CCLK の立ち上がりエッジで読み込まれます 12. バイトは CCLK の立ち上がりエッジで読み込まれます 13. バイトは CCLK の立ち上がりエッジで読み込まれます Spartan-6 FPGA コンフィギュレーションガイド japan.xilinx.com 37

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