V4_ConfigurationGuide.book

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1 Virtex-4 コンフィギュレーションガイド R

2 Xilinx ( 以下 ザイリンクス といいます ) では ザイリンクス FPGA におけるデザインの開発目的のみにこの文書を開示します この文書に明記されている場合を除き 電子 機械 複写 録音を含め いかなる形態または手段においても ザイリンクスの書面による事前の許可なく資料をコピー 複製 配布 再発行 ダウンロード 表示 掲載 転送することはできません この文書に含まれている資料を許可なく使用すると 著作権法 商標法 秘密保護と公示の法律 通信規定と法規の違反となる可能性があります ザイリンクスでは この文書の適用および使用により生じる損害の責任を一切負いません また ここに明記されている場合を除き この法定通知のいずれの部分も 黙示 禁反言 その他の法律論理による特許 商標 著作権 その他の知的資産権のライセンスや権利の付与とは見なされません この文書の内容の使用および実施に必要ないかなる権利の取得もユーザー個人の責任となります 文書中のエラーの訂正や ユーザーに提供されるエンジニアリングのソフトウェアサポートおよびヘルプの正確性や正当性については責任を負いかねます また 文書をアップデートする確約もいたしません ザイリンクスはこれらの条件および条項を独自の判断によって変更する権利を有します この文書は 現状のまま で提供され ユーザーは自己責任でこの文書を使用することに同意したものとみなされます ザイリンクス ザイリンクスの従業員 およびザイリンクスの販売特約店の従業員によるその他の口頭または書面によるいかなる情報 アドバイス等によっても 新たな内容の保証が創設されたり上記の制限保証の範囲を拡大させたりするものではありません ザイリンクスでは 特許や著作権その他の知的資産権の不侵害 商品性 および特定目的への適合性は明示黙示を問わず保証いたしません ザイリンクスでは 文書の使用または使用不能の結果生じた間接的 懲罰的 特別 または付随的ないかなる損害 ( 利益の損失 業務の中断 交換品の費用 情報の消失や破損を含む ) については その可能性を事前に通告されていた場合でも一切責任を負いません ユーザーに対するザイリンクスの損害賠償責任総額は いかなる場合にもユーザーがザイリンクスに支払った文書の代金を上限とします たとえいかなる救済手段もその実質的目的を達せない場合でも 上記の制限責任および免責条項が法律上最大限認められる限度で適用されます この文書は 安全装置が必要となるような危険な環境でのオンライン制御装置としての使用を目的にしたものではありません 原子力施設 航空機操縦 通信システム 航空管制 生命維持装置 武器の作動 運転等 ( 以下高リスク行為とします ) 安全装置が必要となるような危険な環境でのオンライン制御装置としての使用 再販売を意図しての設計 製造または停止 誤作動対策措置がなされたものではありません ザイリンクスは 高リスク行為用途への適性に関する明示的 黙示的を問わず一切の保証を ここに明確に排除します Xilinx, Inc. All Rights Reserved. 本文書に記載されている Xilinx ザイリンクスのロゴ およびザイリンクスが所有する製品名等は 米国 Xilinx Inc. の米国における登録商標です その他に記載されている会社名および製品名等は 各社の商標または登録商標です Virtex-4 コンフィギュレーションガイド

3 改訂履歴 次の表に この文書の改訂履歴を示します 日付バージョン改訂内容 2004 年 8 月 2 日 1.0 初期リリース ( 印刷版 ) 2004 年 8 月 10 日 1.1 印刷版の章番号を変更 ( 第 11 章 12 章 13 章 第 1 章 2 章 3 章 ) ( 第 14 章 第 6 章 ) 全部で 8 章ある 2005 年 8 月 8 日 1.2 Virtex-4 デバイスでは システムモニタがサポートされていないため 関連する箇所を削除 タイプミス等の修正 スレーブ SelectMAP32 モードに関する説明の追加のため 表 1-1 表 1-4 図 1-11 表 2-4 および図 2-11 を変更 ISE BitGen ツールにて 正確な値がレポートされたため Virtex-4 ビットストリーム長の表を削除 Virtex-4 データシート のデータ変更のため 表 1-3 と電源投入のタイミング図を変更 図 1-1 の変更 Virtex-4 データシート のデータ変更のため 表 1-3 ダイナミックリコンフィギュレーションタイミングの表を変更 2005 年 8 月 16 日 1.3 すべてのコンフィギュレーション I/O の説明を LVTTL から LVCMOS に変更 Virtex-4 コンフィギュレーションガイド

4 Virtex-4 コンフィギュレーションガイド

5 目次 第 1 章 : コンフィギュレーションの概要 はじめに 設定 ( 手順 1-3) デバイスの電源投入 コンフィギュレーションメモリのクリア ( 初期化 ) MODE ピンのサンプル コンフィギュレーションの遅延 ビットストリームの読み込み ( 手順 4-7) 同期 デバイス ID の確認 コンフィギュレーションデータフレームの読み込み CRC (Cyclic Redundancy Check) スタートアップ ( 手順 8) ビットストリームの暗号化 AES について 暗号化されたビットストリームの作成 暗号化キーの読み込み 暗号化されたビットストリームの読み込み ビットストリームの暗号化および内部コンフィギュレーションアクセスポート (ICAP) V BATT 第 2 章 : コンフィギュレーションインターフェイス シリアルコンフィギュレーションインターフェイス シリアルコンフィギュレーションデータのクロック マスタシリアルコンフィギュレーション スレーブシリアルコンフィギュレーション シリアルデイジーチェーン マイクロプロセッサまたは CPLD でシリアルデイジーチェーンをコンフィギュレーション 24 混在シリアルデイジーチェーン シリアルデイジーチェーンのガイドラインおよびデザイン考察 ギャングシリアルコンフィギュレーション スタートアップシーケンス (GTS) すべてのデバイスの DONE ピンのアクティブドライバをディスエーブル マスタデバイスを使用する場合は すべての DONE ピンを結合 DONE ピンの立ち上がり時間 ボードレイアウト用クロック信号としてのコンフィギュレーションクロック (CCLK).. 32 信号のファンアウト ギャングシリアルコンフィギュレーションの PROM ファイル SelectMAP コンフィギュレーションインターフェイス 単一デバイスの SelectMAP コンフィギュレーション 複数デバイスの SelectMAP コンフィギュレーション ギャング SelectMAP SelectMAP データ読み込み 継続的な SelectMAP データの読み出し 断続的な SelectMAP データの読み出し SelectMAP の ABORT Virtex-4 コンフィギュレーションガイド 1

6 コンフィギュレーションの ABORT シーケンスの説明 リードバックの ABORT シーケンスについて ABORT ステータスワード ABORT 後にコンフィギュレーションまたはリードバックを再開 SelectMAP リコンフィギュレーション SelectMAP データの順序 コンフィギュレーションデータファイル バイトスワップ PROM ファイルの生成 シリアルデイジーチェーン用の PROM ファイル SelectMAP コンフィギュレーションの PROM ファイル 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション 概要 IEEE を使用した Virtex-4 デバイスのバウンダリスキャン テストアクセスポート (TAP) TAP コントローラ バウンダリスキャンアーキテクチャ バウンダリスキャンレジスタ 命令レジスタ BYPASS レジスタ 識別レジスタ コンフィギュレーションレジスタ ( バウンダリスキャン ) USERCODE レジスタ USER1 USER2 USER3 および USER4 レジスタ Virtex-4 デバイスでバウンダリスキャンを使用 バウンダリスキャンを使用するコンフィギュレーション バウンダリスキャンを使用するリコンフィギュレーション IEEE 1532 を使用した Virtex-4 デバイスのバウンダリスキャン ISC モーダルステート スタートアップおよびシャットダウンシーケンス (JTAG) JTAG を使用した場合のコンフィギュレーションフロー 第 4 章 : Frame ECC ロジック 第 5 章 : ユーザーアクセスレジスタ 第 6 章 : リコンフィギュレーション手法 ファンクションブロックのダイナミックリコンフィギュレーション (DRP). 75 バックグランド 概要 FPGA ファブリックポートについて DRP DCM インプリメンテーション 逓倍値および分周値の変更 Direct モードで DRP を使用した場合のダイナミック位相シフト Virtex-4 コンフィギュレーションガイド

7 第 7 章 : コンフィギュレーションの詳細 コンフィギュレーションメモリフレーム コンフィギュレーション制御ロジック コンフィギュレーションレジスタ コマンドレジスタ (CMD) コントロールレジスタ (CTL) ステータスレジスタ (STAT) コンフィギュレーションオプションレジスタ (COR) ビットストリームの構成 デフォルト設定での初期コンフィギュレーションプロセス 第 8 章 : リードバックおよびコンフィギュレーションの検証 リードバックのためのデザイン設定 リードバックコマンドシーケンス SelectMAP インターフェイスからコンフィギュレーションレジスタへのアクセス コンフィギュレーションレジスタの読み出し手順 (SelectMAP) コンフィギュレーションメモリの読み出し手順 (SelectMAP) JTAG インターフェイスからコンフィギュレーションレジスタへのアクセス. 100 コンフィギュレーションレジスタの読み出し手順 (JTAG) コンフィギュレーションメモリの読み出し手順 ( JTAG) コンフィギュレーションメモリの読み出し手順 (1532 JTAG) リードバックデータの検証 リードバックキャプチャ Virtex-4 コンフィギュレーションガイド 3

8 4 Virtex-4 コンフィギュレーションガイド

9 第 1 章 コンフィギュレーションの概要 はじめに Virtex -4 デバイスは アプリケーション固有のコンフィギュレーションデータ ビットストリームを内部メモリに読み込むことによって コンフィギュレーションされます ザイリンクス FPGA のコンフィギュレーションメモリは揮発性であるため デバイスへ電源投入するたびに コンフィギュレーションする必要があります ビットストリームは 専用のコンフィギュレーションピンからデバイスに読み込まれます これらのコンフィギュレーションピンは 次のようなコンフィギュレーションモードでインターフェイスとして機能します マスタシリアルコンフィギュレーションモード スレーブシリアルコンフィギュレーションモード マスタ SelectMAP ( パラレル ) コンフィギュレーションモード スレーブ SelectMAP ( パラレル ) コンフィギュレーションモード また JTAG インターフェイスを使用して ビットストリームを読み込むこともできます JTAG/ バウンダリスキャンコンフィギュレーションモード コンフィギュレーションモードの詳細については第 2 章の コンフィギュレーションインターフェイス で説明しますが これらのモードは コンフィギュレーション専用のモード入力ピンのレベルを適切に設定することによって選択されます 表 1-1 に Virtex-4 のコンフィギュレーションモードを示します 表 1-1 : Virtex-4 コンフィギュレーションモード コンフィギュレーションモード M2 M1 M0 データ幅 CCLK の方向 マスタシリアル ビット出力 スレーブシリアル ビット入力 マスタ SelectMAP ビット出力 スレーブ SelectMAP ビット入力 スレーブ SelectMAP32 (3) ビット入力 JTAG/ バウンダリスキャンのみ (1) ビット - メモ : 1. JTAG モードのコンフィギュレーションでは コンフィギュレーションクロック (CCLK) ではなく JTAG TCK ピンを使用します 2. コンフィギュレーション前の I/O プルアップ抵抗は HSWAPEN ピンの設定によって有効になります 3. SelectMAP32 では D0:D31 データビットはスワップしません D0 が LSB であり D31 が MSB です 4. ピンが未接続のままの場合 MODE ピンに付いている弱いプルアップ抵抗により スレーブシリアルがデフォルトモードとなります Virtex-4 コンフィギュレーションガイド 5

10 第 1 章 : コンフィギュレーションの概要 表 1-2 : Virtex-4 コンフィギュレーションピン マスタ および スレーブ という表現は コンフィギュレーションクロック (CCLK) の方向を示します マスタコンフィギュレーションモードの場合 Virtex-4 デバイスは 内部オシレータからコンフィギュレーションクロック (CCLK) を駆動し スレーブコンフィギュレーションモードの場合は コンフィギュレーションクロックが入力となります JTAG/ バウンダリスキャンコンフィギュレーションインターフェイスは MODE ピンの設定に関わらず 常に使用できます JTAG/ バウンダリスキャンコンフィギュレーションモードでは その他のすべてのコンフィギュレーションモードが無効になるため コンフィギュレーションインターフェイス間の競合が回避されます コンフィギュレーションピンには コンフィギュレーション専用ピンと多目的ピンがあります 表 1-2 を参照してください 多目的ピンは コンフィギュレーションピンおよびコンフィギュレーション後はユーザー I/O として機能します 一方 コンフィギュレーション専用ピンは コンフィギュレーション後もその機能を維持します ピン名 タイプ (1) 専用または多目的 (2) 説明 M[2:0] 入力 専用 コンフィギュレーションモードを決定する MODE ピンであり INIT_B の立ち上がりエッジで読み込まれます CCLK 入力または出力 専用 JTAG を除く すべてのコンフィギュレーションモードのコンフィギュレーションクロックです D_IN 入力 専用 シリアルコンフィギュレーションモードのシリアルデータ入力です DOUT_BUSY 出力 専用 シリアルコンフィギュレーションモードの場合は デイジーチェーンコンフィギュレーションのデータ出力として動作し SelectMAP モードの場合は BUSY 出力として動作します DONE INIT_B 双方向 オープンドレインまたはアクティブ 入力または出力 オープンドレイン 専用 専用 コンフィギュレーションの完了を示すアクティブ High の信号です 0 = FPGA のコンフィギュレーション未完了 1 = FPGA のコンフィギュレーション完了ソフトウェアの設定については 開発システムリファレンスガイド の BitGen を参照してください MODE ピンのサンプル前 INIT_B は入力であり Low に維持することによって コンフィギュレーションの開始を遅延させることができます MODE ピンのサンプル後 INIT_B はオープンドレインのアクティブ Low 出力であり コンフィギュレーション実行中に CRC エラーの有無を示します 0 = CRC エラー 1 = CRC エラーなし PROG_B 入力専用アクティブ Low の非同期フルチップリセットです SelectMAP Data 双方向 多目的 SelectMAP モードのパラレルデータ入力です 8 ビット SelectMAP D0 = MSB D7 = LSB 32 ビット SelectMAP D0 = LSB D31 = MSB 6 Virtex-4 コンフィギュレーションガイド

11 設定 ( 手順 1-3) R 表 1-2 : Virtex-4 コンフィギュレーションピン ( 続き ) ピン名 タイプ (1) 専用または多目的 (2) 説明 HSWAPEN 入力 専用 コンフィギュレーション前の I/O プルアップ抵抗を無効にする場合に使用されるアクティブ High 入力です 0 = コンフィギュレーション前の弱い I/O プルアップ抵抗が有効 1 = コンフィギュレーション前の弱い I/O プルアップ抵抗が無効 HSWAPEN は必ず接続し プルアップ抵抗を有効または無効にする必要があります メモ : 1. タイプに 双方向 と記載されている場合 あらゆる条件下で双方向に機能するピンです あるコンフィギュレーションモードで入力として機能し 別のコンフィギュレーションモードでは出力として機能するピンは 入力または出力 と記載されています 2. 多目的ピンは コンフィギュレーション後にユーザー I/O として使用できます 詳細については 第 7 章の PERSIST を参照してください 設定 ( 手順 1-3) コンフィギュレーションモードによって コンフィギュレーションインターフェイスは異なりますが Virtex-4 デバイスをコンフィギュレーションする際の基本的な手順は すべてのモードで同一です 図 1-1 に Virtex-4 コンフィギュレーションのプロセスを示し 次に各手順について詳細に説明します Device Power-Up Clear Configuration Memory Sample Mode Pins Synchronization Device ID Check Load Configuration Data CRC Check Startup Sequence Start Bitstream Loading Finish ug071_01_ デバイスの電源投入 図 1-1 : Virtex-4 コンフィギュレーションプロセス Device Power-Up Clear Configuration Memory Sample Mode Pins Synchronization Device ID Check Load Configuration Data CRC Check Startup Sequence Start Bitstream Loading 図 1-2 : デバイスの電源投入 Finish ug071_02_ Virtex-4 デバイスのコンフィギュレーションでは V CC_CONFIG V CCAUX および V CCINT ピンに電源が必要です ただし 電源投入シーケンスの要件はありません すべての JTAG およびシリアルコンフィギュレーションピンは別々の専用バンクにあり 各バンクに専用の V CC_CONFIG (V CCO_0 ) 電源があります SelectMAP データピンは 共有の多目的ピンであり Bank 2 (V CCO_2 ) にあります すべての専用入力ピンは V CC_CONFIG LVCMOS レベルで動作します また すべてのアクティブな専用出力ピンは LVCMOS_12F 規格の出力レベルに設定された V CC_CONFIG 電圧レベルで動作します SelectMAP モードの場合 コンフィギュレーションデバイスの I/O 規格と一致させるように V CCO_2 を適切な電圧に接続する必要があります Virtex-4 コンフィギュレーションガイド 7

12 第 1 章 : コンフィギュレーションの概要 電源投入の際には 1.2V のソースを使用して V CCINT 電源ピンに電源を供給してください JTAG またはシリアルモードで Virtex-4 デバイスをコンフィギュレーションする場合 V CCO_0 (V CC_CONFIG ) 以外の I/O 電圧電源 (V CCO ) に電源を供給する必要はありません 表 1-3 に コンフィギュレーションに必要な電源を示します 推奨動作条件については Virtex-4 データシート の表 2 を参照してください Virtex-4 データシート の表 41 には コンフィギュレーション電源投入のタイミングパラメータが記載されています 表 7-1 に 各 Virtex-4 デバイスごとのフレーム数を示します 表 1-3 : コンフィギュレーションに必要な電源 ピン名 説明 V CCINT GND に対する内部コア電源 V (1) BATT 暗号化キーのバッテリ電源 V CC_CONFIG コンフィギュレーション出力の電源 (V CCO_0 ) V CCAUX コンフィギュレーションロジックと FPGA のその他の機能用の補助電源 メモ : 1. V BATT は 暗号化されたビットストリームを使用する場合に必要です V CC T POR PROG_B T PL INIT_B T ICCK CCLK Output or Input M0, M1, M2* (Required) VALID *Can be either 0 or 1, but must not toggle during and after configuration. ug071_03_ 図 1-3 : デバイスの電源投入タイミング V CCINT は 指定された立ち上がり時間内で 単調に増加させる必要があります このように電源投入できない場合は システムの電源が V POR に到達するまでの間 INIT_B ピンまたは PROG_B ピンを Low に維持することによって ( コンフィギュレーションの遅延 を参照 ) コンフィギュレーションの開始を遅延させてください コンフィギュレーションロジック電源入力 (V CC_CONFIG ) および補助電圧入力 (V CCAUX ) は Power-On-Reset (POR) 回路へのロジック入力としても使用されます これらの電源のいずれかが指定されたレベルより下がった場合 POR はトリガできます 8 Virtex-4 コンフィギュレーションガイド

13 設定 ( 手順 1-3) R コンフィギュレーションメモリのクリア ( 初期化 ) Device Power-Up Clear Configuration Memory Sample Mode Pins Synchronization Device ID Check Load Configuration Data CRC Check Startup Sequence Start Bitstream Loading Finish ug071_04_ 図 1-4 : 初期化 デバイスが電源投入されると または PROG_B が Low にパルスされると コンフィギュレーションメモリが初期化されます この間 コンフィギュレーション専用ピンおよび JTAG ピン以外の I/O は ハイインピーダンス状態です 初期化中 デバイスによって INIT_B は Low に維持され T POR ( 図 1-3 参照 ) 後にリリースされます INIT_B が外部から Low に維持されると デバイスはピンがリリースされるまで 初期化プロセスのその時点の状態で待機します PROG_B の最小 Low パルス時間は T PROGRAM タイミングパラメータによって決められています PROG_B ピンは 必要な限りアクティブ (Low) に維持でき デバイスはリセット状態を維持します MODE ピンのサンプル Device Power-Up Clear Configuration Memory Sample Mode Pins Synchronization Device ID Check Load Configuration Data CRC Check Startup Sequence Start Bitstream Loading Finish ug071_05_ 図 1-5 : MODE ピンのサンプル INIT_B ピンが High に遷移すると デバイスは MODE ピンをサンプルし マスタシリアルまたは SelectMAP モードの場合 CCLK の駆動を開始します この時点で デバイスはコンフィギュレーションデータ入力ピン ( シリアルモードでは D IN ピン SelectMAP モードでは D(0..7) ピン ) のサンプリングをコンフィギュレーションクロック信号の立ち上がりで開始します コンフィギュレーションの遅延 Virtex-4 デバイスでは 2 つの方法でコンフィギュレーションの開始を遅延させることができます 1 つは 初期化中に INIT_B ピンを Low に維持する方法です ( 図 1-3 を参照 ) この方法は INIT_B が High になっていない場合のみ機能します つまり INIT_B が High になると その後に INIT_B を Low にしても コンフィギュレーションを遅延させることはできません もう 1 つは PROG ピンを Low にし コンフィギュレーションメモリをクリアすることによって コンフィギュレーションを遅延させる方法です (9 ページの コンフィギュレーションメモリのクリア ( 初期化 ) を参照 ) 表 1-4 に 初期化およびコンフィギュレーションの遅延に関連する信号を示します Virtex-4 コンフィギュレーションガイド 9

14 第 1 章 : コンフィギュレーションの概要 表 1-4 : 初期化およびコンフィギュレーションの遅延に関連する信号 信号名タイプ (1) アクセス (2) 説明 PROG_B 入力 PROG_B ピンを通し て 外部からアクセス 可能 INIT_B 入力または出力 INIT_B ピンを通して 外部からアクセス可能 INIT_COMPLETE ステータス Virtex-4 ステータスレ ジスタを通して アク セス可能な内部信号 MODE_STATUS[2:0] ステータス Virtex-4 ステータスレ ジスタを通して アク セス可能な内部信号 グローバル非同期チップリセット Low に維持することによって コンフィギュレーションの遅延が可能 MODE ピンがサンプルされる前は入力であり Low に維持することによって コンフィギュレーションの遅延が可能 MODE ピンのサンプル後はオープンドレインのアクティブ Low 出力であり コンフィギュレーション実行中における CRC エラーの有無を示す 0 = CRC エラー 1 = CRC エラーなし INIT_B 信号が内部でリリースされたかを示す INIT_B が High にアサートされると MODE ピンでサンプルされた値を反映する メモ : 1. タイプがステータスの場合は それに対応するピンを持たない 内部にあるステータス信号です 2. Virtex-4 ステータスレジスタについては 表 7-5 を参照してください また JTAG キャプチャシーケンスのアクセスについては 表 8-4 を参照してください ビットストリームの読み込み ( 手順 4-7) ビットストリームを読み込むプロセスは すべてのコンフィギュレーションモードで類似しており 主な違いは コンフィギュレーションロジックへのインターフェイスです コンフィギュレーションインターフェイスの違いに関する詳細は 第 2 章の コンフィギュレーションインターフェイス で説明します ビットストリームの読み込みプロセスで最も重要な手順は 同期 デバイス ID の確認 コンフィギュレーションデータの読み込み CRC チェックです 各手順は コンフィギュレーションビットストリームの異なる部分に関連しています 同期前および CRC チェック後のプロセスは コンフィギュレーションビットストリームには直接関係しません 10 Virtex-4 コンフィギュレーションガイド

15 ビットストリームの読み込み ( 手順 4-7) R 同期 Device Power-Up Clear Configuration Memory Sample Mode Pins Synchronization Device ID Check Load Configuration Data CRC Check Startup Sequence Start Bitstream Loading Finish ug071_06_ 図 1-6 : 同期 コンフィギュレーションデータフレームが読み込み可能となる前に 32 ビットの特別な同期ワード (0xAA995566) をコンフィギュレーションロジックに送信する必要があります 同期ワードは デバイスにコンフィギュレーションデータが送信されてくることを知らせ 内部のコンフィギュレーションロジックがコンフィギュレーションデータに対応するようにします 同期ワードより前にコンフィギュレーション入力ピンに入るすべてのデータは無視されます ザイリンクス ISE Bitstream Generator (BitGen) ソフトウェアでビットストリーム (.bit ファイル ) を生成する場合 同期ワードが自動的に含まれ 通常 同期が行われていることは設計者には見えません 表 1-5 に 同期に関連する信号を示します 表 1-5 : 同期に関連する信号 信号名タイプアクセス説明 DALIGN ステータス SelectMAP インターフェイスで ABORT 中にのみ使用可能 ( Abort シーケンス を参照 ) デバイスが同期されたかを示す デバイス ID の確認 Device Power-Up Clear Configuration Memory Sample Mode Pins Synchronization Device ID Check Load Configuration Data CRC Check Startup Sequence Start Bitstream Loading Finish ug071_07_ 図 1-7 : デバイス ID の確認 デバイスが同期されると コンフィギュレーションデータフレームを読み込み可能とする前に デバイス ID を確認する必要があります これによって 別のデバイス用にフォーマットされたビットストリームを使用したコンフィギュレーションの実行が回避されます このようにデバイス ID を確認することによって たとえば XC4VLX80 用のビットストリームで XC4VLX15 がコンフィギュレーションされることはなくなります デバイス ID チェックは ビットストリームに組み込まれているため 通常 ID 確認が行われていることは設計者には見えません 図 1-7 に コンフィギュレーションプロセスのどの段階で デバイス ID の確認を実行するかを示します また 表 1-6 に Virtex-4 デバイスの ID を示し 表 1-7 にデバイス ID の確認に関連する信号を示します この場合のデバイス ID の確認は JTAG IDCODE レジスタを通してではなく コンフィギュレーションロジックへのビットストリーム内にあるコマンドによって実行されます Virtex-4 コンフィギュレーションガイド 11

16 第 1 章 : コンフィギュレーションの概要 表 1-6 : Virtex-4 デバイス ID コード デバイス IDCODE デバイス IDCODE デバイス IDCODE XC4VLX XC4VFX12 01E58093 XC4VLX C093 XC4VSX XC4VFX20 01E64093 XC4VLX40 016A4093 XC4VSX XC4VFX40 01E8C093 XC4VLX60 016B4093 XC4VSX55 020B0093 XC4VFX60 01EB4093 XC4VLX80 016D8093 XC4VLX XC4VFX100 01EE4093 XC4VLX XC4VFX140 01F14093 XC4VLX 表 1-7 : デバイス ID 確認に関連する信号 信号名タイプアクセス (1) 説明 ID_Err ステータス Virtex-4 ステータスレジス タからのみアクセスされる 内部信号 ビットストリームで指定されたデバイス ID と実際のデバイス ID の不一致を示す メモ : 1. Virtex-4 ステータスレジスタについては 表 7-5 を参照してください また JTAG キャプチャシーケンスのアクセスについては 表 8-4 を参照してください コンフィギュレーションデータフレームの読み込み Device Power-Up Clear Configuration Memory Sample Mode Pins Synchronization Device ID Check Load Configuration Data CRC Check Startup Sequence Start Bitstream Loading Finish ug071_08_ 図 1-8 : コンフィギュレーションデータフレームの読み込み 同期ワードが読み込まれ デバイス ID が確認されると コンフィギュレーションデータフレームが読み込まれます 通常 このプロセスはユーザーからは見えません 詳細については 第 7 章の コンフィギュレーションの詳細 を参照してください CRC (Cyclic Redundancy Check) Device Power-Up Clear Configuration Memory Sample Mode Pins Synchronization Device ID Check Load Configuration Data CRC Check Startup Sequence Start Bitstream Loading Finish ug071_09_ 図 1-9 : CRC チェック 12 Virtex-4 コンフィギュレーションガイド

17 ビットストリームの読み込み ( 手順 4-7) R コンフィギュレーションデータフレームが読み込まれるときに デバイスはコンフィギュレーションデータパケットから CRC 値を算出します コンフィギュレーションデータフレームの読み込み後 コンフィギュレーションビットストリームはデバイスに対して,CRC を確認する命令を与 続いて 正しい CRC 値を送信します デバイスによって算出された CRC 値がビットストリーム内の正しい CRC 値と異なる場合 デバイスでは INIT_B が Low になり コンフィギュレーションが中止されます CRC チェックは デフォルトとしてコンフィギュレーションビットストリームに含まれていますが 設計者はこれを無効にできます ( 開発システムリファレンスガイド の BitGen を参照してください ) CRC チェックを無効にする場合は 誤ったコンフィギュレーションデータフレームを読み込み デザインでの不適切な動作またはデバイスの損傷を引き起こす可能性があります コンフィギュレーション中に CRC エラーが発生した場合 デバイスの再同期およびリコンフィギュレーションを実行する必要があります シリアルモードの場合 PROG_B ピンをパルスし コンフィギュレーションプロセスを最初から再実行することによってのみ再同期できます 一方 SelectMAP モードの場合は PROG_B ピンを Low にパルスするか ABORT シーケンスを開始することによって 再同期できます ( 第 2 章の SelectMAP コンフィギュレーションインターフェイス を参照 ) Virtex-4 デバイスは 32 ビットの CRC チェックを使用します CRC チェックはコンフィギュレーションビットストリーム送信の際に発生するエラーを検知するように設計されていますが すべてのエラーを検知できない可能性もあります ダブルクロッキングのようなクロックエラーによって 32 ビットのビットストリームパケットとコンフィギュレーションロジック間の同期が行われない場合があります 同期に失敗すると CRC チェックのコマンドを含む それに続くすべてのコマンドが認識されません この場合 DONE が Low で INIT_B が High になり コンフィギュレーションは完了しません Virtex-4 コンフィギュレーションでは 標準的な CRC32C チェックサムアルゴリズムを使用します CRC32C 多項式は 次のとおりです x 32 + x 28 + x 27 + x 26 + x 25 + x 23 + x 22 + x 20 + x 19 + x 18 + x 14 + x 13 + x 11 + x 10 + x 9 + x 8 + x Virtex-4 コンフィギュレーションガイド 13

18 第 1 章 : コンフィギュレーションの概要 スタートアップ ( 手順 8) Device Power-Up Clear Configuration Memory Sample Mode Pins Synchronization Device ID Check Load Configuration Data CRC Check Startup Sequence Start Bitstream Loading Finish ug071_10_ 図 1-10 : スタートアップシーケンス コンフィギュレーションフレームの読み込み後 スタートアップシーケンスの開始命令がビットストリームからデバイスに与えられます スタートアップシーケンスは 8 フェーズ ( フェーズ 0-7) のシーケンシャルステートマシンによって制御されます このスタートアップシーケンスでは 表 1-8 に示すタスクが実行されます 表 1-8 : スタートアップイベントにおいてユーザーが選択可能なサイクル フェーズ イベント 1-6 DCM がロック状態になるまで待機する ( オプション ) 1-6 DCI が一致するまで待機する ( オプション ) 1-6 GWE ( グローバルライトイネーブル ) をアサートし RAM およびフリップフロップ のステートを変更可能にする 1-6 GTS ( グローバルトライステート ) を無効にし I/O を有効にする 1-6 DONE ピンをリリースする 7 EOS (End Of Startup) をアサートする スタートアップイベントの順序 (EOS のアサートを除く ) は BitGen オプションを設定することによって ユーザーがプログラムできます ( 開発システムリファレンスガイド を参照 ) 表 1-8 に スタートアップイベントの一般的な順序を示しますが これらの順序はユーザーがプログラムできます ただし EOS のアサートは 常に最後のフェーズです スタートアップオプションのガイドラインは 第 2 章の コンフィギュレーションインターフェイス を参照してください 表 1-9 に デフォルト設定の場合のスタートアップイベントを示します 表 1-9 : スタートアップイベントのデフォルトシーケンス フェーズ イベント 4 DONE ピンをリリースする 5 GWE をアサートし RAM およびフリップフロップのステートを変更可能にする 6 GTS を無効にし I/O を有効にする 7 EOS をアサートする BitGen オプションを適切に設定することによって スタートアップシーケンスで DCM がロックするまで または DCI が一致するまで待機させることができます 通常 これらのオプションは DCM のロックあるいは DCI の一致のいずれか またはその両方が完了する前に DONE GTS および GWE がアサートされないように設定されます DONE 信号は ユーザーが指定したサイクルのスタートアップシーケンスによってリリースされますが DONE ピンでロジック High が実際に確認されるまで スタートアップは実行されません デフォルト設定では DONE ピンはオープンドレインの双方向信号です つまり DONE ピンを 14 Virtex-4 コンフィギュレーションガイド

19 スタートアップ ( 手順 8) R リリースすると ロジック Low の駆動が停止し ピンがハイインピーダンス状態になるのみです このような場合 DONE ピンでロジック High を駆動するには 外部プルアップ抵抗が必要です 表 1-10 および図 1-11 に スタートアップシーケンスに関連する信号を示します 表 1-10 : スタートアップシーケンスに関連する信号 信号名タイプアクセス (1) 説明 DONE 双方向 (2) DONE ピンまたは Virtex-4 ステータス レジスタ Release_DONE ステータス Virtex-4 ステータス レジスタ コンフィギュレーションが完了したことを示す 外部で Low を維持し スタートアップをほかの FPGA と同期させることができる DONE ピンがリリースされたかを示す ピンを外部で Low に維持する場合 Release_DONE と実際の DONE ピン上の値は異なる可能性がある GWE ステータス Virtex-4 ステータスレジスタ GTS ステータス Virtex-4 ステータスレジスタ EOS ステータス Virtex-4 ステータスレジスタ DCI_MATCH ステータス Virtex-4 ステータスレジスタ DCM_LOCK ステータス Virtex-4 ステータスレジスタ メモ : 1. Virtex-4 ステータスレジスタについては 表 7-5 を参照してください また JTAG キャプチャシーケン スのアクセスについては 表 8-4 を参照してください 2. デフォルトでは オープンドレイン出力であり BitGen の drivedone オプションの設定によって ドライ バとして機能します POR INIT_B DONE GWE GTS EOS CCLK Initialization Configuration Startup End of Bitstream ug071_11_ 図 1-11 : コンフィギュレーション信号のシーケンス ( デフォルト設定でのスタートアップの場合 ) Virtex-4 コンフィギュレーションガイド 15

20 第 1 章 : コンフィギュレーションの概要 ビットストリームの暗号化 Virtex-4 デバイスには オンチップ AES (Advanced Encryption Standard) 復号化ロジックがあり デザインの高い安全性を実現しています 外部の者がビットストリームを不正入手したとしても 暗号化キーを知らなければ ビットストリームが解読されることもデザインが複製されることもありません したがって 暗号化された Virtex-4 デザインをコピーまたはリバースエンジニアリングすることはできません Virtex-4 の AES システムは ソフトウェアベースのビットストリーム暗号化および暗号化キーの格納のための専用メモリを使用するオンチップのビットストリーム復号化によって構成されています ユーザーは ザイリンクス ISE ソフトウェアを使用し 暗号化キーおよび暗号化されたビットストリームを作成します コンフィギュレーション実行中 Virtex-4 デバイスでは 反対の処理 つまり取り込まれているビットストリームの復号化が行われます Virtex-4 AES 暗号化ロジックは 256 ビットの暗号化キーを使用します オンチップの AES 復号化ロジックは ビットストリームの復号化以外の目的には使用できません つまり ユーザーデザインでは AES 復号化ロジックを使用できず このロジックを使用してコンフィギュレーションビットストリーム以外のデータを復号化することはできません Virtex-4 デバイスでは 専用の RAM 内に暗号化キーを格納します この RAMは 外部接続された小さなバッテリによってバックアップされています 暗号化キーは JTAG インターフェイスを介してのみデバイスにプログラムできます 一度プログラムされると JTAG またはその他の方法によっても デバイスから暗号化キーを読み出すことはできません AES について Virtex-4 の暗号化システムは AES (Advanced Encryption Standard) 暗号化アルゴリズムを使用します AES は NIST (National Institute of Standards and Technology) および米国商務省が認可する公式規格です Virtex-4 AES 暗号化システムは 256 ビットの暗号化キー (NIST が定める 128 ビットおよび 192 ビットのキーはインプリメントされません ) を使用して 一度に 128 ビットのデータブロックを暗号化または復号化します NIST によると 256 ビットキーの場合 キーの組み合わせは 1.1 x 通り考えられます AES のような対称暗号化アルゴリズムでは 暗号化と復号化に同一のキーが使用されます したがって データの安全性は キーの安全性に依存しています AES 規格の詳細については 次の資料を参照してください 暗号化されたビットストリームの作成 ザイリンクス Bitstream Generator ( ザイリンクス ISE ソフトウェアで提供されている BitGen) を使用すると 暗号化されたビットストリームおよび暗号化されていないビットストリームを作成できます AES 暗号化ビットストリームには BitGen の入力として 256 ビットキーを指定します それによって BitGen は暗号化されたビットストリームファイル (.bit) および暗号化キーファイル (.nky) を生成します 特定の BitGen コマンドおよび構文については 開発システムリファレンスガイド を参照してください 16 Virtex-4 コンフィギュレーションガイド

21 ビットストリームの暗号化 R 暗号化キーの読み込み 暗号化キーは JTAG インターフェイスを介してのみ Virtex-4 デバイスにプログラムできます ザイリンクス ISE ソフトウェアで提供されている impact ツールは.nky ファイルを入力として使用し サポートされているザイリンクスのプログラミングケーブルを使用することによって JTAG を介してデバイスにキーをプログラムします キーをプログラムする場合 デバイスは ISC_PROGRAM 命令を使用することによって特別なキーアクセスモードになります 詳細については JTAG 1532 仕様に記載されています このモードでは 暗号化キーおよびコンフィギュレーションメモリを含む すべての FPGA メモリがクリアされます キーがプログラムされると キーアクセスモードは解除され いかなる方法でもデバイスからキーを読み出すことはできず キーを再プログラムするにはデバイス全体を初期化する必要があります 通常 ユーザーからはこのキーアクセスモードは見えません 暗号化されたビットストリームの読み込み デバイスに適切なキーをプログラムすると 暗号化されたビットストリームを使用し デバイスをコンフィギュレーションできます 暗号化されたビットストリームを使用したコンフィギュレーション後は BitGen の設定に関わらず JTAG または SelectMAP リードバックを介して コンフィギュレーションメモリを読み出すことはできません 暗号化キーの読み込み後 暗号化されていないビットストリームを使用し デバイスをコンフィギュレーションできます この場合 キーは無視されます また 暗号化されていないビットストリームを使用してコンフィギュレーションすると リードバックが可能です (BitGen の Security 設定で設定可能な場合 ) この場合でも デバイスから暗号化キーを読み出すことはできず Virtex-4 の暗号化システムを無効にしようとする トロイの木馬 ビットストリームの使用を防止できます 暗号化は コンフィギュレーションの方法に影響を与えません つまり すべてのモード ( シリアル SelectMAP または JTAG) で すべてのコンフィギュレーションソリューション (PROM System ACE など ) からコンフィギュレーションビットストリームを受け取れます また コンフィギュレーションのタイミングおよびシグナリングも暗号化の影響を受けません 暗号化されたビットストリームを使用する場合 外部コンフィギュレーションインターフェイスを介してパーシャルリコンフィギュレーションを行うことはできないため 必ず デバイス全体をコンフィギュレーションしてください コンフィギュレーション後 リコンフィギュレーションするには PROG ピンをトグルする 電源を再投入する あるいは JTAG JSTART または JPROG 命令を与える必要があります リードバックは ICAP プリミティブを使用することによって可能です ( ビットストリームの暗号化および内部コンフィギュレーションアクセスポート (ICAP) を参照 ) V BATT または V CCAUX 電源が維持されている場合 これらのイベントによって キーはリセットされません 暗号化されたビットストリーム内のキーとデバイスに格納されたキーが一致しない場合 コンフィギュレーションが完了せず INIT ピンが High および DONE ピンが Low の状態が維持されます また キーとビットストリームの不一致によって V CCINT に高電流が流れます メモ : 暗号化されたビットストリームを読み込む場合 BUSY の使用またはモニタは避けてください Virtex-4 コンフィギュレーションガイド 17

22 第 1 章 : コンフィギュレーションの概要 ビットストリームの暗号化および内部コンフィギュレーションアクセスポート (ICAP) 内部コンフィギュレーションアクセスポート (ICAP) プリミティブを使用することによって ユーザーロジックが Virtex-4 コンフィギュレーションインターフェイスにアクセスできます ICAP インターフェイスは SelectMAP インターフェイスと類似していますが コンフィギュレーション後のリードバックおよびリコンフィギュレーションの制約は ICAP インターフェイスには該当しません ビットストリームの暗号化を使用した場合でも ICAP インターフェイスを通して リードバックおよびリコンフィギュレーションを実行できます ICAP インターフェイスをユーザー I/O に配線しない限り ICAP を使用することによって Virtex-4 AES 暗号化システムが外部から侵害されることはありません デザインの安全性を懸念される場合は ICAP インターフェイスからユーザー I/O への配線 または ICAP プリミティブのインスタンシエーションを避けてください その他のコンフィギュレーションインターフェイスと同様 ICAP インターフェイスはキーレジスタへのアクセスを提供しません V BATT 暗号化キーメモリセルは揮発性であり その内容を維持するには 継続して電源が投入されている必要があります 通常の動作中 これらのメモリセルの電源は補助電圧入力 (V CCAUX ) ですが V CCAUX を切断すると V BATT 電源入力がキーを維持するために使用されます V BATT にはほとんど電流が流れないため (na 程度 ) この電源には小さなボタン電池が適しています ( バッテリの使用可能期間については Virtex-4 データシート の V BATT DC 特性およびバッテリの仕様書を参照してください ) 100nA 未満の負荷では バッテリの使用可能期間はそれ自体の保存期限にのみ依存します V BATT に電流は流れないため V CCAUX から電力供給中に切断できます V CCAUX を切断した場合 V BATT は暗号化キーの維持以外の目的には使用できません 18 Virtex-4 コンフィギュレーションガイド

23 第 2 章 コンフィギュレーションインターフェイス Virtex-4 デバイスには 3 つのコンフィギュレーションインターフェイスがあります 各コンフィギュレーションインターフェイスには 表 2-1 で示すように 1 つ以上のモードがあります 表 2-1 : コンフィギュレーションインターフェイスおよび対応するモード コンフィギュレーションインターフェイス シリアル SelectMAP (8 ビットまたは 32 ビット ) JTAG コンフィギュレーションモードマスタシリアル スレーブシリアルマスタ SelectMAP スレーブ SelectMAP JTAG シリアルコンフィギュレーションインターフェイス シリアルコンフィギュレーションモードの場合 各 CCLK サイクルで 1 コンフィギュレーションビットを読み込み FPGA をコンフィギュレーションします CCLK は マスタシリアルモードの場合は出力になり スレーブシリアルモード場合は入力になります 図 2-1 に Virtex-4 の基本的なシリアルコンフィギュレーションインターフェイスを示します シリアルモードで FPGA をコンフィギュレーションするには 4 つのモードがあります マスタシリアルコンフィギュレーション スレーブシリアルコンフィギュレーション シリアルデイジーチェーンコンフィギュレーション ギャングシリアルコンフィギュレーション Virtex-4 コンフィギュレーションガイド 19

24 第 2 章 : コンフィギュレーションインターフェイス M[2:0] DOUT D_IN INIT_B PROG_B DONE CCLK ug071_14_ 図 2-1 : Virtex-4 シリアルコンフィギュレーションインターフェイス 表 2-2 では シリアルコンフィギュレーションインターフェイスについて説明します 表 2-2 : Virtex-4 シリアルコンフィギュレーションインターフェイスピン ピン名 タイプ 専用または多目的 説明 M[2:0] 入力専用 モードピン - コンフィギュレーションモードを決定するピン CCLK 入力または出力 専用 JTAG を除く すべてのコンフィギュレーションモード用のコンフィギュレーションクロックソース D_IN 入力専用 DOUT_BUSY 出力専用 シリアルコンフィギュレーションデータ入力で CCLK の立ち上がりエッジに同期する 下位デイジーチェーンデバイスのシリアルデータ出力 DONE 双方向 オープンドレインまたはアクティブ 専用 アクティブ High の場合は コンフィギュレーション完了を示す 0 = FPGA はコンフィギュレーション未完了 1 = FPGA はコンフィギュレーション完了ソフトウェア設定の詳細は 開発システムリファレンスガイド の BitGen を参照 INIT_B 入力または出力 オープンドレイン 専用 モードピンがサンプリングされる前 INIT_B は入力で Low を保持してコンフィギュレーションを遅らせる モードピンがサンプリングされた後 INIT_B はオープンドレインのアクティブ Low 出力になり コンフィギュレーション中の CRC エラーの有無を示す 0 = CRC エラー 1 = CRC エラーなし PROG_B 入力専用アクティブ Low の非同期フルチップリセット 20 Virtex-4 コンフィギュレーションガイド

25 シリアルコンフィギュレーションインターフェイス R シリアルコンフィギュレーションデータのクロック 図 2-2 に スレーブシリアルモードおよびマスタシリアルモードの Virtex-4 デバイスへコンフィギュレーションデータがダウンロードされる方法を示します PROG_B INIT_B CCLK Master CLK Begins Here (2) Master DIN BIT 0 (1) BIT 1 BIT n BIT n+1 Master DOUT / Slave DIN DONE BIT n-64 Data bits clocked on rising edge of CCLK BIT n-63 ug071_016_ 図 2-2 : シリアルデイジーチェーンコンフィギュレーションのクロッキングシーケンス 図 2-2 の説明を次に示します 1. 図 2-2 のビット 0 は 最初のバイトの MSB を示します たとえば 最初のバイトが 0xAA (1010_1010) の場合 ビット 0=1 ビット 1=0 ビット 2=1 になります 2. マスタコンフィギュレーションモードの場合 CCLK は矢印が示すように モードピンのサンプリングが終了するまで遷移しません 3. スレーブシリアルモードの場合 CCLK はフリーランニングになります マスタシリアルコンフィギュレーション 図 2-3 で示すように マスタシリアルモードを使用して ザイリンクスのシリアルコンフィギュレーション PROM から FPGA をコンフィギュレーションできます Virtex-4 コンフィギュレーションガイド 21

26 第 2 章 : コンフィギュレーションインターフェイス Xilinx Serial PROM (7) M0 M2 M1 DATA DIN DOUT CLK CCLK CE RESET/OE (7) (1) Virtex-4 Master Serial (2) PROG_B DONE INIT_B PROG_B UG071_12_ 図 2-3 の説明を次に示します 図 2-3 : マスタシリアルモードのコンフィギュレーション 1. DONE ピンのデフォルト設定は 外部プルアップ抵抗が必要なオープンドレイン出力です 330Ω のプルアップ抵抗を使用することを推奨します DONE ピンにはプログラム可能なアクティブドライバがあります これを使用にするには BitGen ツールで DriveDONE オプションをイネーブルにしてください 2. INIT_B ピンは双方向オープンドレインピンであり 外部プルアップ抵抗が必要です 3. BitGen のスタートアップクロックの設定では CCLK をシリアルコンフィギュレーションに設定する必要があります オシレータの周波数は BitGen で選択できます デフォルトは 2MHz ですが の中から選択できます オシレータは ± 50% の変動が考えられるため コンフィギュレーションデバイスの F MAX を超えないように最大周波数を選択してください 4. この図は 複数のザイリンクスシリアル PROM の場合を示しています 複数のシリアル PROM をカスケード接続して 全体的なデータ格納範囲を拡大します 5. シリアル PROM に格納する前に.bit ファイル形式を PROM ファイル形式に変換する必要があります 詳細は PROM ファイルの生成 を参照してください 6. XC17V00 PROM では リセットピンの極性をプログラムできます この設定で XC17V00 デバイスを使用する場合は RESET ピンをアクティブ Low に設定してください 7. CCLK ネットにはテブナン並列終端が必要です 詳細は 27 ページの コンフィギュレーションクロック (CCLK) のボードレイアウト を参照してください 8. CCLK ピンは 出力または入力です 22 Virtex-4 コンフィギュレーションガイド

27 シリアルコンフィギュレーションインターフェイス R スレーブシリアルコンフィギュレーション スレーブシリアルコンフィギュレーションは シリアルデイジーチェーン接続した複数デバイスをコンフィギュレーションするとき または外部マイクロプロセッサ /CPLD から単一デバイスをコンフィギュレーションするときに使用します スレーブシリアルコンフィギュレーションで考慮すべき点は CCLK の方向を除いてはマスタシリアルコンフィギュレーションと同様です スレーブシリアルモードの単一デバイスは 両デバイスで CCLK が入力になるため 単に PROM へ接続することはできません シリアルデイジーチェーン デバイスをシリアルデイジーチェーン接続した場合 単一コンフィギュレーションソースから複数の Virtex-4 デバイスをコンフィギュレーションできます シリアルデイジーチェーンでは デバイスは DIN ピンを使用してコンフィギュレーションデータを取得し DOUT ピンを使用して取得したコンフィギュレーションデータを下位デバイスへ伝搬します データソースに最も近いデバイスを最上位デバイス 最も遠いデバイスを最下位デバイスと呼びます シリアルデイジーチェーンの場合 コンフィギュレーションクロックはマスタモードの最上位デバイスから供給されます その他すべてのデバイスは スレーブシリアルモードに設定されます 図 2-4 に このコンフィギュレーションを示します コンフィギュレーションコントローラとして CPLD またはマイクロプロセッサを使用する場合は すべてのデバイスをスレーブシリアルモードに設定できます ( 詳細は 24 ページの マイクロプロセッサまたは CPLD でシリアルデイジーチェーンをコンフィギュレーション を参照 ) Xilinx Serial PROM (7) M0 M2 M1 M0 M2 M1 DATA DIN DOUT DIN DOUT CLK CCLK CCLK CE RESET/OE (7) Virtex-4 Master Serial (2) Virtex-4 Slave Serial (1) PROG_B PROG_B DONE INIT_B DONE INIT_B PROGRAM ug071_17_ 図 2-4 : マスタ / スレーブシリアルモードのデイジーチェーンコンフィギュレーション 図 2-4 の説明を次に示します 1. DONE ピンのデフォルト設定は 外部プルアップ抵抗が必要なオープンドレイン出力です 330Ω のプルアップ抵抗の使用を推奨します 最後を除くすべてのデバイスの DONE ピンのアクティブドライバをディスエーブルにする必要があります チェーンの最後のデバイスの DONE ピンのアクティブドライバはイネーブルにできます 詳細については シリアルデイジーチェーンのガイドラインおよびデザイン考察 を参照してください Virtex-4 コンフィギュレーションガイド 23

28 第 2 章 : コンフィギュレーションインターフェイス 2. INIT_B ピンは 双方向オープンドレインピンであり 外部プルアップ抵抗が必要です 3. BitGen のスタートアップクロックの設定では CCLK をシリアルコンフィギュレーションに設定する必要があります オシレータの周波数は BitGen で選択できます デフォルトは 2MHz ですが の中から選択できます オシレータには ± 50% の変動が考えられるため コンフィギュレーションデバイスの F MAX を超えないように最大周波数を選択してください 4. この図は 複数のザイリンクスシリアル PROM の場合を示しています 複数のシリアル PROM をカスケード接続して 全体的なデータ格納範囲を拡大します 5. シリアル PROM に格納する前に.bit ファイル形式を PROM ファイル形式に変換する必要があります 複数のビットストリームファイルを結合して デイジーチェーンビットストリームを作成することはできません 詳細は PROM ファイルの生成 を参照してください 6. XC17V00 PROM では リセットピンの極性をプログラムできます このセットアップで XC17V00 デバイスを使用する場合 RESET ピンをアクティブ Low に設定してください 7. CCLK ネットにはテブナン並列終端が必要です 詳細は 27 ページの コンフィギュレーションクロック (CCLK) のボードレイアウト を参照してください シリアルデイジーチェーンの最初のデバイスが最初にコンフィギュレーションされます すべてのデータフレーム スタートアップコマンド および CRC チェックが読み込まれるまで データは DOUT ピンに送られません CRC チェックでは 現在作業中のデバイスのデータのみがチェックされ チェーンのほかのデバイスのデータはチェックされません ( 詳細は第 1 章の CRC (Cyclic Redundancy Check) を参照してください ) チェーンの最初のデバイスがコンフィギュレーションを完了し CRC チェックをクリアするとスタートアップシーケンスが開始されます スタートアップシーケンスの DONE ピンリリースの段階で 下位デバイスにコンフィギュレーションデータとコマンドを送信し続けている間は デバイスが DONE ピンをハイインピーダンス状態にします すべてのデバイスが DONE ピンをリリースした後 共有している DONE 信号は外部で High にプルアップ またはチェーンの最後のデバイスで High 駆動されます すべてのデバイスは次の CCLK の立ち上がりエッジで DONE ピンのリリースを停止してスタートアップシーケンスを完了します このとき スレーブシリアルデイジーチェーンのすべての DONE ピンが接続されている必要があります また シリアルデイジーチェーンの最後のデバイスのみ DONE ドライバをイネーブルにする必要があります 上位デバイスの DONE ドライバをイネーブルにすると DONE 信号の競合が生じます マイクロプロセッサまたは CPLD でシリアルデイジーチェーンをコンフィギュレーション ザイリンクスのシリアル PROM の代わりにマイクロプロセッサまたは CPLD を使用してコンフィギュレーションを実行する場合は シリアルデイジーチェーンのすべてのデバイスをスレーブシリアルコンフィギュレーションモードに設定 または図 2-5 で示すようにマスタシリアルに設定できます 24 Virtex-4 コンフィギュレーションガイド

29 シリアルコンフィギュレーションインターフェイス R Non-Xilinx PROM (Parallel) V CC CPLD (6) ADDRESS[18:0] ADDRESS[18:0] INIT_B INIT_B INIT_B DATAOUT[7:0] DATAIN DOUT DIN DOUT DIN CE ROM_CS CLKIN LDC_DONE (6) V CC CCLK Virtex-4 Master Serial CCLK Virtex-4 Slave Serial OE DONE DONE PROG_B PROG_B V CC Control Signal ug071_18_ 図 2-5 の説明を次に示します 1. この図は 複数あるインプリメンテーションのうちの 1 つを示しています 2. DONE ピンのデフォルト設定は 外部プルアップ抵抗が必要なオープンドレイン出力です 330Ω のプルアップ抵抗の使用を推奨します 最後以外すべてのデバイスの DONE ピンのアクティブドライバは 必ずディスエーブルにしてください チェーンの最後のデバイスの DONE ピンのアクティブドライバは イネーブルにできます 詳細については シリアルデイジーチェーンのガイドラインおよびデザイン考察 を参照してください 3. INIT_B ピンは 双方向オープンドレインピンであり 外部プルアップ抵抗が必要です 4. BitGen のスタートアップクロックの設定では CCLK をシリアルコンフィギュレーションに設定する必要があります 5. PROM に格納する前に.bit ファイル形式を PROM ファイル形式に変換する必要があります 詳細は PROM ファイルの生成 を参照してください 6. CCLK ネットにはテブナン並列終端が必要です 詳細は 27 ページの コンフィギュレーションクロック (CCLK) のボードレイアウト を参照してください 混在シリアルデイジーチェーン 図 2-5 : パラレル EPROM および CPLD を使用したシリアルデイジーチェーンのコンフィギュレーション Virtex-4 デバイスは Virtex Spartan-II Virtex-E Spartan-IIE Virtex-II Virtex-II Pro および Spartan-3 ファミリとデイジーチェーン接続できます 混在デバイスのシリアルデイジーチェーン接続を行う場合 次の 3 つの重要な項目をデザインに考慮する必要があります 旧型デバイスの多くは Virtex-4 デバイスが生成する高速 CCLK 周波数に対応できません チェーン接続しているすべてのデバイスがサポートできるコンフィギュレーション CCLK 周波数を選択してください シリアルデイジーチェーンの最初の部分に新しいデバイスを配置し 旧型デバイスはチェーンの最後の部分に配置してください Virtex-4 コンフィギュレーションガイド 25

30 第 2 章 : コンフィギュレーションインターフェイス デバイスが DOUT ピンを通過させることができるコンフィギュレーションビット数には制限があり デバイスファミリによって異なります ( 表 2-3 を参照 ) 下位デバイスすべてのビットストリーム長の合計は 表に示す各デバイスファミリの制限値を超えないようにしてください 表 2-3 : デバイスファミリ別のコンフィギュレーションビット数の最大制限値 アーキテクチャ最大 DOUT ビット数 Virtex-4 32 x( ) = 4,294,967,264 Virtex-II Pro Virtex-II 32 x( ) = 4,294,967,264 Spartan-3 32 x (2 27-1) = 4,294,967,264 Virtex Virtex-E Spartan-II Spartan-IIE 32 x (2 20-1) = 33,554,216 シリアルデイジーチェーンのガイドラインおよびデザイン考察 シリアルデイジーチェーンの場合 考慮すべき項目が多数あります スタートアップシーケンス (GTS) GTS のリリースは DONE ピンのサイクルより前または同一サイクルで行い すべての DONE ピンがリリースされたときに Virtex-4 デバイスが確実に動作を開始できるようにします アクティブ DONE ドライバ 最後のデバイスの DONE ピンのドライバをイネーブルにしてください ( ソフトウェア設定の詳細は 開発システムリファレンスガイド の BitGen を参照してください ) DriveDone イネーブル ( 最後のデバイス ) DriveDone ディスエーブル ( 最後のデバイス以外すべて ) また すべての DONE ピンのドライバをディスエーブルにし 外部プルアップ抵抗を追加して すべてのデバイスが DONE ピンをリリースした後に信号を High にプルアップする方法もあります すべての DONE ピンを接続 シリアルデイジーチェーン接続されたすべてのデバイスの DONE ピンを必ず接続してください DONE ピンを接続しないとコンフィギュレーションができません デバッグ目的として 共有している DONE 信号から DONE ピンを個別に未接続にすると非常に便利です デバッグ後には切り離されたデバイスは シリアルまたは JTAG インターフェイスを使用して個別にコンフィギュレーションできます DONE ピンの立ち上がり時間 すべての DONE ピンリリース後 DONE ピンは CCLK の 1 サイクル以内にロジック 0 からロジック 1 に立ち上がらなくてはなりません シリアルデイジーチェーンに複数のデバイスがある場合 または DONE 信号にほかの負荷 (LED またはマイクロプロセッサ入力 ) がある場合 外部プルアップ抵抗が必要な場合があります DONE 信号が立ち上がるために追加の時間が必要な場合は シリアルデイジーチェーンのすべてのデバイスに BitGen の donepipe オプションを設定する必要があります ( ソフトウェア設定の詳細は 開発システムリファレンスガイド の BitGen オプション を参照してください ) 26 Virtex-4 コンフィギュレーションガイド

31 シリアルコンフィギュレーションインターフェイス R コンフィギュレーションクロック (CCLK) のボードレイアウト Virtex-4 のすべてのコンフィギュレーション I/O (CCLK を含む ) の出力規格は 従来のザイリンクス FPGA とは異なります Virtex-4 のコンフィギュレーション I/O は パフォーマンスを向上させるため LVCMOS Fast スルーレートの 12mA 規格を使用しています これにより より高速なエッジレートを実現し より高速なコンフィギュレーション周波数をサポートできます この場合 シグナルインテグリティを向上させるために PCB トレース配線および終端接続を適切に行う必要があります 次の基本的なガイドラインに従ってください 50Ω 制御のインピーダンス伝送ラインとして CCLK ネットを配線する 常に分岐させずに CCLK を配線する ( 図 2-9 で示すようなスタートポロジーを使用しない ) 必要な場合は 8mm (0.3 インチ ) 未満のスタブを使用する CCLK 伝送ラインの終端は V CCO に 100Ω GND に 100Ω の並列終端をする (V CCO /2 のテブナン終端と同等 トレースの特性インピーダンスは 50Ω であると仮定 ) ザイリンクスは マスタ FPGA デバイスの CCLK および各 CLK 入力のグリッチをチェックするため IBIS シミュレーション (HyperLynx など ) を使用して CCLK の分配をシミュレーションすることを推奨します 図 2-6 から図 2-8 では CCLK 分配における推奨されるトポロジーを示します 図 2-6 に CCLK ドライバ (FPGA マスタ ) および CCLK レシーバ (PROM または FPGA スレーブ ) の基本的な point-to point トポロジーを示します CCLK Output CCLK Input Z 0 (50 Ω) Z 0 (50 Ω) V CCO_0 2 x Z 0 (100 Ω) CCLK Output = Master FPGA CCLK Input = PROM or Slave FPGA 2 x Z 0 (100 Ω) ug071_2_06_ 図 2-6 : point-to point トポロジー : CCLK 出力および CCLK 入力 Virtex-4 コンフィギュレーションガイド 27

32 第 2 章 : コンフィギュレーションインターフェイス 図 2-7 に 1 つの CCLK ドライバおよび 2 つの CCLK レシーバの基本的なマルチドロップフライバイトポロジーを示します CCLK 入力 1 のスタブの制約長を確認してください CCLK Output CCLK Input 2 Z 0 (50 Ω) Z 0 (50 Ω) length < 8mm Z 0 (50 Ω) Z 0 (50 Ω) V CCO_0 CCLK Input 1 2 x Z 0 (100 Ω) 2 x Z 0 (100 Ω) ug071_2_07_ 図 2-7 : マルチドロップ : 1 つの CCLK 出力と 2 つ以上の CCLK 入力 図 2-8 に 1 つの CCLK ドライバおよび 2 つ以上の CCLK レシーバ ( この例では 4 つ ) のマルチドロップなフライバイトポロジーを示します 入力 4 を除くすべての CCLK 入力のスタブの制約長を確認してください CCLK Output CCLK Input 4 Z 0 (50 Ω) Z 0 (50 Ω) Z 0 (50 Ω) Z 0 (50 Ω) length < 8mm Z 0 (50 Ω) length < 8mm Z 0 (50 Ω) length < 8mm Z 0 (50 Ω) Z 0 (50 Ω) V CCO_0 CCLK Input 1 CCLK Input 2 CCLK Input 3 2 x Z 0 (100 Ω) 2 x Z 0 (100 Ω) ug071_2_08_ 図 2-8 : マルチドロップ : 1 つの CCLK 出力および 2 つ以上の CCLK 入力 28 Virtex-4 コンフィギュレーションガイド

33 シリアルコンフィギュレーションインターフェイス R 図 2-9 に 伝送ラインが複数の CCLK 入力に分岐しているスタートポロジーを示します この分岐点でインピーダンスの不連続が生じるため 推奨できません CCLK Input 1 CCLK Output Impedance Discontinuity Z 0 Z 0 CCLK Input 2 Z 0 図 2-9 : 推奨されないスタートポロジー : 1 つの CCLK 出力および 2 つの CCLK 入力 Virtex-4 と初期の FPGA デバイスファミリをデイジーチェーン接続 シリアルデイジーチェーンに初期のザイリンクス FPGA (Virtex-II Virtex Spartan-II 4000 など ) を含めることができます 通常は 新型デバイスを旧型デバイスより上位に配置します たとえば Virtex-4 Virtex-II Virtex および 4000E をデイジーチェーン接続する場合 Virtex-4 デバイスを最上位に配置し 2 番目には Virtex-II 3 番目には Virtex 最後に 4000E というように配置接続します 混在デバイスのデイジーチェーンにおける BitGen オプション ug071_2_09_ すべての Virtex ベースのデバイスには 類似する BitGen オプションがあります シリアルデイジーチェーン接続された Virtex ベースのすべてのデバイスに Virtex-4 の BitGen オプションについてのガイドラインを適用します デイジーチェーンに 4000 シリーズのデバイスが含まれている場合は スタートアップ設定で BitGen の SyncToDONE オプションを設定する必要があります Virtex-4 コンフィギュレーションガイド 29

34 第 2 章 : コンフィギュレーションインターフェイス 最大 CCLK 周波数は ザイリンクスのデバイスファミリによって異なる 旧型のザイリンクスデバイスファミリは Virtex-4 デバイスより CCLK が低速です シリアルデイジーチェーンでデバイスが混在している場合 マスタデバイスは低速デバイスが対応できる最大トグルレートより高速でトグルしないようにしてください PROM ファイルの考察 シリアルデイジーチェーンの PROM ファイルには コンフィギュレーション命令が追加されているため ビットストリームより合計サイズが大きくなります 詳細については PROM ファイルの生成 を参照してください ギャングシリアルコンフィギュレーション ギャングシリアルコンフィギュレーション ( 図 2-10) を使用すると 同一ビットストリームから複数のデバイスをコンフィギュレーションできます このセットアップでは シリアルコンフィギュレーションピンを図のように結束するため 各デバイスにおける信号遷移が同一になります CCLK を駆動するために 1 つのデバイスをマスタシリアルモードに設定し その他のデバイスはスレーブシリアルモードに設定します ギャングシリアルコンフィギュレーションの場合 すべてのデバイスが同一でなければなりません コンフィギュレーションは PROM または外部のコンフィギュレーションコントローラで実行されます Xilinx Serial PROM (8) M0 M1 M2 DATA DIN DOUT CLK CCLK CE RESET/OE (8) (1) Virtex-4 Master Serial (2) PROG_B DONE INIT_B PROGRAM M0 M1 M2 DIN DOUT CCLK Virtex-4 Slave Serial PROG_B DONE INIT_B ug071_15_ 図 2-10 の説明を次に示します 図 2-10 : ギャングシリアルコンフィギュレーション 1. ギャングシリアルコンフィギュレーションの場合 1 つのデバイスがマスタモードに設定されていると 全く同一の CCLK サイクルではすべてのデバイスがスタートアップできない可能 30 Virtex-4 コンフィギュレーションガイド

35 シリアルコンフィギュレーションインターフェイス R 性があるため すべてのデバイスの DONE ドライバ ( オプション ) をディスエーブルにする必要があります このため 外部プルアップ抵抗が必要になります 2. INIT_B ピンは 双方向オープンドレインピンであり 外部プルアップ抵抗が必要です 3. BitGen のスタートアップクロックの設定では CCLK をシリアルコンフィギュレーションに設定する必要があります 4. この図の PROM は 複数のザイリンクスシリアル PROM の場合を示しています 複数のシリアル PROM をカスケード接続して 全体的なデータ格納範囲を拡大します 5. シリアル PROM に格納する前に.bit ファイル形式を PROM ファイル形式に変換する必要があります 詳細は PROM ファイルの生成 を参照してください 6. XC17V00 デバイスでは リセットピン極性をプログラムできます このセットアップで XC17V00 デバイスを使用する場合 RESET ピンをアクティブ Low に設定してください 7. ギャングシリアルコンフィギュレーションでは すべてのデバイスが同一 (IDCODE が同じ ) であり 1 つのビットストリームからコンフィギュレーションされます 8. CCLK ネットにはテブナン並列終端が必要です 詳細は 27 ページの コンフィギュレーションクロック (CCLK) のボードレイアウト を参照してください ギャングシリアルコンフィギュレーションの場合 考慮すべき項目が多数あります スタートアップシーケンス (GTS) GTS のリリースは DONE ピンのサイクルより前または同一サイクルで行い すべての DONE ピンがリリースされたときに すべてのデバイスが確実に動作開始できるようにします すべてのデバイスの DONE ピンのアクティブドライバをディスエーブル ギャングシリアルコンフィギュレーションでは DONE ピンが結合接続されていると 各デバイスのスタートアップシーケンスが異なる可能性があります すべてのデバイスのアクティブな DONE ドライバを必ずディスエーブルにしてください そのため 共通の DONE 信号にプルアップ抵抗が必要になります -g DriveDone:no ( この BitGen オプションをすべてのデバイスに設定 ) マスタデバイスを使用する場合は すべての DONE ピンを結合 1 つの FPGA をマスタとして使用する場合 ギャングシリアルコンフィギュレーションのすべてのデバイスの DONE ピンを結合する必要があります DONE ピンを結合しない場合 各デバイスのコンフィギュレーションが完了できません すべてのデバイスをスレーブシリアルモードに設定した場合は DONE ピンを未接続にできます この場合 外部の CCLK ソースがすべての DONE ピンが High になるまでトグルを続けます デバッグ目的のため 共通の DONE 信号から個別に DONE ピンを未接続にすると非常に便利です DONE ピンの立ち上がり時間 すべての DONE ピンがリリースされた後 DONE ピンは CCLK の 1 サイクル以内にロジック 0 からロジック 1 に立ち上がる必要があります DONE 信号が立ち上がるために追加の時間が必要な場合は シリアルデイジーチェーンのすべてのデバイスに BitGen の donepipe オプションを設定してください Virtex-4 コンフィギュレーションガイド 31

36 第 2 章 : コンフィギュレーションインターフェイス ボードレイアウト用クロック信号としてのコンフィギュレーションクロック (CCLK) CCLK 信号は LVCMOS Fast スルーレートの 12mA ドライバ (LVCMOS_P12) です CCLK 信号のシグナルインテグリティの問題があると コンフィギュレーションが正常に完了できません ( エラーが発生しやすいモード : DONE Low INIT_B High) したがって シグナルインテグリティには十分注意が必要になるため IBIS を使用してシグナルインテグリティのシミュレーションを実行することを推奨します 信号のファンアウト ギャングシリアルコンフィギュレーションを使用する場合は シグナルインテグリティの向上に努める必要があります これにはシグナルインテグリティのシミュレーションを推奨します ギャングシリアルコンフィギュレーションの PROM ファイル ギャングシリアルコンフィギュレーションの PROM ファイルは 単一デバイスをコンフィギュレーションするときに使用する PROM ファイルと類似しています PROM ファイルに関するガイドラインは特にありません SelectMAP コンフィギュレーションインターフェイス SelectMAP コンフィギュレーションインターフェイスには Virtex-4 コンフィギュレーションロジックへインターフェイスする 8 ビット双方向データバスがあり コンフィギュレーションおよびリードバックに使用します ( 詳細は 第 8 章の リードバックおよびコンフィギュレーションの検証 を参照してください ) マスタ SelectMAP モードの場合 CCLK は出力で スレーブ SelectMAP モードの場合は入力になります SelectMAP バスを使用して 複数の Virtex-4 デバイスをコンフィギュレーションできます SelectMAP モードの FPGA をコンフィギュレーションするには 次の 4 つ方法があります 単一デバイスマスタ SelectMAP 単一デバイススレーブ SelectMAP 複数デバイスの SelectMAP バス 複数デバイスのギャング SelectMAP 表 2-4 に SelectMAP コンフィギュレーションインターフェイスの説明を示します 32 Virtex-4 コンフィギュレーションガイド

37 SelectMAP コンフィギュレーションインターフェイス R M[2:0] SelectMap Data INIT_B PROG_B BUSY RDWR_B CS_B CCLK DONE ug071_21_ 図 2-11 : Virtex-4 の SelectMAP コンフィギュレーションインターフェイス 表 2-4 : Virtex-4 の SelectMAP コンフィギュレーションインターフェイスピン ピン名 タイプ 専用または多目的 説明 M[2:0] 入力専用 CCLK 入力 / 出力専用 モードピン - コンフィギュレーションモードを決定するピン JTAG を除く すべてのコンフィギュレーションモードのコンフィギュレーションクロックソース SelectMAP Data トライステート双方向 多目的 バイト幅 (SelectMAP 8 ビット ) コンフィギュレーションおよびリードバックデータバスであり クロックは CCLK の立ち上がりエッジ D0 は MSB (most-significant bit) D7 は LSB (least-significant bit) SelectMAP 32 ビットの場合 データコンフィギュレーションの順は D0 = LSB および D31 = MSB DOUT_BUSY トライステート出力 専用 デバイスがリードバックデータを送る準備ができていないことを示す Virtex-4 デバイスの場合 BUSY 信号はリードバックにのみ必要であり コンフィギュレーションには必要ない ( 詳細は SelectMAP データ読み込み を参照 ) DONE 双方向オープンドレインまたはアクティブ 専用 アクティブ High の場合は コンフィギュレーション完了を示す 0 = FPGA はコンフィギュレーション未完了 1 = FPGA はコンフィギュレーション完了 INIT_B 入力または出力 オープンドレイン 専用 モードピンがサンプリングされる前 INIT_B が Low になるっていると コンフィギュレーションを遅延する モードピンがサンプリングされた後 INIT_B はオープンドレインのアクティブ Low 出力となり コンフィギュレーション中に CRC エラーの有無を示す 0 = CRC エラー 1 = CRC エラーなし Virtex-4 コンフィギュレーションガイド 33

38 第 2 章 : コンフィギュレーションインターフェイス 表 2-4 : Virtex-4 の SelectMAP コンフィギュレーションインターフェイスピン ( 続き ) ピン名 タイプ 専用または多目的 説明 PROG_B 入力専用アクティブ Low の非同期フルチップリセット CS_B 入力専用 RDWR_B 入力専用 アクティブ Low チップセレクトは SelectMAP データバスをイネーブルにする ( SelectMAP データ読み込み を参照 ) 0 = SelectMAP データバスがイネーブル 1 = SelectMAP データバスがディスエーブル SelectMAP データバスの方向を決定 ( SelectMAP データ読み込み を参照 ) 0 = 入力 1 = 出力 RDWR_B 入力は CS_B がディアサートされているときにのみ変更できる それ以外のときに変更すると ABORT が生じる ( SelectMAP の ABORT を参照 ) 34 Virtex-4 コンフィギュレーションガイド

39 SelectMAP コンフィギュレーションインターフェイス R 単一デバイスの SelectMAP コンフィギュレーション SelectMAP モードの単一デバイスをコンフィギュレーションする場合 図 2-12 で示すように シリアルコンフィギュレーション PROM に直接接続することが最も単純な方法です この接続は デバイスがマスタ SelectMAP モードに設定されており 継続的にデータの読み込みを実行させるために RDWR_B および CS_B ピンをグランドに接続しています ( SelectMAP データ読み込み を参照 ) Virtex-4 Master SelectMAP Xilinx Serial PROM (10) M0 M1 M2 DATA[0:7] CCLK CF D[0:7] CCLK PROG_B (10) (1) (2) CE RESET/OE DONE INIT_B RDWR_B CS_B 図 2-12 : 単一デバイスのマスタ SelectMAP コンフィギュレーション 図 2-12 の説明を次に示します ug071_22_ DONE ピンのデフォルト設定は 外部プルアップ抵抗が必要なオープンドレイン出力です 330Ω のプルアップ抵抗の使用を推奨します この接続では アクティブ DONE ドライバをイネーブルにできるため 外部プルアップ抵抗は必要ありません 2. INIT_B ピンは 双方向オープンドレインピンであり 外部プルアップ抵抗が必要です 3. BitGen のスタートアップクロックの設定では CCLK を SelectMAP コンフィギュレーションに設定する必要があります 4. この図の PROM は 1 つまたは複数のザイリンクスシリアル PROM の場合を示しています 複数のシリアル PROM をカスケード接続して 全体的なデータ格納範囲を拡大します 5. シリアル PROM に格納する前に.bit ファイル形式を PROM ファイル形式に変換する必要があります 詳細は PROM ファイルの生成 を参照してください 6. XC17V00 デバイスでは リセットピン極性をプログラムできます このセットアップで XC17V00 デバイスを使用する場合 RESET ピンをアクティブ Low に設定してください 7. ザイリンクスの PROM は パラレルモードに設定してください このモードは すべてのデバイスに有効とは限りません 8. ザイリンクスのコンフィギュレーション PROM から SelectMAP の Virtex-4 デバイスをコンフィギュレーションする場合 RDWR_B および CS_B 信号を Low に接続できます ( SelectMAP データ読み込み を参照 ) 9. このセットアップの場合 BUSY 信号をモニタする必要はなく 未接続でも問題ありません ( SelectMAP データ読み込み を参照 ) Virtex-4 コンフィギュレーションガイド 35

40 第 2 章 : コンフィギュレーションインターフェイス 10. CCLK ネットにはテブナン並列終端が必要です 詳細は 27 ページの コンフィギュレーションクロック (CCLK) のボードレイアウト を参照してください 11. CCLK ピンは 出力および入力です マクロプロセッサまたは CPLD を使用して単一 Virtex-4 デバイスをコンフィギュレーションするカスタムアプリケーションの場合 マスタまたはスレーブ SelectMAP モードを使用できます ( 図 2-13 を参照 ) マイクロプロセッサを使用して Virtex デバイスをコンフィギュレーションする場合の詳細は ザイリンクスのアプリケーションノート XAPP502 を参照してください CS_B RDWR_B および BUSY 信号の使用方法の詳細は データ読み込み を参照してください (7) ADDRESS DATA CSO CS1 WE OE Microprocessor CPLD Program Register Config. Register Memory Input Register (7) (2) Used for storage of the configuration bitstream (3) PROG_B CS_B RDWR_B CCLK D[0:7] Virtex-4 Slave SelectMAP INIT_B DONE BUSY ug071_19_ 図 2-13 : 単一デバイスのスレーブ SelectMAP コンフィギュレーション ( マイクロプロセッサおよび CPLD を使用 ) 図 2-13 の説明を次に示します 1. この図は ザイリンクスのアプリケーションノート XAPP502 からの抜粋です ほかにも多くのインプリメンテーション方法があります 2. DONE ピンのデフォルト設定は 外部プルアップ抵抗が必要なオープンドレイン出力です 330Ω のプルアップ抵抗の使用を推奨します この接続では アクティブ DONE ドライバをイネーブルにできるため 外部プルアップ抵抗は必要なくなります 3. INIT_B ピンは 双方向オープンドレインピンであり 外部プルアップ抵抗が必要です 4. BitGen のスタートアップクロックの設定では CCLK を SelectMAP コンフィギュレーショ ンに設定する必要があります 5. リードバックが必要でない場合は BUSY 信号を未接続にできます 6. FPGA がコンフィギュレーションされる場合でリードバックが必要ない場合は CS_B および RDWR_B 信号をグランドに接続できます 7. CCLK ネットにはテブナン並列終端が必要です 詳細は 27 ページの コンフィギュレーションクロック (CCLK) のボードレイアウト を参照してください 複数デバイスの SelectMAP コンフィギュレーション スレーブ SelectMAP モードの複数の Virtex-4 デバイスは 共通の SelectMAP バスに接続できます ( 図 2-14 を参照 ) SelectMAP バスのデータピン (SelectMAP データ CCLK RDWR_B BUSY PROG_B DONE および INIT_B) は すべてのデバイスで共有されます 各デバイスが個別にア 36 Virtex-4 コンフィギュレーションガイド

41 SelectMAP コンフィギュレーションインターフェイス R クセスできるようにするには CS_B ( チップセレクト ) 入力を共有接続にしないでください この場合 CS_B 信号の外部制御が必要になります 通常これはマイクロプロセッサまたは CPLD には外部制御があります コンフィギュレーション後にリードバックが実行される場合 RDWR_B 信号および BUSY 信号を適切に使用してください ( 詳細は 第 8 章の リードバックおよびコンフィギュレーションの検証 を参照してください ) リードバックを実行しない場合は RDWR_B を Low に接続し BUSY を未接続にできます 初期の Virtex デバイスとは異なり Virtex-4 ではコンフィギュレーション時に BUSY 信号をモニタする必要はありません 詳細は 第 1 章の ビットストリームの読み込み ( 手順 4-7) から第 8 章の リードバックおよびコンフィギュレーションの検証 を参照してください (6) DATA[0:7] CCLK WRITE BUSY (6) M1 M2 M1 M2 M0 Virtex-4 Slave SelectMAP D[0:7] CCLK RDWR_B BUSY M0 Virtex-4 Slave SelectMAP D[0:7] CCLK RDWR_B BUSY CS(0) CS_B CS(1) CS_B (1) (2) PROG_B PROG_B DONE INIT_B DONE INIT_B DONE INIT PROGRAM 図 2-14 : 8 ビットの SelectMAP バスを使用した複数のスレーブデバイスをコンフィギュレーション ug071_20_ 図 2-14 の説明を次に示します 1. DONE ピンのデフォルト設定は 外部プルアップ抵抗が必要なオープンドレイン出力です 330Ω のプルアップ抵抗の使用を推奨します この接続では アクティブ DONE ドライバを必ずディスエーブルにしてください 2. INIT_B ピンは 双方向オープンドレインピンであり 外部プルアップ抵抗が必要です 3. BitGen のスタートアップクロックの設定では CCLK を SelectMAP コンフィギュレーショ ンに設定する必要があります 4. リードバックが必要でない場合は BUSY 信号を未接続にできます 5. コンフィギュレーションを制御するため マイクロプロセッサまたは CPLD のような外部コン トローラが必要です 6. CCLK ネットにはテブナン並列終端が必要です 詳細は 27 ページの コンフィギュレーションクロック (CCLK) のボードレイアウト を参照してください Virtex-4 コンフィギュレーションガイド 37

42 第 2 章 : コンフィギュレーションインターフェイス ギャング SelectMAP ギャング SelectMAP コンフィギュレーションを使用して 1 つのコンフィギュレーションビットストリームから同時に複数のデバイスをコンフィギュレーションできます ギャング SelectMAP では 接続されているすべてのデバイスが SelectMAP データピンに出力されるデータを認識できるようにするため 複数デバイスの CS_B ピンを共有接続 ( またはグランド接続 ) します 外部にオシレータがある場合は すべてのデバイスをスレーブ SelectMAP モードに設定できます また 図 2-15 のように 1 つのデバイスをマスタデバイスとしても設定できます Xilinx Serial PROM DATA[0:7] CCLK CF CE RESET/OE M1 M0 M2 Virtex-4 SelectMAP Master D[0:7] CCLK PROG_B INIT_B RDWR_B CS_B BUSY DONE (1) M1 M0 (2) (10) (10) M2 Virtex-4 SelectMAP Slave D[0:7] CCLK PROG_B INIT_B RDWR_B CS_B BUSY DONE ug071_24_ 図 2-15 の説明を次に示します 図 2-15 : ギャング SelectMAP コンフィギュレーション 1. DONE ピンのデフォルト設定は 外部プルアップ抵抗が必要なオープンドレイン出力です 330Ω のプルアップ抵抗の使用を推奨します この接続では 両デバイスに対してアクティブ DONE ドライバを必ずディスエーブルにしてください 2. INIT_B ピンは 双方向オープンドレインピンであり 外部プルアップ抵抗が必要です 3. BitGen のスタートアップクロックの設定では CCLK を SelectMAP コンフィギュレーションに設定する必要があります 4. ギャング SelectMAP コンフィギュレーションの場合 BUSY 信号は使用しません 5. この図の PROM は 1 つまたは複数の 18V00 または 17V00 ザイリンクスシリアル PROM の場合を示しています 複数のシリアル PROM をカスケード接続して 全体的なデータ格納範囲を拡大します 38 Virtex-4 コンフィギュレーションガイド

43 SelectMAP コンフィギュレーションインターフェイス R 6. シリアル PROM に格納する前に.bit ファイル形式を PROM ファイル形式に変換する必要があります 詳細は PROM ファイルの生成 を参照してください 7. 17V00 デバイスでは リセットピン極性をプログラムできます このセットアップで 17V00 デバイスを使用する場合は RESET ピンをアクティブ Low に設定してください 8. ザイリンクスの PROM は パラレルモードに設定してください このモードは すべてのデバイスで使用できるとは限りません 9. ザイリンクスのコンフィギュレーション PROM から SelectMAP で Virtex-4 デバイスをコンフィギュレーションする場合 RDWR_B および CS_B 信号を Low に接続できます ( SelectMAP データ読み込み を参照 ) 10. CCLK ネットにはテブナン並列終端が必要です 詳細は 27 ページの コンフィギュレーションクロック (CCLK) のボードレイアウト を参照してください 1 つのデバイスをマスタにした場合 すべてのデバイスの DONE ピンを接続し アクティブ DONE ドライバをディスエーブルにする必要があります そのため 共有している DONE 信号にプルアップ抵抗が必要になります PROM 出力のファンアウトが多くなるため シグナルインテグリティの向上に十分注意が必要になります シグナルインテグリティのシミュレーションを推奨します CS_B 信号が共有接続されている場合は すべてのデバイスが同時に SelectMAP データ信号を駆動するためリードバックは実行できません SelectMAP データ読み込み SelectMAP インターフェイスでは 継続的または断続的にデータ読み込みが可能です データ読み込みは CS_B RDWR_B CCLK および BUSY 信号で制御されます CS_B チップセレクト入力 (CS_B) は SelectMAP バスをイネーブルにします CS_B が High のとき Virtex-4 デバイスは SelectMAP インターフェイスを無視するため 入力データの保持または出力を駆動することはできません SelectMAP データおよび BUSY は ハイインピーダンス状態になり RDWR_B は無視されます CS_B = 0 の場合 デバイスの SelectMAP インターフェイスはイネーブル CS_B = 1 の場合 デバイスの SelectMAP インターフェイスはディスエーブル CS_B を使用して SelectMAP バス上にある複数デバイスを管理します CS_B 信号をアサートして アクティブなデバイスを選択します また CS_B 信号をディアサートして その他すべてのデバイスを非アクティブにします SelectMAP を使用して 1 つのデバイスのみコンフィギュレーションする場合 またはギャング SelectMAP コンフィギュレーションを使用する場合は 図 2-12 および図 2-15 のように CS_B 信号をグランドに接続できます RDWR_B RDWR_B は Virtex-4 デバイスの入力であり SelectMAP データピンの入力または出力を選択します RDWR_B = 0 の場合 データピンは入力 (FPGA に書き込む ) RDWR_B = 1 の場合 データピンは出力 (FPGA から読み出す ) Virtex-4 コンフィギュレーションガイド 39

44 第 2 章 : コンフィギュレーションインターフェイス コンフィギュレーションを実行する場合は RDWR_B を書き込み制御 (RDWR_B = 0) に設定し リードバックを実行する場合は RDWR_B を書き込み制御 (RDWR_B = 1) に設定してください ( 詳細は 第 8 章の リードバックおよびコンフィギュレーションの検証 を参照してください ) デバイスが CCLK の立ち上がりエッジを採用している場合 CS_B がアサートされているときに RDWR_B の値を変更すると ABORT が生じます ( SelectMAP の ABORT を参照 ) リードバックが必要でない場合は RDWR_B をグランドに接続できます CS_B がディアサートされているとき RDWR_B 信号は無視されます データピンの読み出し / 書き込み制御は非同期です CS_B がアサートされている間 RDWR_B を読み出し制御 (RDWR_B = 1 リードバック ) に設定すると FPGA は CCLK に関係なく SelectMAP データをアクティブに駆動します CCLK SelectMAP データバスのすべての動作は CCLK に同期しています RDWR_B が書き込み制御に設定されている場合 (RDWR_B = 0 コンフィギュレーション ) FPGA は SelectMAP データピンを立ち上がりの CCLK エッジでサンプリングします RDWR_B が読み出し制御に設定されている場合 (RDWR_B = 1 リードバック ) FPGA は SelectMAP データピンを CCLK エッジの立ち上がりでアップデートします スレーブ SelectMAP モードの場合 CCLK を停止するとコンフィギュレーションを停止できます ( 断続的な SelectMAP データの読み出し を参照 ) BUSY BUSY 信号は FPGA の出力であり デバイスがリードバックデータを駆動する準備ができているタイミングを示します 初期の Virtex デバイスとは異なり Virtex-4 は コンフィギュレーション中に BUSY 信号を駆動しません 最大コンフィギュレーション周波数で暗号化されたビットストリームを使用した場合でも BUSY 信号を駆動することはありません Virtex-4 デバイスは リードバック中のみ BUSY 信号を駆動します ( 詳細は 第 8 章の リードバックおよびコンフィギュレーションの検証 を参照してください ) リードバック中 BUSY = 0 の場合 SelectMAP データピンは 有効なリードバックデータを駆動する リードバック中 BUSY = 1 の場合 SelectMAP データピンは 有効なリードバックデータを駆動しない CS_B がディアサートされたとき (CS_B = 1) BUSY ピンはハイインピーダンス状態になります BUSY 信号は CS_B がアサートされるまでハイインピーダンス状態を保持します 電源投入前に CS_B がアサートされると ( ピンがグランドに接続されていると ) ハイインピーダンス状態の BUSY 信号は POR 完了後に Low 駆動します これは通常 V CCINT が V POR に到達した後 INIT_B が High になる前の数ミリセカンド (T BUSY ) 間です リードバックを使用しない場合は BUSY ピンを未接続にできます 継続的な SelectMAP データの読み出し 継続的なデータ読み出しは コンフィギュレーションコントローラから途切れのないコンフィギュレーションデータストリームが供給されるアプリケーションで実行できます デバイスの BUSY 信号を Low 駆動させるため 電源投入後にコンフィギュレーションコントローラの RDWR_B 信号を書き込み制御 (RDWR_B = 0) に設定し CS_B 信号 (CS_B=0) をアサートします ( この遷移は非同期 ) CS_B がアサートされる前に RDWR_B が Low 駆動する必要があります Low 駆動でない場合は ABORT が生じます ( SelectMAP の ABORT を参照 ) 40 Virtex-4 コンフィギュレーションガイド

45 SelectMAP コンフィギュレーションインターフェイス R 次の CCLK の立ち上がりエッジで デバイスが SelectMAP データピンのサンプリングを開始します 同期ワードがデバイスに伝搬された後 コンフィギュレーションが開始します コンフィギュレーションビットストリームが読み込まれた後 デバイスはスタートアップシーケンスを開始します ビットストリームによって特定されるスタートアップシーケンスで デバイスが DONE 信号をアサート (DONE=1) します ( 第 1 章の スタートアップ ( 手順 8) を参照 ) コンフィギュレーションコントローラは スタートアップシーケンスが完了するまで CCLK パルスを送信し続ける必要があります (DONE が High になった後でも CCLK パルスが数サイクル必要な場合があります 詳細は 第 1 章の スタートアップ ( 手順 8) を参照してください ) コンフィギュレーション後に CS_B および RDWR_B 信号をディアサートできます また アサート状態を保持することも可能です SelectMAP ポートが非アクティブであるため このときに RDWR_B をトグルしても ABORT は生じません 図 2-16 に 継続的なデータ読み出しの SelectMAP コンフィギュレーションのタイミングを示します PROG_B INIT_B (4) CCLK CS_B (1) (6) (13) RDWR_B (2) (5) (14) DATA[0:7] (8) (9) (10) (11) Byte 0 Byte 1 Byte n BUSY DONE High-Z (3) (7) (12) ug071_25_ 図 2-16 : 継続的な SelectMAP データの読み出し 図 2-16 の説明を次に示します 1. SelectMAP バスに 1 つのデバイスしかない場合 CS_B 信号を Low に接続できます CS_B を Low に接続されていない場合はいつでもアサートできます 2. リードバックが必要でない場合は RDWR_B を Low に接続できます CS_B がアサートされた後 RDWR_B をトグルしてはいけません トグルすると ABORT が生じます ( SelectMAP の ABORT を参照してください ) 3. CS_B が Low に接続されている場合 INIT_B が High 駆動する前に BUSY 信号を Low 駆動します 4. モードピンは INIT_B が High になったときにサンプリングされます 5. ABORT を回避するため CS_B より前に RDWR_B をアサートする必要があります 6. CS_B をアサートして SelectMAP インターフェイスをイネーブルにします 7. BUSY 信号は CS_B がアサートされるまでハイインピーダンス状態を保持します Virtex-4 コンフィギュレーションガイド 41

46 第 2 章 : コンフィギュレーションインターフェイス 8. 8 ビットの SelectMAP を使用した場合 CS_B がアサートされた後に最初の CCLK 立ち上がりエッジで最初のバイトが読み込まれます 9. 各 CCLK の立ち上がりエッジで 1 バイトのコンフィギュレーションビットストリームが読み込まれます 10. 最後のバイトが読み込まれると デバイスはスタートアップシーケンスを開始します 11. スタートアップシーケンスは 最短で CCLK が 8 サイクル間継続されます 詳細については 第 1 章の スタートアップ ( 手順 8) を参照してください 12. スタートアップシーケンス中 DONE ピンは High になります スタートアップシーケンスを完了するために追加の CCLK が必要な場合があります ( 詳細は 第 1 章の スタートアップ ( 手順 8) を参照 ) 13. コンフィギュレーション完了後 CS_B 信号をディアサートできます 14. CS_B 信号がディアサートされた後に RDWR_B をディアサートできます 42 Virtex-4 コンフィギュレーションガイド

47 SelectMAP コンフィギュレーションインターフェイス R 断続的な SelectMAP データの読み出し コンフィギュレーションコントローラが連続的なコンフィギュレーションデータを提供できないアプリケーションの場合 断続的なデータの読み出しを実行します たとえば 次のデータを取得する間 コンフィギュレーションを一時停止する必要があります コンフィギュレーションを一時停止させる方法は 2 つあります 1 つは CS_B 信号をディアサートする方法 ( フリーランニング CCLK 手法 図 2-17 を参照 ) もう 1 つは CCLK を停止する方法 ( 制御 CCLK 手法 図 2-18 を参照 ) です PROG_B INIT_B CCLK CS_B (2) (3) (5) (6) (7) (8) (9) (10) (11) (12) (13) (14) DATA[0:7] (1) RDWR_B BUSY High-Z (4) High-Z High-Z ug071_26_ 図 2-17 : フリーランニング CCLK 手法を使用した断続的 SelectMAP データの読み出し 図 2-17 の説明を次に示します 1. RDWR_B を Low 駆動させ コンフィギュレーション用に SelectMAP データピンを入力に設定します リードバックが不要な場合は RDWR_B を Low に接続できます CS_B がアサートされた後 RDWR_B をトグルしないようにしてください トグルすると ABORT が生じます ( 詳細は SelectMAP の ABORT を参照 ) 2. INIT_B が High 駆動すると デバイスのコンフィギュレーションが可能な状態になります 3. ユーザーが CS_B 信号を Low にアサートし SelectMAP バスをイネーブルにします SelectMAP バスにデバイスが 1 つしかない場合は CS_B 信号を Low にアサートできます CS_B が Low に固定されていない場合は いつでもアサートできます 4. CS_B がアサートされると すぐに BUSY 信号が Low になります CS_B が Low に接続されている場合 INIT_B が High 駆動するまで BUSY 信号は Low 駆動します 5. バイトは CCLK の立ち上がりエッジで読み込まれます 6. バイトは CCLK の立ち上がりエッジで読み込まれます 7. ユーザーが CS_B をディアサートします バイトは無視されます 8. ユーザーが CS_B をディアサートします バイトは無視されます 9. バイトは CCLK の立ち上がりエッジで読み込まれます 10. バイトは CCLK の立ち上がりエッジで読み込まれます 11. ユーザーが CS_B をディアサートします バイトは無視されます 12. バイトは CCLK の立ち上がりエッジで読み込まれます Virtex-4 コンフィギュレーションガイド 43

48 第 2 章 : コンフィギュレーションインターフェイス 13. バイトは CCLK の立ち上がりエッジで読み込まれます 14. バイトは CCLK の立ち上がりエッジで読み込まれます CCLK (4) (5) (6) CS_B RDWR_B (2) (3) DATA[0:7] (1) Byte 0 Byte 1 Byte n ug071_27_ 図 2-18 : CCLK を制御する手法を使用した断続的 SelectMAP データの読み出し 図 2-18 の説明を次に示します 1. CS_B がディアサートされている間 SelectMAP データピンはハイインピーダンス状態です 2. CS_B がディアサートされている間 RDWR_B はデバイスに影響を与えません 3. ユーザーが CS_B をアサートします デバイスは CCLK の立ち上がりエッジでコンフィギュレーションデータの読み込みを開始します 4. バイトは CCLK の立ち上がりエッジで読み込まれます 5. バイトは CCLK の立ち上がりエッジで読み込まれます 6. バイトは CCLK の立ち上がりエッジで読み込まれます SelectMAP の ABORT ABORT とは SelectMAP コンフィギュレーションまたはリードバックシーケンスが中断されることです これは CS_B がアサートされているときに RDWR_B のステートが変更されると生じます コンフィギュレーションの ABORT が生じた場合 次の CCLK が 4 サイクルの間 8 ビットのステータスワードが SelectMAP データピンで駆動されます ABORT シーケンスが終了後 ユーザーはコンフィギュレーションロジックを再同期化して コンフィギュレーションを再開できます バイト間で RDWR_B をディアサートする必要があるアプリケーションの場合 CCLK を制御する方法を使用してください ( 図 2-18 を参照 ) コンフィギュレーションの ABORT シーケンスの説明 コンフィギュレーション中の ABORT シーケンスは次のとおりです 1. コンフィギュレーションシーケンスが正常に開始されます 2. デバイスの CS_B が Low にアサートされているとき ユーザーが RDWR_B ピンを High 駆動します 3. CS_B が Low を保持しているときに BUSY 信号が High になります RDWR_B が読み出し制御 ( ロジック High) に設定された状態の場合 FPGA が ステータスワードをデータピンに送ります 4. ABORT が 4 クロックサイクル間継続して ステータスが更新されます 44 Virtex-4 コンフィギュレーションガイド

49 SelectMAP コンフィギュレーションインターフェイス R CCLK CS_B RDWR_B DATA[0:7] STATUS BUSY ABORT 図 2-19 : コンフィギュレーションの Abort シーケンスリードバックの ABORT シーケンスについてリードバック中の ABORT シーケンスは次のとおりです 1. リードバックシーケンスが正常に開始されます ug071_028_ デバイスの CS_B が Low にアサートされているとき RDWR_B ピンを Low 駆動します 3. CS_B が Low を保持しているときに BUSY 信号が High になります 4. CS_B がディアサートされると ABORT が終了します CCLK CS_B RDWR_B DATA[0:7] FPGA BUSY ABORT ug071_029_ 図 2-20 : リードバックの ABORT シーケンス リードバック中の ABORT の場合 RDWR_B 信号は書き込み制御 (FPGA SelectMAP データピンが入力 ) として設定されているため ステータスワードの更新はありません ABORT ステータスワード コンフィギュレーション中の ABORT シーケンスでは デバイスが SelectMAP データピンにステータスワードを送ります 表 2-5 に ステータスワードについて説明します Virtex-4 コンフィギュレーションガイド 45

50 第 2 章 : コンフィギュレーションインターフェイス 表 2-5 : ABORT ステータスワード ビット番号 D7 D6 D5 ステータスビット名 CFGERR_B DALIGN RIP 説明 コンフィギュレーションエラー ( アクティブ Low) 0 = コンフィギュレーションエラー発生 1 = コンフィギュレーションエラーなし 同期ワードの受信 ( アクティブ High) 0 = 同期ワードを受信しない 1 = インターフェイスロジックで同期ワードを受信 リードバックを実行中 ( アクティブ High) 0 = リードバックを実行しない 1 = リードバックを実行する D4 IN_ABORT_B D3-D ABORT を実行中 ( アクティブ Low) 0 = ABORT を実行する 1 = ABORT を実行しない ABORT シーケンスは CCLK が 4 サイクルの間継続します このサイクル間で データアライメントおよび ABORT ステータスに反映して ステータスワードが更新されます 一般的なシーケンスは次のとおりです => DALIGN = 1, IN_ABORT_B = => DALIGN = 1, IN_ABORT_B = => DALIGN = 0, IN_ABORT_B = => DALIGN = 0, IN_ABORT_B = 1 最終サイクルが終了後 同期化ワードの再読み込みが可能になり データアライメントが確立します ABORT 後にコンフィギュレーションまたはリードバックを再開 ABORT 完了後にコンフィギュレーションまたはリードバックを再開させる方法は 2 つあります ABORT 完了後に再びデバイスを同期化する PROG_B を Low 駆動させて デバイスをリセットする デバイスを再同期化させるには CS_B をディアサートして 再度 CS_B をアサートしてください コンフィギュレーションの同期化ワードが送られるようになります ABORT が発生したときに進行していた最後のコンフィギュレーションパケットまたはリードバックパケットを送信すると コンフィギュレーション / リードバックが再開します コンフィギュレーションまたはリードバックをゼロからスタートすることも可能です SelectMAP リコンフィギュレーション リコンフィギュレーションとは DONE ピンが High に遷移した後に FPGA が再プログラミングされることです 通常のコンフィギュレーションと同じ方法で PROG_B ピンにクロックを与える またはデバイスを再同期化してコンフィギュレーションデータを送ると リコンフィギュレーションが開始します デバイスを再同期化する方法は SelectMAP および JTAG コンフィギュレーションモードの場合のみ有効です 46 Virtex-4 コンフィギュレーションガイド

51 SelectMAP コンフィギュレーションインターフェイス R PROG_B にパルスを与えずに SelectMAP モードのデバイスをリコンフィギュレーションする場合は BitGen で persist オプションを設定してください この設定を行わない場合は コンフィギュレーション終了後に SelectMAP データピンがユーザー I/O になります リコンフィギュレーションを実行する場合は この BitGen オプションを必ずイネーブルにしてください 同期化ワードが SelectMAP ポートに送られると リコンフィギュレーションが開始します リコンフィギュレーションが開始されると それ以降は前述した通常のコンフィギュレーション動作と同じです SelectMAP データの順序 通常 SelectMAP コンフィギュレーションは マイクロプロセッサまたは CPLD にあるユーザーアプリケーションを使用して駆動します また その他 FPGA デバイスを使用して駆動する場合もあります これらのアプリケーションにおいて コンフィギュレーションデータファイル内のデータ順序と FPGA が期待するデータ順序は どのような関係であるかを理解する必要があります SelectMAP 8 ビットモードの場合 コンフィギュレーションデータは 1 CCLK サイクルで 1 バイトを読み込み 各バイトの MSB は D0 ピンに出力されます D0 = MSB D7 = LSB という規則は ほかのデバイスには該当しないので注意してください カスタムコンフィギュレーションソリューションを実行する場合 混乱を招く原因になります 表 2-6 に 16 進数 0xABCD を SelectMAP データバスに読み込む方法を示します 表 2-6 : SelectMAP 8 ビットモードのビット順序 CCLK サイクル 16 進数 D0 D1 D2 D3 D4 D5 D6 D7 メモ : 1 0xAB xCD D[0:7] は SelectMAP 8 ビットモードのデータピンです 不規則なデータを問題なく使用できるアプリケーションがありますが その他のアプリケーションでは ソースコンフィギュレーションデータファイルをバイトスワップさせると ( データストリームの各バイト内のビットが逆順序になると ) 使用し易くなる場合があります これらのアプリケーションのために ザイリンクスの PROM ファイル生成ソフトウェアでは バイトスワップした PROM ファイルを生成できます ( コンフィギュレーションデータファイル を参照 ) SelectMAP 32 ビットモードの場合 コンフィギュレーションするデータ順序は D0 = LSB および D31 = MSB です Virtex-4 コンフィギュレーションガイド 47

52 第 2 章 : コンフィギュレーションインターフェイス コンフィギュレーションデータファイル ザイリンクスのデザインツールでは コンフィギュレーションデータファイルをさまざまな形式で生成できます ( 表 2-7 を参照 ) BitGen ツールでは PAR 後の.ncd ファイルをコンフィギュレーションファイルまたはビットストリームに変換します このビットストリームには FPGA コンフィギュレーションロジックのコマンドおよびコンフィギュレーションデータが含まれています ( ビットストリーム形式についての詳細は 第 7 章の コンフィギュレーションの詳細 を参照 ) PROM ファイル生成ツールである PROMGen は 複数のビットストリームファイルを 1 つの PROM ファイルに変換します PROM ファイルはさまざまな形式で生成されるため PROM 内で使用する必要はありません ビットストリームファイルは いずれの場所にも保存でき 読み込む手段も選びません 表 2-7 : ザイリンクスのコンフィギュレーションファイルの形式 ファイル拡張子.bit バイトスワップ (1) ザイリンクスソフトウェアツール (2) 説明 バイトスワップしない BitGen ( デフォルトで生成 ) バイナリコンフィギュレーションデータファイルには FPGA へダウンロードする必要がないヘッダ情報が含まれている プログラミングケーブルを使用して impact からデバイスをプログラミングする場合に使用される.rbt バイトスワップしない BitGen (-b オプションが設定されているときに生成 ) ASCII ファイルは.bit ファイルと同等であり テキストヘッダおよび 0 と 1 で構成されている.bin バイトスワップしない BitGen (-g binary:yes) オプションが設定されているときに生成 ) ヘッダ情報がないバイナリコンフィギュレーションデータファイル.bit ファイルと類似している カスタムコンフィギュレーションソリューション ( マイクロプロセッサなど ) またはサードパーティの PROM をプログラムする場合に使用される.mcs.exo.tek バイトスワップする PROMGen または impact ASCII PROM ファイル形式には コンフィギュレーションデータのほかにアドレスおよびチェックサム情報を含んでいる 主に デバイスプリグラマ用または impact 用に使用される.hex ユーザーが決定 PROMGen または impact ASCII PROM ファイル形式には コンフィギュレーションデータのみ含まれる 主に カスタムコンフィギュレーションソリューション用として使用される メモ : 1. バイトスワップの詳細は バイトスワップ を参照してください 2. BitGen および PROMGen の完全な構文は 開発システムリファレンスガイド を参照してください バイトスワップ.mcs.exo および.tek 形式の PROM ファイルは 常にバイトスワップしますが.hex ファイル形式のバイトスワップは ユーザーオプションで決定できます ビットストリームファイル (.bit.rbt.bin) は バイトスワップされません.hex ファイル形式には コンフィギュレーションデータのみ含まれていますが PROM ファイル形式には FPGA にはダウンロードされないアドレスおよびチェックサム情報が含まれています 48 Virtex-4 コンフィギュレーションガイド

53 PROM ファイルの生成 R このアドレスおよびチェックサム情報は サードパーティのデバイスプログラマが使用するもので PROM へはプログラムされません 図 2-17 に 2 バイトのデータ (0xABCD) がバイトスワップする方法を示します Hex: SelectMAP Data Pin: Binary: A B C D D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D Byte- Swapped Binary: SelectMAP Data Pin: Byte- Swapped Hex: D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D 5 B 3 ug071_30_ 図 2-21 : バイトスワップの例 各バイトの MSB は データの方向に関係なく D0 ピンに配置されていることが確認できます バイトスワップしたデータの場合 D0 へ入るビットは右端のビットであり バイトスワップしていないデータの場合 D0 へ入るビットは左端のビットです データスワップを行う必要があるかの判断はアプリケーションで行われ 使用できるアプリケーションは SelectMAP コンフィギュレーションアプリケーションのみです スレーブシリアルダウンロードには バイトスワップしないデータを使用してください PROM ファイルの生成 PROMGen のユーティリティを使用して ビットストリームファイルから PROM ファイルを生成します PROMGen へのアクセスは コマンドラインから直接 または impact のファイル生成モードを使用して間接的に行うことができます PROMGen の完全な構文は 開発システムリファレンスガイド を参照してください impact に関する詳細は ISE ソフトウェアの資料を参照してください PROM ファイルは PROM プログラミング用にビットストリームを再フォーマットするために使用 またはシリアルデイジーチェーン用にビットストリームファイルを結合するために使用します ( シリアルデイジーチェーン用の PROM ファイル を参照 ) シリアルデイジーチェーン用の PROM ファイル シリアルデイジーチェーンのコンフィギュレーションデータは 特別なファイル形式が必要になります 個別に分かれた.bit ファイルを単に結合するだけでは デイジーチェーンをプログラムすることはできません 複数のビットストリームから PROM ファイルを生成するとき PROMGen ( または impact) を使用して特別な形式のファイルを生成してください PROM ファイル生成には PROMGen -n オプションを使用 または impact のファイル生成ウィザードを使用して複数のビットストリームを指定してください 詳細については ソフトウェアの資料を参照してください Virtex-4 コンフィギュレーションガイド 49

54 第 2 章 : コンフィギュレーションインターフェイス PROMGen は 下位デバイスのコンフィギュレーションデータを上位デバイスのコンフィギュレーションパケットの中にネストして ビットストリームを再フォーマットします 複数のビットストリームを最上位デバイスに送信してチェーンをプログラムした場合は 最初のデバイスをコンフィギュレーションできますが それ以外のデータを無視してしまいます SelectMAP コンフィギュレーションの PROM ファイル ザイリンクスのシリアルコンフィギュレーション PROM (SelectMAP モードの単一 FPGA) をプログラムする際に頻繁に使用するファイルは.mcs ファイルです カスタムコンフィギュレーションソリューションには 生データ形式の.bin および.hex ファイルを使用することが簡単です 追加のファイル形式が必要な場合があります その際は ザイリンクスアプリケーションノート XAPP502 を参照してください SelectMAP コンフィギュレーション用の複数のコンフィギュレーションビットストリームが単一メモリデバイスにある場合 複数のビットストリームを 1 つのシリアルデイジーチェーン PROM ファイルに結合してはいけません ターゲットのメモリデバイスは 複数の.bin または.hex ファイルでプログラムできます 複数の個別データストリームが存在する PROM ファイルを 1 つ必要な場合は impact を使用し ターゲットをパラレル PROM にして適切なデータストリーム数を選択して生成します また PROMGen のコマンドラインからアクセスしてファイルを生成することもできます 詳細については ソフトウェアの資料を参照してください 50 Virtex-4 コンフィギュレーションガイド

55 第 3 章 バウンダリスキャンおよび JTAG コンフィギュレーション 概要 Virtex-4 デバイスは IEEE 規格に基づいて作成されたインシステムコンフィギュレーション (ISC) デバイス用の新規格 IEEE 1532 をサポートしています IEEE Test Access Port and Boundary-Scan Architecture は 通常 JTAG 呼ばれています JTAG とは Joint Test Action Group の略称で この規格を作成した委員会のグループ名です この規格は ボードレベルで各コンポーネントおよびコンポーネント間の接続のテストを行なうためのものです PC ボード層数の増加 およびボード表面へのマウント技術が高度になるにつれて バウンダリスキャンテストは重要なデバッグ用の規格として広く使用されています バウンダリスキャン回路が組み込まれているデバイスは I/O ピンにデータを送信することによってボードレベルでデバイス間の接続をテストできます また この回路は デバイス内部に信号を送り その動作をテストすることもできます これらのテストは 通常ボードおよびデバイスの両レベルでの断線およびショートを検知するために行われます また バウンダリスキャンはテスト用に使用するだけではなく ユーザー定義の命令をデバイスに組み込んで柔軟性を持たせることもできます コンフィギレーションや検証などの特定ベンダ向けの命令追加により バウンダリスキャンのテストおよびその機能の使用率が高まってきています IEEE を使用した Virtex-4 デバイスのバウンダリスキャン Virtex-4 ファミリは IEEE 規格 (Test Access Port and Boundary-Scan Architecture) に完全に準拠しています また この Virtex-4 ファミリには IEEE 規格で定められている必要なエレメントがすべて備わっております そのエレメントとは TAP ( テストアクセスポート ) TAP コントローラ 命令レジスタ 命令デコーダ バウンダリスキャンレジスタ バイパスレジスタです また Virtex-4 ファミリは この規格に準拠している 32 ビットの識別レジスタおよびコンフィギュレーションレジスタをサポートしています 次のセクションから Virtex-4 デバイスの JTAG アーキテクチャの詳細について説明します テストアクセスポート (TAP) Virtex-4 の TAP には IEEE 規格で指定されている 4 つの必須専用ピン ( 表 3-1 参照 ) があります 図 3-1 に 一般的な JTAG アーキテクチャを示します これら 3 つの入力ピンと 1 つの出力ピンを使用して バウンダリスキャンの TAP コントローラを制御します TRST ( テストリセット ) やイネーブルピンなどのオプション制御ピンは 他社製デバイス上で使用されている場合があります ザイリンクス製デバイスを他社製デバイスと組み合わせて使用する場合は これらのオプション制御ピンが他社製デバイスで駆動されている場合があるため オプション制御ピンの信号には十分注意してください Virtex-4 コンフィギュレーションガイド 51

56 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション TAP コントローラは 16 ステートのステートマシンです ( 図 3-2 参照 ) 次の表では 4 つの必須 TAP ピンについて説明します 表 3-1 : Virtex-4 TAP コントローラピン ピン TDI TDO TMS TCK 説明 (Test Data In) すべての JTAG 命令およびデータレジスタのシリアル入力 TAP コントローラのステートと命令レジスタ内の現在の命令により 特定の操作を行なうときに TDI ピンがどのレジスタにデータを送るのかを決定する ピンが駆動されていないときにロジック High にするため TDI には内部プルアップ抵抗が備えられている TDI ピンは TCK の立ち上がりエッジで JTAG レジスタに適用される (Test Data Out) すべての JTAG 命令およびデータレジスタのシリアル出力 TAP コントローラのステートと命令レジスタ内の現在の命令により 特定の操作を行なうときにどのレジスタ ( 命令またはデータ ) が TDO にデータを送るのかを決定する TDO のステートは TCK の立ち下がりエッジで変化なし 命令またはデータをデバイスにシフトしているときのみアクティブになる TDO はアクティブドライバ出力 (Test Mode Select) TCK の立ち上がりエッジで TAP コントローラのステートのシーケンスを決定する ピンが駆動されていないときにロジック High にするため TMS には内部プルアップ抵抗が備えられている (Test Clock) JTAG のテストクロック Virtex-4 デバイスの TAP コントローラと JTAG レジスタにテストクロックを提供する メモ : 1. IEEE 規格で定められているように TMS および TDI ピンには内部プルアップ抵抗があります これらの 50 ~ 150kΩ の内部プルアップ抵抗は 選択されているモードに関係なくアクティブです 52 Virtex-4 コンフィギュレーションガイド

57 IEEE を使用した Virtex-4 デバイスのバウンダリスキャン R IEEE Standard Compliant Device TMS Select Next State TAP State Machine Test-Logic-Reset Run-Test/Idle 0 Select-DR Select-IR Capture-DR Capture-IR 0 0 Shift-DR Shift-IR Exit1-DR Exit1-IR Shift-IR/Shift-DR 0 0 TCK Pause-DR Pause-IR Exit2-DR Exit2-IR Update-DR Update-IR TDI Instruction Register Instruction Decoder Bypass[1] Register IDCODE[32] Register Select Data Register TDO Boundary-Scan[N] Register I/O I/O I/O I/O UG071_47_ 図 3-1 : 一般的な JTAG アーキテクチャ JTAG コンフィギュレーションモードの場合 JTAG 入力は V CCO_CFG を使用します TAP コントローラ 図 3-2 に示すバウンダリスキャンタップコントローラは 16 ステートの有限ステートマシンです 4 つの TAP ピンは データがどのように各レジスタにスキャンされるかを制御します TCK の立ち上がりエッジでの TMS ピンの状態によって ステート遷移のシーケンスが決定します シーケンスは主に 2 種類あります 1 つはデータをデータレジスタにシフトするシーケンスであり もう 1 つは命令を命令レジスタにシフトするシーケンスです Virtex-4 コンフィギュレーションガイド 53

58 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション 1 TEST-LOGIC-RESET 0 0 RUN-TEST/IDLE 1 1 SELECT-DR-SCAN 1 SELECT-IR-SCAN CAPTURE-DR CAPTURE-IR 0 0 SHIFT-DR 0 SHIFT-IR EXIT1-DR 1 EXIT1-IR PAUSE-DR 0 PAUSE-IR EXIT2-DR 1 0 EXIT2-IR 1 UPDATE-DR UPDATE-IR NOTE: The value shown adjacent to each state transition in this figure represents the signal present at TMS at the time of a rising edge at TCK. ug071_34_ 図 3-2 : バウンダリスキャンのタップコントローラ Virtex-4 デバイスは ザイリンクスベンダ固有のコマンドおよび必須となる IEEE コマンドをサポートしています EXTEST INTEST SAMPLE/PRELOAD BYPASS IDCODE USERCODE および HIGHZ 命令はすべて使用できます また TAP は内部のユーザー定義のレジスタ (USER1 USER2 USER3 USER4) およびデバイスのコンフィギュレーション / リードバックをサポートしています Virtex-4 バウンダリスキャンは 選択したモードに影響されずに動作します Virtex-4 デバイスのバウンダリスキャンモードは その他のモードよりも優先されます したがって バウンダリスキャンレジスタ (SAMPLE/PRELOAD INTEST EXTEST) を使用するバウンダリスキャン命令は コンフィギュレーション中に実行しないでください Virtex-4 デバイスがコンフィギュレーションされる前は ユーザー定義の命令を除くすべての命令を使用できます コンフィギュレーションの後は すべての命令を使用できます JSTART および JSHUTDOWN は Virtex-4 のアーキテクチャおよびコンフィギュレーションフローでのみ使用される命令です EXTEST INTEST および BYPASS などの一般的なバウンダリスキャン命令に関する詳細は IEEE 規格の説明を参照してください バウンダリスキャンアーキテクチャ Virtex-4 デバイスレジスタには IEEE 規格で定められている必要なすべてのレジスタが含まれています 標準レジスタのほかには 簡易テストおよび検証を行なうためのオプションレジスタがあります ( 表 3-2 参照 ) 54 Virtex-4 コンフィギュレーションガイド

59 IEEE を使用した Virtex-4 デバイスのバウンダリスキャン R 表 3-2 : Virtex-4 の JTAG レジスタ レジスタ名レジスタ長説明 バウンダリスキャンレジスタ 命令レジスタ 各 I/O に 3 ビット 10 ビット 入力 出力 出力イネーブルの制御および監視を行なう 現在の OPCODE 命令をホールドし 内部デバイスのステータスをキャプチャする バイパスレジスタ 1 ビットデバイスバイパスする 識別レジスタ 32 ビットデバイス ID を取得する JTAG コンフィギュレーションレジスタ USERCODE レジスタ 32 ビット 32 ビット CFG_IN または CFG_OUT 命令を使用中 コンフィギュレーションバスへのアクセスを可能にする ユーザーがプログラムできるコードを取得する ユーザーが定義するレジスタ (USER1 USER2 USER3 USER4) デザインにより異なるデザインにより異なる バウンダリスキャンレジスタ テストで使用される主なレジスタは バウンダリスキャンレジスタです バウンダリスキャンの動作は 個々の IOB コンフィギュレーションから独立しています 個々の IOB は ボンディングの接続に関わらず トライステート制御の双方向性 IOB です その後 IOB はコンフィギュレーションされて 入力 出力 トライステートのいずれかになります このため 各 IOB には 3 つのデータレジスタビットがあります ( 図 3-3 参照 ) データレジスタ (DR) 操作を行う場合 CAPTURE-DR ステート中に DR はデータをパラレルで取得します SHIFT-DR ステート中にデータはシフトアウトされ 新しいデータが取得されます DR の各ビットに対しては アップデートラッチを使用して 次の SHIFT-DR ステート中に入力データをホールドします その後 UPDATE-DR ステート中に TCK が Low 駆動すると データはラッチされます TAP コントローラが CAPTURE-DR ステート中および SHIFT-DR ステート中 内部 DR CLK は TCK に従いますが その他のステートでもトグルできます TAP コントローラが UPDATE-DR ステートに移行すると アップデートラッチはオープンになります INTEST または EXTEST を実行する際には これらのコマンド実行前に適切なデータがラッチに記憶されていることを確認してください 通常は SAMPLE/PRELOAD 命令を使用して確認できます 断線およびショートを検知するテストベクタを作成する際には 内部プルアップおよびプルダウン抵抗を考慮してください バウンダリスキャンのモードによって IOB にプルアップ抵抗などの有無が決定されます 図 3-3 に Virtex-4 のバウンダリスキャンアーキテクチャを示します Virtex-4 コンフィギュレーションガイド 55

60 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション TDI 1x D Q D sd Q INTEST LE IOB.I 1 0 1x D Q D sd Q LE 1 IOB.O 0 IOB.T 1x D Q D sd Q 0 1 EXTEST LE SHIFT CLOCK DATA REGISTER TDO UPDATE INTEST is OR'd with EXTEST ug071_39_ ビットシーケンスバウンダリスキャンレジスタ このセクションでは TAP を除いた IOB の順序について説明します 順序は最初に入力 次に出力 最後にトライステート IOB 制御です トライステート IOB 制御は 最も TDO に近い位置に配置されています 入力専用ピンは バウンダリスキャンの I/O データレジスタに入力ビットのみを送ります デバイスのビットシーケンスは Virtex-4 ファミリ用の BSDL ファイル (Boundary- Scan Description Language File) から取得できます これらのファイルはザイリンクスソフトウェアのダウンロードページから入手できます ビットシーケンスはデザインに影響されることはなく 常に同一ビット数で同一順序になっています 命令レジスタ 図 3-3 : Virtex-4 ファミリのバウンダリスキャンロジック Virtex-4 デバイスの命令レジスタ (IR) は 命令スキャンシーケンス中は TDI と TDO 間に接続されます 命令スキャンシーケンスの準備のため 命令レジスタに固定の命令キャプチャパターンがパラレルで読み込まれます このパターンは 命令が TDI から命令レジスタにシフトする際 LSB から TDO へシフトします 実行させる操作は 命令レジスタに読み込まれる Virtex-4 バウンダリスキャンの命令セットの中に必ず含まれている OPCODE で決定されます IR の長さはデバイスのサイズによって異なります Virtex-4 ファミリデバイスの IR は 10 ビット幅です インシステムコンフィギュレーション (ISC) デバイス用の新規 IEEE 規格 1532 をサポートするため 命令コードの下位 6 ビットは すべてのデバイスサイズで同一です 各命令における追加の IR ビットは 1 です 表 3-3 に Virtex-4 デバイスで使用できる命令を示します 図 3-4 には 命令スキャンシーケンスの一部として IR に読み込まれる命令値を示します 56 Virtex-4 コンフィギュレーションガイド

61 IEEE を使用した Virtex-4 デバイスのバウンダリスキャン R 表 3-3 : Virtex-4 のバウンダリスキャン命令 バウンダリスキャンコマンド バイナリコード [9:0] 説明 EXTEST バウンダリスキャンの EXTEST をイネーブルにする SAMPLE バウンダリスキャンの SAMPLE をイネーブルにする USER ユーザー定義のレジスタ 2 にアクセスする USER ユーザー定義のレジスタ 2 にアクセスする USER ユーザー定義のレジスタ 3 にアクセスする USER ユーザー定義のレジスタ 4 にアクセスする CFG_OUT CFG_IN リードバックを行なうため コンフィギュレーションバスにアクセスする コンフィギュレーションを行なうため コンフィギュレーションバスにアクセスする INTEST バウンダリスキャン INTEST をイネーブルにする USERCODE ユーザーコードのシフトアウトをイネーブルにする IDCODE ID コードのシフトアウトをイネーブルにする HIGHZ バイパスレジスタをイネーブルにして 出力ピンをトライステートにする JPROGRAM PROG_B と同じで 同様の効果がある JSTART StartClk が TCK のとき スタートアップシーケンスにクロック信号を供給する JSHUTDOWN シャットダウンシーケンスにクロックを与える ISC_ENABLE ISC コンフィギュレーションの最初にマークする 完全なシャットダウンが実行される ISC_PROGRAM インシステムプログラミングをイネーブルにする ISC_PROGRAM_SECURITY ISC_ADDRESS_SHIFT ISC_NOOP 動作なし ISC_READ BBR をリードバックする ISC_DISABLE BYPASS BYPASS をイネーブルにする セキュリティステータスをセキュアモードから非セキュアモード ( またはその逆 ) へ変更する プログラミングを実行し キーよりも先にキーアドレスがシフトされる ISC コンフィギュレーションを完了する スタートアップシーケンスが開始される RESERVED その他すべてのコード ザイリンクスの予約命令 Virtex-4 コンフィギュレーションガイド 57

62 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション TDI IR[9:6] IR[5] IR[4] IR[3] IR[2] IR[1:0] Reserved DONE INIT ISC_ENABLED ISC_DONE 0 1 図 3-4 : Virtex-4 の命令スキャンシーケンスの一部として IR に読み込まれる命令キャプチャの値 BYPASS レジスタ TDO もう 1 つの標準データレジスタは 単一フリップフロップの BYPASS レジスタです このレジスタはバイパス命令中に TDI ピンから TDO ピンにデータをシリアル転送します このレジスタは TAP コントローラが CAPTURE-DR ステートになったときに 0 に初期化されます 識別レジスタ Virtex デバイスには IDCODE レジスタと呼ばれる 32 ビットの識別レジスタが備わっています IDCODE は IEEE 規格に基づいたベンダ指定の固定値であり デバイスの製造者およびタイプを電子的に識別するものです このレジスタによって バウンダリスキャンを使用してテストまたはプログラムされたデバイスを容易に認識することができ また IDCODE 命令を使用すると この識別コードを出力できます Virtex-4 JTAG ID コードレジスタは 次の形式で表記されます vvvv:fffffff:aaaaaaaaa:ccccccccccc1 つまり v = リビジョンコード f = 7 ビットのファミリコード Virtex-4 の場合 a = 9 ビットで表記される デバイスの行と列の数 XC4VLX15 columns + rows = = 88 = 0x058 XC4VLX25 columns + rows = = 124 = 0x07C XC4VLX40 columns + rows = = 164 = 0x0A4 XC4VLX60 columns + rows = = 180 = 0x0B4 XC4VLX80 columns + rows = = 216 = 0x0D8 XC4VLX100 columns + rows = = 256 = 0x100 XC4VLX160 columns + rows = = 280 = 0x118 XC4VLX200 columns + rows = = 308 = 0x134 XC4VSX25 columns + rows = = 104 = 0x068 XC4VSX35 columns + rows = = 136 = 0x088 XC4VSX55 columns + rows = = 176 = 0x0B0 XC4VFX12 columns + rows = = 88 = 0x058 XC4VFX20 columns + rows = = 100 = 0x064 XC4VFX40 columns + rows = = 140 = 0x08C XC4VFX60 columns + rows = = 180 = 0x0B4 XC4VFX100 columns + rows = = 228 = 0x0E4 XC4VFX140 columns + rows = = 276 = 0x114 c = カンパニーコード IDCODE の最後のビットは 常に 1 です (JTAG IEEE に基づく ) 16 進数の最後の 3 文字は 0x093 になります 表 3-4 に Virtex-4 FPGA の IDCODE を示します 表 1-6 にあるデバイス ID コードと比較してください 58 Virtex-4 コンフィギュレーションガイド

63 IEEE を使用した Virtex-4 デバイスのバウンダリスキャン R 表 3-4 : Virtex-4 デバイスの JTAG ID コード デバイス IDCODE デバイス IDCODE デバイス IDCODE XC4VLX XC4VFX12 01E58093 XC4VLX C093 XC4VSX XC4VFX20 01E64093 XC4VLX40 016A4093 XC4VSX XC4VFX40 01E8C093 XC4VLX60 016B4093 XC4VSX55 020B0093 XC4VFX60 01EB4093 XC4VLX80 016D8093 XC4VLX XC4VFX100 01EE4093 XC4VLX XC4VFX140 01F14093 XC4VLX 表 3-5 に バイナリから 16 進数へ変換された例を示します 表 3-5 : JTAG IDCODE の例 XC4VLX15 XC4VLX25 XC4VLX40 XC4VLX60 XC4VLX80 XC4VLX100 XC4VLX160 XC4VLX200 XC4VSX25 XC4VSX35 XC4VSX55 XC4VFX12 XC4VFX20 XC4VFX40 vvvv ffff fffa aaaa aaaa cccc cccc ccc1 bin <vvvv> hex <v> bin <vvvv> hex <v> C bin <vvvv> hex <v> 1 6 A bin <vvvv> hex <v> 1 6 B bin <vvvv> hex <v> 1 6 D bin <vvvv> hex <v> bin <vvvv> hex <v> bin <vvvv> hex <v> bin <vvvv> hex <v> bin <vvvv> hex <v> bin <vvvv> hex <v> 2 0 B bin <vvvv> hex <v> 1 E bin <vvvv> hex <v> 1 E bin <vvvv> hex <v> 1 E 8 C Virtex-4 コンフィギュレーションガイド 59

64 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション 表 3-5 : JTAG IDCODE の例 ( 続き ) XC4VFX60 XC4VFX100 XC4VFX140 vvvv ffff fffa aaaa aaaa cccc cccc ccc1 bin <vvvv> hex <v> 1 E B bin <vvvv> hex <v> 1 E E bin <vvvv> hex <v> 1 F コンフィギュレーションレジスタ ( バウンダリスキャン ) コンフィギュレーションレジスタは 64 ビットレジスタです このレジスタにより コンフィギュレーションバスおよびリードバック操作にアクセスできます USERCODE レジスタ Virtex-4 ファミリは USERCODE 命令をサポートしています このレジスタによりユーザーは 特定デザインに固有の識別コードを指定できます USERCODE はデバイスの中にプログラムでき 後から検証のためリードバックできます USERCODE はビットストリームの生成時にビットストリーム内に組み込まれ (BitGen -g UserID オプション ) コンフィギュレーション後に有効になります デバイスが空の場合または USERCODE がプログラムされていない場合 USERCODE レジスタ値は 0xFFFFFFFF になります USER1 USER2 USER3 および USER4 レジスタ USER1 USER2 USER3 および USER4 レジスタは コンフィギュレーション後にのみ有効になります これらの 4 つのレジスタは ユーザーがデザインで定義する必要があります TAP ピンで定義した後に これらのレジスタへアクセスできるようになります これらのレジスタを作成するには BSCAN_VIRTEX4 ライブラリマクロが必要です このシンボルは 内部スキャンチェーン (USER1 USER2 USER3 USER4) を駆動する際にのみ必要です 1 つの一般的な入力 (TDI) ピンおよび複数の共有出力ピンが TAP コントローラ (RESET SHIFT および UPDATE) のステートを示します 初期の FPGA ファミリでは TAP ピンをバウンダリスキャンの専用ピンとして使用するために BSCAN マクロが必要でしたが Virtex-4 では TAP ピンを通常のバウンダリスキャン命令または操作に専用で使用できるため BSCAN_VIRTEX4 マクロは必要ありません HDL の場合は デザインに BSCAN_VIRTEX4 マクロをインスタンシエートする必要があります 60 Virtex-4 コンフィギュレーションガイド

65 IEEE を使用した Virtex-4 デバイスのバウンダリスキャン R Virtex-4 デバイスでバウンダリスキャンを使用 図 3-5 に示す一般的なタイミングパラメータの特性評価データは Virtex-4 データシート のコンフィギュレーションスイッチング特性の表を参照してください TMS TDI TCK T T TAPTCK TCKTAP T TCKTDO TDO Data Valid Data to be captured Data to be driven out Data Valid ug071_35_ 図 3-5 : Virtex-4 バウンダリスキャンポートタイミングの波形 スタートアップシーケンス ビットストリーム および内部コンフィギュレーションレジスタに関する詳細は 第 1 章の 設定 ( 手順 1-3) を参照してください バウンダリスキャンを使用するコンフィギュレーション 頻繁に使用されるベンダー固有のバウンダリスキャン命令の 1 つに コンフィギュレーション命令があります 電源投入時に JTAG から個々の Virtex-4 デバイスをコンフィギュレーションできます 電源投入時に Virtex-4 デバイスをコンフィギュレーションする場合は モードピンをバウンダリスキャンコンフィギュレーションモード 101 (M2 = 1 M1 = 0 M0 = 1) に設定してください 図 3-6 に JTAG を使用した Virtex-4 デバイスのコンフィギュレーションフローを示します この図の次のセクションでは Virtex-4 デバイスをコンフィギュレーションする場合の バウンダリスキャンでの単一デバイスコンフィギュレーション方法 およびスキャンチェーンでの複数デバイスコンフィギュレーション方法について説明します コンフィギュレーションされたデバイスをリコンフィギュレーションするには TAP を切り替え PROG_B に信号供給し CFG_IN 命令を入力する またはシャットダウンシーケンスを開始してください ( 図 3-6 参照 ) Virtex-4 JTAG コンフィギュレーションのアルゴリズムをインプリメントする場合は ザイリンクスのアプリケーションノート XAPP058 で説明している SVF ベースフローの実行を推奨します Virtex-4 コンフィギュレーションガイド 61

66 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション Power Up V CCINT > 1.0 V No Yes Keep Clearing Configuration Memory Yes PROG_B Low? Clear Configuration Memory Once More INIT_B = High? No Yes Sample Mode Pins JTAG Available Load CFG_IN Instruction Shutdown Sequence Load JSHUTDOWN Instruction Load Bitstream CRC Correct? No Abort Startup Yes Synchronous TAP Reset (Clock five 1's on TMS) Load JSTART Instruction Startup Sequence Operational Reconfigure? Yes No ug071_40_ 図 3-6 : デバイスコンフィギュレーションのフロー図 62 Virtex-4 コンフィギュレーションガイド

67 IEEE を使用した Virtex-4 デバイスのバウンダリスキャン R 単一デバイスのコンフィギュレーション 表 3-6 では Virtex-4 デバイスをコンフィギュレーションする場合に必要な TAP コントローラコマンドについて説明します TAP コントローラのステートは 図 3-2 を参照してください impact でコンフィギュレーションを実行する場合 TAP コントローラコマンドは自動的に実行されます 表 3-6 : 単一デバイスのコンフィギュレーションシーケンス TAP コントローラの状態 1. 電源投入時に TMS をロジックを 1 にし TCK クロックを 5 回入力する これにより TLR (Test- Logic-Reset) ステートから確実に開始する セット & ホールド クロック数 TDI TMS TCK X RTI ステートに移行するステートに移行する X SELECT-IR ステートに移行する X SHIFT-IR ステートに移行する X LSB から CFG_IN 命令を読み込む IEEE 規格で規定されているように SHIFT-IR の終了時に CFG_IN の最後のビット MSB を読み込む SELECT-DR ステートに移行する X SHIFT-DR ステートに移行する X Virtrx-4 のビットストリームをシフトインする Bit n (MSB) は ビットストリーム (1) で最初のビット bit 1... bit n 0 ( ビットストリーム中のビット ) ビットストリームの最後のビットをシフトインする Bit 0 (LSB) は EXIT1-DR ステートへ遷移するときにシフトする bit UPDATE-DR ステートに移行する X TMS でロジック 1 を 5 回クロック入力し TAP をリセットする X SELECT-IR ステートに移行する X SHIFT-IR ステートに移行する X JSTART 命令の読み込みを開始する JSTART 命令によりスタートアップシーケンスが初期化される JSTART 命令の最後のビットを読み込む UPDATE-IR ステートに移行する X RTI ステートに移行し TCK で最低 12 回クロック入力して STARTUP シーケンスを開始させる X 0 12 Virtex-4 コンフィギュレーションガイド 63

68 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション 表 3-6 : 単一デバイスのコンフィギュレーションシーケンス ( 続き ) TAP コントローラの状態 19. TLR ステートに移行する デバイスが動作を開始する セット & ホールド クロック数 TDI TMS TCK X 1 3 メモ : 1. コンフィギュレーションレジスタの場合 右 (TDI) から左 (TDO) に MSB からデータがシフトされます ( コンフィギュレーションレジスタへシフトする場合は ほかのレジスタへシフトされる場合はとは異なり MSB 順です ) 64 Virtex-4 コンフィギュレーションガイド

69 IEEE を使用した Virtex-4 デバイスのバウンダリスキャン R 複数デバイスのコンフィギュレーション チェーン接続している複数の Virtex-4 デバイスをコンフィギュレーションできます ( 図 3-7 参照 ) JTAG チェーンにある複数のデバイスを 1 つずつコンフィギュレーションします この複数デバイスをコンフィギュレーションする手順は いずれのチェーンサイズにおいても同様です TAP コントローラの手順は 図 3-2 のステート図を参照してください 1. 電源投入時に TMS のロジックを 1 にして TCK に 5 回クロック入力します これにより TLR (Test-Logic-Reset) ステートから開始する 2. CFG_IN 命令をターゲットデバイスに読み込み ( それ以外のデバイスは BYPASS 命令 ) RTI (RUN-TEST/IDLE) を実行する 3. 表 3-6 の手順 7 から手順 11 のように コンフィギュレーションビットストリームをロードする 4. 各デバイスに対して 手順 2 および手順 3 を繰り返す 5. TMS でロジック 1 を 5 回クロック入力して TAP をリセットする 6. JSTART コマンドをすべてのデバイスに読み込む 7. RTI ステートで TCK を 12 回クロック入力する この段階ですべてのデバイスはアクティブです JTAG Header TDO TDI TMS TCK Virtex-4 FPGA TDI TDO TMS TCK Virtex-4 FPGA TDI TDO TMS TCK Virtex-4 FPGA TDI TDO TMS TCK PROG_B PROG_B PROG_B Device 0 Device 1 Device 2 ug071_36_ 図 3-7 : デバイスのバウンダリスキャンチェーン Virtex-4 コンフィギュレーションガイド 65

70 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション バウンダリスキャンを使用するリコンフィギュレーション Virtex-4 デバイスは 部分的にリコンフィギュレーションできるため リコンフィギュレーション時にコンフィギュレーションメモリは消去されません デバイスチェーンをリコンフィギュレーションする場合は 表 3-6 の手順 3 を参照してください 内部競合を発生させずに Virtex-4 デバイスをリコンフィギュレーションする方法は 2 つあります 1 つは PROG_B にクロックを入力して 内部のコンフィギュレーションメモリをリセットする方法です もう 1 つは シャットダウンシーケンスを実行して デバイスを安全な状態にする方法です 次に示すシャットダウンシーケンスでは 内部レジスタを使用しています 内部レジスタに関する詳細は 第 8 章の リードバックおよびコンフィギュレーションの検証 を参照してください 1. CFG_IN 命令を読み込む 2. SHIFT-DR ステートで 同期ワードを読み込み 次に RCRC (Reset CRC Register) コマンド を読み込む ダミーワード 同期ワード ヘッダ CMD レジスタへの書き込み RCRC コマンド フラッシュパイプ 3. JSHUTDOWN を読み込む 4. RTI ステートに遷移し TCK を最低 12 回クロック入力し シャットダウンシーケンスを開始する 5. SHIFT-IR ステートに遷移し CFG_IN 命令を読み込む 6. SHIFT-DR ステートに遷移し コンフィギュレーションビットを読み込みます コンフィギュレーションビットに グローバル信号 GHIGH_B をアサートする AGHIGH コマンドが含まれていることを確認する これにより コンフィギュレーションデータの書き込み中の競合を回避できる ヘッダ CMD への書き込み AGHIGH コマンドが GHIGH_B をアサート フラッシュパイプ 7. すべてのコンフィギュレーションビットが読み込まれたとき TMS を 1 にして 5 回クロック入力して TAP をリセットする 8. SHIFT-IR ステートに遷移し JSTART 命令を読み込む 9. RTI ステートに遷移し TCK で最低 12 回クロック入力してシャットダウンシーケンスを開始する 10. TLR ステートに遷移し リコンフィギュレーションプロセスを完了する 66 Virtex-4 コンフィギュレーションガイド

71 IEEE 1532 を使用した Virtex-4 デバイスのバウンダリスキャン R IEEE 1532 を使用した Virtex-4 デバイスのバウンダリスキャン ISC モーダルステート Any non-test instruction, but ISC_ENABLE executed ISC_Done is clear Unprogrammed (0,0) ISC_ENABLE is executed TLR & ISC_Done is clear Any non-test instruction, but ISC_DISABLE loaded and ISC_DONE is clear ISC_Accessed (1,X) Any non-test instruction, but ISC_DISABLE executed Power UP TLR and ISC_Done is set ISC_ENABLE executed ISC_DISABLE executed ISC_Done is set Any non-test instruction, but ISC_ENABLE executed Operational (0,1) Any non-test instruction, but ISC_DISABLE loaded and ISC_DONE is set ISC Complete (0,X) ISC_DISABLE loaded (ISC_Enabled, ISC_Done) UG071_32_ 図 3-8 : ISC モーダルステート デバイスに電源が投入されると デバイスは Unprogrammed ステートになります すべての I/O はトライステート制御またはプルアップされています ISC_ENABLE が正常に実行されると ISC_Enabled 信号がアサートされ デバイスが ISC_Accessed ステートになります デバイスが Operational ステートから ISC_Accessed ステートに移行すると シャットダウンシーケンスが実行されます ISC_Accessed ステートのとき スタートアップシーケンスが実行されます スタートアップシーケンスが完了すると ISC_Enabled がディアサートされて ISC_Complete になります 最小クロックサイクルとは スタートアップシーケンスを完了するために最低限必要となるクロックサイクル数です 最小クロックサイクルが終了すると ISC_Enabled がディアサートされます スタートアップシーケンスが正常に完了しているかを判断するには CRC またはコンフィギュレーションプロセッサからのコンフィギュレーションエラーステータスで確認できます スタートアップが正常に完了した場合は ISC_Done がアサートされます 完了していない場合は ISC_Done は Low のまま変化しません すべての I/O はトライステート制御またはプルアップされています ISC_Complete ステート時に ISC_Done が設定されていると デバイスは Operational ステートに遷移します ISC_Done が設定されていない場合 デバイスは Unprogrammed ステートに遷移します デバイスが ISC_Accessed ステートのときに TAP コントローラが TLR ステートに遷移した場合 および ISC_Done が設定されている場合は Operational ステートになります Virtex-4 コンフィギュレーションガイド 67

72 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション この場合 Operational ステートになりますがスタートアップシーケンスが実行されていないため I/O はまだアクティブではありません I/O をアクティブにするには Operational ステートでスタートアップシーケンスを実行する必要があります スタートアップおよびシャットダウンシーケンス (JTAG) スタートアップおよびシャットダウンシーケンスのクロックソースは CCLK UserCLK および JTAGCLK です クロックは BitGen で選択します スタートアップシーケンスは ISC_Accessed ステートのときに実行されます JTAGCLK をクロックソースとする場合 ISC_DISABLE が現在の JTAG 命令である間 スタートアップシーケンスは TAP Run/Test Idle ステートで JTAGCLK を受け取ります ISC_DISABLE を正常に完了するために Run/Test Idle ステートで必要となるクロックサイクル数は スタートアップシーケンスを完了するために必要なクロックサイクル数によって決まります UserCLK または CCLK をスタートアップシーケンスのクロックソースとする場合は スタートアップシーケンスを正常に完了するために Run/Test Idle で必要なクロックサイクル数を把握しておく必要があります シャットダウンシーケンスは デバイスが Operational ステートから ISC_Accessed ステートに遷移したときに実行されます シャットダウンは ISC_ENABLE 命令の実行中に行われます JTAGCLK をシャットダウンシーケンスのクロックソースとする場合 クロックは ISC_ENABLE 命令の Run/Test Idle ステートで供給されます Run/Test Idle で必要なクロックサイクル数は シャットダウンシーケンスを完了するために必要なクロックサイクル数によって決まります CCLK または UserCLK をシャットダウンシーケンスのクロックソースとする場合 このシーケンスを完了するために Run/Test Idle で必要な JTAGCLK サイクル数を把握しておく必要があります メモ : JTAG でデバイスをコンフィギュレーションする場合は BitGen の設定にかかわらず スタートアップクロックおよびシャットダウンクロックには常に TCK を使用してください IEEE 1532 コンフィギュレーションモードの場合 スタートアップおよびシャットダウンのクロックソースは常に TCK です 68 Virtex-4 コンフィギュレーションガイド

73 IEEE 1532 を使用した Virtex-4 デバイスのバウンダリスキャン R JTAG を使用した場合のコンフィギュレーションフロー Power Up A PROG_B Vcc >? Yes No Load 64 bits of bitstream data Yes PROG_B? No Keep clearing Configuration memory RTI 1 TCK cycles Clear Configuration memory once more No End of Data? Yes INIT_B = High? Yes No CRC correct? No Pull INIT_B Low STOP Yes Sample mode pins Load ISC_DISABLE Load ISC_ENABLE RTI minimum 12 TCK cycles Load Operational RTI minimum 12 TCK cycles Yes Reconfigure? No Load ISC_PROGRAM A UG071_33_ 図 3-9 : IEEE 1532 コンフィギュレーションのフロー Virtex-4 コンフィギュレーションガイド 69

74 第 3 章 : バウンダリスキャンおよび JTAG コンフィギュレーション TAP Instr. IDCODE ISC_ENABLE Anything but ISC_DISABLE ISC_DISABLE BYPASS ISC_Enabled ISC_Done End of Startup Modal State Unprog. ISC_Accessed ISC_Complete Operational System Output Disable (3-stated) Active Start-up ug071_37_ 図 3-10 : ISC の初回コンフィギュレーションのタイミング図 TAP Instr. IDCODE ISC_ENABLE Anything but ISC_DISABLE ISC_DISABLE BYPASS ISC_Enabled ISC_Done End of Startup Modal State Operational ISC_Accessed ISC_Complete Operational System Output Disabled Active Start-up ug071_38_ 図 3-11 : ISC の部分的または完全なリコンフィギュレーションのタイミング図 70 Virtex-4 コンフィギュレーションガイド

75 第 4 章 Frame ECC ロジック Virtex-4 の Frame ECC ロジックは コンフィギュレーションフレームデータのシングルまたはダブルビットエラーを検出するものです このロジックでは Bitgen で生成されたフレームデータを基にした SECDED ( ハミングコード ) パリティ値を使用します Frame ECC ロジックは リードバック中に ECC ビットを含むフレーム内のすべてのビットを使用してシンドローム値を算出します プログラムされたオリジナルの値と変更がない場合 シンドローム値はすべて 0 になります ECC ビットを含むいずれかのシングルビットが変更している場合 シンドロームビット 11 が 1 になり シンドロームビット 10:0 でエラーの位置が特定されます 2 つのビットエラーがある場合は シンドロームビット 11 が 0 になり 残りのビットは 0 と 1 が混在します 3 ビット以上のエラーがある場合 シンドローム値を特定できません 1 ビットまたは 2 ビットの変更がある場合は ブロックのエラー出力がアサートされ 修正が必要であることを示します Frame ECC ロジックを使用する場合は ユーザーデザインに FRAME_ECC _VIRTEX4 をインスタンシエートし SelectMAP JTAG または ICAP を介してリードバックを実行してください リードバックの各フレームの最後で リードバッククロック (CCLK TCK または ICAP_CLK) の 1 サイクル間 syndrome_valid 信号がアサートされます 1 フレームをリードバックするのに必要なサイクル数は 使用するインターフェイスにより異なります 詳細は 第 8 章の リードバックおよびコンフィギュレーションの検証 を参照してください FRAME_ECC_VIRTEX4 ロジックは エラービットを修正することができないため ユーザーデザインが必要になります ユーザーデザインは 1 フレーム以上のデータを格納できる または再書き込み用にオリジナルフレームデータをフェッチできる必要があります 1 フレームは 1,312 ビットです 基本的な修正例は次のとおりです 1. ICAP を介して 1 フレームデータが読み出され ブロック RAM に格納されます 各フレームが読み出されるごとに フレームアドレスが生成されます 2. FRAME_ECC ブロックのエラー出力がアクティブになりエラーが確認されると リードバックが停止し シンドローム値が保存されます ビット 11 が 0 の場合 すべてのフレームデータを再保存してください ビット 11 が 1 の場合 ビット 10:0 を確認し エラービットを特定して反転しているビットを修正してください 3. 修正されたフレームは ステップ 1 で生成されたフレームアドレスへ再度書き込まれます 4. 次のフレームアドレスのリードバックを再開します シンドロームビット S[10:0] は ハミングパリティビットから算出されます S[11] は 総合的なパリティビットから算出されます シンドロームビットの説明は次のとおりです S[11] = 0 S[10:0] = 0 : エラーなし S[11] = 1 S[10:0] 0 : シングルビット (SED) エラー S[10:0] でエラービットの場所を特定 ( 間接的 ) S[11] = 1 S[10:0] = 0 : シングルビットエラー 総合的なパリティビット p[11] にエラーがあることを示す Virtex-4 コンフィギュレーションガイド 71

76 第 4 章 : Frame ECC ロジック S[11] = 0 S[10:0] 0 : ダブルビットエラー 修正不可 フレームデータにシングルビットエラーが確認された場合 シンドローム値 S[10:0] が フレームの最初のビット 704 から最後のビット 2047 までのアドレス空間で反転したビットを特定します シンドローム値 S[10:0] を アドレス空間 0 から 1311 の範囲内で反転したビットを示すフレームに変換するには シンドローム値が 1,024 ( 10 進数 ) 未満の場合 10 進数の 704 (16 進数は 2C0 バイナリは ) を引いた値を算出します それ以外の場合は シンドローム値が 1,024 ( 10 進数 ) 以上の場合は 10 進数の 736 (16 進数は 2E0 バイナリは ) を引いた値を算出します これは S[10:5] から 22 または 23 (10 進数 ) を引いた値と同等になり 次のような計算式になります bit_index = {S[10:5] 6'd22-S[10],S[5:0]} S[10:0] が 0 または 2 の乗数の場合は パリティビットでエラーが生じていることを示します ハミングパリティビットは 範囲内に格納されています シンドローム値 S[11] がシングルビットエラーがあることを示している場合 ( ハミングコードパリティビットエラーの場合 ) 2 の乗数に位置するビット 1 ( その他のシンドロームビットは 0) によりエラーの位置を特定できます Virtex-4 の FRAME_ECC に関する詳細説明は XAPP714 を参照してください 72 Virtex-4 コンフィギュレーションガイド

77 第 5 章 ユーザーアクセスレジスタ ユーザーアクセスレジスタ (USR_ACCESS_VIRTEX4) は 32 ビットのレジスタであり このレジスタによって ビットストリームからのデータへ FPGA ファブリックから直接アクセスできます このレジスタには 32 ビット DATA バスおよび data_valid 信号の 2 つの出力があります data_valid 信号は 新しい値が有効になると 常に コンフィギュレーションデータソースクロックの 1 サイクル間アサートされます コンフィギュレーションデータソースクロックは CCLK または TCK です UAR によって FPGA のコンフィギュレーション後 ビットストリームデータ格納ソース (PROM など ) からのデータに FPGA ファブリックからアクセスできます この方法でアクセスするには STARTUP_VIRTEX4 ブロックをインスタンシエートする必要があります ユーザーは EOS (End-Of-Startup) 信号のアサート後 STARTUP_VIRTEX4 ブロックの入力を使用して CCLK および DONE ピンを制御できます これらのピンは USR_CCLK_O USR_CCLK_TS USR_DONE_O および USR_DONE_TS です DONE ピンが High になると コンフィギュレーションデータ格納ソースがリセット またはディスエーブルになるため BitGen オプションの -g DONE_cycle:7 を使用し DONE ピンが High にならないようにしてください USR_CCLK_O ピンは FPGA ファブリックで制御されているクロックに接続する必要があります また コンフィギュレーションデバイスには USR_ACCESS レジスタがターゲットのデータが含まれなければなりません EOS がアサートされると USR_CCLK_TS を Low に維持 ( この場合は Low に接続可能 ) した状態で USR_CCLK_O ピンにクロック入力することによって データを読み込むことができます ブロック RAM または LUTRAM によって定数を保持する代わりに USR_ACCESS レジスタを使用して 32 ビット定数値を FPGA ファブリックに書き込むことができます Virtex-4 コンフィギュレーションガイド 73

78 第 5 章 : ユーザーアクセスレジスタ 74 Virtex-4 コンフィギュレーションガイド

79 第 6 章 リコンフィギュレーション手法 ファンクションブロックのダイナミックリコンフィギュレーション (DRP) バックグランド Virtex ファミリ FPGA におけるコンフィギュレーションメモリは 主にユーザーロジック コネクティビティ および I/O のインプリメントに使用されますが その他の用途に使用される場合もあります たとえば コンフィギュレーションメモリを使用し デジタルクロックマネージャ (DCM) および RocketIO マルチギガビットトランシーバ (MGT) などのファンクションブロックに対する様々な不変条件を指定できます アプリケーションによっては ファンクションブロックが動作中に これらの条件を変更する必要があります このような変更は グローバル内部コンフィギュレーションアクセスポート (ICAP) を通して または JTAG あるいは Persist モードの SelectMAP を使用するパーシャルダイナミックリコンフィギュレーションによって行われます ただし 各ファンクションブロックにとって重要な部分であるリコンフィギュレーションポートによって 変更プロセスは非常に簡潔になります DCM や RocketIO MGT にはこのようなコンフィギュレーションポートが備わっています 概要 この章では アドレス指定可能であり 書き込みおよび読み出しを並行して実行できるコンフィギュレーションメモリについて説明します このメモリは リコンフィギュレーションが必要な場合がある各ファンクションブロックに実装されています コンフィギュレーションメモリには 次のような特長があります FPGA ファブリックから直接アクセスできます ファンクションブロックの機能によって コンフィギュレーションビットの書き込みまたは読み出しの両方 あるいは一方が実行されます メモリの各ビットは ビットストリームにある それぞれのビットに対応するコンフィギュレーションメモリビット値で初期化されます メモリビットは 後に ICAP を介して変更できます 各メモリビットの出力は ファンクションブロックロジックを駆動するため このメモリの内容によって ファンクションブロックの構成が決定します アドレス空間には ステータス ( 読み出しのみ ) およびファンクションイネーブル ( 書き込みのみ ) を含むことができます 読み出しのみ および書き込みのみの処理では 同一アドレス空間を共有できることに留意してください 図 6-1 に コンフィギュレーションビットが どのようにファンクションブロックのロジックを直接駆動するかを示します ( 以前の FPGA ファミリの場合 ) また 図 6-2 には リコンフィギュレーションロジックによって どのようにフローが変更され コンフィギュレーションビットの読み出しまたは書き込みが行われるかを示します Virtex-4 コンフィギュレーションガイド 75

80 第 6 章 : リコンフィギュレーション手法 All configuration bits for this block Configuration Logic to block logic Functional Block (DCM or MGT) ds071_46_ 図 6-1 : ダイナミックインターフェイスを使用しない場合のブロックコンフィギュレーションロジック Standard Reconfiguration Port (to fabric) Logic Plane All configuration bits for this block Reconfigurable Bits CONTROLLER Block Status (Read-Only Ports) Function Enables (Write-Only Ports) to block logic Configuration Logic Non-reconfigurable Bits Functional Block (DCM or MGT) to block logic ds071_42_ 図 6-2 : ダイナミックインターフェイスを使用する場合のブロックコンフィギュレーションロジック 図 6-3 は図 6-2 と同様ですが 図 6-3 には 実際の信号名および方向がわかるように ロジックプレーンとファンクションブロック間のポートを示します DCLK Standard Reconfiguration Port (to fabric) DEN DWE DADDR[m:0] DI[n:0] DO[n:0] DRDY CONTROLLER Block Status (Read-Only Ports) Function Enables (Write-Only Ports) Logic Plane All configuration bits for this block Reconfigurable Bits to block logic Configuration Logic Non-reconfigurable Bits Functional Block (DCM or MGT) to block logic ds071_43_ 図 6-3 : 信号名を示したブロックコンフィギュレーションロジック 76 Virtex-4 コンフィギュレーションガイド

81 ファンクションブロックのダイナミックリコンフィギュレーション (DRP) R FPGA ファブリックポートについて 78 ページの表 6-1 に FPGA ファブリックポート上の各信号を示します 各ファンクションブロックは すべての信号または信号のサブセットをインプリメントできます Virtex-4 ユーザーガイド の DCM の章および Virtex-4 RocketIO マルチギガビットトランシーバユーザーガイド に 信号および特定のブロック用にインプリメントされたファンクションが記載されています 通常は ブロック RAM インターフェイスと同様に 同期したパラレルメモリポートであり 書き込みおよび読み出しバスは別々です バスビットは 0 から始まり LSB から MSB へ番号が付けられます また すべての信号はアクティブ High です ポートのタイミングは DCLK 入力に同期し その他すべての入力信号は ファンクションブロック内で DCLK の立ち上がりエッジでラッチされます そして DCLK の次の立ち上がりエッジ前に 入力 ( 書き込み ) データが 書き込みアドレスおよび DWE 信号と DEN 信号と同時に現れます さらに 次のデータを受け取れる状態になると DRDY ポートが 1 クロックサイクル間アサートされます ほかのすべて信号の DCLK に対するタイミング要件も同一です 出力データは ファンクションブロック内でラッチされません 出力 ( 読み出し ) データは DEN および DADDR がアサートされたサイクルの 数サイクル後に有効になります DRDY のアサートによって 出力データが有効であることがわかります 図 6-4 および図 6-5 に 書き込みおよび読み出しの場合の ポート信号間のタイミング関係を示します DCLK の最大周波数 セットアップタイムなどの絶対タイミングパラメータは Virtex-4 データシート に記載されています DCLK DEN DRDY DWE DADDR[m:0] DI[n:0] bb BB DO[n:0] ds071_44_ 図 6-4 : 待機状態での書き込みタイミング Virtex-4 コンフィギュレーションガイド 77

82 第 6 章 : リコンフィギュレーション手法 DCLK DEN DRDY DWE DADDR[m:0] aa DI[n:0] DO[n:0] AA ds071_45_ 図 6-5 : 待機状態での読み出しタイミング 表 6-1 : ポート信号の定義 信号名方向 (1) 説明 DCLK DEN DWE DADDR[m:0] DI[n:0] DO[n:0] 入力入力入力入力入力出力 すべてのポート信号のタイミングは この信号の立ち上がりエッジに対するものです 入力信号に必要な DCLK の立ち上がりエッジに対するホールドタイムは 0 ( 最大 ) です DCLK は通常 グローバルクロックバッファで駆動されます この信号は ポートのすべての処理を有効にします DWE が FALSE の場合は読み出し処理を実行し それ以外の場合は 書き込み処理を実行します ある DCLK サイクルで DEN が非アクティブの場合 ほかのすべての入力信号は don't care 信号となります アクティブの場合 ポートへの書き込み処理が有効になります ( 上記の DEN 参照 ) このバス上の値は DCLK の次のサイクルで書き込まれる または読み出されるセルを指定します アドレスは DEN がアクティブであるサイクルで現れます このバス上の値は アドレス指定されたセルに書き込まれるデータです データは DEN および DWE がアクティブであるサイクルで現れます このデータは サイクルの最後に取り込まれますが 実際の書き込みは DRDY が戻される前の不特定の時間に実行されます DEN が有効なときに DWE が非アクティブである場合 DRDY がアクティブになるときのこのバス上の値は アドレス指定されたバスから読み出されるデータです それ以外の場合 DO[n:0] 上の値は特定されません 78 Virtex-4 コンフィギュレーションガイド

83 ファンクションブロックのダイナミックリコンフィギュレーション (DRP) R 表 6-1 : ポート信号の定義 信号名方向 (1) 説明 DRDY 出力 DEN に対応する信号であり DRP サイクルが完了し 次の DRP サイクルを開始できることを示します ポート読み出しの場合 DRDY がアクティブなサイクルにおいて DCLK の立ち上がりエッジで DO バスのデータをキャプチャする必要があります DEN がアクティブになり 次のポートサイクルを開始できる最初のサイクルは DRDY がアクティブになるクロックサイクルと同一です メモ : 1. 入力は DRP への入力 ( 書き込み ) を意味します DRP DCM インプリメンテーション DRP インプリメンテーションによって DCM の M D および PS 値 (Direct モード ) のダイナミックな調整が可能になります 次のポートは DCM_ADV プリミティブで使用可能です ( Virtex-4 ユーザーガイド の第 2 章を参照してください ) 入力 : 出力 : DI[15:0] DADDR[6:0] DWE DEN DCLK DO[15:0] DRDY DADDR[6:0] は DEN がアサートされている間に DCLK の立ち上がりエッジでラッチされます そして そのラッチされたアドレスで指定されたステータスが DO 出力に反映します リセット後 内部アドレスは 0 にリセットされ DCM DRP DO 出力は Phase Shift Overflow CLKIN Stopped CLKFX Stopped および CLKFB Stopped のデフォルトステータスを示します ただし DRP を使用して M D または PS 値を再プログラムすると DO はデフォルトステータスを示しません デフォルトステータスにアクセスするには DRP の読み出しを DADDR[6:0] = 0 で実行してください 逓倍値および分周値の変更 逓倍値および分周値は DPR を使用し 16 進数アドレスの 50h および 52h にそれぞれを書き込むことによって DCM に直接プログラムできます 表 6-2 および表 6-3 に示すように データの最下位 5 ビットは 逓倍値マイナス 1 および分周値マイナス 1 の値を示します DRDY は 新しい値が適切に書き込まれたことを示します M/D 値を変更中は RST 入力をアクティブにし DCM をリセット状態に維持する必要があります RST のリリース後のある時点で LOCKED 信号が TRUE になり DCM のクロック出力が有効であることを示します Virtex-4 コンフィギュレーションガイド 79

84 第 6 章 : リコンフィギュレーション手法 表 6-2 : 逓倍値の設定 DADDR[15:0] 10 進数 DI[15:0] ファンクション 50h h ( ) N/A 50h h ( ) 2 逓倍 50h h ( ) 3 逓倍 50h h ( ) 4 逓倍 50h h ( ) 5 逓倍 50h Eh ( ) 31 逓倍 50h Fh ( ) 32 逓倍 表 6-3 : 分周値の設定 DADDR[15:0] 10 進数 DI[15:0] ファンクション 52h h ( ) N/A 52h h ( ) 2 分周 52h h ( ) 3 分周 52h h ( ) 4 分周 52h h ( ) 5 分周 52h Eh ( ) 31 分周 52h Fh ( ) 32 分周 Direct モードで DRP を使用した場合のダイナミック位相シフト Virtex-II および Virtex-II Pro デバイスですでに使用可能である位相シフトモードに加え Virtex-4 FPGA は DPSM ( ダイレクト位相シフトモード ) を備えています これによって 設計者は位相シフト遅延ラインのエレメント ( タップ ) を直接制御できます この DPSM には 標準的な位相シフト (PS) インターフェイスまたは DRP を介してアクセスできます DCM 属性の CLKOUT_PHASE_SHIFT を DIRECT に設定すると PS インターフェイスがダイレクトモードになり 各タップを制御できます 初期タップ値では 遅延ラインエレメントは 0 です PS インターフェイスの 4 つの信号はすべて 以前の位相シフトモードと同様に動作するため タップ数の増減が可能です 遅延ラインエレメントは CLKIN パスに挿入されます CLKIN が CLKFB をリードしているとき 遅延エレメントが 1 クロック周期と等しくなるまでさらに挿入され CLKIN と CLKFB の位相が等しくなります DLL_PHASE_SHIFT_LOCK_BY1 = 1 の場合 各インクリメント / デクリメントによって 1 タップ増減します この設定が 0 の場合は 8 タップ増減します 80 Virtex-4 コンフィギュレーションガイド

85 ファンクションブロックのダイナミックリコンフィギュレーション (DRP) R DRP インターフェイスによって 位相シフトの初期値を特定のタップ数に直接設定できます RESET 後 位相シフト遅延ラインにエレメントは挿入されません DRP には 0 から 3FFh ( タップ ) の値を書き込むことができ この値が DCM のタップターゲット値を設定します 次に DRP の特定のアドレスへの書き込みによって DPS に適切な遅延値を設定するために必要な調整サイクルが開始されます DCM は 位相シフトがクロックのパーセンテージで表されているその他のモードより少ないクロックサイクルで目的値を達成できます 従来のモードと同様に PSDONE は位相シフトの完了を示します DLL_PHASE_SHIFT_LOCK_BY1 = 0 の場合 位相シフトは 8 タップを 1 単位として実行されるため 位相シフト値の下位 3 ビットが無視されます ダイレクトモードでは 遅延ラインの最後に達すると 位相シフトオーバーフローはトグルされません DCLK および PSCLK には同一クロックを使用することを推奨します PSDONE ピンは PSCLK ドメインのファンクションですが DRP に書き込まれるデータは DCLK ドメインです これにより 次の 2 点について考慮する必要があります 1. PSCLK ではなく DCLK を接続します PSDONE はアサートされません したがって 位相シフト値は実行されますが その完了を示すピンがありません 2. PSCLK および DCLK を異なるソースに接続します PSDONE は PSCLK ドメインにあり DCLK と非同期に動作できます ダイレクト位相シフト値の設定 : 1. CLKOUT_PHASE_SHIFT が DIRECT に設定されていない場合 00Dh (DI) を DADDR のアドレス 56h に書き込みます (DRP は位相シフト値にではなく コンフィギュレーションメモリの変更に使用します ) 2. 適切なタップ値 0-3FFh (DI) ( タップ ) をDADDR 55h に書き込みます 3. DADDR 11h に書き込み 位相シフトを開始します (DI 上のデータには依存しません ) 4. PSDONE を PSCLK の 1 サイクル間アサートし 位相シフトが完了したことを示します Virtex-4 コンフィギュレーションガイド 81

86 第 6 章 : リコンフィギュレーション手法 82 Virtex-4 コンフィギュレーションガイド

87 第 7 章 コンフィギュレーションの詳細 Virtex-4 デバイス内にあるユーザーがプログラムできるすべての機能は デバイスの電源投入時にコンフィギュレーションする必要のある揮発性のメモリセルによって制御されています これらのメモリセルは コンフィギュレーションメモリ と総称されます LUT の等式 信号配線 IOB 電圧規格 およびユーザーデザインのその他のすべての要素は これらのメモリセルによって定義されます コンフィギュレーションメモリをプログラムするため コンフィギュレーション制御ロジックへの命令およびコンフィギュレーションメモリのデータは ビットストリームという形式で定められます ビットストリームは コンフィギュレーションインターフェイスの 1 つ (JTAG SelectMAP またはスレーブ / マスタシリアルのいずれか ) を介して デバイスへ送信されます ビットストリームの構成は コンフィギュレーションの方法に大きく依存しません ただし リードバックのように SelectMAP および JTAG を使用する場合のみ実行可能なオプションもあります コンフィギュレーションメモリフレーム Virtex-4 コンフィギュレーションメモリは デバイス全体にフレーム単位で配列されています これらのフレームは Virtex-4 コンフィギュレーションメモリスペースで指定可能な最小単位であるため すべての処理はコンフィギュレーションフレーム全体に実行されます 表 7-1 に Virtex-4 のフレーム数およびコンフィギュレーションサイズを示します BitGen のオプションによっては コンフィギュレーションビットストリームにオーバーヘッドがあります 正確なビットストリーム長は ISE ソフトウェアツール BitGen のレポートに記載されています ビットストリーム長 ( ワード ) は コンフィギュレーションアレイサイズ ( ワード ) とコンフィギュレーションオーバーヘッド ( ワード ) を加算した値にほぼ等しくなります また ビットストリーム長 ( ビット ) は ワードでのビットストリーム長を 32 倍した値とほぼ同値です 表 7-1 : Virtex-4 フレーム数 フレーム長 オーバーヘッド およびビットストリームサイズ デバイス コンフィギュコンフィギュコンフィギュコンフィギュデバイスフレーム長レーションレーションレーション以外のレーションフレーム数 (1) フレーム数 (2) フレーム数 (3) ( ワード ) (4) アレイサイズオーバーヘッド ( ワード ) (5) ( ワード ) (6) XC4VLX ,600 3, , XC4VLX ,022 6, , XC4VLX ,548 9, , XC4VLX ,868 14, , XC4VLX ,290 19, , XC4VLX ,184 25, , XC4VLX160 1,260 31,840 33, ,305, XC4VLX200 1,572 38,536 40, ,579, Virtex-4 コンフィギュレーションガイド 83

88 第 7 章 : コンフィギュレーションの詳細 表 7-1 : Virtex-4 フレーム数 フレーム長 オーバーヘッド およびビットストリームサイズ ( 続き ) デバイス コンフィギュレーション以外のフレーム数 (1) コンフィギュレーションフレーム数 (2) デバイスフレーム数 (3) フレーム長 ( ワード ) (4) コンフィギュレーションアレイサイズ ( ワード ) (5) コンフィギュレーションオーバーヘッド ( ワード ) (6) XC4VSX ,240 7, , XC4VSX ,930 11, , XC4VSX55 1,104 18,268 19, , XC4VFX ,708 3, , XC4VFX ,708 6, , XC4VFX ,816 11, , XC4VFX60 1,040 16,876 17, , XC4VFX100 1,660 26,690 28, ,094, XC4VFX140 2,424 38,728 41, ,587, メモ : 1. コンフィギュレーション以外のフレームは T PL ( プログラムレイテンシ ) を算出する場合に考慮する必要がありますが ビットストリームのサイズには影響を与えません Virtex-4 データシート の表 41 : コンフィギュレーションスイッチ特性を参照してください 2. コンフィギュレーションフレームは T PL の算出およびビットストリーム全体のサイズの両方に関係します 3. デバイスフレーム数は コンフィギュレーション以外のフレーム数とコンフィギュレーションフレーム数を加算した値に等しく T PL の算出に使用されるフレーム数です 4. すべての Virtex-4 コンフィギュレーションフレームは 32 ビットワード 41 個で構成されています 5. コンフィギュレーションアレイサイズは コンフィギュレーションフレーム数にフレームごとのワード数を乗算した値です 6. コンフィギュレーションオーバーヘッドは コンフィギュレーションを実行する場合に必要なビットストリーム内のコマンドで構成されていますが それ自体はいかなるメモリセルもプログラムしません コンフィギュレーションオーバーヘッドは ビットストリーム全体のサイズに影響を与えます コンフィギュレーション制御ロジック Virtex-4 コンフィギュレーションロジックは パケットプロセッサ 複数のレジスタ およびコンフィギュレーションレジスタで制御されるグローバル信号で構成されています パケットプロセッサは コンフィギュレーションインターフェイス (SelectMAP JTAG またはシリアル ) から適切なレジスタへのデータフローを制御し レジスタが コンフィギュレーションにおけるその他すべての処理を制御します コンフィギュレーションレジスタ すべてのビットストリームコマンドは コンフィギュレーションレジスタに対する読み出しまたは書き込みによって実行されます 表 7-2 に これらのレジスタの概要を示し 次にいくつかのレジスタについて詳細に説明します 表 7-2 : コンフィギュレーションレジスタ レジスタ名 読み出し / 書き込み アドレス 説明 CRC 読み出し / 書き込み CRC レジスタ FAR 読み出し / 書き込み フレームアドレスレジスタ FDRI 書き込み フレームデータレジスタ 入力 ( コンフィギュレーションデータの書き込み ) 84 Virtex-4 コンフィギュレーションガイド

89 コンフィギュレーション制御ロジック R 表 7-2 : コンフィギュレーションレジスタ ( 続き ) レジスタ名読み出し / 書き込みアドレス説明 FDRO 読み出し フレームデータレジスタ 出力 ( コンフィギュレーションデータの読み出し ) CMD 読み出し / 書き込み 命令レジスタ CTL 読み出し / 書き込み コントロールレジスタ MASK 読み出し / 書き込み CTL のマスクレジスタ STAT 読み出し ステータスレジスタ LOUT 書き込み レガシ出力レジスタ ( デイジーチェーンの DOUT) COR 読み出し / 書き込み コンフィギュレーションオプションレジスタ MFWR 書き込み 複数のフレームの書き込み CBC 書き込み 初期 CBC 値レジスタ IDCODE 読み出し / 書き込み デバイス ID レジスタ AXSS 読み出し / 書き込み ユーザービットストリームアクセスレジスタ コマンドレジスタ (CMD) コマンドレジスタは コンフィギュレーション制御ロジックに対して グローバル信号をストローブし その他のコンフィギュレーションファンクションの実行命令を与える場合に使用されます CMD レジスタにあるコマンドは FAR に新しい値が読み込まれるたびに実行されます 表 7-3 に コマンドレジスタのコマンドおよびコードを示します 表 7-3 : コマンドレジスタコード コマンドコード説明 NULL 0000 Null コマンド WCFG 0001 MFWR 0010 LFRM 0011 RCFG 0100 START 0101 コンフィギュレーションデータの書き込み : FDRI へのコンフィギュレーションデータ書き込み前に使用 複数のフレームの書き込み : 1 つのフレームデータを複数のフレームアドレスに書き込む場合に使用 最終フレーム : GHIGH_B 信号をディアサートし すべてのインターコネクトを有効にする GHIGH_B 信号は AGHIGH コマンドでアサートされる コンフィギュレーションデータの読み出し : FDRO からのコンフィギュレーションデータの読み出し前に使用 スタートアップシーケンスの開始 : CRC チェックでエラーが検出されず DESYNC コマンドが実行された後 スタートアップシーケンスが開始する Virtex-4 コンフィギュレーションガイド 85

90 第 7 章 : コンフィギュレーションの詳細 表 7-3 : コマンドレジスタコード ( 続き ) コマンドコード説明 RCAP 0110 リセットキャプチャ : シングルショットモードでリードバックキャプチャを実行後 CAPTURE 信号をリセット (111 ページの リードバックキャプチャ を参照 ) RCRC 0111 リセット CRC : CRC レジスタのリセット AGHIGH 1000 SWITCH 1001 GRESTORE 1010 SHUTDOWN 1011 GCAPTURE 1100 DESYNCH 1101 GHIGH_B 信号のアサート : すべてのインターコネクトをハイインピーダンス状態にし 新しいコンフィギュレーションデータを書き込む場合の競合を回避 このコマンドは シャットダウンリコンフィギュレーションでのみ使用 インターコネクトは LFRM コマンドによって再びアクティブになる CCLK 周波数の変更 : マスタ CCLK の周波数を COR の OFSEL ビットで指定された値に変更 GRESTORE 信号のパルス : IOB および CLB フリップフロップのセット / リセット ( セット / リセットはユーザー設定による ) シャットダウンシーケンスの開始 : シャットダウンシーケンスを開始し 完了時にはデバイスが使用不可となる 次に CRC チェックでエラーがないとき または RCRC 命令 ( 通常は RCRC 命令 ) でシャットダウンが開始される GCAPTURE のパルス : レジスタのその時点の状態を キャプチャセルに取り込む (111 ページの リードバックキャプチャ を参照 ) DALIGN 信号のリセット : コンフィギュレーションの最後に使用され デバイスを非同期にする 非同期になると コンフィギュレーションデータピン上のすべての値は無視される コントロールレジスタ (CTL) コントロールレジスタは コンフィギュレーションのセキュリティレベルの設定 Persist オプションの設定 およびグローバルトライステート信号のトグルに使用されます コントロールレジスタへの書き込みは MASK レジスタの値によってマスクされます ( これにより Security および Persist ビットを再指定することなく GTS_USR_B 信号をトグルできます ) 図 7-1 に ビットフィールドを示し 表 7-4 に その定義を示します 図 7-1 : コントロールレジスタ 説明 Reserved ICAP SEL Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved GLUTMASK_B Reserved Reserved SBITS PERSIST Reserved Reserved GTS_USR_B ビット インデックス値 x x x x x x x x x x x x x x x x 86 Virtex-4 コンフィギュレーションガイド

91 コンフィギュレーション制御ロジック R 表 7-4 : コントロールレジスタ ビット位置名 ビットインデックス 説明 Reserved 複数使用が予約された CTL レジスタビットであり 常に 0 に設定 ICAP_SEL 30 SBITS 5:4 PERSIST 3 GTS_USER_B 0 ICAP ポートの選択 0: 上位 ICAP ポートをイネーブル ( デフォルト ) 1: 下位 ICAP ポートをイネーブル セキュリティレベルの設定 00: 読み出し / 書き込み可 ( デフォルト ) 01: リードバックはディスエーブル 1x : リードバックはディスエーブルであり CRC レジスタ以外への書き込みがディスエーブル M2:M0 で指定されたコンフィギュレーションインターフェイスをコンフィギュレーション後も維持 通常 SelectMAP インターフェイスでのみ使用し リコンフィギュレーションおよびリードバックを可能にする 0: No ( デフォルト ) 1: Yes アクティブ Low I/O をハイインピーダンス状態にする 0: I/O はハイインピーダンス状態 1: I/O はアクティブ ステータスレジスタ (STAT) ステータスレジスタは 複数のグローバル信号の値を示します このレジスタは SelectMAP または JTAG インターフェイスを通して読み出すことができます 図 7-2 に STAT レジスタ内の各ビット位置名を示し 表 7-5 で それらについて更に説明します 図 7-2 : ステータスレジスタ 説明 Reserved DEC_ERROR ID_ERROR DONE RELEASE_DONE INIT INIT_COMPLETE MODE GHIGH_B GWE GTS_CFG_B EOS DCI_MATCH DCM_LOCK PART_SECURED CRC_ERROR ビット インデックス値 x x x x x x x x x x x x x x x x Virtex-4 コンフィギュレーションガイド 87

92 第 7 章 : コンフィギュレーションの詳細 表 7-5 : ステータスレジスタ ビット位置名 ビットインデックス 説明 DEC_ERROR 16 ID_ERROR 15 復号化処理の前後いずれかに行われる FDRI へ書き込み 0: DEC_ERROR なし 1: DEC_ERROR DEVICE_ID チェックを完了せずに FDRI へ書き込み 0: ID_ERROR なし 1: ID_ERROR DONE 14 DONE ピンの値 RELEASE_DONE 13 内部 DONE 信号の値 0: DONE 信号はリリースされていない ( ピンはアクティブに Low に維持 ) 1: DONE 信号はリリースされている ( 外部で Low に維持することが可能 ) INIT 12 INIT ピンの値 INIT_COMPLETE 11 初期化の完了を示す内部信号 0: 初期化は未完了 1: 初期化は完了 MODE 10:8 MODE ピン (M2:M0) の状態 GHIGH_B 7 GWE 6 GTS_CFG_B 5 EOS 4 DCI_MATCH 3 DCM_LOCK 2 GHIGH_B の状態 0: GHIGH_B はアサートされている 1: GHIGH_B はディアサートされている GWE の状態 0: FF およびブロック RAM への書き込みがディスエーブル 1: FF およびブロック RAM への書き込みがイネーブル GTS_CFG_B の状態 0: すべての I/O はハイインピーダンス状態 1: すべての I/O が設定通りに動作 スタートアップの終了を示す スタートアップブロックからの信号 0: スタートアップシーケンスは未完了 1: スタートアップシーケンスは完了 0: DCI は不一致 1: DCI は一致すべての MATCH 信号 ( 各バンクに 1 つ ) のロジック AND ファンクションであり DCI I/O がバンクにない場合 そのバンクの MATCH 信号 = 1 となる 0: DCM はロックされていない 1: DCM はロックされているすべての DCM LOCKED 信号の AND ファンクションであり 未使用 DCM LOCKED 信号 = 1 となる 88 Virtex-4 コンフィギュレーションガイド

93 コンフィギュレーション制御ロジック R 表 7-5 : ステータスレジスタ ( 続き ) ビット位置名 ビットインデックス 説明 PART_SECURED 1 CRC_ERROR 0 0: 復号化処理のセキュリティは未設定 1: 復号化処理のセキュリティを設定 0: CRC エラーなし 1: CRC エラー コンフィギュレーションオプションレジスタ (COR) コンフィギュレーションオプションレジスタは デバイスに対する特定のコンフィギュレーションオプションの設定に使用されます 図 7-3 に COR の各ビット位置名を示し 表 7-6 で 各ビットについて説明します 図 7-3 : コンフィギュレーションオプションレジスタ 説明 Reserved Reserved Reserved CRC_BYPASS Reserved Reserved DONE_PIPE DRIVE_DONE SINGLE OSCFSEL SSCLKSRC DONE_CYCLE MATCH_CYCLE LOCK_CYCLE GTS_CYCLE GWE_CYCLE ビット インデックス値 x x x x x x x x x x x x x x x x 表 7-6 : コンフィギュレーションオプションレジスタ ビット位置名 ビットインデックス 説明 CRC_BYPASS 28 DONE_PIPE 25 DRIVE_DONE 24 SINGLE 23 OSCFSEL 22:17 0: CRC はイネーブル 1: CRC はディスエーブル 0: DONEIN にパイプラインステージなし 1: DONEIN にパイプラインステージを追加 FPGA では DONE がスタートアップクロックの 1 サイクル分遅延 スタートアップクロックが高速で動作している場合 このオプションを使用 0: DONE ピンはオープンドレイン 1: DONE ピンは アクティブに High に駆動 0: リードバックはシングルショットではない新規にキャプチャされた値は CAPTURE_VIRTEX4 プリミティブ上の CAP が適切にアサートされるごとに取り込まれる CMD レジスタにある GCAPTURE 命令を実行することによっても キャプチャを実行可能 1: リードバックはシングルショットリードバック中に CMD レジスタに RCAP 命令を送信する必要がある マスタコンフィギュレーションモードにおける CCLK 周波数を選択 Virtex-4 コンフィギュレーションガイド 89

94 第 7 章 : コンフィギュレーションの詳細 表 7-6 : コンフィギュレーションオプションレジスタ ( 続き ) ビット位置名 ビットインデックス 説明 SSCLKSRC 16:15 DONE_CYCLE 14:12 MATCH_CYCLE 11:9 LOCK_CYCLE 8:6 GTS_CYCLE 5:3 GWE_CYCLE 2:0 スタートアップシーケンスクロックソース 00: CCLK 01: UserClk (CAPTURE_VIRTEX4 ブロック上の接続を 使用 ) 1x: JTAGClk DONE ピンをリリースするスタートアップサイクル 000: スタートアップサイクル 1 001: スタートアップサイクル 2 010: スタートアップサイクル 3 011: スタートアップサイクル 4 100: スタートアップサイクル 5 101: スタートアップサイクル 6 DCI が一致するまで待機するスタートアップサイクル 000: スタートアップサイクル 1 001: スタートアップサイクル 2 010: スタートアップサイクル 3 011: スタートアップサイクル 4 100: スタートアップサイクル 5 101: スタートアップサイクル 6 111: 待機しない DCM がロックするまで待機するスタートアップサイクル 000: スタートアップサイクル 1 001: スタートアップサイクル 2 010: スタートアップサイクル 3 011: スタートアップサイクル 4 100: スタートアップサイクル 5 101: スタートアップサイクル 6 111: 待機しない グローバルトライステート (GTS) 信号をディアサートするスタートアップサイクル 000: スタートアップサイクル 1 001: スタートアップサイクル 2 010: スタートアップサイクル 3 011: スタートアップサイクル 4 100: スタートアップサイクル 5 101: スタートアップサイクル 6 グローバル書き込みイネーブル (GWE) 信号をディアサートするスタートアップサイクル 000: スタートアップサイクル 1 001: スタートアップサイクル 2 010: スタートアップサイクル 3 011: スタートアップサイクル 4 100: スタートアップサイクル 5 101: スタートアップサイクル Virtex-4 コンフィギュレーションガイド

95 ビットストリームの構成 R ビットストリームの構成 デバイスへの電源投入および初期化が完了すると INIT ピンがリリースされ コンフィギュレーションを開始できます 初期化後 パケットプロセッサは 同期ワードを受信するまでコンフィギュレーションインターフェイスに送信されるすべてのデータを無視します 同期後 パケットプロセッサが有効なパケットヘッダを受信すると コンフィギュレーションプロセスが開始されます デフォルト設定での初期コンフィギュレーションプロセス デフォルト のビットストリーム ( デフォルトの BitGen オプションで生成されたビットストリーム ) を使用した初期コンフィギュレーションは SelectMAP およびシリアルコンフィギュレーションモードでは PROG_B ピンをパルスすることによって開始し JTAG コンフィギュレーションモードでは JPROG_B 命令を与えることによって開始します コンフィギュレーションは表 7-7 に示すシーケンスで実行されます 表 7-7 : コンフィギュレーションシーケンス コンフィギュレーションデータ (16 進数 ) 説明 FFFFFFFF ダミーワード AA 同期ワード タイプ 1 CMD に 1 ワード書き込み RCRC コマンド NO-OP NO-OP タイプ 1 COR に 1 ワード書き込み XXXXXXXX データワード タイプ 1 ID に 1 ワード書き込み 0167C093 デバイス ID タイプ 1 CMD に 1 ワード書き込み SWITCH コマンド NO-OP タイプ 1 CMD に 1 ワード書き込み NULL コマンド NO-OP 3000C001 タイプ 1 MASK に 1 ワード書き込み XXXXXXXX データワード A001 タイプ 1 CTL に 1 ワード書き込み XXXXXXXX データワード NO-OP... NO-OP を 1149 回繰り返し 3000C001 タイプ 1 MASK に 1 ワード書き込み XXXXXXXX データワード A001 タイプ 1 CTL に 1 ワード書き込み Virtex-4 コンフィギュレーションガイド 91

96 第 7 章 : コンフィギュレーションの詳細 表 7-7 : コンフィギュレーションシーケンス ( 続き ) コンフィギュレーションデータ (16 進数 ) XXXXXXXX データワード 0 説明 タイプ 1 FAR に 1 ワード書き込み データワード タイプ 1 CMD に 1 ワード書き込み WCFG コマンド タイプ 1 FDRI に 0 ワード書き込み 5003B568 タイプ 2 FDRI に ワード書き込み XXXXXXXX データワード XXXXXXXX データワード タイプ 1 CRC に 1 ワード書き込み XXXXXXXX データワード タイプ 1 CMD に 1 ワード書き込み A GRESTORE コマンド NO-OP タイプ 1 CMD に 1 ワード書き込み LFRM コマンド NO-OP... NO-OP を 99 回繰り返し タイプ 1 CMD に 1 ワード書き込み A GRESTORE コマンド NO-OP タイプ 1 CMD に 1 ワード書き込み NULL コマンド NO-OP タイプ 1 FAR に 1 ワード書き込み データワード タイプ 1 CMD に 1 ワード書き込み START コマンド NO-OP 3000C001 タイプ 1 MASK に 1 ワード書き込み XXXXXXXX データワード A001 タイプ 1 CTL に 1 ワード書き込み XXXXXXXX データワード タイプ 1 CRC に 1 ワード書き込み XXXXXXXX データワード タイプ 1 CMD に 1 ワード書き込み 92 Virtex-4 コンフィギュレーションガイド

97 ビットストリームの構成 R 表 7-7 : コンフィギュレーションシーケンス ( 続き ) コンフィギュレーションデータ (16 進数 ) 説明 D DESYNCH コマンド タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP タイプ 1 NO-OP Virtex-4 コンフィギュレーションガイド 93

98 第 7 章 : コンフィギュレーションの詳細 94 Virtex-4 コンフィギュレーションガイド

99 第 8 章 リードバックおよびコンフィギュレーションの検証 Virtex-4 デバイスでは SelectMAP または JTAG インターフェイスを使用してコンフィギュレーションメモリを読み出すことができます リードバックには リードバック検証とリードバックキャプチャの 2 種類があります リードバック検証を実行中は ユーザーメモリエレメント (LUT RAM SRL16 およびブロック RAM) のその時点での値を含む すべてのコンフィギュレーションメモリセルを読み出すことができます また リードバックキャプチャは リードバック検証にさらに機能を追加したものです つまり すべてのコンフィギュレーションメモリセルを読み出すだけでなく 内部 CLB および IOB レジスタすべてのその時点でのステートを読み出します これは デザインのデバッグに非常に有益です コンフィギュレーションメモリを読み出す場合 まず デバイスにリードバック処理を開始させる一連のコマンドを送信する必要があります リードバックが開始されると デバイスは そのコンフィギュレーションメモリの内容を SelectMAP または JTAG インターフェイスに出力します SelectMAP IEEE JTAG および IEEE 1532 JTAG のコンフィギュレーションメモリ読み出し処理の章にその手順が記載されています 一連のリードバックコマンドは マイクロプロセッサ CPLD または FPGA ベースのシステムから送信できます また impact を使用して JTAG ベースのリードバック検証を実行することも可能です ザイリンクスの ISE で提供されているプログラミングソフトウェア impact は Virtex- 4 デバイスのすべてのリードバックおよび比較機能を実行でき そのレポートには コンフィギュレーションエラーの有無が示されます impact でキャプチャ処理を行うことはできません ただし デザインのデバッグには わかりやすいユーザーインターフェイスで 優れたデバック機能を提供する Chipscope ILA ( ザイリンクス Web サイトで別途販売 ) が提供されているため 一般的に デバッグにリードバックキャプチャは使用されません デバイスからコンフィギュレーションメモリが読み出されると 次にリードバックビットストリームとコンフィギュレーションビットストリームを比較し エラーの有無が確認されます この過程は リードバックデータの検証 で説明します リードバックのためのデザイン設定 リードバックを行う場合 次の 2 点を必ずビットストリームに設定してください BitGen セキュリティ設定では リードバックの禁止を解除し (-g security:none) ビットストリームの暗号化は使用しないでください さらに SelectMAP インターフェイスでのリードバックでは BitGen の Persist オプションを設定することによって (-g Persist:Yes) コンフィギュレーション後も ポートがその機能を維持するようにしてください Yes に設定しない場合 SelectMAP データピンが コンフィギュレーション後にユーザー I/O となり その後のコンフィギュレーションを適切に実行できません これらのセキュリティおよび暗号化の設定要件を除いては バウンダリスキャンポートを使用したリードバックを有効にする際に考慮すべき点はありません Virtex-4 コンフィギュレーションガイド 95

100 第 8 章 : リードバックおよびコンフィギュレーションの検証 キャプチャ機能が必要な場合 CAPTURE_VIRTEX4 プリミティブをデザインにインスタンシエートできます (111 ページの図 8-7 を参照してください ) また GCAPTURE コマンドを CMD レジスタに書き込むことも可能です ( リードバックキャプチャ を参照してください ) レジスタのステートを取り込むには このプリミティブの CAP 入力をトリガし その時点でのレジスタ値をコンフィギュレーションメモリに格納します その後 レジスタ値は その他のコンフィギュレーションメモリと共にデバイスから読み出されます リードバックコマンドシーケンス Virtex-4 コンフィギュレーションメモリは JTAG および SelectMAP インターフェイスからアクセス可能な FDRO ( フレームデータレジスタ 出力 ) コンフィギュレーションレジスタから読み出されます コンフィギュレーションロジックからブロック RAM にアクセス中は ユーザーデザインからこのブロック RAM にはアクセスできませんが FPGA デザインがアクティブまたはシャットダウン状態の場合でも リードバックは実行できます SelectMAP インターフェイスからコンフィギュレーションレジスタへのアクセス SelectMAP インターフェイスからコンフィギュレーションメモリを読み出す場合 書き込み制御用にインターフェイスを設定して FPGA へコマンドを送信し 次に読み出し制御用に設定して データをデバイスから読み出す必要があります SelectMAP インターフェイスの書き込みおよび読み出し制御は RDWR_B 入力によって指定されます インターフェイスを書き込み制御用に設定すると (RDWR_B = 0) SelectMAP データピン (D0:7) は入力であり 読み出し制御用に設定すると (RDWR_B = 1) 出力になります RDWR_B 信号をトグルする前に CS_B 信号をディアサート (CS_B =1) してください このようにディアサートしないと Abort が生じる原因となります ( 詳細は 第 2 章の SelectMAP の ABORT を参照してください ) SelectMAP インターフェイスを書き込み制御と読み出し制御間で変更する手順は 次のとおりです 1. CS_B のディアサート 2. RDWR_B のトグル RDWR_B = 0 : 書き込み制御 RDWR_B = 1 : 読み出し制御 3. CS_B のアサート 4. 図 8-1 に この過程を図示します CS_B RDWR_B DATA[0:7] Byte 0 WRITE Byte n Byte 0 READ Byte n CCLK UG071_48_ 図 8-1 : SelectMAP ポートの書き込みおよび読み出し制御間の変更 96 Virtex-4 コンフィギュレーションガイド

101 リードバックコマンドシーケンス R コンフィギュレーションレジスタの読み出し手順 (SelectMAP) 最も簡潔な読み出し処理は COR または STAT レジスタなどのコンフィギュレーションレジスタに対して実行されます レジスタによっては読み出しアクセスがない場合がありますが アクセスのあるすべてのレジスタは SelectMAP インターフェイスを通して読み出すことができます SelectMAP インターフェイスから STAT レジスタを読み出す手順は 次のとおりです 1. デバイスに同期ワードを書き込む 2. デバイスに STAT レジスタ読み出し パケットヘッダを書き込む 3. デバイスにダミーワードを 2 つ書き込み パケットバッファをフラッシュする 4. SelectMAP インターフェイスから 1 ワード読み出す ( ステータスレジスタの値 ) 5. デバイスに DESYNC コマンドを書き込む 6. デバイスにダミーワードを 2 つ書き込み パケットバッファをフラッシュする 表 8-1 : ステータスレジスタのリードバックコマンドシーケンス (SelectMAP) 手順 SelectMAP ポートの方向 コンフィギュレーションデータ 説明 1 書き込み AA 同期ワード 2 書き込み 2800E001 3 書き込み NOOP NOOP STAT レジスタから 1 ワード読み出すためのコマンドを書き込む 4 読み出し SSSSSSSS デバイスは STAT レジスタからの 1 ワードをコンフィギュレーションインターフェイスに書き込む 5 書き込み 6 書き込み タイプ 1 CMD に 1 ワード書き込む D DESYNC コマンド NOOP NOOP 図 8-2 に示すように SelectMAP インターフェイスは 手順 3 と手順 4 の間で書き込みから読み出し制御用に変更し 手順 4 の後に 再び書き込み制御用に戻す必要があります CS_B RDWR_B DATA[0:7] WRITE A A E 0 0 READ WRITE 0 X S S X 0 0 X CCLK UG071_49_ 図 8-2 : SelectMAP ステータスレジスタの読み出し Virtex-4 コンフィギュレーションガイド 97

102 第 8 章 : リードバックおよびコンフィギュレーションの検証 STAT 以外のレジスタを読み出す場合 タイプ 1 のパケットヘッダで指定するアドレス ( 表 8-1 の手順 2) を変更し 必要に応じてワード数を修正してください FDRO レジスタから読み出す場合については コンフィギュレーションメモリの読み出し手順 (SelectMAP) で説明します コンフィギュレーションメモリの読み出し手順 (SelectMAP) FDRO レジスタからコンフィギュレーションメモリを読み出す手順は その他のレジスタの場合と同様ですが コンフィギュレーションロジックに対応するための追加手順が必要です FDRO レジスタからのコンフィギュレーションデータは フレームバッファを通るため リードバックデータの最初のフレームは無視する必要があります 1. デバイスに同期ワードを書き込む 2. NOOP コマンドを 1 つ書き込む 3. RCRC コマンドを CMD レジスタに書き込む 4. NOOP コマンドを 2 つ書き込む 5. SHOTDOWN コマンドを書き込む 6. NOOP コマンドを 4 つ書き込み シャットダウンシーケンスを完全に完了させる シャットダ ウンシーケンス中 DONE は Low になる 7. RCFG コマンドを CMD レジスタに書き込む 8. フレーム開始アドレスを FAR に書き込む ( 通常 0x ) 9. デバイスに FDRO レジスタの読み出し パケットヘッダを書き込む FDRO 読み出し長は 次のように求められます FDRO 読み出し長 = ( 各フレームのワード数 ) x ( 読み出すフレーム数 + 1) + 1 読み出しの始めのダミーデータとなるフレームバッファ分の追加フレームが読み出されるため 追加の 1 フレームが必要です 10. デバイスにダミーワードを 2 つ書き込み パケットバッファをフラッシュする 11. SelectMAP インターフェイスから FDRO レジスタを読み出す FDRO 読み出し長は 上述の手順 8 と同一である 12. NOOP コマンドを 1 つ書き込む 13. RCRC コマンドを書き込む 14. START コマンドを書き込む 15. DESYNCH コマンドを書き込む 16. パケットバッファをフラッシュするため 最低 64 ビットの NOOP コマンドを書き込み DONE が High になるまで CCLK のパルスを送信する これらの各手順は 同期 ( 手順 1) およびワード数の多い FDRO 読み出し ( 手順 8) を除き 1 つのコンフィギュレーションパケットで実行されます 手順 1 および手順 8 は タイプ 1 とタイプ 2 パケットの組み合わせで実行されます 表 8-2 に リードバックコマンドのシーケンスを示します 98 Virtex-4 コンフィギュレーションガイド

103 リードバックコマンドシーケンス R 表 8-2 : XC4VLX15 シャットダウンのリードバックコマンドシーケンス (SelectMAP) 手順 SelectMAP ポートの方向 コンフィギュレーションデータ 説明 1 書き込み AA 同期ワード 2 書き込み タイプ 1 NOOP ワード 0 3 書き込み 4 書き込み 5 書き込み タイプ 1 CMD に 1 ワード書き込み RCRC コマンド タイプ 1 NOOP ワード タイプ 1 NOOP ワード タイプ 1 CMD に 1 ワード書き込み B SHUTDOWN コマンド タイプ 1 NOOP ワード 0 6 書き込み タイプ 1 NOOP ワード タイプ 1 NOOP ワード タイプ 1 NOOP ワード 3 7 書き込み 8 書き込み 9 書き込み 10 書き込み タイプ 1 CMD に 1 ワード書き込み RCFG コマンド タイプ 1 FAR に 1 ワード書き込み FAR アドレス = タイプ 1 FDRO から 0 ワード読み出し タイプ 2 FDRO から 147,600 ワード読み出し タイプ 1 NOOP ワード タイプ 1 NOOP ワード FDRO からパケットデータ読み出し ワード 0 11 読み出し FDRO からパケットデータ読み出し ワード 書き込み タイプ 1 NOOP ワード 0 13 書き込み 14 書き込み 15 書き込み 16 書き込み タイプ 1 CMD に 1 ワード書き込み START コマンド タイプ 1 CMD に 1 ワード書き込み RCRC コマンド タイプ 1 CMD に 1 ワード書き込み D DESYNCH コマンド タイプ 1 NOOP ワード タイプ 1 NOOP ワード 1 Virtex-4 コンフィギュレーションガイド 99

104 第 8 章 : リードバックおよびコンフィギュレーションの検証 JTAG インターフェイスからコンフィギュレーションレジスタへのアクセス JTAG から Virtex-4 コンフィギュレーションロジックへのアクセスには JTAG CFG_IN および CFG_OUT レジスタを使用します CFG_IN および CFG_OUT レジスタはコンフィギュレーションレジスタではなく BYPASS および BOUNDARY_SCAN と同様の JTAG レジスタであることに留意してください CFG_IN にシフトしたデータは コンフィギュレーションパケットプロセッサに入り SelectMAP インターフェイスからのコマンドと同様に処理されます リードバックコマンドは CFG_IN レジスタを通ってコンフィギュレーションロジックに書き込まれ コンフィギュレーションメモリは CFG_OUT レジスタから読み出されます 表 8-3 に CFG_IN および CFG_OUT レジスタにアクセスする際の JTAG ステートの遷移を示します 表 8-3 : JTAG CFG_IN および CFG_OUT 命令のシフト 手順 説明 セットアップおよびホールド TDI TMS クロック数 (TCK) 1 TMS が 1 の状態でクロックを 5 回入力し デバイスを TLR ステートにする X RTI ステートに移行する X SELECT-IR ステートに移行する X SHIFT-IR ステートに移行する X CFG_IN または CFG_OUT 命令の最初の 9 ビットを LSB からシフトする (CFG_IN) (CFG_OUT) SHIFT-IR ステートから出る間に CFG_IN または CFG_OUT 命令の MSB をシフトする SELECT-DR ステートに移行する X SHIFT-DR ステートに移行する X SHIFT_DR ステートの間に データを MSB から CFG_IN レジスタにシフトする または CFG_OUT からシフトする SHIFT-DR ステートから出る間に LSB をシフトする TMS が 1 の状態でクロックを 5 回入力し TAP をリセットする X 0 X X 1 1 X 1 5 コンフィギュレーションレジスタの読み出し手順 (JTAG) 最も簡潔な読み出し処理は COR または STAT レジスタなどのコンフィギュレーションレジスタに対して実行されます レジスタによっては 読み出しアクセスがない場合がありますが このようなアクセスがあるすべてのレジスタは JTAG インターフェイスを通して読み出すことができます JTAG インターフェイスから STAT レジスタを読み出す手順は 次のとおりです Virtex-4 コンフィギュレーションガイド

105 リードバックコマンドシーケンス R 1. TAP コントローラをリセットする 2. SHIFT-IR ステート中に CFG_IN 命令を JTAG 命令レジスタにシフトする CFG_IN 命令の LSB を最初にシフトし MSB は TAP コントローラが SHIFT-IR ステートから出るときにシフトする 3. SHIFT-DR ステート中に パケット書き込みコマンドを CFG_IN レジスタにシフトする a. デバイスに同期ワードを書き込む b. デバイスに NOOP コマンドを書き込む c. デバイスに STAT レジスタ読み出し パケットヘッダを書き込む d. デバイスにダミーワードを 2 つ書き込み パケットバッファをフラッシュする CFG_IN レジスタを通って送信されるすべてのコンフィギュレーションパケットの MSB を最初に送信する必要があります LSB は TAP コントローラが SHIFT-DR ステートから出る間にシフトします 4. SHIFT-IR ステート中に CFG_OUT 命令を JTAG 命令レジスタにシフトする CFG_OUT 命令の LSB を最初にシフトし MSB は TAP コントローラが SHIFT-IR ステートから出る間にシフトする 5. SHIFT-DR ステート中に ステータスレジスタから 32 ビットシフトする 6. TAP コントローラをリセットする 表 8-4 : ステータスレジスタのリードバックコマンドシーケンス (JTAG) 手順 説明 セットアップおよびホールド TDI TMS クロック数 (TCK) TMS が 1 の状態でクロックを 5 回入力し デバイスを TLR ステートにする X RTI ステートに移行する X 0 1 SELECT-IR ステートに移行する X 1 2 SHIFT-IR ステートに移行する X 0 2 CFG_IN 命令の最初の 9 ビットを LSB からシフトする SHIFT-IR ステートから出る間に CFG_IN 命令の MSB をシフトする (CFG_IN) SELECT-DR ステートに移行する X 1 2 SHIFT-DR ステートに移行する X 0 2 Virtex-4 コンフィギュレーションガイド 101

106 第 8 章 : リードバックおよびコンフィギュレーションの検証 表 8-4 : ステータスレジスタのリードバックコマンドシーケンス (JTAG) ( 続き ) 手順 説明 セットアップおよびホールド TDI TMS クロック数 (TCK) 3 4 コンフィギュレーションパケットを MSB から CFG_IN データレジスタにシフトする SHIFT-DR ステートから出る間に 最後のコンフィギュレーションパケットの LSB をシフトする a: 0xAA b: 0x c: 0x2800E001 d: 0x x SELECT-IR ステートに移行する X 1 3 SHIFT-IR ステートに移行する X 0 2 CFG_OUT 命令の最初の 9 ビットを LSB からシフトする SHIFT-IR ステートから出る間に CFG_OUT 命令の MSB をシフトする (CFG_OUT) SELECT-DR ステートに移行する X 1 2 SHIFT-DR ステートに移行する X STAT レジスタの内容を CFG_OUT データレジスタからシフトする SHIFT-DR ステートから出る間に STAT レジスタの最後のビットを CFG_OUT データレジスタからシフトする 0xSSSSSSSS 0 31 S 1 1 SELECT-IR ステートに移行する X 1 3 SHIFT-IR ステートに移行する X TAP コントローラをリセットする X 1 5 JTAG CFG_IN レジスタにシフトしたパケットは SelectMAP から STAT レジスタを読み出す場合に SelectMAP インターフェイスを介してシフトしたパケットと同一です コンフィギュレーションメモリの読み出し手順 ( JTAG) JTAG インターフェイスを通って FDRO レジスタからコンフィギュレーションメモリを読み出す手順は その他のレジスタから読み出す場合と同様です ただし フレームロジックに対応するための追加手順が必要になります FDRO レジスタからのコンフィギュレーションデータはフレームバッファを通るため リードバックデータの最初のフレームは ダミーデータ であり 無視する必要があります (FDRI および FDRO レジスタの説明を参照してください ) 通常の場合 JTAG リードバックフローを推奨します 1. TAP コントローラをリセットする 2. CFG_IN 命令を JTAG 命令レジスタにシフトする CFG_IN 命令の LSB を最初にシフトし MSB は TAP コントローラが SHIFT-IR ステートから出る間にシフトする Virtex-4 コンフィギュレーションガイド

107 リードバックコマンドシーケンス R 3. SHIFT-DR ステート中に パケット書き込みコマンドを CFG_IN レジスタにシフトする a. デバイスにダミーワードを書き込む b. デバイスに同期ワードを書き込む c. デバイスに NOOP コマンドを書き込む d. デバイスに RCRC コマンドを書き込む e. ダミーワードを 2 つ書き込み パケットバッファをフラッシュする 4. JSHUTDOWN 命令を JTAG 命令レジスタにシフトする 5. RTI ステートに移行し シャットダウンシーケンスを完了するまで TCK の 12 サイクル間 この状態を維持する シャットダウンシーケンス中 DONE ピンは Low になる 6. CFG_IN 命令を JTAG 命令レジスタにシフトする 7. SHIFT-DR ステートに移行し パケット書き込みコマンドを CFG_IN レジスタにシフトする a. デバイスにダミーワードを書き込む b. デバイスに同期ワードを書き込む c. デバイスに NOOP コマンドを書き込む d. CMD レジスタへの書き込み ヘッダを書き込む e. デバイスに RCFG コマンドを書き込む f. FAR レジスタへの書き込み ヘッダを書き込む g. 開始フレームアドレスを FAR レジスタに書き込む ( 通常 0x ) h. デバイスにタイプ 1 の FDRO レジスタの読み出し パケットヘッダを書き込む i. タイプ 2 のパケットヘッダを書き込み デバイスから読み出すワード数を示す j. デバイスにダミーワードを 2 つ書き込み パケットバッファをフラッシュする CFG_IN レジスタを通って送信されたすべてのコンフィギュレーションパケットの MSB を 最初に送信する必要があります LSB は TAP コントローラが SHIFT-DR ステートから出る 間にシフトします 8. SHIFT-DR ステート中に CFG_OUT 命令を JTAG 命令レジスタにシフトする CFG_OUT 命令の LSB が最初にシフトし MSB は TAP コントローラが SHIFT-IR ステートから出る間にシフトする 9. SHIFT-DR ステート中に FDRO レジスタからのフレームデータをシフトする 10. TAP コントローラをリセットする 表 8-5 : シャットダウンリードバックコマンドのシーケンス (JTAG) 手順 説明 セットアップおよびホールド TDI TMS クロック数 (TCK) TMS が 1 の状態でクロックを 5 回入力し デバイスを TLR ステートにする X RTI ステートに移行する X 0 1 SELECT-IR ステートに移行する X 1 2 SHIFT-IR ステートに移行する X 0 2 Virtex-4 コンフィギュレーションガイド 103

108 第 8 章 : リードバックおよびコンフィギュレーションの検証 表 8-5 : シャットダウンリードバックコマンドのシーケンス (JTAG) ( 続き ) 手順 説明 セットアップおよびホールド TDI TMS クロック数 (TCK) CFG_IN 命令の最初の 9 ビットを LSB からシフトする SHIFT-IR ステートから出る間に CFG_IN 命令の MSB をシフトする SELECT-DR ステートに移行する X 1 2 SHIFT-DR ステートに移行する X 0 2 コンフィギュレーションパケットを MSB から CFG_IN データレジスタにシフトする SHIFT-DR ステートから出る間に 最後のコンフィギュレーションパケットの LSB をシフトする a: 0xFFFFFFFF b: 0xAA c: 0x d: 0x x e: 0x x SELECT-IR ステートに移行する X 1 3 SHIFT-IR ステートに移行する X JSHUTDOWN 命令の最初の 9 ビットを LSB からシフトする SHIFT-IR ステートから出る間に JSHUTDOWN 命令の MSB をシフトする RTI ステートに移行し TCK の 12 サイクル間 その状態を維持する X 0 12 SELECT-IR ステートに移行する X 1 2 SHIFT-IR ステートに移行する X 0 2 CFG_IN 命令の最初の 9 ビットを LSB からシフトする SHIFT-IR ステートから出る間に CFG_IN 命令の MSB をシフトする SELECT-DR ステートに移行する X 1 2 SHIFT-DR ステートに移行する X Virtex-4 コンフィギュレーションガイド

109 リードバックコマンドシーケンス R 表 8-5 : シャットダウンリードバックコマンドのシーケンス (JTAG) ( 続き ) 手順 説明 セットアップおよびホールド TDI TMS クロック数 (TCK) 7 コンフィギュレーションパケットを MSB から CFG_IN データレジスタにシフトする a: 0xFFFFFFFF b: 0xAA c: 0x d: 0x e: 0x f: 0x g: 0x h: 0x i: 0x j: 0x x SHIFT-DR ステートから出る間に 最後のコンフィギュレーションパケットの LSB をシフトする SELECT-IR ステートに移行する X 1 3 SHIFT-IR ステートに移行する X 0 2 CFG_OUT 命令の最初の 9 ビットを LSB からシフトする (CFG_OUT) SHIFT-IR ステートから出る間に CFG_OUT 命令の MSB をシフトする SELECT-DR ステートに移行する X 1 2 SHIFT-DR ステートに移行する X 0 2 FDRO レジスタの内容を CFG_OUT データレジスタからシフトする 0 リードバックビット数 SHIFT-DR ステートから出る間に FDRO レジスタの最後のビットを CFG_OUT データレジスタからシフトする X 1 1 SELECT-IR ステートに移行する X 1 3 SHIFT-IR ステートに移行する X TAP コントローラを TLR ステートにして完了する X 1 3 コンフィギュレーションメモリの読み出し手順 (1532 JTAG) IEEE 1532 JTAG リードバックの手順は IEEE JTAG の場合と多少異なります IEEE 1532 JTAG リードバックでは CFG_IN JTAG レジスタを使用し コマンドをコンフィギュレーションロジックに送信するのではなく ISC_READ JTAG レジスタを使用し コンフィギュレーションメモリを直接読み出します Virtex-4 コンフィギュレーションガイド 105

110 第 8 章 : リードバックおよびコンフィギュレーションの検証 1532 JTAG リードバックの最後に Reset CRC コマンドを実行するか CRC レジスタに適切な CRC の値を書き込むことによって CRC エラーステータスを解除する必要があります 図 8-3 に 1532 JTAG リードバックの過程を示します START A Load ISC_ENABLE Load ISC_READ Load 5'b00000 RTI minimum 12 TCK cycles Load ISC_PROGRAM RTI 1 TCK cycle Shift 37 bits of readback data + status Load 32 bits of bitstream data N EO Data Y N RTI 1 TCK cycle EO bitstream A Y Load ISC_PROGRAM Load Reset CRC command Load ISC_DISABLE RTI minimum 12 TCK cycles Go to Test Logic Reset STOP UG071_50_ 表 8-6 : リードバックファイル 図 8-3 : IEEE 1532 JTAG リードバックフロー ファイル拡張子 ファイル形式 BitGen 設定 説明.rba ASCII -b および -g リードバック コンフィギュレーションコマンドではなく リードバックコマンドを含む ASCII ファイルであり 通常コンフィギュレーションデータが保存されている場所に予想されるリードバックデータが含まれています このファイルは.msk ファイルと共に使用する必要があります.rbb バイナリ -g リードバック.rba ファイルのバイナリバージョンであり.msk ファイルと共に使用する必要があります.rbd ASCII -g リードバック 予想されるリードバックデータ ( 初期パッドフレームを含む ) のみが入っている ASCII ファイルです コマンドは含まれません このファイルは.msd ファイルと共に使用する必要があります Virtex-4 コンフィギュレーションガイド

111 リードバックコマンドシーケンス R 表 8-6 : リードバックファイル ( 続き ) ファイル拡張子 ファイル形式 BitGen 設定 説明.msk バイナリ -m.bit ファイルと同様のコンフィギュレーションコマンドを含むバイナリファイルです ただし FDRI 書き込みパケットの内容が.bit ファイル内の対応するビットを比較する必要があるかを示すマスクデータで置換されています マスクビットが 0 の場合 リードバックデータストリーム内の対応ビットと比較する必要がありますが 1 の場合は無視してください.msd ASCII -g リードバック マスクビットのみを含む ASCII ファイルです.msd ファイルの最初のビットは.rbd ファイルの最初のビットに対応します 実際のリードバックストリームにあるパッドデータは.msd ファイルおよび.rbd ファイルにあります マスクビットが 0 の場合 ビットがビットストリームのデータと比較され 1 の場合は検証の必要はありません.ll ASCII -l リードバックでキャプチャされるデザインにある各ノードの情報を含む ASCII ファイルです このファイルには リードバックストリームの絶対ビット位置 フレームアドレス フレームオフセット 使用されるロジックリソース およびデザインにおけるコンポーネント名が含まれます design.rba および design.rbb ファイルは リードバックコマンドと予想されるリードバックデータを組み合わせますが.rbd ファイルには 予想されるリードバックデータのみ含まれます リードバックに.rbd ファイルを使用するシステムでは ほかの場所にリードバックコマンドを格納する必要があります.rba.rbb および.rbd ファイルにある予想されたリードバックストリーム内には無視する必要があるビットが含まれるため 実際のリードバックデータは.msk または.msd ファイルを使用し マスクする必要があります リードバックコマンドの設定ファイルには SelectMAP または JTAG インターフェイスを書き込み制御から読み出し制御へいつ変更すべきかが示されていません このため 設計者が 前述したリードバックコマンドシーケンスに基づき 変更しなければなりません Virtex-4 コンフィギュレーションガイド 107

112 第 8 章 : リードバックおよびコンフィギュレーションの検証 リードバックデータの検証 コンフィギュレーションメモリの読み出し手順 (SelectMAP) で説明したように リードバックデータストリームには コンフィギュレーションフレームデータとその前にある 1 フレームのパッドデータが含まれています リードバックストリームには コンフィギュレーションビットストリームにあるいかなるコマンドあるいはパケット情報も含まれておらず リードバック中に CRC の算出は実行されません 図 8-4 に リードバックデータストリームを示します Readback Data 1 frame Pad Frame Total number device frames Frame Data UG071_51_ 図 8-4 : リードバックデータストリーム リードバックデータストリームは デバイスにプログラムされたオリジナルのコンフィギュレーションフレームデータと比較することによって検証されます リードバックデータストリーム内のビットによっては ユーザーメモリまたは Null メモリ位置に対応しているため 比較を実行してはいけない場合があります リードバックデータストリーム内の don't care ビットの位置は.msk および.msd マスクファイルに示されています これらのファイルはフォーマットが異なりますが 基本的に同一の情報が含まれます リードバックデータがデバイスから取り込まれると 次のいずれかの方法で比較処理を実行できます 1..msd ファイルを使用してマスクし.rbd リードバックファイルとリードバックデータを比較する方法 リードバックデータストリームの検証は.msd ファイルを使用してマスクし.rbd リードバックファイルと比較する方法が最も簡潔です この方法は リードバックデータストリームの開始と.rbd および.msd ファイルの開始が 1:1 で対応し リードバック マスク および予想されたデータを容易に揃えることができるため簡潔です.rbd および.msd ファイルには リードバックデータ マスクデータ およびファイル名の一覧などを含むファイルヘッダが ASCII 形式で含まれます このヘッダ情報は 無視または削除してください.rbd および.msd ファイル内の ASCII の 1 および 0 は デバイスからのリードバックデータのバイナリ値に対応します これらのファイルは バイナリソースとしてではなく テキストファイルとして処理してください スクリプトまたはテキストエディタを使用し.rbd および.msd ファイからバイナリフォーマットへ変換すると システムによっては検証過程が簡略化され 1/8 までファイルサイズを縮小できます Virtex-4 コンフィギュレーションガイド

113 リードバックデータの検証 R Readback Data Stream.msd File File Header.rbd File File Header 1 frame Pad Frame Pad Frame Pad Frame Total number device frames Frame Data Frame Data Mask Frame Data UG071_52_ 図 8-5 :.msd および.rbd ファイルを使用したリードバックデータの比較 この方法のデメリットは 最初のコンフィギュレーションビットストリームおよび.msd ファイルを格納するだけでなく.rbd ファイルを格納しなければならず 必要な格納容量が増加する点です 2..msk ファイルを使用してマスクし リードバックデータとコンフィギュレーション.bit ファイルを比較する方法 もう 1 つの検証方法では.msk ファイルを使用してリードバックビットをマスクし リードバックデータストリームとオリジナルのコンフィギュレーションビットストリームにある FRDI 書き込み内のフレームデータを比較します デバイスへリードバックコマンドを送信した後 リードバックフレームデータの開始と.bit ファイルにある FDRI 書き込みの開始および.msk ファイルの開始を揃え 比較を開始します この比較は FDRI 書き込みが最後に達すると終了します この方法の場合.bit および.msk ファイルとリードバックコマンドのみ格納する必要があるため 必要とするインシステム格納スペースが最小限です Virtex-4 コンフィギュレーションガイド 109

114 第 8 章 : リードバックおよびコンフィギュレーションの検証 1 frame Readback Data Stream Pad Frame.msk File File Header Commands.bit File File Header Commands Total number device frames Frame Data Frame Data Mask Frame Data Pad Frame Pad Frame Commands Commands UG071_53_ 図 8-6 :.msk および.bit ファイルを使用したリードバックデータの比較.rba および.rbb ファイルは 予想されたリードバックデータと一連のリードバックコマンドを含みます これらのファイルは.msk ファイルとの使用を目的としていますが Virtex-4 デバイスよりも Virtex デバイスのリードバック ( ザイリンクスアプリケーションノート XAPP138 参照 ) に適しています Virtex-4 コンフィギュレーションガイド

115 リードバックキャプチャ R リードバックキャプチャ コンフィギュレーションメモリリードバックコマンドのシーケンスは リードバック検証とリードバックキャプチャで同一ですが キャプチャの場合は 内部レジスタ値をサンプルするための追加手順が必要です CLB および IOB レジスタは デザインで CAPTURE_VIRTEX4 プリミティブをインスタンシエートし ( 図 8-7) デザインの動作中に そのプリミティブで CAP 入力をアサートすることによってサンプルできます CAPTURE_VIRTEX4 CLK 入力の次の立ち上がりエッジで 内部 GRDBK 信号がアサートされ すべての CLB および IOB レジスタ値をコンフィギュレーションメモリセルに格納します これらの値は 前述したリードバックの過程でコンフィギュレーションメモリを読み出すことによって IOB および CLB コンフィギュレーションカラムと共に デバイスから読み出すことができます レジスタ値は レジスタの初期ステート設定をプログラムする同一メモリセルに格納されるため キャプチャシーケンス後に Virtex-4 コンフィギュレーションロジックに GRESTORE コマンドを送信すると レジスタが意図しないステートに戻る場合があります 代替方法としては GCAPTURE コマンドを CMD レジスタに書き込むことによって GRDBK 信号をアサートできます このコマンドを使用すると GRDBK 信号は CCLK または TCK ( スタートアップクロック設定による ) の 2 サイクル間アサートされます Trigger with external or internal signal CAPTURE_VIRTEX4 CAP CLK Synchronize to external or internal clock UG071_54_ 図 8-7 : Virtex-4 ライブラリプリミティブ 表 8-7 : キャプチャ信号 信号説明アクセス GCAPTURE GRESTORE すべてのスライスおよび IOB レジスタのステートをキャプチャする GRESTORE のコンポーネント すべてのレジスタを初期設定に戻す CMD レジスタへの GCAPTURE コマンドの書き込みまたはキャプチャブロックの CAP 入力 ユーザー制御 CMD レジスタおよび STARTUP_VIRTEX4 ブロック CAP 信号が複数クロックサイクル間アサートされると クロックの各立ち上がりエッジで キャプチャセルが新しいレジスタ値で更新されます CAPTURE_VIRTEX4 プリミティブに ONESHOT 属性を追加すると クロックの最初の立ち上がりエッジでのキャプチャ処理のみに制限できます ONESHOT 属性に関する詳細は 制約ガイド を参照してください Virtex-4 コンフィギュレーションガイド 111

116 第 8 章 : リードバックおよびコンフィギュレーションの検証 コンフィギュレーションメモリフレームがデバイスから読み出されると リードバックデータストリームからキャプチャされたレジスタ値を確認できます 図 8-8 に示すように キャプチャビット位置はロジックアロケーションファイル (design.ll) に記載されます UG071_55_ 図 8-8 : ロジックアロケーションファイルフォーマット 図 8-8 は ISE jc2_top デザインサンプルにおけるロジックアロケーションファイルのスナップショットです ここでは わかりやすくするため フォーマットを説明するヘッダコメントの行をビットオフセットデータの最初に移動しています <offset> 欄は リードバックフレームデータの開始からの絶対的なビットオフセットを示します また <frame address> 欄は キャプチャビットがあるフレームアドレスを示し <frame offset> 欄はフレームの開始からのビットオフセットを示します 最後に <information> 欄は ビットとユーザーデザイン間のマッピングを示します たとえば スライス X8Y15 にある DIR レジスタ ( 図 8-8) は ビットオフセット にあります キャプチャされた DFF 値 LUTRAM 値および SRL16 値は 実際の値を反転させた値を示すように格納されることに注意してください Virtex-4 コンフィギュレーションガイド