Stellaris LM3S9B96 Microcontroller 5 章 JTAG インターフェイス JAJU117 SPMS182D 翻 訳 版 (5 章 ) 最 新 の 英 語 版 : http://www.ti.com/lit/gpn/lm3s9b96 この 資 料 は Texas Instruments Incorporated(TI)が 英 文 で 記 述 した 資 料 を 皆 様 のご 理 解 の 一 助 として 頂 くために 日 本 テキサ ス インスツルメンツ( 日 本 TI)が 英 文 から 和 文 へ 翻 訳 して 作 成 したものです 資 料 によっては 正 規 英 語 版 資 料 の 更 新 に 対 応 して いないものがあります 日 本 TI による 和 文 資 料 は あくまでも TI 正 規 英 語 版 をご 理 解 頂 くための 補 助 的 参 考 資 料 としてご 使 用 下 さい 製 品 のご 検 討 およびご 採 用 にあたりましては 必 ず 正 規 英 語 版 の 最 新 資 料 をご 確 認 下 さい TI および 日 本 TI は 正 規 英 語 版 にて 更 新 の 情 報 を 提 供 しているにもかかわらず 更 新 以 前 の 情 報 に 基 づいて 発 生 した 問 題 や 障 害 等 につきましては 如 何 なる 責 任 も 負 いません
JAJU117 5 JTAG インターフェイス JTAG (Joint Test Action Group) ポートはIEEE 規 格 で デジタル 集 積 回 路 用 の テスト アクセス ポート (TAP)と バ ウンダリ スキャン アーキテクチャを 定 義 し 関 連 するテスト ロジックを 制 御 するための 標 準 化 されたシリアル イン ターフェイスを 提 供 します TAP 命 令 レジスタ (IR) データ レジスタ (DR) を 使 用 し 組 み 立 てられたプリント 基 板 の 配 線 テストや 各 部 品 の 製 造 情 報 を 取 得 することができます またJTAG ポートは I/O ピンの 観 測 や 制 御 スキャ ン テスト デバッグ 等 の テスト 容 易 化 設 計 手 法 も 提 供 します JTAG ポートはTCK TMS TDI TDOの4つのピンから 成 ります データはシリアル 送 信 され TDI を 通 じてデバイ スに あるいはTDO を 通 じてデバイスから 送 信 されます このデータの 解 釈 は TAPコントローラの 現 在 のステートに 依 存 します JTAG ポートとTAP コントローラの 動 作 の 詳 細 については IEEE Standard 1149.1-Test Access Port and Boundary-Scan Architecture を 参 照 してください TDO 出 力 をマルチプレクスすることにより Cortex-M3 コアに 組 み 込 まれたARM JTAG コントローラとStellaris JTAG コントローラとが 連 携 して 機 能 します ARM JTAG の 命 令 は ARM TDO 出 力 を 選 択 し Stellaris JTAG 命 令 では Stellaris TDO 出 力 を 選 択 します マルチプレクサはStellaris JTAG コントローラにより 制 御 されます Stellaris JTAG コントローラには ARM Stellaris および 実 装 されていないJTAG 命 令 用 の 包 括 的 なプログラミン グ 機 能 が 備 わっています Stellaris JTAG モジュールには 次 のような 機 能 があります IEEE 1149.1-1990 互 換 テスト アクセス ポート (TAP) コントローラ JTAG 命 令 格 納 用 の4ビット 命 令 レジスタ (IR) チェーン IEEE 標 準 命 令 : BYPASS IDCODE SAMPLE/PRELOAD EXTEST INTEST ARM 追 加 命 令 : APACC DPACC ABORT 組 み 込 み ARM シリアル ワイヤ デバッグ (SWD) シリアル ワイヤ JTAG デバッグ ポート (SWJ-DP) ブレークポイント 実 装 用 のフラッシュ パッチ&ブレークポイント(FPB)ユニット ウォッチポイント トリガ リソース およびシステム プロファイリング 実 装 用 のデータ ウォッチポイント&トリガ (DWT) ユニット printf 形 式 のデバッグをサポートするための 計 装 トレース マクロセル (ITM: Instrumentation Trace Macrocell) トレース ポート アナイザへのブリッジ 用 のトレース ポート インターフェイス ユニット (TPIU) ARM JTAG コントローラの 詳 細 については ARM Cortex -M3 Technical Reference Manual を 参 照 してくださ い Stellaris LM3S9B96 Microcontroller Data Sheet (Rev. D) 5 章 翻 訳 版
5.1 ブロック 図 図 5-1. JTAG モジュールのブロック 図 5.2 信 号 の 説 明 表 5-1と 表 5-2にJTAG/SWD コントローラの 外 部 信 号 を 記 載 し 各 機 能 を 説 明 します JTAG/SWD コントローラ 信 号 ピンは GPIO 信 号 ピンの 一 部 をマルチプレクスして 使 用 していますが リセット ステート 直 後 はJTAG/SWD 機 能 用 ピンであることに 注 意 してください JTAG/SWD コントローラ 信 号 は 不 用 意 に 設 定 を 変 更 できないようになっており GPIOとして 構 成 するには 特 別 な 処 理 が 必 要 になります 詳 細 は コミット 制 御 (Commit Control) を 参 照 してください 下 の 表 中 にある ピン Mux/ピン 割 り 当 て という 見 出 しの 列 には JTAG/SWD コントローラ 信 号 用 のGPIOピンの 配 置 が 記 載 されています JTAG/SWD 機 能 を 選 択 するには GPIO 代 替 機 能 選 択 (GPIOAFSEL) レジスタにある AFSEL ビットを 設 定 します カッコ 内 の 数 字 は GPIOポート 制 御 (GPIOPCTL)レジスタ の PMCn フィールド 中 にプログラムする 数 値 コードで 指 定 されたGPIOポート ピンにJTAG/SWD コントローラ 信 号 を 割 り 当 てるために 必 要 です GPIOの 構 成 の 詳 細 につい ては General-Purpose Input/Outputs (GPIOs) の 章 を 参 照 してください
表 5-1. JTAG_SWD_SWO (100LQFP)の 信 号 ピン 名 ピン 番 号 ピンMux / ピンのタイプ バッファのタイプ a 説 明 ピン 割 り 当 て SWCLK 80 PC0 (3) I TTL JTAG/SWD CLK. SWDIO 79 PC1 (3) I/O TTL JTAG TMS と SWDIO. SWO 77 PC3 (3) O TTL JTAG TDO と SWO. TCK 80 PC0 (3) I TTL JTAG/SWD CLK. TDI 78 PC2 (3) I TTL JTAG TDI. TDO 77 PC3 (3) O TTL JTAG TDO と SWO. TMS 79 PC1 (3) I TTL JTAG TMS と SWDIO. a. バッファのタイプの 列 に 記 載 されているTTLとは ピンがTTL 互 換 の 電 圧 レベルを 持 っていることを 示 しています 表 5-2. JTAG_SWD_SWO (108BGA)の 信 号 ピン 名 ピン 番 号 ピンMux / ピンのタイプ バッファのタイプ a 説 明 ピン 割 り 当 て SWCLK A9 PC0 (3) I TTL JTAG/SWD CLK. SWDIO B9 PC1 (3) I/O TTL JTAG TMS と SWDIO. SWO A10 PC3 (3) O TTL JTAG TDO と SWO. TCK A9 PC0 (3) I TTL JTAG/SWD CLK. TDI B8 PC2 (3) I TTL JTAG TDI. TDO A10 PC3 (3) O TTL JTAG TDO と SWO. TMS B9 PC1 (3) I TTL JTAG TMS と SWDIO. a. バッファのタイプの 列 に 記 載 されているTTLとは ピンがTTL 互 換 の 電 圧 レベルを 持 っていることを 示 しています 5.3 機 能 の 説 明 図 5-1は 概 念 的 に 示 したJTAGモジュールのブロック 図 です JTAG モジュールは テスト アクセス ポート (TAP) コ ントローラと パラレル 更 新 レジスタを 持 つシリアル シフト チェーンから 成 ります TAP コントローラは TCK 入 力 と TMS 入 力 で 制 御 される 単 純 なステート マシンです TAP コントローラの 現 在 のステートは TCKの 立 ち 上 がりエッジ 時 にサンプリングされたTMSのシーケンスの 値 に よって 決 まります TAP コントローラは シリアル シフト チェーンが 新 しいデータをキャプチャすると データをTDI か ら TDO へシフトさせたり パラレル ロード レジスタを 更 新 したりします また TAP コントローラの 現 在 のステートに 従 い インストラクション レジスタ (IR) チェーンあるいはデータ レジスタ (DR) チェーンのどちらにアクセスするかが 決 まります パラレル ロード レジスタが 付 いているシリアル シフト チェーンは ひとつの 命 令 レジスタ (IR) チェーンと 複 数 の データ レジスタ (DR) チェーンから 成 ります パラレル ロード レジスタにロードされている 現 在 の 命 令 により TAP コントローラの 配 列 中 にどのDRチェーンが 取 り 込 まれるか シフトされるか 更 新 されるかが 決 定 されます EXTEST や INTESTのように 現 在 DRチェーンにあるデータに 対 して 動 作 し どのチェーンの 捕 捉 シフト 更 新 も 行 わない 命 令 もあります 実 装 されていない 命 令 は BYPASS 命 令 に 対 してデコードを 行 い TDI~TDO 間 のシリア ル パスが 常 に 確 実 に 接 続 されるようにします ( 実 装 されている 命 令 については 表 5-4にのリストを 参 照 してくださ い) JTAG のタイミング 図 については JTAG and Boundary Scan を 参 照 してください 注 : すべての 可 能 なリセット ソースのうち JTAG モジュールに 影 響 するのはパワーオン リセット (POR) と 入
力 の アサート(アクティブ 化 ) のみです ピン 構 成 は 入 力 と POR の 両 方 によりリセットされますが 内 部 JTAG ロ ジックはPORでのみリセットされます リセットの 詳 細 については P 103 Reset Sources を 参 照 してください 5.3.1 JTAG インターフェイスのピン JTAG インターフェイスは 標 準 的 にはTCK TMS TDI TDO の4ピンで 構 成 されます パワーオン リセットまたは 入 力 によるリセット 後 の これら4ピンの 状 態 を 表 5-3 に 掲 載 します これらのピンのコンフィグレーションをリプログラムする 方 法 については General-Purpose Input/Outputs (GPIOs) を 参 照 してください 表 5-3. パワーオン リセットまたは アサート 後 のJTAG ポートのピン ステート ピン Name データ 方 向 内 部 プルアップ 内 部 プルダウン 駆 動 力 駆 動 値 TCK 入 力 イネーブル ディセーブル N/A N/A TMS 入 力 イネーブル ディセーブル N/A N/A TDI 入 力 イネーブル ディセーブル N/A N/A TDO 出 力 イネーブル ディセーブル 2mA ドライバ 高 Z 5.3.1.1 テスト クロック 入 力 (TCK) TCK ピンは JTAG モジュール 用 のクロックです このクロックを 提 供 することで テスト ロジックは 他 のどのシステ ム クロックからも 独 立 して 動 作 します また 互 いにデイジーチェーン 接 続 された 複 数 のJTAG TAP コントローラは コンポーネント 間 でシリアル テスト データを 同 期 通 信 できるようになります 通 常 動 作 では TCK は50%デューティ サイクルの 自 走 クロックで 駆 動 されます また 必 要 に 応 じて TCK を 一 定 時 間 0または1で 停 止 しておくことも 可 能 です TCKが0または1で 停 止 されている 間 TAP コントローラのステートは 変 化 せず JTAG インストラクション レジスタとデータ レジスタにあるデータは 保 持 されます デフォルトでは リセット 後 にTCKピンの 内 部 プルアップ 抵 抗 がイネーブルになり ピンが 外 部 信 号 源 から 駆 動 されな い 限 りクロッキングが 発 生 しないようになっています 内 部 プルアップ 抵 抗 と 内 部 プルダウン 抵 抗 をオフにして TCK ピンが 外 部 信 号 源 に 駆 動 されている 間 の 内 部 消 費 電 力 を 低 減 することも 可 能 です 5.3.1.2 テスト モードの 選 択 (TMS) TMS ピンは JTAG TAP コントローラの 次 のステートを 選 択 する 信 号 です TMS は TCKの 立 ち 上 がりエッジでサン プリングされます 現 在 の TAP のステートとサンプリングされたTMSの 値 に 応 じて 次 のステートが 選 択 されます TMS ピンはTCKの 立 ち 上 がりエッジでサンプリングされるため IEEE Standard 1149.1では TMS の 値 がTCK の 立 ち 下 りエッジで 変 化 することを 求 めています 連 続 した 5 TCK サイクルの 間 TMS をHigh に 保 持 することにより TAP コントローラのステート マシンはTest Logic Reset (テスト ロジックのリセット) ステートへ 移 ります TAP コントローラがTest Logic Reset (テスト ロジックのリ セット) ステートに 入 ると JTAG モジュールと 関 連 レジスタがデフォルト 値 にリセットされます この 手 順 の 実 行 で JTAG コントローラが 初 期 化 されます JTAG テスト アクセス ポートのステート マシンの 全 体 は 図 5-2 で 見 ること ができます デフォルトでは リセット 後 にTMS ピンの 内 部 プルアップ 抵 抗 がイネーブルになります GPIO ポート C のプルアップ
抵 抗 の 設 定 値 (settings)を 変 更 した 場 合 には PC1/TMSピンの 内 部 プルアップ 抵 抗 はイネーブルの 設 定 のままであ ることを 確 認 します そうでない 場 合 は JTAG の 通 信 が 途 切 れる 可 能 性 があります 5.3.1.3 テスト データの 入 力 (TDI) TDI ピンは シリアルデータ 化 されたJTAGのインストラクションやデータを インストラクション レジスタ(IR)チェーン やデータ レジスタ(DR)チェーンに 送 り 込 みます TDIは TCK の 立 ち 上 がりエッジでサンプリングされ 現 在 のTAP ステートと 命 令 に 従 って 送 り 込 まれたデータを 適 切 なシフト レジスタ チェーンに 渡 します TDI ピンはTCKの 立 ち 上 がりエッジでサンプリングされるため IEEE Standard 1149.1 では TDI の 値 がTCK の 立 ち 下 りエッジで 変 化 する ことを 求 めています デフォルトでは リセット 後 にTDI ピンの 内 部 プルアップ 抵 抗 がイネーブルになります GPIO ポート C でのプルアップ 抵 抗 の 設 定 値 (settings)を 変 更 した 場 合 には PC2/TDI ピンの 内 部 プルアップ 抵 抗 はイネーブルの 設 定 のままであ ることを 確 認 します そうでない 場 合 は JTAG の 通 信 が 途 切 れる 可 能 性 があります 5.3.1.4 テスト データの 出 力 (TDO) TDO ピンからは IR チェーンまたはDR チェーンからのJTAGインストラクションやデータがシフトアウトされます TDOの 値 は 現 在 のTAPステートと 命 令 アクセスしているチェーンにあるデータに 依 存 します JTAG ポートが 使 用 されていない 時 の 消 費 電 力 低 減 のため データをシフトアウトさせていない 時 のTDO ピンの 駆 動 ステートは 非 アク ティブになります TDOは デイジーチェーンで 他 のTAPコントローラのTDIに 接 続 可 能 なため IEEE Standard 1149.1 では TDO の 値 が TCKの 立 ち 下 がりエッジで 変 化 することを 求 めています デフォルトでは リセット 後 にTDO ピンの 内 部 プルアップ 抵 抗 がイネーブルになり JTAGポートが 使 用 されていない 時 にはピンが 一 定 の 論 理 レベルに 保 たれるようになります TAP コントローラのステート 遷 移 においてHi-Z 出 力 が 許 される 場 合 には 内 部 プルアップ 抵 抗 と 内 部 プルダウン 抵 抗 をオフにすることで 内 部 消 費 電 力 を 低 減 することも 可 能 です 5.3.2 JTAG TAP コントローラ 図 5-2はJTAG TAP コントローラのステート マシンです TAP コントローラのステート マシンは パワーオン リセット (POR)がアクティブの 時 に Test Logic Reset ステートに 遷 移 します マイクロコントローラが 起 動 された 後 にJTAG モジュールをリセットするには 5TCK クロック サイクルの 間 TMS 入 力 をHIGHに 保 持 します これにより TAP コン トローラおよび 関 連 するすべてのJTAGチェーンがリセットされます TMS ピンに 適 切 なシーケンスをアサートすること により JTAG モジュールは 新 しい 命 令 をシフトしたり データをシフトしたり 特 別 なテストシーケンスのために 一 定 時 間 アイドリングに 留 まらせることが 可 能 になります TAP コントローラの 機 能 と 各 ステートでの 動 作 の 詳 細 について は IEEE Standard 1149.1 を 参 照 してください
図 5-2. テスト アクセス ポートのステート マシン 5.3.3 シフト レジスタ シフト レジスタは シリアル シフト レジスタ チェーンとパラレル ロード レジスタから 構 成 されます シリアル シフ ト レジスタ チェーンはTAP コントローラのCAPTUREステートでは 取 り 込 みたい 情 報 (テストデータやインストラクショ ン)をサンプリングし TAP コントローラのSHIFTステートではシリアル シフト レジスタ チェーン 上 の 情 報 (テスト 結 果 等 )をTDO 方 向 へ1ビットシフトアウトします シリアル シフト レジスタ チェーンでは TDOからサンプリングされたデータがシフトアウトすると 同 時 に 新 しいデー タがTDIからシリアル シフト レジスタの 中 にシフトインされます この 新 しいデータは TAP コントローラのUPDATE ステートでパラレル ロード レジスタに 格 納 されます 各 シフト レジスタについては レジスタの 説 明 で 詳 細 に 解 説 されています 5.3.4 動 作 に 関 する 考 慮 事 項 JTAG モジュールを 使 用 する 場 合 に 考 慮 が 必 要 な 動 作 パラメータがあります JTAG ピンをプログラミングしてGPIO にすることも 可 能 であるため これらのピンに 関 してのボード 構 成 とリセット 条 件 を 考 慮 する 必 要 があります 加 えて JTAG モジュールにはARM シリアル ワイヤ デバッグ(SWD)が 組 み 込 まれているため 次 のセクションではこの2 つの 動 作 モードの 切 り 替 え 方 法 を 説 明 します
5.3.4.1 GPIOの 機 能 マイクロコントローラがPOR または のどちらかでリセットされると デフォルト コンフィグレーションでは JTAG/SWD ポート ピンは(GPIOとしてではなく)JTAG/SWDとして 使 用 するようコンフィグレーションされます さら に デフォルト コンフィグレーションでは JTAG/SWD ピンのデジタル 機 能 (digital functionality)のイネーブル (ポート C GPIO デジタル イネーブル (GPIODEN) レジスタに 設 定 されたDEN[3:0]) プルアップ 抵 抗 のイネーブル (ポート C GPIO プルアップ 選 択 (GPIOPUR) レジスタに 設 定 されたPUE[3:0]) プルダウン 抵 抗 のディセーブル (ポート C GPIO プルダウン 選 択 (GPIOPDR) レジスタでクリアされたPDE[3:0]) 代 替 ハードウェア 機 能 のイネーブル (ポート C GPIO 代 替 機 能 選 択 (GPIOAFSEL) レジスタに 設 定 されたAFSEL[3:0])です ソフトウェアでは ポート C GPIOAFSEL レジスタのAFSEL[3:0] をクリアすることにより リセット 後 にこれらのピンを GPIOとして 構 成 することが 可 能 です デバッグやボードレベルのテスティングにJTAG/SWD ポートを 必 要 としない 場 合 は これによりさらに4つのGPIOが 設 計 で 使 用 できるようになります 注 意 デバッガがStellaris マイクロコントローラに 接 続 できないようにするソフトウェア シーケンスを 作 成 すること も 可 能 です フラッシュ メモリにロードされたプログラム コードによりJTAG ピンの 機 能 が 即 座 にGPIOに 変 更 された 場 合 デバッガがコントローラに 接 続 して 停 止 させるための 十 分 な 時 間 が JTAG ピン 機 能 の 切 り 替 え 前 に 取 れない こともあります その 結 果 デバッガがその 部 分 からロックアウトされる 可 能 性 があります この 問 題 は 外 部 的 なトリ ガまたはソフトウェア トリガに 基 づいてJTAG 機 能 を 回 復 させるソフトウェア ルーチンを 使 用 すれば 回 避 できます GPIO 保 護 (Commit Control)レジスタでは 予 期 しないプログラミングから 重 要 なハードウェア ペリフェラルを 保 護 する 機 能 のレイヤを 提 供 します 保 護 機 能 は 現 在 NMI ピン (PB7)および4つのJTAG/SWD ピン (PC[3:0]) に 提 供 されています GPIO ロック (GPIOLOCK) レジスタのロックが 解 除 されないかぎり またGPIO コミット (GPIOCR) レ ジスタの 適 切 なビットが 設 定 されていないかぎり GPIO 代 替 機 能 選 択 (GPIOAFSEL) レジスタ GPIO プルアップ 選 択 (GPIOPUR) レジスタ GPIO プルダウン 選 択 (GPIOPDR) レジスタ GPIO デジタル イネーブル (GPIODEN) レジスタの 保 護 ビットへの 書 き 込 みは 行 われません 5.3.4.2 JTAG/SWDとの 通 信 デバッグ クロックとシステム クロックは 異 なる 周 波 数 で 動 作 することも 可 能 なため JTAG/SWDインターフェイスとの 確 実 な 通 信 を 維 持 するように 注 意 する 必 要 があります Capture DRステートでは 3ビットのACK 応 答 とともに 前 回 のトランザクションの 結 果 ( 存 在 する 場 合 )が 返 されます 新 しいトランザクションを 開 始 する 前 に ソフトウェアでは ACK 応 答 をチェックして 前 回 の 動 作 が 完 了 したことを 確 認 する 必 要 があります システム クロックの 速 度 が 少 なく ともデバッグ クロック(TCK か SWCLK) 速 度 の1/8であれば 前 回 の 動 作 が 完 了 する 時 間 が 十 分 にあるため ACK ビットをチェックする 必 要 はありません 5.3.4.3 "ロックされた" マイクロコントローラの 復 元 注 : 下 に 述 べるシーケンス( 手 順 )を 行 うと Nonvolatile Register Programming で 説 明 した 不 揮 発 性 レジスタ が 工 場 出 荷 時 設 定 の 値 に 戻 ります このシーケンスによって 不 揮 発 性 レジスタが 回 復 されるより 前 に フラッ シュ メモリの 大 量 消 去 が 発 生 します ソフトウェアにより 任 意 のJTAG/SWD ピンがGPIO として 構 成 され デバッガとの 通 信 機 能 がなくなった 場 合 に マイ
クロコントローラの 復 元 に 使 用 できるデバッグ シーケンスがあります マイクロコントローラをリセット 状 態 に 保 持 しな がら 合 計 10のJTAG-SWD および SWD-JTAG スイッチ シーケンスを 実 行 することで フラッシュ メモリを 大 量 消 去 できます マイクロコントローラを 復 元 するためのシーケンスは 次 の 通 りです 1. 信 号 をアサートして 保 持 します 2. P 97のセクション JTAG-SWD Switching に 記 載 のJTAG-SWD スイッチ シーケンスの ステップ1と2を 実 行 しま す 3. P 97のセクション SWD-JTAG Switching に 記 載 のSWD-JTAG スイッチ シーケンスの ステップ1と2を 実 行 しま す 4. JTAG-to-SWD スイッチ シーケンスのステップ1と2を 実 行 します 5. Perform steps 1 and 2 of the SWD-to-JTAG スイッチ シーケンスのステップ1と2を 実 行 します 6. Perform steps 1 and 2 of the JTAG-to-SWD スイッチ シーケンスのステップ1と2を 実 行 します 7. Perform steps 1 and 2 of the SWD-to-JTAG スイッチ シーケンスのステップ1と2を 実 行 します 8. Perform steps 1 and 2 of the JTAG-to-SWD スイッチ シーケンスのステップ1と2を 実 行 します 9. Perform steps 1 and 2 of the SWD-to-JTAG スイッチ シーケンスのステップ1と2を 実 行 します 10. Perform steps 1 and 2 of the JTAG-to-SWD スイッチ シーケンスのステップ1と2を 実 行 します 11. Perform steps 1 and 2 of the SWD-to-JTAG スイッチ シーケンスのステップ1と2を 実 行 します 12. 信 号 を 解 放 します 13. 400 ms 間 待 機 します 14. マイクロコントローラの 電 源 を 切 断 し 再 度 起 動 します 5.3.4.4 ARM シリアル 配 線 デバッグ (SWD) ARM シリアルワイヤデバッグ (SWD) 機 能 をシームレスに 組 み 込 むには JTAG サイクルを 行 わなくても または JTAG サイクルの 知 識 がなくても シリアルワイヤデバッガをCortex-M3 コアに 接 続 することが 可 能 になっている 必 要 があります SWDセッションが 始 まる 前 に 発 行 されるSWDプリアンブルを 使 用 すれば この 組 み 込 みを 実 現 できます SWJ-DP モジュールのSWD インターフェイスをイネーブルにするために 使 用 されるスイッチング プリアンブルは TAP コントローラがTest Logic Reset ステートで 始 まります ここから プリアンブルはTAP コントローラを 次 に 述 べ るステートに 遷 移 させます Run Test Idle Select DR Select IR Test Logic Reset Test Logic Reset Run Test Idle Run Test Idle Select DR Select IR Test Logic Reset Test Logic Reset Run Test Idle Run Test Idle Select DR Select IR Test Logic Reset states TAP ステート マシンの 上 記 のシーケンスを 通 して 行 うことで SWD インターフェイスがイネーブルになり JTAG イン ターフェイスがディセーブルになります この 動 作 とSWD インターフェイスの 詳 細 については ARM Cortex -M3 Technical Reference Manual and the ARM CoreSight Technical Reference Manual を 参 照 してください 前 述 のシーケンスは JTAG 動 作 中 に 発 行 される 可 能 性 のあるシーケンスなので 厳 密 に 言 えばARM JTAG TAP コントローラ はIEEE Standard 1149.1.に 完 全 に 準 拠 しているわけではありません なお このインターフェイスは ARM JTAG TAP コントローラ が 仕 様 に 完 全 に 準 拠 していない 唯 一 のケースです TAP コントローラの 通 常 の 動 作
時 にこのシーケンスが 発 生 する 可 能 性 は 低 いため JTAG インターフェイスの 通 常 のパフォーマンスに 影 響 を 与 える ことはないはずです JTAG-SWD スイッチング デバッグ アクセス ポート (DAP) の 動 作 モードをJTAGモードからSWDモードに 切 り 替 えるには 外 部 デバッグ ハー ドウェアでスイッチング プリアンブルをマイクロコントローラに 送 信 する 必 要 があります SWD モードへの 切 り 替 え 用 の16ビットTMSコマンドは b1110.0111.1001.1110と 定 義 され 最 初 にLSB が 送 信 されます なお このコマンドは 0xE79E とも 表 現 できます 完 全 なスイッチ シーケンスは 次 に 示 すTCK/SWCLK 信 号 と TMS/SWDIO 信 号 のトラ ンザクションで 構 成 する 必 要 があります 1. TMS/SWDIO 信 号 がHigh の 状 態 で 最 低 50 TCK/SWCLK サイクルを 送 信 し JTAG と SWD が 両 方 ともリ セット ステート/アイドル ステートになるようにします 2. 16ビット JTAG-SWD スイッチ コマンド 0xE79Eを TMSで 送 信 します 3. TMS/SWDIO 信 号 がHigh の 状 態 で 最 低 50 TCK/SWCLK サイクルで 送 信 し SWJ-DPがすでにSWD モード にある 場 合 はスイッチ シーケンスを 送 信 する 前 にSWD がライン リセット ステートに 入 るようにします SWD-JTAG スイッチング デバッグ アクセス ポート (DAP) の 動 作 モードをSWDモードからJTAG モードに 切 り 替 えるには 外 部 デバッグ ハードウェアでスイッチ コマンドをマイクロコントローラへ 送 信 する 必 要 があります JTAG モードへの 切 り 替 え 用 の 16ビットTMS コマンドはb1110.0111.0011.1100と 定 義 され 最 初 にLSB が 送 信 されます なお このコマンドは0xE73Cとも 表 現 できます 完 全 なスイッチ シーケンスは 次 に 示 すTCK/SWCLK 信 号 と TMS/SWDIO 信 号 のトランザクションで 構 成 する 必 要 があります 4. 1. TMS/SWDIO 信 号 がHigh の 状 態 で 最 低 50 TCK/SWCLK サイクルを 送 信 し JTAG と SWD が 両 方 ともリ セット ステート/アイドル ステートになるようにします 5. 2. 16ビットSWD- JTAG スイッチ コマンド 0xE73Cを TMSで 送 信 します 6. 3. TMS/SWDIO 信 号 がHigh の 状 態 で 最 低 50 TCK/SWCLK サイクルで 送 信 し SWJ-DP がすでにJTAG モードにある 場 合 はスイッチ シーケンスを 送 信 する 前 にJTAG がTest Logic Reset ステートに 入 るようにします 5.4 初 期 化 と 構 成 パワーオン リセットまたは 外 部 リセット ( ) 後 JTAG ピンは 自 動 的 にJTAG 通 信 に 設 定 されます ユーザー 定 義 の 初 期 化 やコンフィグレーションは 必 要 ありません ただし ユーザーのアプリケーションでこれらのピンをGPIO 機 能 に 変 更 した 場 合 は JTAG 通 信 が 回 復 される 前 にこれらを 元 のJTAG 機 能 に 構 成 し 直 す 必 要 があります ピンを JTAG 機 能 に 戻 す 場 合 は GPIOAFSEL レジスタを 使 用 して4つのJTAG ピン(PC[3:0]) の 代 替 機 能 をイネーブルに してください 代 替 機 能 のイネーブルの 他 にも 4つのJTAG ピン (PC[3:0]) のGPIOパッド 構 成 に 対 する 変 更 はどれもデフォルトの 設 定 に 戻 す 必 要 があります
5.5 レジスタの 説 明 JTAG TAP コントローラ またはシフト レジスタ チェーンのレジスタにはメモリ 割 り 当 てがされていないため オンチッ プのAPB (Advanced Peripheral Bus) を 介 してアクセスすることはできません その 代 わり TAP コントローラを 介 し てJTAG コントローラ 内 の 全 レジスタにシリアルにアクセスできます これらのレジスタは 命 令 レジスタと6つのデー タ レジスタからなります 5.5.1 命 令 レジスタ (IR) JTAG TAP 命 令 レジスタ (IR)は JTAGの TDI ピン~ TDO ピン 間 で 接 続 された パラレル ロード レジスタを 備 えた 4ビットのシリアル スキャン チェーンです TAP コントローラが 正 しいステートになると ビットをIRにシフトできるよう になります これらのビットがチェーンにシフトされて 更 新 されると 現 在 の 命 令 として 解 釈 されます 表 5-4はIR ビット のデコードです 表 に 続 くセクションで 各 命 令 の 詳 細 を 関 連 データ レジスタとともに 説 明 します 表 5-4. JTAG 命 令 レジスタのコマンド IR[3:0] 命 令 説 明 0x0 EXTEST SAMPLE/PRELOAD 命 令 によりバウンダリ スキャン チェーンにプリロードされた 値 を 駆 動 してパッドに 送 りま す 0x1 INTEST SAMPLE/PRELOAD 命 令 によりバウンダリ スキャン チェーンにプリロードされた 値 を 駆 動 してコントローラに 送 ります 0x2 SAMPLE / PRELOAD 新 しいプリロード データがバウンダリ スキャン チェーンにシフトインされている 間 現 在 の I/O 値 を 捕 捉 し サ ンプリングされた 値 をバウンダリ スキャン チェーンからシフトアウトします 0x8 ABORT ARM デバッグ ポートのアボート レジスタにデータをシフトします 0xA DPACC ARM DP アクセス レジスタの 内 外 にデータをシフトします 0xB APACC ARM AC アクセス レジスタの 内 外 にデータをシフトします 0xE IDCODE IEEE Standard 1149.1で 定 義 されたメーカー 情 報 をIDCODEチェーンにロードし シフトアウトします 0xF BYPASS 単 体 のシフト レジスタ チェーンを 介 して TDI を TDOに 接 続 します その 他 す べて 予 約 デフォルトのBYPASS 命 令 に 戻 り TDI が 常 時 TDO に 接 続 されているようにします 5.5.1.1 EXTEST 命 令 EXTEST 命 令 は データ レジスタ チェーンには 関 連 付 けられていません 代 わりに EXTEST 命 令 では SAMPLE/PRELOAD 命 令 でバウンダリ スキャン データ レジスタにプリロードされたデータを 使 用 します 命 令 レジ スタにEXTEST 命 令 が 取 り 込 まれると 出 力 イネーブルと 入 力 イネーブルに 関 連 付 けられたバウンダリ スキャン データ レジスタ 内 のプリロードされたデータを 使 用 して GPIOパッドをドライブします(コアから 来 る 信 号 は 使 用 しな い) 既 知 の 値 をコントローラから 送 信 するテストでは この 命 令 を 使 用 してコネクティビティを 検 証 できます EXTEST 命 令 が 命 令 レジスタに 存 在 している 間 は バウンダリ スキャン データ レジスタにアクセスして 現 在 のデー タをサンプリングしてシフトアウトし 新 しいデータをバウンダリ スキャン データ レジスタにロードすることが 可 能 にな ります 5.5.1.2 INTEST 命 令 INTEST 命 令 は データ レジスタ チェーンには 関 連 付 けられていません 代 わりに INTEST 命 令 では SAMPLE/PRELOAD 命 令 でバウンダリ スキャン データ レジスタにプリロードされたデータを 使 用 します 命 令 レジ スタにINTEST 命 令 が 取 り 込 まれると 入 力 に 関 連 付 けられたバウンダリ スキャン データ レジスタ 内 にプリロード されたデータを 使 用 して 内 部 コアへ 入 る 信 号 をドライブします(GPIOパッドから 来 る 信 号 は 使 用 しない) 既 知 の 値 をコントローラへ 送 信 するテストでは この 命 令 をテストに 使 用 できます RST 入 力 ピンは バウンダリ スキャン デー タ レジスタ チェーンに 接 続 していますが 観 測 のみが 可 能 であることに 注 意 する 必 要 があります INTEST 命 令 が 命 令 レジスタに 存 在 している 間 は バウンダリ スキャン データ レジスタにアクセスして 現 在 のデー
タをサンプリングしてシフトアウトし 新 しいデータをバウンダリ スキャン データ レジスタにロードすることが 可 能 にな ります 5.5.1.3 SAMPLE/PRELOAD 命 令 SAMPLE/PRELOAD 命 令 は バウンダリ スキャン データ レジスタ チェーンをTDI ~ TDO 間 で 接 続 します この 命 令 では 現 在 のピンの 状 態 をサンプリングし 確 認 したり 新 しいテスト データをプリロードします 各 GPIOパッドに はそれぞれ 関 連 する 入 力 信 号 出 力 信 号 出 力 イネーブル 信 号 があります この 命 令 の 実 行 時 にTAP コントローラ のステートがCapture DR の 場 合 各 GPIOパッドにおいて 入 力 信 号 出 力 信 号 出 力 イネーブル 信 号 がキャプチャさ れます TAP コントローラのステート が Shift DR ステートの 場 合 サンプルされた 信 号 はTDO 方 向 にシリアルにシ フトアウトされ 各 種 テストでの 観 測 や 比 較 に 使 用 できます 入 力 信 号 出 力 信 号 出 力 イネーブル 信 号 がサンプルされバウンダリ スキャン データ レジスタからシフトアウトされ ていると 同 時 に 新 しいデータがTDI からバウンダリ スキャン データ レジスタにシフトインされます TAP コントロー ラのステートがUpdate DR の 場 合 バウンダリ スキャン データ レジスタにシフトインされた 新 しいデータはパラレ ル ロード レジスタに 保 存 されます このパラレル ロード レジスタの 更 新 により 入 力 信 号 出 力 信 号 出 力 イネー ブル 信 号 にそれぞれ 関 連 付 けられたバウンダリ スキャン データ レジスタにデータがプリロードされます このプリ ロードされたデータをEXTEST と INTEST 命 令 とともに 使 用 して コントローラの 内 外 にデータを 送 信 できます 詳 細 については バウンダリ スキャン データ レジスタ を 参 照 してください 5.5.1.4 ABORT 命 令 ABORT 命 令 は アボート データ レジスタ チェーンをTDI ~ TDO 間 で 接 続 します この 命 令 は ARM デバッグ アクセス ポート (DAP)のアボート レジスタを 読 み 書 きします 正 しいデータをこのデータ レジスタにシフトすることに より 各 種 エラー ビットをクリアしたり 前 回 のリクエストのDAP アボートを 初 期 化 することができます 詳 細 について は ABORT データ レジスタ を 参 照 してください 5.5.1.5 DPACC 命 令 DPACC 命 令 は DPACC データ レジスタ チェーンをTDI ~ TDO 間 で 接 続 します この 命 令 は ARM デバッグ ア クセス ポート (DAP)のDPACC レジスタを 読 み 書 きします このレジスタに 正 しいデータをシフトし このレジスタから 出 力 されるデータを 読 み 取 ることにより ARM デバッグ レジスタとステータス レジスタの 読 み 取 りと 書 き 込 みが 可 能 になります 詳 細 については DPACC データ レジスタ を 参 照 してください 5.5.1.6 APACC 命 令 APACC 命 令 は APACC データ レジスタ チェーンをTDI ~ TDO 間 で 接 続 します この 命 令 は ARM デバッグ アクセス ポート (DAP)のAPACC レジスタを 読 み 書 きします このレジスタに 正 しいデータをシフトし このレジスタか ら 出 力 されるデータを 読 み 取 ることにより 内 部 部 品 およびデバッグ ポートを 通 るバスの 読 み 取 りと 書 き 込 みが 可 能 になります 詳 細 については APACC データ レジスタ を 参 照 してください 5.5.1.7 IDCODE 命 令 IDCODE 命 令 は IDCODE データ レジスタ チェーンをTDI ~ TDO 間 で 接 続 します この 命 令 は メーカー 部 品 番 号 ARMコアのバージョンの 情 報 を 提 供 します テスト 装 置 とデバッガは これらの 情 報 を 使 用 して 入 力 および 出 力 データ ストリームを 自 動 構 成 します IDCODEは パワーオン リセット(POR) がアサートされた 時 か Test Logic Reset (テスト ロジックのリセット) ステートに 入 った 時 に JTAG 命 令 レジスタにロードされるデフォルトの 命 令 です 詳 細 については IDCODE データ レジスタ を 参 照 してください 5.5.1.8 BYPASS 命 令 BYPASS 命 令 は BYPASS データ レジスタ チェーンをTDI ~ TDO 間 で 接 続 します この 命 令 を 使 用 して TDI
ポート~TDOポート 間 に 最 小 限 の 長 さのシリアル パスを 作 成 します BYPASS データ レジスタは シングルビット のシフト レジスタです この 命 令 は テストの 効 率 を 向 上 させます BYPASS 命 令 により JTAG スキャン チェーン でテストする 必 要 のない 個 別 部 品 をバイパスできるようになります 詳 細 については BYPASS データ レジスタ を 参 照 してください 5.5.2 データ レジスタ JTAGモジュールには 6つのデータ レジスタが 含 まれます これらのシリアル データ レジスタ チェーンには IDCODE BYPASS バウンダリ スキャン APACC DPACC ABORT が 含 まれます これらについて 以 降 の セクションで 説 明 します 5.5.2.1 IDCODE データ レジスタ 図 5-3は IEEE Standard 1149.1 で 定 義 された32ビットIDCODE データ レジスタのフォーマットです IEEE Standard 1149.1では JTAG 準 拠 のマイクロコントローラはIDCODE 命 令 か BYPASS 命 令 をデフォルトの 命 令 とし て 実 装 することを 要 求 しています BYPASS 命 令 (0というLSBを 持 つ)と 区 別 するために IDCODE データ レジスタ のLSBは1になるように 定 義 されます この 定 義 により どの 命 令 がデフォルト 命 令 かをオート コンフィグレーション テスト ツールが 判 断 できるようになります JTAG ポートは メーカーによる 部 品 組 み 立 てとプログラム 開 発 とデバッグのテストに 主 に 使 用 されます オート コン フィグレーション デバッグ ツールを 使 用 しやすくするために IDCODE 命 令 は 0x4BA0.0477 という 値 を 出 力 します この 値 により デバッガが 自 身 を 自 動 的 にコンフィグレーションして デバッグ 中 にCortex-M3とともに 正 しく 動 作 する ことが 可 能 になります 図 5-3. IDCODE レジスタのフォーマット 5.5.2.2 BYPASS データ レジスタ 図 5-4は IEEE Standard 1149.1で 定 義 された1ビット BYPASS データ レジスタのフォーマットです IEEE Standard 1149.1では どのJTAG 準 拠 のマイクロコントローラでもBYPASS 命 令 かIDCODE 命 令 をデフォルトの 命 令 として 実 装 することを 要 求 しています IDCODE 命 令 (1というLSBを 持 つ)と 区 別 するために BYPASS データ レ ジスタのLSBは0になるように 定 義 されます この 定 義 により どの 命 令 がデフォルト 命 令 かをオート コンフィグレー ション テスト ツールが 判 断 できるようになります 図 5-4. BYPASS レジスタのフォーマット 5.5.2.3 バウンダリ スキャン データ レジスタ 図 5-5は バウンダリ スキャン データ レジスタのフォーマットです JTAG ポート ピンの 隣 のGPIO ピンは バウン ダリ スキャン データ レジスタに 含 まれています 各 GPIO ピンには バウンダリ スキャン チェーンに 含 まれる3つ のデジタル 信 号 があります これらの 信 号 は 入 力 信 号 出 力 信 号 出 力 イネーブル 信 号 であり 図 に 示 す 通 りの 順
序 で 配 置 されています SAMPLE/PRELOAD 命 令 によりバウンダリ スキャン データ レジスタがアクセスされると 各 デジタル パッドから の 入 力 信 号 出 力 信 号 出 力 イネーブル 信 号 がサンプリングされ その 後 チェーンからシフトアウトされ サンプリング したデータは 検 証 に 使 われます TAP コントローラがCapture DR ステートの 場 合 に TCK の 立 ち 上 がりエッジでこ れらの 値 のサンプリングが 行 われます TAP コントローラがShift DRステートの 場 合 サンプリングされたデータがバ ウンダリ スキャン チェーンからシフトアウトされると 同 時 に チェーンには 新 しいデータがプリロードされEXTEST お よび INTEST 命 令 において 使 用 することが 可 能 です EXTEST 命 令 はデータをコントローラから 強 制 的 に 出 し INTEST 命 令 はデータを 強 制 的 にコントローラに 入 れます 図 5-5. バウンダリ スキャン レジスタのフォーマット 5.5.2.4 APACC データ レジスタ ARMにより 定 義 された35ビット APACC データ レジスタのフォーマットは ARM Cortex -M3 Technical Reference Manual で 説 明 されています 5.5.2.5 DPACC データ レジスタ ARMにより 定 義 された35ビットDPACC データ レジスタ のフォーマットは ARM Cortex -M3 Technical Reference Manual で 説 明 されています 5.5.2.6 ABORT データ レジスタ ARMにより 定 義 された35ビットABORT データ レジスタのフォーマットは ARM Cortex -M3 Technical Reference Manual で 説 明 されています