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きゅうたしげい
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1 A.Z-80 レジスタ構成図主レジスタ補助レジスタアキュームレータ A フラグレジスタ F アキュームレータ A' フラグレジスタ F' B C B' C' D E D' E' 汎用レジスタ H L H' L' インタラプトベクトルレジスタ I メモリリフレッシュレジスタ R インデックスレジスタ IX インデックスレジスタ IY 専用レジスタスタックポインタ SP プログラムカウンタ PC

2 B.Z-80 活用法 8 ビットロード LD A, I R A B C D E H L (HL) (BC) (DE) (IX +) 57 5F 7F A 7B 7C 7D 7E 0A 1A LD B, LD C, 4F A 4B 4C 4D 4E LD D, LD E, 5F A 5B 5C 5D 5E LD H, LD L, 6F A 6B 6C 6D 6E LD (HL), E 46 4E 56 5E 66 6E (IY +) 7E 46 4E 56 5E 66 6E () 3A 3E 06 0E 16 1E 26 2E 36 LD (BC), 02 LD (DE), 12 LD (IX+), LD (IY+), LD (), LD I LD R, 4F

3 16 ビットロード AF BC DE HL SP IX IY () LD AF, LD BC, LD DE, LD HL, LD SP, LD IX, LD IY, LD (), PUSH F5 C5 D5 E E5 22 E B 5B 2A 7B 2A 2A POP F1 C1 D1 E1 E1 E1 ブロック転送ブロックサーチ LDI A0 CPI A1 LDIR B0 CPIR B1 L A8 CPD A9 LR B8 CPDR B9

4 8 ビット算術論理演算 A B C D E H L (HL) (IX +) A A, ADC A, 8F A 8B 8C 8D 8E SUB SBC A, 9F A 9B 9C 9D 9E AND A7 A0 A1 A2 A3 A4 A5 A6 XOR AF A8 A9 AA AB AC AD AE OR B7 B0 B1 B2 B3 B4 B5 B6 CP BF B8 B9 BA BB BC BD BE INC 3C 04 0C 14 1C 24 2C 34 DEC 3D 05 0D 15 1D 25 2D E 96 9E A6 AE B6 BE (IY +) 86 8E 96 9E A6 AE B6 BE C6 CE D6 DE E6 EE F6 FE 16 ビット算術演算エクスチェンジ BC DE HL SP IX IY EX AF, AF 08 A HL, EX DE, HL EB A IX, A IY, ADC HL, SBC HL, A A 52 6A A INC DEC 0B 1B 2B 3B 2B B EX (SP), HL EX (SP), IX EX (SP), IY EXX E3 E3 E3 D9

5 ローテートシフト A RLCA 07 RRCA 0F RLA 17 RRA 1F CPU コントロールアキュムレータ操作 NOP HALT 76 2F DI F3 EI FB 3F 37 RLC X x A 07 B 00 C 01 D 02 E 03 H 04 L 05 (HL) 06 (IX +) 06 (IY +) 06 RRC X 0F A 0B 0C 0D 0E 0E 0E RL X RR X 1F A 1B 1C 1D 1E 1E 1E SLA X SRA X 2F A 2B 2C 2D 2E 2E 2E SRL X 3F A 3B 3C 3D 3E 3E 3E RLD 6F RRD IM E IM 1 DAA CPL IM 0 CCF SCF NEG

6 ジャンプ, コール, リターン X UN COND C C3 DA JP X, JR X, e e-2 e-2 JP (HL) E9 JP (IX) E9 JP (IY) E9 CALL X, DINZ e CD DC NC D2 30 e-2 D4 Z CA 28 e-2 CC NZ C2 20 e-2 RET X C9 D8 D0 C8 C0 E8 E0 F8 F0 RETI 4D RETN 45 C4 PE EA EC PO E2 E4 M FA FC P F2 F4 10 e-2 リスタート RST 00H RST 08H RST 10H RST 18H RST 20H RST 28H RST 30H RST 38H C7 CF D7 DF E7 EF F7 FF

7 ビット操作 X A B C D E H L (HL) (LX+) (IY+) BIT 0, X BIT 1, X 4F A 4B 4C 4D 4E 4E 4E BIT 2, X BIT 3, X 5F A 5B 5C 5D 5E 5E 5E BIT 4, X BIT 5, X 6F A 6B 6C 6D 6E 6E 6E BIT 6, X BIT 7, X 7F A 7B 7C 7D 7E 7E 7E RES 0, X RES 1, X 8F A 8B 8C 8D 8E 8E 8E RES 2, X RES 3, X 9F A 9B 9C 9D 9E 9E 9E

8 RES 4, X A7 A0 A1 A2 A3 A4 A5 A6 A6 A6 RES 5, X AF A8 A9 AA AB AC AD AE AE AE RES 6, X B7 B0 B1 B2 B3 B4 B5 B6 B6 B6 RES 7, X BF B8 B9 BA BB BC BD BE BE BE SET 0, X C7 C0 C1 C2 C3 C4 C5 C6 C6 C6 SET 1, X CF C8 C9 CA CC CD CE CE CE SET 2, X D7 D0 D1 D2 D3 D4 D5 D6 D6 D6 SET 3, X DF D8 D9 DA DB DC DE DE DE SET 4, X E7 E0 E1 E2 E3 E4 E5 E6 E6 E6 SET 5, X EF E8 E9 EA EB EC EE EE EE SET 6, X F7 F0 F1 F2 F3 F4 F5 F6 F6 F6 SET 7, X FF F8 F9 FA FB FC FE FE FE

9 入力出力 IN A, () DB OUT (), A D3 IN A, (C) 78 OUT (C), A 79 IN B, (C) 40 OUT (C), B 41 IN C, (C) 48 OUT (C), C 49 IN D, (C) 50 OUT (C), D 51 IN E, (C) 58 OUT (C), E 59 IN H, (C) 60 OUT (C), H 61 IN L, (C) 68 OUT (C), L 69 INI A2 OUTI A3 INIR B2 OTIR B3 IND AA OUTD AB INDR BA OTDR BB

10 C. Z-80 命令表 8 ビットロードニーモニックオペレーション OP コードフラグ HEX C Z P/V S N H LD r, r ' r r ' 01 r r ' r, r ' レジスタ LD r, r 00 r B 001 C LD r, (HL) r (HL) 01 r D LD r, (IX+) r (IX+) E 01 r H 101 L LD r, (IY+) r (IY+) A 01 r 110 LD (HL), r (HL) r r LD (IX+), r (IX+) r r LD (IY+), r (IY+) r r LD (HL), (HL) LD (IX+), (IX+) LD (IY+), (IY+) LD A, (BC) A (BC) A LD A, (DE) A (DE) A LD A, () A () A LD (BC), A (BC) A LD (DE), A (DE) A LD (), A () A LD A, I A I IFF LD A, R A R IFF F LD I, A I A LD R, A R A F ( 注 ) r, r ' はA, B, C, D, E, H, Lレジスタを指す. IFF( 割込みイネーブルフリップフロップ ) はP/Vフラグにコピーされる. フラグ : = 変化なし,0= リセット,1= セット,X= 不定 = 演算の結果でセットまたはリセットされるバイト数 M サイクル数 T ステート数備考

11 16 ビットロード OPコードバイ Mサイ Tステニーモニックオペレーション備考 C Z P/V S N H ト数クル数ート数 HEX LD, レジスタペア 00 BC 01 DE LD IX, IX HL SP LD IY, IY LD HL, () H (+1) A は2バイト数. L () 下位 1バイトはOPコードの直後. LD, () H (+1) 上位 1バイトはその次に入る. L () LD IX, () IXH (+1) IXL () A LD IY, () IYH (+1) IYL () A LD (), HL (+1) H () L フラグ LD (), (+1) H () L LD (), IX (+1) IXH () IXL LD (), IY (+1) IYH () IYL LD SP, HL SP HL F LD SP, IX SP IX F9 LD SP, IY SP IY F9 PUSH qq (SP-2) qql 11 qq qq レジスタペア (SP-1) qqh 00 BC PUSH IX (SP-2) IXL DE (SP-1) IXH E5 10 HL PUSH IY (SP-2) IYL AF (SP-1) IYH E5 POP qq qqh (SP+1) 11 qq qql (SP) POP IX IXH (SP+1) IXL (SP) E1 POP IY IYH (SP+1) IYL (SP) E1 ( 注 ) はレジスタペアBC, DE, HL, SP qqはレジスタペアAF, BC, DE, HL ( ペアレジスタ )H,( ペアレジスタ )Lは各ペアレジスタの上位または下位 8ビットを意味します. 例 BCL = C AFH = A

12 交換 / ブロック転送 / サーチニーモニックオペレーション OP コード HEX EX DE, HL DE HL EB EX AF, AF AF AF ' EXX BC BC' D レジスタの切替え DE DE' HL HL' EX (SP), HL H (SP+1) E L (SP) EX (SP), IX IXH (SP+1) IXL (SP) E3 EX (SP), IY IYH (SP+1) IYL (SP) E3 LDI (DE) (HL) ポインタ DE DE A0 1 1 増 HL HL+1 バイトカウンタ BC BC-1 1 減 LDIR (DE) (HL) BC 0のとき DE DE B0 HL HL+1 BC BC-1 BC=0ならば BC=0のとき終わり L (DE) (HL) DE DE A8 1 HL HL-1 BC BC-1 LR (DE) (HL) BC 0のとき DE DE B8 HL HL-1 BC BC-1 BC=0ならば BC=0のとき終わり CPI A-(HL) HL HL A1 2 1 BC BC-1 CPIR A-(HL) BC 0かつ HL HL B1 2 1 A (HL) のとき BC BC-1 A=(HL) または BC=0か BC=0ならば A=(HL) のとき終わり CPD A-(HL) HL HL B9 BC BC-1 CPDR A-(HL) BC 0かつ HL HL B9 2 1 A (HL) のとき BC BC-1 A=(HL) または BC=0か BC=0ならば A=(HL) のとき終わり ( 注 ) 1BC-1=0 ならば P/V は 0, その他は 1. 2A=(HL) ならば Z は 1, その他は 0. C フラグ Z P/V S N H バイト数 M サイクル数 T ステート数備考

13 8 ビット算術論理演算ニーモニックオペレーション OP コード C フラグ Z P/V S HEX A A, r A A+r 10 k r V r レジスタ A A, A A+ 11 k 110 V B 001 C A A, (HL) A A+(HL) 10 k V D A A, (IX+) A A+(IX+) V E 10 k H 101 L A A, (IY+) A A+(IY+) V A 10 k ニーモニック k ADC A, s A A+s+CY K=001 V 0 A 000 SUB s A A-s K=010 V 0 ADC 001 SBC A, s A A-s-CY K=011 V 0 SUB 010 AND s A A AND s K=100 0 P 0 1 SBC 011 OR s A A OR s K=110 0 P 0 0 AND 100 XOR s A A XOR s K=101 0 P 0 0 OR 110 CP s A-s K=111 V 1 XOR 101 INC r r r+1 00 r l V CP 111 INC (HL) (HL) (HL) l V s = r,, (HL), (IX+), (IY+) INC (IX+) (IX+) V (IX+) l ニーモニック l INC 100 INC (IY+) (IY+) V DEC 101 (IY+) l DEC m m m-1 INC 命令の V 1 m = r, (HL),(IX+),(IY+) l =101 ( 注 ) Vはオーバフローフラグとして, Pはパリティフラグとして扱われることを意味する. N H バイト数 M サイクル数 T ステート数備考

14 アキュームレータ操作命令 /CPU コントロール命令ニーモニックオペレーション C HEX Z P/V S N H DAA 10 進補正 P デシマルアジャスト ( 加算, 減算 ) アキュムレータ CPL A A F の補数 A NEG A 0-A V の補数 A CCF CY CY F 0 X キャリの反転 SCF CY X キャリのセット NOP No operatio HALT CPU 待機 DI IFF F 割込み禁止 EI IFF FB 割込み許可 IM 0 MODE0に割込みモードのセットセット IM 1 MODE1にセット IM 2 MODE2にセット E ( 注 ) IFFは割込みフリップフロップ CYはキャリフリップフロップ. 16 ビット算術演算ニーモニックオペレーション OP コード OP コードフラグフラグ C HEX Z P/V S N H A HL, ss HL HL+ss 00 ss X SS レジスタペア ADC HL, ss HL HL+ss V 0 X BC +CY 01 ss DE SBC HL, ss HL HL-ss V 1 X HL -CY 01 ss SP A IX, pp IX IX+pp X pp1 001 PP レジスタペア A IY, rr IY IY+rr FF 0 X BC 00 rr DE INC ss ss ss+1 00 ss IX INC IX IX IX SP INC IY IY IY rr レジスタペア BC DEC ss ss ss-1 00 ss DE DEC IX IX IX IY B 11 SP DEC IY IY IY B ( 注 ) ssはレジスタペアBC, DE, HL, SP, ppはレジスタペアBC, DE, IX, SP, rrはレジスタペアBC, DE, IY, SP. バイト数バイト数 M サイクル数 M サイクル数 T ステート数 T ステート数備考備考

15 ローテイトシフトフラグ OPコードバイ Mサイ Tステニーモニックオペレーション C Z P/V S N H ト数クル数ート数 HEX 備考 RLCA CY 左ローテイトサーキュラ A アキュムレータ RLA CY 左ローテイトアキュムレータ A RRCA F CY 右ローテイトサーキュラ A アキュムレータ RRA F CY 右ローテイトアキュムレータ A RLC r P 左ローテイトサーキュラ 00 k r レジスタ r RLC (HL) P r レジスタ 00 k B RLC (IX+) P C CY D 011 E r, (HL), 00 k H RLC (IY+) (IX+), P L (IY+) A 00 k 110 RL m P 0 0 ニーモニック k CY 7 0 m RLC 000 RRC m P 0 0 RRC CY m RL 010 RR m 上記 RLCを P 0 0 RR CY 基本形とし m SLA 100 それぞれ SLA m P 0 0 SRA 101 CY 種ある. m ( 備考参照 ) SRL 111 SRA m P CY m m = r, (HL), (IX+), (IY+) SRL m CY P 0 0 m RLD P 左ローテイトディジットアキュ F ムレータ A (HL) アキュムレータ上位 4ビット変化せず. RRD P 右ローテイトディジットアキュムレータ A (HL) アキュムレータ上位 4ビット変化せず. *mに依存する.

16 ビット操作ニーモニックオペレーション OP コード HEX BIT b, r Z rb X X r レジスタ 01 b r 000 B BIT b, (HL) Z (HL)b X X C 01 b D BIT b, (IX+) Z (IX+)b X X E H 101 L 01 b A BIT b, (IY+) Z (IY+)b X X b テストビット b SET b, r rb a b r SET b, (HL) (HL)b a b SET b, (IX+) (IX+)b a b 110 ニーモニック a SET b, (IY+) (IY+)b SET RES 10 a b 110 RES b, m mb 0 m = r, (HL), 上記 SETを基本形とし (IX+), (IY+) 4 種ある. ( 注 ) mb のbはmの示すメモリ内容, またはレジスタのビット0~7を示す. C フラグ Z P/V S N H バイト数 M サイクル数 T ステート数備考

17 ジャンプニーモニックオペレーション OP コードフラグ C Z P/V S N H HEX JP PC C cc 条件 000 NZ 001 Z JP cc, ccが真ならば 11 cc NC PC 011 C その他は次へ 100 PO JR e PC PC+e PE e P JR C, e C=1ならば M PC PC+e e-2 C=0ならば次へ NZ : ノンゼロ JR NC, e C=0ならば Z : ゼロ PC PC+e e-2 C : キャリ C=1ならば次へ PO : パリティ奇数 JR Z, e Z=1ならば PE : パリティ偶数 PC PC+e e-2 P : 正 Z=0ならば次へ M : 負 JR NZ, e Z=0ならば PC PC+e e-2 Z=1ならば次へ JP (HL) PC HL E JP (IX) PC IX E9 JP (IY) PC IY E9 DJNZ e B B B 0ならば e-2 PC PC+e B=0ならば次へ ( 注 ) e はリラティブアドレシングモードでの変位値. e は符号付 2 の補数値 (-126~+129). バイト数 M サイクル数 T ステート数備考

18 コール / リターンニーモニックオペレーション HEX C Z P/V S N H CALL (SP-1) PCH CD cc 条件 (SP-2) PCL 000 NZ PC 001 Z CALL cc, ccが真ならば 11 cc NC CALL と 011 C 同じ 100 PO その他なら次へ PE RET PCL (SP) C P PCH (SP+1) 111 M RET cc cc が真ならば 11 cc RET と同じ OP コードフラグ NZ : ノンゼロ Z : ゼロ C : キャリ PO : パリティ奇数 PE : パリティ偶数 P : 正 M : 負その他なら次へ RETI 割込みからのリターン D RETN ノンマスカブ t p ル割込みから H のリターン H RST p (SP-1) PCH 11 t H (SP-2) PCL H PCH H PCL P H H H バイト数 M サイクル数 T ステート数備考

19 入力 / 出力ニーモニックオペレーション OP コードフラグ C Z P/V S N H HEX IN A, () A () DB A0~A7 A A8~A15 IN r, (C) r (C) P r 000 INI (HL) (C) X X 1 X C A0~A7 B B A2 1 B A8~A15 HL HL+1 INIR (HL) (C) X X 1 X r レジスタ B B B2 (B 0のとき) 000 B HL HL C B=0まで繰返す (B=0のとき) 010 D IND (HL) (C) X X 1 X E B B AA H HL HL L INDR (HL) (C) X X 1 X A B B BA (B 0のとき) HL HL B=0まで繰返す (B=0のとき) OUT (), A () A D A0~A7 A A8~A15 OUT (C), r (C) r r 001 OUTI (C) (HL) X X 1 X C A0~A7 B B A3 1 B A8~A15 HL HL+1 OTIR (C) (HL) X X 1 X B B B3 (B 0のとき) HL HL B=0まで繰返す (B=0のとき) OUTD (C) (HL) X X 1 X B B AB 1 HL HL-1 OTDR (C) (HL) X X 1 X B B BB (B 0のとき) HL HL B=0まで繰返す (B=0のとき) ( 注 ) 1B-1が0になればZフラグがセットされ, それ以外のときはリセットされる. A0~15はアドレスバス. バイト数 M サイクル数 T ステート数備考

20 D. フラグレジスタ D7 S D0 Z H P/V N C 加算 / 減算パリティ / オーバーキャリー Half キャリー未定義未定義ゼロサインインストラクション D 7 D 6 D 5 D 4 S Z M D 3 D 2 D 1 D 0 P/V N C コメント A A, s/adc A, s V 0 8ビット加算命令 SUB s/sbc A, s/cp s/neg V 1 8ビット減算比較 NEG 命令 AND s 1 P 0 0 OR s/xor s 0 P 0 0 論理演算命令 INC s V 0 8ビットインクリメント命令 DEC s V 1 8ビットデクリメント命令 A,ss 0 16ビット加算命令 ADC HL,ss V 0 16ビット加算命令 ( キャリー含む ) SBC HL,ss V 1 16ビット減算命令 ( キャリー含む ) RLA/RLCA/RRA/RRCA 0 0 ローテイトアキュームレータ命令 RLS/RLC s/rr s ; R RC s 0 P 0 ローテイトシフト命令 SLA s/sra s/srl s RLD/RRD 0 P 0 ローテイトデジット令 DAA P 10 進補正演算命令 CPL 1 1 アキュムレータ反転命令 SCF キャリーセット命令 CCF 0 キャリー反転命令 IN r, (C) P 0 入力ポート指定命令 INI/IND/OUTI/OUTD INIR/INDR/OTIR/OTDR LDI/L LDIR/LR ブロックI/O 命令 B 0ならばZ=0, その他はZ=1 ブロック転送命令 BC 0ならばP/V=1, その他はP/V=0 CPI/CPIR ブロックサーチ命令 1 A=(HL) ならばZ=1, その他はZ=0 CPD/CPDR BC 0ならばP/V=1, その他はP/V=0 LD A,I/LD A,R 0 IFF 0 IFFの内容をP/Vにコピー BIT b, s 1 0 Sのビットbの内容をZにコピー

21 E. 機械語ニーモニック対応表 A 0B 0C 0D 0E 0F A 1B 1C 1D 1E 1F A 2B 2C 2D 2E 2F A 3B 3C 3D 3E 3F 機械語ニーモニック NOP 40 LD B,B 80 A A,B C0 RET NZ LD BC, 41 LD B,C 81 A A,C C1 POP BC LD (BC),A 42 LD B,D 82 A A,D C2 JP NZ, INC BC 43 LD B,E 83 A A,E C3 JP INC B 44 LD B,H 84 A A,H C4 CALL NZ, DEC B 45 LD B,L 85 A A,L C5 PUSH BC LD B, 46 LD B,(HL) 86 A A,(HL) C6 A A, RLCA 47 LD B,A 87 A A,A C7 RST 00H EX AF,AF' 48 LD C,B 88 ADC A,B C8 RET Z A HL,BC 49 LD C,C 89 ADC A,C C9 RET LD A,(BC) 4A LD C,D 8A ADC A,D CA JP Z, DEC BC 4B LD C,E 8B ADC A,E INC C 4C LD C,H 8C ADC A,H CC CALL Z, DEC C 4D LD C,L 8D ADC A,L CD CALL LD C, 4E LD C,(HL) 8E ADC A,(HL) CE ADC A, RRCA 4F LD C,A 8F ADC A,A CF RST 08H DJNZ e 50 LD D,B 90 SUB B D0 RET NC LD DE, 51 LD D,C 91 SUB C D1 POP DE LD (DE),A 52 LD D,D 92 SUB D D2 JP NC, INC DE 53 LD D,E 93 SUB E D3 OUT (),A INC D 54 LD D,H 94 SUB H D4 CALL NC, DEC D 55 LD D,L 95 SUB L D5 PUSH DE LD D, 56 LD D,(HL) 96 SUB (HL) D6 SUB RLA 57 LD D,A 97 SUB A D7 RST 10H JR e 58 LD E,B 98 SBC A,B D8 RET C A HL,DE 59 LD E,C 99 SBC A,C D9 EXX LD A,(DE) 5A LD E,D 9A SBC A,D DA JP C, DEC DE 5B LD E,E 9B SBC A,E DB IN A,() INC E 5C LD E,H 9C SBC A,H DC CALL C, DEC E 5D LD E,L 9D SBC A,L LD E, 5E LD E,(HL) 9E SBC A,(HL) DE SBC A, RRA 5F LD E,A 9F SBC A,A DF RST 18H JR NZ,e 60 LD H,B A0 AND B E0 RET PO LD HL, 61 LD H,C A1 AND C E1 POP HL LD (),HL 62 LD H,D A2 AND D E2 JP PO, INC HL 63 LD H,E A3 AND E E3 EX (SP),HL INC H 64 LD H,H A4 AND H E4 CALL PO, DEC H 65 LD H,L A5 AND L E5 PUSH HL LD H, 66 LD H,(HL) A6 AND (HL) E6 AND DAA 67 LD H,A A7 AND A E7 RST 20H JR Z,e 68 LD L,B A8 XOR B E8 RET PE A HL,HL 69 LD L,C A9 XOR C E9 JP (HL) LD HL,() 6A LD L,D AA XOR D EA JP PE, DEC HL 6B LD L,E AB XOR E EB EX DE,HL INC L 6C LD L,H AC XOR H EC CALL PE, DEC L 6D LD L,L AD XOR L LD L, 6E LD L,(HL) AE XOR (HL) EE XOR CPL 6F LD L,A AF XOR A EF RST 28H JR NC,e 70 LD (HL),B B0 OR B F0 RET P LD SP, 71 LD (HL),C B1 OR C F1 POP AF LD (),A 72 LD (HL),D B2 OR D F2 JP P, INC SP 73 LD (HL),E B3 OR E F3 DI INC (HL) 74 LD (HL),H B4 OR H F4 CALL P, DEC (HL) 75 LD (HL),L B5 OR L F5 PUSH AF LD (HL), 76 HALT B6 OR (HL) F6 OR SCF 77 LD (HL),A B7 OR A F7 RST 30H JR C,e 78 LD A,B B8 CP B F8 RET M A HL,SP 79 LD A,C B9 CP C F9 LD SP,HL LD A,() 7A LD A,D BA CP D FA JP M, DEC SP 7B LD A,E BB CP E FB EI INC A 7C LD A,H BC CP H FC CALL M, DEC A 7D LD A,L BD CP L LD A, 7E LD A,(HL) BE CP (HL) FE CP CCF 7F LD A,A BF CP A FF RST 38H

22 xx A 0B 0C 0D 0E 0F A 1B 1C 1D 1E 1F A 2B 2C 2D 2E 2F A 3B 3C 3D 3E 3F RLC B 40 BIT 0,B 80 RES 0,B C0 0,B RLC C 41 BIT 0,C 81 RES 0,C C1 0,C RLC D 42 BIT 0,D 82 RES 0,D C2 0,D RLC E 43 BIT 0,E 83 RES 0,E C3 0,E RCL H 44 BIT 0,H 84 RES 0,H C4 0,H RLC L 45 BIT 0,L 85 RES 0,L C5 0,L RLC (HL) 46 BIT 0,(HL) 86 RES 0,(HL) C6 0,(HL) RLC A 47 BIT 0,A 87 RES 0,A C7 0,A RRC B 48 BIT 1,B 88 RES 1,B C8 1,B RRC C 49 BIT 1,C 89 RES 1,C C9 1,C RRC D 4A BIT 1,D 8A RES 1,D CA 1,D RRC E 4B BIT 1,E 8B RES 1,E 1,E RRC H 4C BIT 1,H 8C RES 1,H CC 1,H RRC L 4D BIT 1,L 8D RES 1,L CD 1,L RRC (HL) 4E BIT 1,(HL) 8E RES 1,(HL) CE 1,(HL) RRC A 4F BIT 1,A 8F RES 1,A CF 1,A RL B 50 BIT 2,B 90 RES 2,B D0 2,B RL C 51 BIT 2,C 91 RES 2,C D1 2,C RL D 52 BIT 2,D 92 RES 2,D D2 2,D RL E 53 BIT 2,E 93 RES 2,E D3 2,E RL H 54 BIT 2,H 94 RES 2,H D4 2,H RL L 55 BIT 2,L 95 RES 2,L D5 2,L RL (HL) 56 BIT 2,(HL) 96 RES 2,(HL) D6 2,(HL) RL A 57 BIT 2,A 97 RES 2,A D7 2,A RR B 58 BIT 3,B 98 RES 3,B D8 3,B RR C 59 BIT 3,C 99 RES 3,C D9 3,C RR D 5A BIT 3,D 9A RES 3,D DA 3,D RR E 5B BIT 3,E 9B RES 3,E DB 3,E RR H 5C BIT 3,H 9C RES 3,H DC 3,H RR L 5D BIT 3,L 9D RES 3,L 3,L RR (HL) 5E BIT 3,(HL) 9E RES 3,(HL) DE 3,(HL) RR A 5F BIT 3,A 9F RES 3,A DF 3,A SLA B 60 BIT 4,B A0 RES 4,B E0 4,B SLA C 61 BIT 4,C A1 RES 4,C E1 4,C SLA D 62 BIT 4,D A2 RES 4,D E2 4,D SLA E 63 BIT 4,E A3 RES 4,E E3 4,E SLA H 64 BIT 4,H A4 RES 4,H E4 4,H SLA L 65 BIT 4,L A5 RES 4,L E5 4,L SLA (HL) 66 BIT 4,(HL) A6 RES 4,(HL) E6 4,(HL) SLA A 67 BIT 4,A A7 RES 4,A E7 4,A SRA B 68 BIT 5,B A8 RES 5,B E8 5,B SRA C 69 BIT 5,C A9 RES 5,C E9 5,C SRA D 6A BIT 5,D AA RES 5,D EA 5,D SRA E 6B BIT 5,E AB RES 5,E EB 5,E SRA H 6C BIT 5,H AC RES 5,H EC 5,H SRA L 6D BIT 5,L AD RES 5,L 5,L SRA (HL) 6E BIT 5,(HL) AE RES 5,(HL) EE 5,(HL) SRA A 6F BIT 5,A AF RES 5,A EF 5,A 70 BIT 6,B B0 RES 6,B F0 6,B 71 BIT 6,C B1 RES 6,C F1 6,C 72 BIT 6,D B2 RES 6,D F2 6,D 73 BIT 6,E B3 RES 6,E F3 6,E 74 BIT 6,H B4 RES 6,H F4 6,H 75 BIT 6,L B5 RES 6,L F5 6,L 76 BIT 6,(HL) B6 RES 6,(HL) F6 6,(HL) 77 BIT 6,A B7 RES 6,A F7 6,A SRL B 78 BIT 7,B B8 RES 7,B F8 7,B SRL C 79 BIT 7,C B9 RES 7,C F9 7,C SRL D 7A BIT 7,D BA RES 7,D FA 7,D SRL E 7B BIT 7,E BB RES 7,E FB 7,E SRL H 7C BIT 7,H BC RES 7,H FC 7,H SRL L 7D BIT 7,L BD RES 7,L 7,L SRL (HL) 7E BIT 7,(HL) BE RES 7,(HL) FE 7,(HL) SRL A 7F BIT 7,A BF RES 7,A FF 7,A

23 xx xx xx 09 A IX,BC 40 IN B,(C) 09 A IY, 19 A IX,DE 41 OUT (C),B 19 A IY,DE 21 LD IX, 42 SBC HL,BC 21 LD IY, 22 LD (),IX 43 LD (),BC 22 LD (),IY 23 INC IX 44 NEG 23 INC IY 29 A IX,HL 45 RETN 29 A IY,HL 2A LD IX,() 46 IM 0 2A LD IY,() 2B DEC IX 47 LD I,A 2B DEC IY 34 INC (IX+) 48 IN C,(C) 34 INC (IY+) 35 DEC (IX+) 49 OUT (C),C 35 DEC (IY+) 36 LD (IX+), 4A ADC HL,BC 36 LD (IY+), 39 A IX,SP 4B LD BC,() 39 A IY,SP 46 LD B,(IX+) 4D RETI 46 LD B,(IY+) 4E LD C,(IX+) 4F LD R,A 4E LD C,(IY+) 56 LD D,(IX+) 50 IN D,(C) 56 LD D,(IY+) 5E LD E,(IX+) 51 OUT (C),D 5E LD E,(IY+) 66 LD H,(IX+) 52 SBC HL,DE 66 LD H,(IY+) 6E LD L,(IX+) 53 LD (),DE 6E LD L,(IY+) 70 LD (IX+),B 56 IM 1 70 LD (IY+),B 71 LD (IX+),C 57 LD A,I 71 LD (IY+),C 72 LD (IX+),D 58 IN E,(C) 72 LD (IY+),D 73 LD (IX+),E 59 OUT (C),E 73 LD (IY+),E 74 LD (IX+),H 5A ADC HL,DE 74 LD (IY+),H 75 LD (IX+),L 5B LD DE,() 75 LD (IY+),L 77 LD (IX+),A 5E IM 2 77 LD (IY+),A 7E LD A,(IX+) 5F LD A,R 7E LD A,(IY+) 86 A A,(IX+) 60 IN H,(C) 86 A A,(IY+) 8E DC A,(IX+) 61 OUT (C),H 8E DC A,(IY+) 96 SUB (IX+) 62 SBC HL,HL 96 SUB (IY+) 9E SBC A,(IX+) 67 RRD 9E SBC A,(IY+) A6 AND (IX+) 68 IN L,(C) A6 AND (IY+) AE XOR (IX+) 69 OUT (C),L AE XOR (IY+) B6 OR (IX+) 6A ADC HL,HL B6 OR (IY+) BE CP (IX+) 6F RLD BE CP (IY+) 06 RLC (IX+) 72 SBC HL,SP 06 RLC (IY+) 0E RRC (IX+) 73 LD (),SP 0E RRC (IY+) 16 RL (IX+) 78 IN A,(C) 16 RL (IY+) 1E RR (IX+) 79 OUT (C),A 1E RR (IY+) 26 SLA (IX+) 7A ADC HL,SP 26 SLA (IY+) 2E SRA (IX+) 7B LD SP,() 2E SRA (IY+) 3E SRL (IX+) A0 LDI 3E SRL (IY+) 46 BIT 0,(IX+) A1 CPI 46 BIT 0,(IY+) 4E BIT 1,(IX+) A2 INI 4E BIT 1,(IY+) 56 BIT 2,(IX+) A3 OUTI 56 BIT 2,(IY+) 5E BIT 3,(IX+) A8 L 5E BIT 3,(IY+) 66 BIT 4,(IX+) A9 CPD 66 BIT 4,(IY+) 6E BIT 5,(IX+) AB IND 6E BIT 5,(IY+) 76 BIT 6,(IX+) AC OUTD 76 BIT 6,(IY+) 7E BIT 7,(IX+) B0 LDIR 7E BIT 7,(IY+) 86 RES 0,(IX+) B1 CPIR 86 RES 0,(IY+) 8E RES 1,(IX+) B2 INIR 8E RES 1,(IY+) 96 RES 2,(IX+) B3 OTIR 96 RES 2,(IY+) 9E RES 3,(IX+) B8 LR 9E RES 3,(IY+) A6 RES 4,(IX+) B9 CPDR A6 RES 4,(IY+) AE RES 5,(IX+) BA INDR AE RES 5,(IY+) B6 RES 6,(IX+) BB OTDR B6 RES 6,(IY+) BE RES 7,(IX+) BE RES 7,(IY+) C6 SET 0,(IX+) C6 SET 0,(IY+) CE SET 1,(IX+) CE SET 1,(IY+) D6 SET 2,(IX+) D6 SET 2,(IY+) DE SET 3,(IX+) DE SET 3,(IY+) E6 SET 4,(IX+) E6 SET 4,(IY+) EE SET 5,(IX+) EE SET 5,(IY+) F6 SET 6,(IX+) F6 SET 6,(IY+) FE SET 7,(IX+) FE SET 7,(IY+) E1 POP IX E1 POP IY E3 EX (SP),IX E3 EX (SP),IY E5 PUSH IX E5 PUSH IY E9 JP (IX) E9 JP (IY) F9 LD SP,IX F9 LD SP,IY

24 F. ASCII コード表 HEX1 HEX NUL DLE SP P p SOH DC1! 1 A Q a q STX DC2 " 2 B R b r ETX DC3 # 3 C S c s EOT DC4 $ 4 D T t ENQ NAK % 5 E U e u ACK SYN & 6 F V f v BEL ETB ' 7 G W g w BS CAN ( 8 H X h x HT EM ) 9 I Y i y LF SUB * : J Z j z VT ESC + ; K [ k { FF FS, < L \ l CR GS - = M ] m } SO RS. > N ^ ~ SI US /? O _ o DEL

25 G. 10 進 -16 進変換表下位上位 A 0B 0C 0D 0E 0F A 1B 1C 1D 1E 1F A 2B 2C 2D 2E 2F A 3B 3C 3D 3E 3F A 4B 4C 4D 4E 4F A 5B 5C 5D 5E 5F A 6B 6C 6D 6E 6F A 7B 7C 7D 7E 7F A 8B 8C 8D 8E 8F A 9B 9C 9D 9E 9F A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 AA AB AC AD AE AF B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 BA BB BC BD BE BF C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 CA CC CD CE CF D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 DA DB DC DE DF E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 EA EB EC EE EF F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 FA FB FC FE FF 9

26 H. 16 進 -10 進変換表上位下位 A B C D E F A B C D E F I. 10 進 -16 進 -2 進変換表 10 進 16 進 2 進 A 0B 0C 0D 0E 0F

27 Z-80 CORDING SHEET PROGRAM CORDER DATE PAGE / LINE No ARESS MACHINE CODE LABEL MNEMONIC OPERAND COMMENT Z-80 CORDING SHEET

1 8 Z80 Z GBA ASIC 2 WINDOWS C 1

1 8 Z80 Z GBA ASIC 2 WINDOWS C 1 1 8 Z80 Z80 20 8080 GBA ASIC 2 WINDOWS C 1 2.1 Z-80 A 0 - A 15 CPU Z80 D 0- D 7 I/O Z80 1: 1 (1) CPU CPU Z80 CPU Z80 AND,OR,NOT, (2) CPU (3) I/O () Z80 (4) 2 Z80 I/O 16 16 A 0, A 1,, A 15 (5) Z80I/O 8