PLL ダイナミックリコンフィギュレーション, アプリケーションノート (XAPP879)

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1 アプリケーションノート : Spartan-6 ファミリ XAPP7 (v1.1) 11 年 1 月 6 日 PLL ダイナミックリコンフィギュレーション著者 : Karl Kurbjun Carl Ribbing 概要このアプリケーションノートはダイナミックリコンフィギュレーションポート (DRP) を介して Spartan - 6 FPGA の位相ロックループ (PLL) のクロック出力の周波数位相シフトおよびデューティサイクルを動的に変更する方法について説明します内部の DRP 制御レジスタの動作はリファレンスデザインからわかりますリファレンスデザインはレジスタが正しい順序で制御されるようにステートマシンを使用して DRP を駆動します注意 : コンフィギュレーション後にデザインで CRC ( 巡回冗長検査 ) 機能が必要な場合 PLL を動的にリコンフィギュレーションするために PLL DRP ポートを使用することはできません PLL DRP ポートを使用するとコンフィギュレーション後の CRC 機能が破損しますリファレンスデザインはそのままで動作するものですが PLL の機能を理解していることが推奨されます基本的な PLL 機能では不十分な場合上級ユーザーには DRP インターフェイスと共に PLL を使用することを推奨します PLL と DRP インターフェイスを使用する代わりに DCM_CLKGEN プリミティブを使用した方が便利な場合もあります PLL 機能の詳細は Spartan-6 FPGA クロックリソースユーザーガイド (UG) を参照してくださいこのリファレンスデザインはつのリコンフィギュレーションステートアドレスをサポートしていますが拡張してサポートするステートを追加することも可能ですそれぞれのステートが PLL のフルリコンフィギュレーションを行うためほぼすべてのパラメーターが変更できますはじめに Spartan-6 デバイス内のクロックマネージメントタイル (CMT) にはつの DCM と 1 つの PLL が含まれています PLL の最も強力な機能の 1 つはクロック出力の位相デューティサイクルおよび分周の値を動的にリコンフィギュレーション可能であるということですこのアプリケーションノートでは PLL リコンフィギュレーションに必要な情報を提供しここで扱うすべてのアルゴリズムをインプリメントするリファレンスデザインについて説明しますこのリファレンスデザインで使用される PLL はフィードバックパスとして CLKFBOUT で使用することを目的にしていますリファレンスデザインはフィードバックパスの CLKOUT での使用をサポートしませんリコンフィギュレーションは PLL DRP ポートを介して実行されます DRP を使用することによって通常はビットストリームでのみ初期化されるコンフィギュレーションビットへのアクセスが可能となりますこのためデザインが動作中でも PLL クロック出力を動的に変更できます周波数位相およびデューティサイクルすべてが動的に変更可能です PLL を適切にリコンフィギュレーションするには整数の分周値が最初に設定される必要があります PLL コンフィギュレーションビットグループおよび PLL DRP レジスタセクションにコンフィギュレーションビットがつのビットグループで記載されており使用方法の概要とレジスタでのコンフィギュレーションビットの位置が説明されていますこの情報は DRP リファレンスデザインを使用する場合は必要ありませんがレジスタ位置に伴って変更しなければならない内部 PLL の属性について説明するために提供しています属性の計算方法に関する具体的な情報はリファレンスデザインで提供されますリファレンスデザインの機能および使用方法についてはリファレンスデザインおよびリファレンスデザインの使用セクションで解説しています Copyright 1 11 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com 1

2 PLL コンフィギュレーションビットグループ PLL コンフィギュレーションビットグループ PLL にはユーザーがアクセス可能なコンフィギュレーションビットグループがつあり各クロック出力は個別にリコンフィギュレーションできますつのグループは分周器グループ位相グループロックグループおよびフィルターグループですこれらのコンフィギュレーションビットグループは PLL プリミティブに内在し PLL_DRP モジュールの動作を明確にするものですこのユーザー指定可能な PLL_DRP モジュールのパラメーターについてはリコンフィギュレーションモジュールのポートと属性セクションで説明しています分周器グループすべてのクロック出力それぞれに関連する分周器グループがありますこのグループには次のパラメーターがあります High Time Low Time No Count Edge 上記の最初のつのパラメーターは High 時間および Low 時間のカウンターですこれらのカウンターは出力クロックが High または Low を保持しなければならない時間を VCO ( 電圧制御オシレーター ) クロックサイクル数で指定しますたとえば High Time と Low Time の両パラメーターをに設定した場合の有効な分周値はとなりデューティサイクルは 5% です High Time および Low Time カウンターを迂回します No Count パラメーターは High Time および Low Time カウンターを両方無効にし分周器が出力するクロック分周値を事実上 1 にします Edge パラメーターは High から Low への遷移を制御します High Time カウンターを最後のカウントの立ち下がりエッジで強制的に遷移させますこれは High Time を増加させて Low Time を減少させるという作用がありますつまりエッジビットは High Time に 1/ VCO クロックサイクル分を追加して Low Time から 1/ クロックサイクル分を差し引きますたとえば分周値がで 5/5 のデューティサイクルが要求される場合にエッジビットを設定します High Time カウンターが 1 Low Time カウンターがに設定された場合エッジビットを使用することで Hign Time と Low Time それぞれのサイクル数が結果として 1.5 クロックサイクルになります位相グループ DIVCLK を除くすべてのクロック出力それぞれに関連する位相グループがありますこのグループには次のパラメーターがあります Phase MUX Delay Time Phase MUX は VCO クロック周期に対して分解能 5 (6 /) のクロック出力を生成するために VCO からコース位相を選択します Delay Time は出力を遅延させる VCO クロックサイクル数を数えるカウンターですつまりクロック出力で可能な位相シフトとその特定出力の分周値には直接的な相関関係があります分周値が増加するほどより細かい位相シフトが可能ですこの Delay Time カウンターでは最大 6 の VCO クロックサイクルの位相オフセットが可能ですロックグループこのグループはアルゴリズムを使用して計算されるのではなくデバイスの特性評価で作成されたルックアップテーブルに基づきますロックビットの適切な設定値はフィードバック分周器の設定によって異なりますこの分周器は PLL_DRP モジュールのインスタンシエート時に CLKFBOUT_MULT 属性で設定されますロックグループは PLL のロックを検出する PLL の性能に影響を与えますルックアップテーブルはリファレンスデザインの pll_drp_func.h にあります XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com

3 PLL DRP レジスタフィルターグループこのグループは計算されるのではなくデバイスの特性評価で作成されたルックアップテーブルに基づきます各帯域幅設定に対して 1 つ実際につのテーブルがありますフィードバック分周器の設定 (CLKFBOUT_MULT) が選択されたテーブルのインデックスとして機能しますツールには種類の帯域幅設定 (High Low および Optimized) がありますが実際にはつのみです High と Optimized は同じテーブルを使用し Low は別のテーブルを使用しますフィルターグループは PLL の位相スキューやジッターフィルタリングの性能に影響を与えますルックアップテーブルはリファレンスデザインの pll_drp_func.h にあります PLL DRP レジスタ各クロック出力はいくつかのコンフィギュレーションビットに関連付けられています CLKOUT 出力と CLKFBOUT 出力は位相と分周器のグループビットに関連付けられていますロックビットとフィルタービットは CLKFBOUT コンフィギュレーションに関連付けられています DIVCLK 出力にはどの位相コンフィギュレーションビットも関連付けられていません図 1 に 6 つのクロック出力フィードバッククロック出力および DIVCLK ( 図 1 の D) を示します X-Ref Target - Figure 1 Clock Pin D PFD CP LF VCO O O1 M O O O O5 XAPP7_1_161 図 1 : PLL ブロック図コンフィギュレーションビットを格納する PLL DRP アドレスマップは 11 ページの付録に記載されています DRP アドレスマップで使用される各レジスタに関連する機能を表 1 で説明します表 1 : PLL レジスタの説明レジスタ幅説明 PHASE MUX クロック出力に対して最初の位相オフセットを選択しますオフセットの分解能は 1/ VCO 周期です HIGH TIME 6 クロック出力が High を保持する時間を VCO 周期を単位として設定します LOW TIME 6 クロック出力が Low を保持する時間を VCO 周期を単位として設定します DELAY TIME 6 VCO 周期と同じ分解能の位相オフセットを設定します NO COUNT 1 High Time および Low Time カウンターを迂回します EDGE 1 High Time カウンターが遷移するエッジを選択します LOCK TABLE これらのビットはリファレンスデザインにあるロックルックアップテーブルから取得します XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com

4 リファレンスデザイン表 1 : PLL レジスタの説明 ( 続き ) レジスタ幅説明 FILTER TABLE 1 これらのビットはリファレンスデザインにあるフィルタールックアップテーブルから取得します X ここに格納された前の値を保持しますリファレンスデザインリファレンスデザインファイルには Verilog の PLL リコンフィギュレーションモジュールが含まれていますこのモジュールは 5 個のスライスのみを使用してリコンフィギュレーションロジックとステートマシンメモリを構成していますリファレンスデザインはステートマシンで DRP ポートを駆動しますステートマシンは PLL のアドレスを指定して前の値を読み出し変更が必要なビットをマスクしてから新しい値を設定して最後に PLL DRP ポートへ値を書き込みますアドレス値マスク値および新しい値はあらかじめ初期化されている ROM に格納されますこの ROM へは合成プロセスのエラボレーション中に書き込まれます ROM はリファレンスデザインで提供されている定数関数で初期化されます図にリコンフィギュレーションモジュールのブロック図を示します X-Ref Target - Figure DRP State Machine PLL_DRP DISTROM SADDR SEN SRDY SCLK RST State machine generates control and data signals for the PLL DRP port using pre-computed values stored in DISTROM. SRDY asserts for one clock cycle when the PLL_ADV locks and the state machine is ready to start another reconfiguration. rom_addr rom_do PRIMARY SECONDARY Memory filled in with constant functions based on parameters when instantiating the PLL_DRP. DWE DEN DADDR DI DO DRDY DCLK LOCKED RST_PLL User attributes map to PLL attributes with the addition of S1_ and S_ notation, for example S1_CLKOUT_DIVIDE. XAPP7 11 図 : PLL_DRP の内部ブロック図 pll_drp.v モジュールにはステートマシンと ROM が含まれており pll_drp_func.h で定義されている定数関数を呼び出します図に pll_adv および pll_drp モジュールが接続されたシステムのブロック図を示します XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com

5 リファレンスデザイン X-Ref Target - Figure User Logic SADDR SEN SRDY SCLK RST PLL_DRP DWE DEN DADDR DI DO DRDY DCLK LOCKED RST_PLL PLL_ADV DWE DEN DADDR DI DO DRDY DCLK LOCKED RST XAPP7 161 DRP ステートマシン図 : リファレンスデザインのブロック図 DRP ステートマシンは表に示す個のステートで構成されており pll_drp モジュールから送信されるすべての信号を制御します表 : DRP ステートステート説明次のステート遷移の条件 RESTART SRST ピンがアサートまたは WAIT_LOCK SRST = current_state が未定義ステートに遷移するとこのステートへ遷移します WAIT_LOCK PLL からの LOCK 信号がアサートされ WAIT_SEN LOCKED = 1 るまで待機します LOCK 信号がアサートされると SRDY = 1 となります WAIT_SEN SEN がアサートされるまで待機し ADDRESS SEN = 1 SADDR にしたがって適切な ROM アドレスを設定します ADDRESS WAIT_SEN または WAIT_DRDY のい WAIT_A_DRDY < 常に成立 > ずれかのステートから遷移します ROM に格納された現在値に基づいて DADDR を設定し DEN をアサートします WAIT_A_DRDY 常に ADDRESS ステートから遷移しま BITMASK DRDY = 1 す PLL が DRDY 信号をアサートするまで待機します BITMASK 常に WAIT_A_DRDY ステートから遷 BITSET < 常に成立 > 移します PLL の DO で ROM に格納されているマスク値とビット単位の論理積 (AND) を計算します BITSET 常に BITMASK ステートから遷移します ROM に格納されているビットセットと BITMASK 動作の出力からビット単位の論理和 (OR) を計算します WRITE < 常に成立 > XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com 5

6 リファレンスデザイン表 : DRP ステート ( 続き ) ステート説明次のステート遷移の条件 WRITE DEN DWE および RST_PLL をアサートしますフルリコンフィギュレーションを 1 回実行するのに必要なレジスタ書き込み数を把握するためのステートカウンターを更新します WAIT_DRDY < 常に成立 > WAIT_DRDY PLL が DRDY 信号をアサートするま ADDRESS DRDY = 1 で待機します (state_count > ) WAIT_LOCK (state_count ) 簡単に説明すると PLL の値を 1 つの値にリコンフィギュレーションするには次を実行する必要があります PLL に対して RST をアサートする ( ディアサートしない ) PLL の DADDR を設定して DEN を 1 クロックサイクル間アサートする PLL が DRDY 信号をアサートするまで待機する DO ポートと MASK のビット単位の論理積 (AND) を実行する (DI = DO AND MASK) DI 信号と BITSET のビット単位の論理和 (OR) を実行する (DI = DI または BITSET) PLL で DEN と DWE を 1 クロックサイクル間アサートする PLL が DRDY 信号をアサートするまで待機する PLL に対して RST をディアサートする PLL がロックするまで待機するリコンフィギュレーションモジュールのポートと属性リコンフィギュレーションモジュールには表に示すポートがあります表 : PLL リコンフィギュレーションポートポート方向説明 SADDR 入力 PLL をリコンフィギュレートするステートを選択しますはステート 1 1 はステートに相当します SEN 入力リコンフィギュレーションステートマシンを有効にします SCLK の立ち上がりエッジでこのポートがアサートされるとリコンフィギュレーション動作が開始されます SCLK 入力リコンフィギュレーションモジュールのクロックです DCLK 出力へ接続されています RST 入力ステートマシンと下位の PLL をリセットします SRDY 出力リコンフィギュレーションシーケンス完了時に 1 クロックサイクル間アサートします新しいリコンフィギュレーションが開始できることをユーザーに知らせます DO[15:] 入力 PLL DO ポートへ直接接続する必要があります PLL からのレジスタ値の読み出しに使用されます DRDY 入力 PLL DRDY ポートへ直接接続する必要があります PLL の読み出し準備または新しい値の書き込み準備が整ったことをリファレンスデザインに伝えます LOCKED 入力 PLL LOCKED ポートへ直接接続する必要があります PLL がロックされ WAIT_LOCK ステートから遷移したことをリファレンスデザインに伝えます XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com 6

7 リファレンスデザイン表 : PLL リコンフィギュレーションポート ( 続き ) ポート方向説明 DWE 出力 PLL DWE ポートへ直接接続する必要がありますレジスタへの書き込みを有効にします DEN 出力 PLL DEN ポートへ直接接続する必要がありますレジスタの読み出しまたは書き込みの開始に使用されます DADDR[6:] 出力 PLL DADDR ポートへ直接接続する必要があります読み出しまたは書き込みのレジスタ位置のアドレス指定に使用されます DI[15:] 出力 PLL DI ポートへ直接接続する必要があります書き込み用の新しいレジスタ値の出力に使用されます DCLK 出力 PLL DCLK ポートへ直接接続する必要があります PLL のリコンフィギュレーションポートへのクロック供給に使用されます PLL リコンフィギュレーションモジュールから渡される SCLK 信号です RST_PLL 出力 PLL RST ポートへ直接接続する必要がありますリコンフィギュレーション中または RST ポートがアサートされた場合の PLL のリセットに使用されますリコンフィギュレーションモジュールには表に示す属性もあります PLL_DRP の属性は標準の PLL プリミティブの属性と関連していますが一部の名前が異なります表 : PLL のリコンフィギュレーション属性属性説明有効値 CLKFBOUT_MULT PLL の VCO 出力周波数を変更するために入力クロックの乗算器を変更します 1 ~ 6 ( 整数値のみ ) CLKFBOUT_PHASE 入力クロックの位相を変更しますこの属性はすべての PLL 出力に影響を与えます 1 を掛けた整数値たとえば 5 の位相シフトは 5, となります BANDWIDTH PLL のバンド幅を設定します OPTIMIZED HIGH または LOW DIVCLK_DIVIDE DIVCLK 出力の分周値を設定します 1 ~ 5 ( 整数値のみ ) CLKOUT_DIVIDE CLKOUT 出力の分周値 1 ~ ( 整数値のみ ) CLKOUT_PHASE CLKOUT 出力の位相値 1 を掛けた整数値たとえば 5 の位相シフトは 5, となります CLKOUT_DUTY CLKOUT デューティサイクルの Low Time を変更します 1, を掛けた整数値たとえば.6 デューティサイクルの場合は 6 となります CLKOUT1_DIVIDE CLKOUT1 出力の分周値 1 ~ ( 整数値のみ ) CLKOUT1_PHASE CLKOUT1 出力の位相値 1 を掛けた整数値たとえば 5 の位相シフトは 5, となります CLKOUT1_DUTY CLKOUT1 デューティサイクルの Low Time を変更します 1, を掛けた整数値たとえば.6 デューティサイクルの場合は 6 となります CLKOUT_DIVIDE CLKOUT 出力の分周値 1 ~ ( 整数値のみ ) CLKOUT_PHASE CLKOUT 出力の位相値 1 を掛けた整数値たとえば 5 の位相シフトは 5, となります CLKOUT_DUTY CLKOUT デューティサイクルの Low Time を変更します 1, を掛けた整数値たとえば 6/ デューティサイクルの場合は 6 となります CLKOUT_DIVIDE CLKOUT 出力の分周値 1 ~ ( 整数値のみ ) XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com 7

8 リファレンスデザインの使用表 : PLL のリコンフィギュレーション属性 ( 続き ) 属性説明有効値 CLKOUT_PHASE CLKOUT 出力の位相値 1 を掛けた整数値たとえば 5 の位相シフトは 5, となります CLKOUT_DUTY CLKOUT デューティサイクルの Low Time を変更します 1, を掛けた整数値たとえば.6 デューティサイクルの場合は 6 となります CLKOUT_DIVIDE CLKOUT 出力の分周値 1 ~ ( 整数値のみ ) CLKOUT_PHASE CLKOUT 出力の位相値 1 を掛けた整数値たとえば 5 の位相シフトは 5, となります CLKOUT_DUTY CLKOUT デューティサイクルの Low Time を変更します 1, を掛けた整数値たとえば.6 デューティサイクルの場合は 6 となります CLKOUT5_DIVIDE CLKOUT5 出力の分周値 1 ~ ( 整数値のみ ) CLKOUT5_PHASE CLKOUT5 出力の位相値 1 を掛けた整数値たとえば 5 の位相シフトは 5, となります CLKOUT5_DUTY CLKOUT5 デューティサイクルの Low Time を変更します 1, を掛けた整数値たとえば.6 デューティサイクルの場合は 6 となりますリファレンスデザインの使用デザインの機能性 pll_drp.v ファイルは種類のリコンフィギュレーション可能なステートで記述されていますそれらは表に示す属性名の始めに S1_ または S_ を付けて区別されています各ステート内のパラメーターを個別に変更できますまたデザインの検証セクションで説明されているように別のステートを追加したりレジスタへの書き込みを削除することも可能ですこのつのステート間を切り替える場合はまず SRDY がアサートされるまで待機します SRDY がアサートされるとステートマシンのリコンフィギュレーション開始準備が整います SADDR ポートは DRP ポートを介して PLL へロードするステートを指定しますデザインが未変更の場合はステート 1 をロードし 1 はステートをロードします SEN を 1 クロックサイクル間パルスするとリコンフィギュレーションがトリガーされ PLL DRP デザインに設定されたすべての属性がロードされますリコンフィギュレーション完了後 SRDY ポートがアサートされて PLL は新しいステートの属性を持った状態となりますデザインの検証リファレンスデザインはデザインの特定要件に合わせて限定された方法で変更することを前提としています変更プロセスはユーザーに委ねられていますがそのプロセスにおいて一般的な手順を保証する 1 つの共通要件がありますまずヘッダーファイル pll_drp_func.h は変更できないことに注意してくださいデザインの特定要件に合わせて変更する主なファイルは pll_drp.v ですまたデザインを変更する際には付属資料を熟読して pll_drp.v のリコンフィギュレーションインターフェイスの機能を十分理解しておく必要があります唯一推奨されるデザイン変更にはリファレンスデザインにステートを追加する場合が挙げられますこの場合 S_ 以上で開始するパラメーター定数関数の呼び出しおよび ROM の初期設定を作成するために S#_ (# は数字 ) を含むすべてのパラメーターを複製する必要があります追加ステートがアドレス指定されるように SADDR ポートを変更しまた SADDR に基づいて最初の ROM リコンフィギュレーションアドレスを設定できるように WAIT_SEN ステートを更新する必要があります XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com

9 デザインの検証デザインの検証リファレンスデザインはハードウェア検証およびシミュレーションを実行済みですしたがってシミュレーションモデルとハードウェア機能は同じになります検証プロセスでは一般的なコンフィギュレーションやリコンフィギュレーションに厳しい条件を多数選択しそれぞれの条件で正しく機能するかを検証しますさまざまなビット設定を計算するファンクションに対する解析も実施し ISE のバックエンドツールでインプリメンテーション中に実行された計算値と一致していることを確認していますまとめこのアプリケーションノートとリファレンスデザインを活用することで PLL DRP の機能を完全にインプリメントできますこのデザインはモジュールベースで組み立てられているため DRP の完全ソリューションとして使用できるだけでなくその他のリコンフィギュレーションステートをサポートするよう簡単に拡張できますこのデザインはわずか 5 個のスライスで構成され Spartan-6 FPGA のリソース使用率を最小限に抑えた形で作成されていますデザインに関するその他の情報ファイルリファレンスデザインファイルは次のサイトからダウンロードできます特性評価表 5 にリファレンスデザインの特性をまとめています表 5 : リファレンスデザインの詳細パラメーター説明一般開発元 Karl Kurbjun および Carl Ribbing ターゲットデバイス Spartan-6 ファミリソースコードの提供ありソースコードの形式 Verilog 既存のザイリンクスアプリケーションノート / リファレンスデザイン CORE Generator ソフトウェアまたはなしサードパーティからのコード /IP デザインに使用シミュレーション機能シミュレーションありタイミングシミュレーションの実行あり機能およびタイミングシミュレーションでのテストベンチ利用ありテストベンチの形式 Verilog シミュレータソフトウェア / 使用バージョン ModelSim 6.b インプリメンテーション合成ソフトウェアツール / 使用バージョン XST.1 インプリメンテーションソフトウェアツール / 使用バージョン ISE Design Suite.1 スタティックタイミング解析ありハードウェア検証ハードウェア検証あり検証に使用したハードウェアプラットフォーム Spartan-6 FPGA 特性評価ボード XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com

10 デザインに関するその他の情報デバイスの使用リソースと性能表 6 にリファレンスデザインの使用リソースおよび性能をまとめています表 6 : PLL_DRP のデバイス使用率と性能パラメーター仕様 / 詳細最大周波数 ( スピードグレードごと ) -1L 1MHz - MHz -N MHz - MHz デバイス使用率 ( テストベンチなし ) スライス 5 GCLK バッファーブロック RAM HDL 言語のサポート Verilog XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com 1

11 付録付録表 7 に Spartan-6 FPGA PLL DRP のアドレスマップを示します表 7 : Spartan-6 PLL DRP のアドレスマップレジスタアドレスビットレジスタ名 x [:] [7:] x6 [15:1] [7:6] [5:] x7 [15:] [:7] 6 5 [:] x [1:] 7 6 [5:] [:] 1 CLK Delay Time [5] CLK Delay Time [] CLK Delay Time [:] CLK Delay Time CLK1 Low Time [:5] CLK1 Low Time [] CLK1 No Count CLK1 Low Time [1:] CLK1 Delay Time [5] CLK1 Delay Time [:] CLK1 Delay Time [:1] CLK Edge CLK1 High Time [5] CLK1 High Time [:] CLK1 High Time [:] CLK1 Phase MUX [] CLK1 Edge CLK1 Phase MUX [1:] CLK Phase MUX [] CLK Low Time [5] CLK Phase MUX [1] CLK No Count CLK Low Time [:] CLK Low Time [] CLK Delay Time [5] CLK Delay Time [:] CLK Delay Time [1:] CLK Delay Time [] XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com 11

12 付録表 7 : Spartan-6 PLL DRP のアドレスマップ ( 続き ) レジスタアドレスビットレジスタ名 x [15:1] [:] [7:6] [5:] xa 15 1 [:] [:] 7 6 [5:] [:] 1 xb 15 1 [7:5] [:] 1 xc [15:1] 11 1 [:] [7:6] [5:] CLK Delay Time [:1] CLK Phase MUX [1:] CLK High Time [] CLK High Time [:] CLK High Time [:1] CLK Edge CLK Phase MUX [] CLK Edge CLK Phase MUX [1:] CLK Low Time [5:] CLK No Count CLK Low Time [] CLK Low Time [:1] CLK Delay Time [:5] CLK Delay Time [] CLK Low Time [5] CLK Delay Time [5] CLK Delay Time [] CLK Delay Time [] CLK Delay Time [1:] CLK Low Time [] CLK High Time [5:] CLK High Time [1:] CLK Phase MUX [] CLK High Time [] CLK High Time [1:] CLK Phase MUX [] CLK High Time [] CLK Edge CLK Phase MUX [:1] CLK Low Time [:5] CLK Low Time [] CLK No Count CLK Low Time [1:] XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com

13 付録表 7 : Spartan-6 PLL DRP のアドレスマップ ( 続き ) レジスタアドレスビットレジスタ名 xd [15:1] [:] [:7] 6 5 xe [15:1] [:] [7:6] 5 1 xf [15:1] [:6] [5:] x [:] [:6] 5 [:] CLK5 Low Time [:] CLK5 Low Time [:1] CLK5 Delay Time [:5] CLK5 Delay Time [:1] CLK Low Time [] CLK Low Time [] CLK Low Time [] CLK High Time [5] CLK High Time [:] CLK5 High Time [:5] CLK5 High Time [:] CLK5 High Time [:1] CLK5 Phase MUX [] CLK5 Edge CLK5 Phase MUX [] CLK5 Low Time [5] CLK5 Phase MUX [1] CLK5 No Count CLK5 Low Time [] CLKFB Low Time [:5] CLKFB Low Time [] CLKFB No Count CLKFB Low Time [1:] CLKFB Low Time [] CLKFB Delay Time [5:] CLKFB Delay Time [1:] CLK No Count CLK Low Time [1] CLK High Time [] CLK High Time [5:] CLKFB High Time [:5] CLKFB High Time [:] CLKFB Edge CLKFB Phase MUX [] CLKFB Phase MUX [1:] XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com

14 付録表 7 : Spartan-6 PLL DRP のアドレスマップ ( 続き ) レジスタアドレスビットレジスタ名 x11 [15:1] x [15:] 11 1 [7:] x [:] x1 [15:1] [11:] [:7] [6:] x [:] 1 CLK Low Time [] CLK Delay Time [] CLK High Time [5] CLK Low Time [1] CLK1 Delay Time [] CLK1 Low Time [] CLK High Time [] CLK Phase MUX [] CLK High Time [:1] CLK5 Delay Time [] CLKFB Delay Time [] CLK Low Time [] CLK Delay Time [] DIVCLK High Time [5] DIVCLK High Time [] DIVCLK High Time [1:] DIVCLK Low Time [] DIVCLK Delay Time [1] DIVCLK Low Time [5] DIVCLK Low Time [] DIVCLK Edge LKTABLE[1:] LKTABLE[] FILTER TABLE [6:7] DIVCLK No Count LKTABLE[] LKTABLE[] LKTABLE[] XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com 1

15 付録表 7 : Spartan-6 PLL DRP のアドレスマップ ( 続き ) レジスタアドレスビットレジスタ名 x x17 [15:6] 5 [:] x1 [15:1] [:7] 6 [5:] [:1] x1 [15:1] [7:5] 1 LKTABLE[15] LKTABLE[] LKTABLE[7] LKTABLE[16] LKTABLE[1] DIVCLK High Time [] DIVCLK Low Time [1] DIVCLK High Time [] DIVCLK Low Time [] DIVCLK Low Time [] LKTABLE[17] LKTABLE[:] LKTABLE[:] FILTER TABLE [6:7] FILTER TABLE [] FILTER TABLE [:1] FILTER TABLE [] FILTER TABLE [:] LKTABLE[6] LKTABLE [1:1] LKTABLE [:5] LKTABLE[1] LKTABLE[1] LKTABLE [11:] LKTABLE[] LKTABLE[6] LKTABLE[5:7] LKTABLE[] LKTABLE[] LKTABLE[1] LKTABLE[] LKTABLE[] XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com 15

16 改訂履歴表 7 : Spartan-6 PLL DRP のアドレスマップ ( 続き ) レジスタアドレスビットレジスタ名 x1a [15:] x1d 15 1 [11:] LKTABLE[:] LKTABLE[7] LKTABLE[] LKTABLE[5] 改訂履歴次の表にこの文書の改訂履歴を示します日付バージョン改訂の説明 1 年 5 月日 1. 初版リリース 11 年 1 月 6 日 1.1 表で RST 出力を RST_PLL に変更表で DIVCLK_DIVIDE 属性の有効値をから 5 に変更更新表 6 で -1 および -N スピードグレードを追加表 7 でレジスタアドレス x7 のビットのレジスタ名を CLK1 Edge に変更 Notice of Disclaimer The information disclosed to you hereunder (the Materials ) is provided solely for the selection and use of Xilinx products. To the maximum extent permitted by applicable law: (1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and () Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same. Xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications. You may not reproduce, modify, distribute, or publicly display the Materials without prior written consent. Certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx. Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications: 本資料は英語版 (v1.1) を翻訳したもので内容に相違が生じる場合には原文を優先します資料によっては英語版の更新に対応していないものがあります日本語版は参考用としてご使用の上最新情報につきましては必ず最新英語版をご参照くださいこの資料に関するフィードバックおよびリンクなどの問題につきましては jpn_trans_feedback@xilinx.com までお知らせくださいいただきましたご意見を参考に早急に対応させていただきますなおこのメールアドレスへのお問い合わせは受け付けておりませんあらかじめご了承ください XAPP7 (v1.1) 11 年 1 月 6 日 japan.xilinx.com 16

ザイリンクス XCN 製造中止製品の通知 : CPLD、コンフィギュレーション PROM、Spartan および Virtex FPGA 製品のリビジョン制御 SCD 製品番号

ザイリンクス XCN 製造中止製品の通知 : CPLD、コンフィギュレーション PROM、Spartan および Virtex FPGA 製品のリビジョン制御 SCD 製品番号 XCN12011 (v1.0) 2012 年 12 月 3 日製造中止製品の通知 : CPLD コンフィギュレーション PROM Spartan および Virtex FPGA 製品のリビジョン制御 SCD 製品番号製造中止製品の通知概要この通知は一部の SCD (Specification Control Document) 製品が製造中止となることをお知らせするものですこれらの SCD

PLL ダイナミック リコンフィギュレーション, アプリケーション ノート (XAPP879)

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