Virtex-6 FPGA で LVDS を使用した、1.25Gb/s での 4X 非同期オーバーサンプリング, アプリケーションノート (XAPP881)

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はるまさひろき
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1 アプリケーションノート : Virtex-6 FPGA XAPP881 (v1.0.1) 2010 年 7 月 25 日 Virtex-6 FPGA で LVDS を使用した 1.25Gb/s での 4X 非同期オーバーサンプリング著者 : Catalin Baetoniu Brandon Day 概要 Virtex -6 FPGA の SelectIO テクノロジによって 1.25Gb/s で 4X の非同期オーバーサンプリングが可能ですオーバーサンプリングはミックスモードクロックマネージャー (MMCM) 専用のパフォーマンスパス経由でプリミティブを使用して実現されますは SelectIO ロジックブロックにあり専用フリップフロップの 4 つの位相を使用してサンプリングを行います MMCM は低ジッターのパフォーマンスパス上で位相シフトしたクロックを供給できる高度な PLL です次にの出力がデータリカバリユニット (DRU) を使用して選別されますこのアプリケーションノートで扱う DRU はこれらの出力を比較して最適なデータサンプルを選択する判定システムに基づいています非同期オーバーサンプリングの概要あるデバイスから別のデバイスにデータを送信する方法として最も一般的なのはデータと一緒に同期クロックを送信する方法ですこの方法をソース同期データと呼びますクロックなしで送信するデータを非同期データと呼びますこのアプリケーションノートでは非同期データのキャプチャ方式について説明しますここでは周波数がほぼ同じクロック (±100ppm) を使用してデータをオーバーサンプリングしますこのオーバーサンプリング手法では異なるクロック位相でデータのサンプリングを行い最も理想的なポイントのデータサンプルを取得します図 1 に 4X 非同期オーバーサンプリングの基本的なブロック図を示します X-Ref Target - Figure MHz ±100 ppm Data at 1.25 Gb/s Transmitter Capture 8 Data Recovery 625 MHz 125 MHz ±100 ppm Clock Multiplier x881_01_ 図 1 : 4X オーバーサンプリングの基本アーキテクチャと概念図 Copyright 2010 Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 1

2 非同期オーバーサンプリングの概要図 1 には 4X オーバーサンプリング手法で重要な役割を果たすいくつかの要素を示しています送信データは特定の周波数とドリフトを持つオシレーターを使用して生成されこのデータは独立した非同期オシレーターでキャプチャされますこのような場合に問題となるのが送信側と受信側のオシレーターの周波数ドリフトの差ですクロックドメインをまたいでデータキャプチャを実行する際はこのことを必ず考慮に入れておく必要がありますサンプリングしたデータはレシーバーのデータリカバリ部で判定システムを使用して処理されます図 2 にデータレートの 1/2 の速度で動作するサンプリングクロックを示しますここに示したクロック位相のサンプルポイントからもわかるように立ち上がりエッジデータと立ち下がりエッジデータそれぞれに 4 つ計 8 つのデータサンプルがキャプチャブロックから出力されます X-Ref Target - Figure 2 Rising Data Falling Data X881_02_ 図 2 : 立ち上がりエッジデータと立ち下がりエッジデータに対するサンプリングクロックの位相 XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 2

3 Virtex-6 FPGA のオーバーサンプリングアーキテクチャ Virtex-6 FPGA のオーバーサンプリングアーキテクチャ 1 ビットにつき 4 つのサンプルを作成する Virtex-6 FPGA のこの方式は CLB アレイのフリップフロップを使用して複数のサンプルを作成していた従来の方式に比べいくつかの利点があります図 3 に示すようにサンプリングフリップフロップは CLB からの内部に移動しています X-Ref Target - Figure 3 DDLY Primitive Q1 B CE2 Q2 CE1 O O Q3 DIV DYNSEL O Q4 DYNDIVSEL Q5 SHIFTIN 1 Q6 SHIFTOUT 1 SHIFTIN 2 SHIFTOUT 2 RST O D BITSLIP OFB x881_03_ 図 3 : オーバーサンプリングモードのプリミティブ内ではメタスタビリティの問題を防ぐためにサンプリングを複数段で実行していますこれによってすべてのデータが 1 つのクロックドメインでから出力されるようにもなります図 4 に示すとおりオーバーサンプリングモードのは基本的に DDR フリップフロップを 2 つ組み合わせたものです IODELAYE1 を使用してスレーブ側ののデータの位相をシフトし位相シフトしていない元のデータと一緒にサンプリングを行います XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 3

4 データリカバリユニット (DRU) X-Ref Target - Figure 4 BUFG MMCM 0 90 MMCM Performance Path BUFIO IODELAYE1 TAP = 0 (0 ) Shift BUFIO clk oclk DDLY Flip- Flops Q1 Q2 Q3 Q4 Data Recovery Unit IODELAYE1 TAP = 4 (45 ) Shift clk oclk DDLY Flip- Flops Q1 Q2 Q3 Q4 x881_04_ 図 4 : Virtex-6 FPGA における 4 つのサンプルの作成方法図 4 は MMCM IODELAYE1 を組み合わせて 4X オーバーサンプリングを実行する方法を詳しく示したものです 2 つの位相のクロック (0 と 90) がに入りますこれら 2 つのクロックの立ち上がりエッジと立ち下がりエッジの両方を使用することにより 4 つのクロック位相を得ていますまた IBUFDS_DIFFOUT を使用して同じデータを 2 つにコピーしその 1 つを IODELAYE1 を使用して 200ps だけシフト (45 の位相シフト ) しています位相をシフトしたデータをスレーブに送ることでサンプルの位相の数を 2 倍にしていますこのように 4 つのクロック位相と 2 つのデータサンプル位相を組み合わせることによって全体で 8 つの位相を作成していますこれら 8 つの位相は 7 ページの図 8 に記載してありますデータリカバリユニット (DRU) ステートマシンによるエッジ検出図 5 は FPGA に入力されるデータストリームを基準にしたサンプルポイントと比較ポイントの位置を示したものですデータストリームは 2 つあり片方は 200ps の位相遅れがあります下側のデータストリームは IBUFDS_DIFFOUT プリミティブを使用して上側のデータストリームを反転したものですデータは 400ps ( すなわち 90 ) 間隔の 4 つのクロック位相 ( ) でサンプリングされますクロックとデータストリームの交差したところがサンプルポイントとなりますサンプルポイントの命名規則は次のとおりです説明 Qx [S または M]x Qx = の出力 (Q1 Q2 Q3 Q4) Sx または Mx = データ出力 (Qx) のソース (M = マスター S = スレーブ ) たとえば Q1M1 は 0 でデータをサンプリングしてマスターのポート Q1 に出力するサンプルポイントを表します XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 4

5 データリカバリユニット (DRU) X-Ref Target - Figure ps 400 ps Master Data (Tap 0, Delay = 0 ps) Slave Data (Tap 4, Delay = 200 ps) Q1 M0 Q3 M0 Q2 M0 Q4 M0 Q1 M1 Q3 M1 Q2 M1 Q4 M1 R0 F0 R1 F1 E4[3] E4[0] E4[1] E4[2] E4[3] E4[0] E4[1] E4[2] Q1 S0 Q3 S0 Q2 S0 Q4 S0 Q1 S1 Q3 S1 Q2 S1 Q4 S1 R0 F0 R1 F1 200 ps X881_05_ 図 5 : データストリームのサンプルポイントと比較ポイントサンプルポイントを結ぶ E4[0] ~ E4[3] と書かれた点線はデータエッジを検出するために DRU がデータを比較している部分を表しています 4 つの比較に関する式を式 1 ~ 式 4 に示します E4[0] = [Q1M1 xor Q1S1] or [Q2M1 xor Q2S1] 式 1 E4[1] = [Q3M1 xor Q1S1] or [Q4M1 xor Q2S1] 式 2 E4[2] = [Q2M1 xor Q3S1] or [Q4M1 xor Q4S1] 式 3 E4[3] = [Q1M1 xor Q4S0] or [Q2M1 xor Q3S1] 式 4 これらの比較ポイントは元のデータストリームを基準にすると実際には 200ps の間隔がありますたとえば式 1 の (E4[0]) は Q1M1 と Q1S1 および Q2M1 と Q2S1 を比較しますこれらの比較は E4[0] と書かれた 2 本のグレーの破線で示していますまず Q1M1 xor Q1S1 の比較はどちらのポイントも 0 でサンプリングされていますただし Q1S1 のサンプルは IODELAYE1 によって Q1M1 よりも 200ps だけ遅れているため 200ps 離れた 2 つのサンプルを比較することになります同様に Q2M1 と Q2S1 は共に 180 でサンプリングされていますが IODELAYE1 によってスレーブデータストリームは遅延しているためこれらのサンプルポイントには 200ps の間隔があります 0 と 180 のいずれかのサンプルポイントの xor 演算の結果が 1 の場合すなわちサンプリングしたデータのレベルが一致しない場合 2 つのサンプルポイント間にエッジ ( レベル遷移 ) が存在すると判断できます図 5 に示した例では最初の E4[0] のサンプルポイント比較は立ち上がりエッジゾーンの R1 と R1 で発生しており 2 番目の E4[0] サンプル比較ポイントは立ち下がりエッジゾーンの F1 と F1 で発生していますこのためどちらの比較も一致し xor 演算の出力はいずれも 0 になりますしたがって DRU のステートマシンはデータ遷移のエッジが存在していないことになりますこれと対照的なのが Q1M1 と Q4S0 および Q2M1 と Q3S1 を比較している式 4 です Q1M1 は 0 でマスターデータストリームからサンプリングされます Q4S0 は 270 で位相に遅延のあるスレーブデータストリームからサンプリングされ 1 サイクルの間 DRU に格納されます 0 と 270 は 400ps (90 ) 離れていますがスレーブデータには 200ps の遅延があるため元のデータストリームを基準にすると Q1M1 と Q4S0 のサンプルポイントは実際には 200ps しか離れていません同様に Q2M1 は 180 でサンプリングされ Q3S1 は 90 でサンプリングされますこれらのサンプルポイントも元のデータストリームを基準にすると 200ps しか離れていませんどちらの比較も片方のサンプルポイントは立ち上がりエッジゾーンにありもう片方のサンプルポイントは立ち下がりエッジゾーンにありますこれら 2 つの比較は xor 演算の結果が 1 になり各比較の 2 つのサンプルポイント間のどこかにエッジ ( レベル遷移 ) が存在することがわかります図 5 の次に図 6 について説明しますこの図は式 1 ~ 式 4 を論理回路で表したものでから出力されたデータがこのロジックにどのように入力されるかを示していますとロジックの間にはタイミングを調整するためのレジスタがありますまたこの図には直前のサンプルセットからのスレーブ ISERDES の Q4 出力を一時格納してから新しいサンプルセットと比較する方法も示しています XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 5

6 データリカバリユニット (DRU) X-Ref Target - Figure 6 Master Q1 Q2 Q(1) Q(5) II(1) II(5) E4(0) Q3 Q(3) II(3) Q4 Q(7) II(7) E4(1) Q1 Q(0) II(0) Q2 Q(4) II(4) E4(2) Q3 Q(2) II(2) Q4 Q(6) II(6) E4(3) Slave BUFG 625 MHz X881_06_ 図 6 : エッジ検出回路の論理表現ここまでは FPGA に入力されたデータを DRU に入力してデータエッジを検出する方法を説明してきました次に比較データを DRU で処理する方法を説明しますこのシンプルなステートマシンはデータエッジの移動前後の位置に基づいてデータエッジとサンプルポイントの間隔を選択します電圧および温度の変動ジッターそしてソースクロックとレシーバークロック間のオフセットなどがあるため理想的なサンプルポイントは一定ではありませんこのため比較ポイントの式の値も常に変化しそれに伴いステートマシンの状態も常に遷移します図 7 はあるデータセットから次のデータセットへのステートマシンのフローを示したものです X-Ref Target - Figure 7 EQ DO Use Samples Q(0) & Q(4) Use Samples Q(1) & Q(5) Use Samples Q(2) & Q(6) Use Samples Q(3) & Q(7) 00 E4(2) E4(3) E4(0) E4(1) E4(3) E4(2) E4(1) 11 E4(0) X881_07_ 図 7 : エッジ情報を用いてデータを選択するロジック図 7 の左側の表で EQ の列は式 1 ~ 式 4 からの入力による現在のステートマシンの位置を示しています DO の列はインターコネクトロジックで使用するサンプルセットを示しています前述のとおりオーバーサンプリングモードでの各は基本的に IDDR フリップフロップを 2 つ組み合わせたものであるため DO は理想的なサンプルポイントとしてどちらの IDDR フリップフロップを使用すればよいかを示しています表の右側のステートマシン図は現在の状態 ( サンプルセット ) から次の遷移先を示していますたとえばステートマシンの最初の状態が 01 とするとこの状態では Q(1) および Q(5) 信号を使用しますこれはマスターの Q1 (0) および Q2 (180) 出力に該当します XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 6

7 ビットスキップ次にデータエッジが左へ移動した場合センターポイントは 0/180 から 90/270 へシフトしますこれによって E4(3) の値は 0 から 1 に変化しステートマシンの状態は 00 から 01 に遷移しますビットスキップエッジがデータビットの最初のサンプルの左側またはデータビットの最後のサンプルの右側に移動するとビットスキップが発生します最後のサンプルの左側でエッジを検出した場合新しい現在のサンプルは最後のサンプルから右すなわち次のデータの最初のサンプルへ移動します図 8 でステートマシンの状態が 10 のとき Q(3) と Q(7) をサンプリングします次にステートマシンの状態が 00 に遷移し Q(0) と Q(4) をサンプリングしますただしステートマシンの状態が 10 のときにデータサンプルを既に取得しているためステートマシンの状態が最初に 00 になったときはサンプリングしたビットを 1 ビットだけドロップしますこれをネガティブビットスキップと呼びますネガティブビットスキップは 1 クロックにつき 5 ビットを出力します X-Ref Target - Figure X881_08_ 図 8 : ネガティブビットスキップ最初のサンプルの右側でエッジを検出した場合新しい現在のサンプルは左すなわち次のデータの最後のサンプルへ移動します図 9 でステートマシンの状態が 00 のとき Q(0) と Q(4) をサンプリングします次にステートマシンの状態が 10 に遷移しますこの状態で Q(3) と Q(7) をサンプリングしますただしステートマシンの状態が 00 と 10 のときにデータサンプルを取得していないためステートマシンの状態が 10 のときに現在のサンプルと一緒に最後のサンプルを取得します (7 ビットを出力 ) これをポジティブビットスキップと呼びますポジティブビットスキップは 1 クロックにつき 7 ビットを出力します X-Ref Target - Figure X881_09_ 図 9 : ポジティブビットスキップ図 8 と図 9 からわかるようにビットスキップが発生するのはステートマシンの状態が 00 と 10 の間で遷移した場合のみですビットスキップが発生しない場合サンプリングしたデータは SDR モードでは 1 クロックにつき 1 ビット DDR モードでは 1 クロックにつき 2 ビット出力されますしたがって 6 ビットのパラレルデータの場合次のようになりますネガティブビットスキップが発生した場合のビット数は 5 ポジティブビットスキップが発生した場合のビット数は 7 ビットスキップが発生しない場合のビット数は 6 XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 7

8 クロッキングとデータフロークロッキングとデータフロー表 1 に示すように複数のクロックおよびクロックの位相がありそれぞれが必要な機能を実行します表 1 : MMCM RX からのクロックソース周波数 / 位相シフトバッファーデスティネーションオフチップオシレーター 125MHz 入力バッファー MMCM MMCM RX 表 2 : タイミング制約とその他の特別な条件 625MHz 0 位相シフト 625MHz 90 位相シフト 625MHz ダイナミック位相シフト 312.5MHz ダイナミック位相シフトシングル領域 BUFIO シングル領域 BUFIO BUFG BUFG CLB (DRU) CLB (DRU) MMCM IDELAYCTRL 310MHz BUFG IDELAYCTRL フルレートで動作してるデザインでデータのキャプチャと DRU を実行する場合タイミングが非常に重要となるためタイミング制約と配置制約の両方が必要ですタイミング制約および特別な条件を表 2 にまとめますデータフロー (1) 周波数 / 位相シフトキャプチャ要素タイミング制約 A 4 2B A 125MHz 625MHz 0 位相シフト 625MHz 90 位相シフト 625MHz ダイナミック位相シフト 312.5MHz ダイナミック位相シフト MMCM に供給される RX ソースクロックから CLB DRU CLB DRU TIMESPEC TS_RxC_P = PERIOD "RxC_P" 8 ns HIGH 50%; TS_OUT0 = PERIOD TIMEGRP "OUT0" TS_RxC_P / 5 HIGH 50%; TS_OUT1 = PERIOD TIMEGRP "OUT1" TS_RxC_P / 5 HIGH 50%; TS_OUT2 = PERIOD TIMEGRP "OUT2" TS_RxC_P / 5 HIGH 50%; TS_OUT3 = PERIOD TIMEGRP "OUT3" TS_RxC_P / 2.5 HIGH 50%; タイミングクロージャに必要なその他の条件なしなしなし BUFIO に合わせたダイナミック位相アライメント最大の遅延制約 CLB アレイの RLOC BUFIO に合わせたダイナミック位相アライメント CLB アレイの RLOC から CLB DRU NET "*/Q<*>" MAXDELAY = 0.6 ns; CLB アレイの RLOC 注記 : 1. この欄の数字はデータフローの段階および図 10 のクロック転送ポイントの番号を表しています XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 8

9 クロッキングとデータフローデータが FPGA のピンから FPGA インターコネクトロジックに構成された 10 ビット幅のインターフェイスに到達するまでにはいくつかの課程があります図 10 にクロック転送ポイントおよび使用するレジスタを示します各部分の上に記載した数字はクロック転送ポイントを表しています X-Ref Target - Figure Gbs IODELAY TAP 0 Master 1 2A 2B 3 Data Recovery Unit 4 IODELAY TAP 4 Slave 4 8 First Stage of FF s Running on 625 MHz BUFG Second Stage of FF s Running at MHz FF 10 CE User Logic Running at MHz With Clock Enable With ~40% Toggle Rate MHz 625_0 625_90 MMCM RX PSEN Capture 4 BUFIO/ BUFG Alignment Circuit OFB 12 Slices OSERDESE1 4 Clock Alignment Circuit MMCM IDELAYCTRL 310 IDELAYCTRL X881_10_ データが 1.25Gb/s のレートで FPGA に入力されます /IODELAY キャプチャブロックは 4 つのクロック位相でデータがキャプチャされる位置を示しています図 10 ではキャプチャに使用するクロックが 625_0 および 625_90 となっていますこれらはこのデザインの要件に従ってシングル領域 BUFIO クロックとしています 2. DRU 図 10 : データフローとクロック転送ポイント a. データキャプチャの次の段階ではからのデータを CLB フリップフロップへ転送しますから使用するすべてのレジスタまでの遅延が 600ps を超えないように注意してくださいこの転送で重要なのは BUFIO クロックネットワークから BUFG クロックネットワークへ移動するという点です BUFIO クロックネットワークの範囲はまでで CLB は範囲に含まれません b. この段階ではデータが 625MHz の BUFG クロックから 312.5MHz の BUFG クロックに渡されますこれらのクロックは互いに位相が揃っています XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 9

10 リファレンスデザインビットのデータを DRU が選択するとそのデータはクロックイネーブル付きのユーザーインターコネクトロジックに現れますクロックイネーブルが存在しこの速度で動作していればデータレートがキャプチャクロックよりも速い場合やデータによってキャプチャクロックが低下している場合にも対処できますクロックアライメント回路 BUFIO と BUFG の互いの位相関係は定義されていません位相関係を定義するには何らかのキャリブレーションが必要ですこのクロックアライメント回路は OSERDESE1 からへの出力フィードバックパスを使用します 625MHz の BUFG クロックを OSERDESE1 に転送し 625MHz の BUFIO クロックを使用してのクロックをキャプチャすることによってこれら 2 つのクロックの位相関係を計測できます次に MMCM の独立した位相シフト機能を利用して BUFG クロックの位相を BUFIO クロックに合わせてシフトしますこの位相キャリブレーションプロセスを図 11 に示します X-Ref Target - Figure MHz BUFIO Initial Alignment of 625 MHz BUFG (1) Initial Phase Adjustment Alignment of 625 MHz BUFG (2) Final Alignment of 625 MHz BUFG (3) Output of at Stages of Phase Alignment X881_11_ 図 11 : BUFIO と BUFG のクロック位相キャリブレーションプロセスリファレンスデザインリファレンスデザインファイルは次のリンク先からダウンロードできます XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 10

使用するロジックリソース図 12 にリファレンスデザインソフトウェアのツリー構造を示します X-Ref Target - Figure 12 図 12 : リファレンスデザインの構造 X881_12_051510 使用するロジックリソース表 3 ~ 表 5 にこのリファレンスデザインで使用するリソースを示します表 3 : デバイス当たり MMCM 1 BUFG 1 表 4 :

11 使用するロジックリソース図 12 にリファレンスデザインソフトウェアのツリー構造を示します X-Ref Target - Figure 12 図 12 : リファレンスデザインの構造 X881_12_ 使用するロジックリソース表 3 ~ 表 5 にこのリファレンスデザインで使用するリソースを示します表 3 : デバイス当たり MMCM 1 BUFG 1 表 4 : バンク当たり MMCM 1 BUFG 2 シングル領域 BUFIO 2 クロックアライメント回路 45 LUT IDELAYCTRL 1 クロックアライメント回路用 1 クロックアライメント回路用 OSERDESE1 1 表 5 : チャネル当たりデータリカバリユニット 87 LUT 2 IODELAYE1 2 XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 11

12 レシーバーの UI の要件とジッター許容値レシーバーの UI の要件とジッター許容値レシーバーのジッター許容値を調べるには開始点を決める必要がありますここで使用した DRU 方式では 2 つの有効なサンプルポイントが常に必要ですつまり開始点は UI ですオーバーサンプリングは等間隔のサンプルポイントを利用しているためこれらの間隔に誤差があるとレシーバーのジッターアイ要件が厳しくなりますレシーバーのジッターアイ要件 = DRU のアイ要件 + サンプリング位相誤差式 UI = (0.500 UI) + (0.125 UI) 式 6 次にサンプリング位相誤差に含まれるものと含まれないものについて説明しますサンプリング位相誤差には 125MHz クロックを受け取りこれを 625MHz に逓倍したものを 2 つの BUFIO に位相シフトして供給し IODELAYE1 で 200ps の位相シフトを生成することによって生じるすべての影響が含まれますサンプリング位相誤差に含まれるもの : リファレンスデザインで正確に設定した場合の MMCM ジッター 0 と 90 の間の MMCM 位相誤差 MMCM DCD IODELAYE1 の遅延精度 (200ps の位相シフトを生成する能力 ) IODELAYE1 のパターン依存性ジッターマスターおよびスレーブの 2 つのパスのオフセットサンプリング位相誤差に含まれないもの : MMCM のその他のクロック周波数または設定シグナルインテグリティの損失 (ISI ボードジッターなど ) デバイス内部のジッターその他上記のサンプリング位相誤差に含まれるものに記載されていないものすべてこのインターフェイスを検証するために複数のピンに対して異なるプロセス電圧温度で特性評価を実施しました表 6 にジッター許容量をまとめます表 6 : ジッター許容量のテスト結果 (1.25Gb/s 時 ) デバイス V CCINT V CCAUX V CCO 温度トータルジッター (UI) 100 C スピードグレード -3 スピードグレード C C C C C C C まとめ Virtex-6 FPGA では FPGA 間に非同期インターフェイスを実装できるためこれによってコストが削減されるだけでなくトランシーバーを別の用途に使用できます XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 12

13 改訂履歴改訂履歴次の表にこの文書の改訂履歴を示します日付バージョン内容 2010 年 7 月 23 日 1.0 初版リリース 2010 年 7 月 25 日 1.1 タイトル変更 Notice of Disclaimer Xilinx is disclosing this Application Note to you AS-IS with no warranty of any kind. This Application Note is one possible implementation of this feature, application, or standard, and is subject to change without further notice from Xilinx. You are responsible for obtaining any rights you may require in connection with your use or implementation of this Application Note. XILINX MAKES NO REPRESENTATIONS OR WARRANTIES, WHETHER EXPRESS OR IMPLIED, STATUTORY OR OTHERWISE, INCLUDING, WITHOUT LIMITATION, IMPLIED WARRANTIES OF MERCHANTABILITY, NONINFRINGEMENT, OR FITNESS FOR A PARTICULAR PURPOSE. IN NO EVENT WILL XILINX BE LIABLE FOR ANY LOSS OF DATA, LOST PROFITS, OR FOR ANY SPECIAL, INCIDENTAL, CONSEQUENTIAL, OR INDIRECT DAMAGES ARISING FROM YOUR USE OF THIS APPLICATION NOTE. 本資料は英語版 (v1.0.1) を翻訳したもので内容に相違が生じる場合には原文を優先します資料によっては英語版の更新に対応していないものがあります日本語版は参考用としてご使用の上最新情報につきましては必ず最新英語版をご参照くださいこの資料に関するフィードバックおよびリンクなどの問題につきましては jpn_trans_feedback@xilinx.com までお知らせくださいいただきましたご意見を参考に早急に対応させていただきますなおこのメールアドレスへのお問い合わせは受け付けておりませんあらかじめご了承ください XAPP881 (v1.0.1) 2010 年 7 月 25 日 japan.xilinx.com 13

Xilinx XAPP523 LVDS 4x Asynchronous Oversampling Using 7 Series FPGAs, Application Note

Xilinx XAPP523 LVDS 4x Asynchronous Oversampling Using 7 Series FPGAs, Application Note アプリケーションノート : 7 シリーズ FPGA XAPP523 (v1.0) 2012 年 4 月 6 日 7 シリーズ FPGA で LVS を使用した 4x 非同期オーバーサンプリング著者 : Marc efossez 概要このアプリケーションノートでは SelectIO インターフェイスプリミティブで LVS を使用して非同期通信でデータをキャプチャする方法について説明しますこの方法では

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