Xilinx XAPP645 Virtex-II Pro デバイスアプリケーションノート『シングルエラー訂正およびダブルエラー検出』

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1 アプリケーションノート : Virtex-II Pro および Virtex-4 ファミリ R XAPP5 (v2.1) 2005 年 7 月 20 日著者 : Simon Tam 概要このアプリケーションノートでは Virtex -II Virtex-II Pro または Virtex-4 デバイスにおける Error Correction Control (ECC) モジュールのインプリメンテーションについて説明しますこのデザインではすべてのシングルビットエラー ( ビットデータと 8 パリティビットまたは 32 ビットデータと 7 パリティビットで構成されるコードワード ) の検出および訂正を行いデータ内のダブルビットエラーを検出しますデザインでは単純でありながら有効な ECC 処理手法であるハミングコードを利用していますこれによって非常に高いパフォーマンスと低いリソース使用率を実現しますはじめに信頼性およびパフォーマンスの高いアプリケーションの多くにエラーの検出および訂正機能がありますたとえばエンタープライズデータ格納システム内にはシステムの信頼性を向上させるためにメモリキャッシュが使用されています通常キャッシュはホストインターフェイスとディスクアレイ間にあるコントローラ内に置かれていますたいていの場合信頼性の高いキャッシュメモリデザインには ECC 機能が備わっておりあるエラーによってカスタマデータを損失することを回避しています ECC は衛星放送受信機などの通信アプリケーションにとって重要な機能となってきていますこれはデータの再送信よりもパフォーマンスおよびコスト効率が高いエラー訂正方法ですこのアプリケーションノートに記載されているリファレンスデザイン (XAPP5.zip) では -6 スピードグレードの Virtex-II Pro デバイスを使用しパイプライン化されていないラインで最高 144MHz パイプライン化されたラインで最高 313MHz までのデータ読み出し / 書き込み速度でエラーの検出および訂正を行う機能を実現していますコードワード内の任意の位置でダブルビットエラーが検出されシングルビットエラーが訂正されますまたリファレンスデザインは 72 ビットダブルデータレート (DDR) DIMM メモリをターゲットとしています 32 ビットのデザインおよびパイプライン化されたデザインも用意されていますまたデザインは容易に変更できより狭いデータ幅に対応させることもできますハミングコードこのアプリケーションノートで説明している ECC 機能は比較的単純でありながら非常に有効な ECC コードであるハミングコードを使用して実現されていますハミングコードはデータを複数のチェックビット ( パリティ ) と共に送信しデータ受信の際には対応するチェックビットをデーコードすることによってエラーを検出しますチェックビットは元のデータワードにある特定のビットを XOR 接続することによって生成される並行のパリティビットですコードワード内にビットエラーがある場合受信されたデータワードのデコード後に複数のチェックビットがパリティエラーを示しますまたこれらのチェックビットエラーの組み合わせによってエラーのタイプがわかりますさらにチェックビットからシングルビットエラーの位置が特定されますハミングコードワードは元のデータとチェックビット ( パリティ ) が連結したものですこれは規則的な形式 (d + p,d) で表わされますここで d はデータ幅を示し p はパリティ幅を示しますパリティのマトリックス [P] は次のように表すことができます [P] = [D] [G] Xilinx, Inc. All rights reserved. すべての Xilinx の商標登録商標特許免責条項はにリストされています他のすべての商標および登録商標はそれぞれの所有者が所有していますすべての仕様は通知なしに変更される可能性があります保証否認の通知 : Xilinx ではデザインコードその他の情報を現状有姿の状態で提供していますこの特徴アプリケーションまたは規格の一実施例としてデザインコードその他の情報を提供しておりますが Xilinx はこの実施例が権利侵害のクレームを全く受けないということを表明するものではありませんお客様がご自分で実装される場合には必要な権利の許諾を受ける責任があります Xilinx は実装の妥当性に関するいかなる保証を行なうものではありませんこの保証否認の対象となる保証には権利侵害のクレームを受けないことの保証または表明および市場性や特定の目的に対する適合性についての黙示的な保証も含まれます XAPP5 (v2.1) 2005 年 7 月 20 日 1

2 R ここで [D] はデータマトリックスを示し [G] はジェネレータマトリックスを示しますこの [G] マトリックスは単位マトリックス [I] および生成マトリックス [C] で構成されます [G] = [I:C] たとえば (7,4) ハミングコードは次のようになります G = シングルビットエラーの検出に最低限必要なチェックビット数は次の等式から求められます D + P P このリファレンスデザインでは (72,) ハミングコードを使用しますつまりハミングコードワード幅が 72 ビットでありデータビットと 8 チェックビットで構成されていますビットワードの場合シングルビットエラーの訂正に必要な最低チェックビット数は 7 ですまた追加分となるチェックビットによってダブルビットエラーの検出機能を持たせることができますエラーを検出するためコードワードベクタにジェネレータマトリックスの転置したものを掛け合わせることによってシンドロームベクタとして知られる 8 ビットのベクタ [S] が求められます [S] = [D,P] [G ] シンドロームベクタのすべての要素がゼロの場合エラーはありませんゼロ以外の場合はビットエラータイプおよびシングルビットエラーの位置が示されますそしてこのベクタを使用して元の入力データが修正されますハミングコードを具体的に理解するために次の表を参照してください図 1 に示すように各データビットおよびチェックビットの位置はシンドローム表にマップされています表内のセルの各位置は行列で示されますたとえばデータビット 60 は 100 列 1000 行にあり位置にあると言うことができます各位置にあるビットのパリティビット ( 偶数または奇数 ) を算出することによって 7 チェックビットが導かれますチェックビットの等式はと示される XOR 演算子によって構成されています次にチェックビット 1 (CB1) のロジック的な等式例を示します CB1 = D0 D1 D3 D4 D6 D8 D10 D11 D13 D15 D17 D19 D21 D23 D25 D26 D28 D30 D32 D34 D36 D38 D40 D42 D44 D46 D48 D50 D52 D54 D56 D57 D59 D61 D XAPP5 (v2.1) 2005 年 7 月 20 日

3 R 基本的に表におけるセル位置の最下位ビットが 1 であるすべてのデータビットが CB1 を生成するために選択されます ( 図 1 を参照 ) また CB2 の生成には最後から 2 番目のビットが選択され以降も同様です D63 D62 D61 D60 D59 D58 D57 CB D56 D55 D54 D53 D52 D51 D50 D D48 D47 D46 D45 D44 D43 D42 D D40 D39 D38 D37 D36 D35 D34 D D32 D31 D30 D29 D28 D27 D26 CB D25 D24 D23 D22 D21 D20 D19 D D17 D16 D15 D14 D13 D12 D11 CB D10 D9 D8 D7 D6 D5 D4 CB D3 D2 D1 CB3 D0 CB2 CB1 No Error 0000 図 1 : シンドローム表 x5_01_ 図 2 に示すようにビットエラーがない場合チェックビットはデータの算出したチェックビットと一致しますその結果すべてのシンドロームビットはゼロになり No Error 位置を示します D63 D62 D61 D60 D59 D58 D57 CB D56 D55 D54 D53 D52 D51 D50 D D48 D47 D46 D45 D44 D43 D42 D D40 D39 D38 D37 D36 D35 D34 D D32 D31 D30 D29 D28 D27 D26 CB D25 D24 D23 D22 D21 D20 D19 D D17 D16 D15 D14 D13 D12 D11 CB D10 D9 D8 D7 D6 D5 D4 CB D3 D2 D1 CB3 D0 CB2 CB1 No Error 0000 図 2 : ビットエラーなしの検出 x5_01_ XAPP5 (v2.1) 2005 年 7 月 20 日 3

4 R 図 3 に示すようにシングルビットエラーが発生した場合はいくつかのシンドロームビットが奇数のパリティを持ち ( 結果はロジック 1 になる ) そこで行列の位置が決定されますたとえば D28 がエラーの場合 CB1 CB2 および CB6 のパリティがエラーとなりますその結果シンドローム表では D28 がエラービットと認識されます D63 D62 D61 D60 D59 D58 D57 CB D56 D55 D54 D53 D52 D51 D50 D D48 D47 D46 D45 D44 D43 D42 D D40 D39 D38 D37 D36 D35 D34 D D32 D31 D30 D29 D28 D27 D26 CB D25 D24 D23 D22 D21 D20 D19 D D17 D16 D15 D14 D13 D12 D11 CB D10 D9 D8 D7 D6 D5 D4 CB D3 D2 D1 CB3 D0 CB2 CB1 No Error 0000 図 3 : シングルビットエラーの検出 x 図 4 に示すようにダブルビットエラーが発生した場合はエラービット位置が指定されないか誤った位置が指定されますたとえばダブルビットエラーが D28 および D22 で発生するとシンドローム位置は列 111 および行 0111 となりますしかしすべてのデータビットを変換させるチェックビット (CB8) を追加することによってダブルエラーを検出できます CB8 が 0 に戻り CB1 から CB7 が 0 以外の値の場合ダブルビットエラーが発生していることがわかります D63 D62 D61 D60 D59 D58 D57 CB D56 D55 D54 D53 D52 D51 D50 D D48 D47 D46 D45 D44 D43 D42 D D40 D39 D38 D37 D36 D35 D34 D D32 D31 D30 D29 D28 D27 D26 CB D25 D24 D23 D22 D21 D20 D19 D D17 D16 D15 D14 D13 D12 D11 CB D10 D9 D8 D7 D6 D5 D4 CB D3 D2 D1 CB3 D0 CB2 CB1 No Error 0000 図 4 : ダブルビットエラーの検出 x5_03_ XAPP5 (v2.1) 2005 年 7 月 20 日

5 R デザイン概要図 5 に ECC 機能のある DDR メモリコントローラを使用する場合のブロック図を示しますこの例で示す DDR DIMM は Micron MT18VDDT72G ECC 構成モジュールですまたリファレンスデザインにはパリティエンコーダおよびパリティデコーダユニットがありますエンコーダはジェネレータマトリックスの機能を果たしデコーダはエラー検出および訂正の役割を果たしますさらに診断機能がサポートされています次にこれらの機能について説明します FORCE_ERROR 2 PowerPC Processor ENCIN DECOUT ERROR Parity Encoder Error Detection and Correction PARITY_OUT 8 ENCOUT DECIN 8 PARITY_IN Memory Controller Address Control Data 72 Strobe 72-bit DIMM FPGA 2 図 5 : メモリシステムにおける ECC x5_04_ パリティエンコーダエンコーダはルックアップテーブル (LUT) にインプリメントされた XOR およびビットエラージェネレータで構成されますオプションとしてこれをパイプライン化することよってパフォーマンスを向上させることができます図 6 にパリティエンコーダのブロック図を示しますチェックビットはビットのデータと共にメモリに書き込まれますメモリの読み出しではデータとチェックビットが同時に読み出されますそして FPGA とメモリ間の読み出しまたは書き込み中に発生したエラーが検出されます XAPP5 (v2.1) 2005 年 7 月 20 日 5

6 R CB1 CB2 ENCIN CB3 CB4 CB5 PARITY_OUT 8 CB6 CB7 Bit-error Generator '0' TRIPLE ERROR DOUBLE ERROR SINGLE ERROR CB8 ENCOUT FORCE ERROR Exclusive-OR functions in FPGA Look-up Tables Optional pipelined register x5_05_ 図 6 : パリティエンコーダのブロック図パリティビットは未修正のハミングコードに基づいて生成されます表 1 に (72,) コードワードの生成に関連するビットを示し表 2 に (39,32) コードワードの生成に関連するビットを示します 6 XAPP5 (v2.1) 2005 年 7 月 20 日

7 R 表 1 : ビットハミングコード関連するデータビット生成されたチェックビット CB1 CB2 CB3 CB4 CB5 CB6 CB7 CB XAPP5 (v2.1) 2005 年 7 月 20 日 7

8 R 表 1 : ビットハミングコード ( 続き ) 関連するデータビット生成されたチェックビット CB1 CB2 CB3 CB4 CB5 CB6 CB7 CB XAPP5 (v2.1) 2005 年 7 月 20 日

9 R 表 2 : 32 ビットハミングコード関連するデータビット生成されたチェックビット CB0 CB1 CB2 CB3 CB4 CB5 CB XAPP5 (v2.1) 2005 年 7 月 20 日 9

10 R パリティデコーダ図 7 に示すようにデコーダ回路は 3 つのブロックで構成されますシンドローム生成シンドローム LUT およびマスク生成データ訂正 DECIN[63:0] PARITY_IN 7:0 8 Syndrome LUT LUT LUT LUT LUT LUT MASK(0) DOA MASK(1) MASK(2) MASK(3) MASK(63) DECOUT ERROR 2 Syndrome Generator Lookup & Mask Generator Data Correction Exclusive-OR functions in FPGA Look-up Tables Optional pipelined register シンドローム生成ビットの入力データは 8 ビットのパリティと共に XOR を介し 8 ビットのシンドローム (S1 から S8) を生成しますこれはチェックビットの生成と非常に類似しています次の例を参照してください S1 = DECIN0 DECIN1 DECIN3 DECIN4 DECIN6 DECIN8 DECIN10 DECIN11 DECIN13 DECIN15 DECIN17 DECIN19 DECIN21 DECIN23 DECIN25 DECIN26 DECIN28 DECIN30 DECIN32 DECIN34 DECIN36 DECIN38 DECIN40 DECIN42 DECIN44 DECIN46 DECIN48 DECIN50 DECIN52 DECIN54 DECIN56 DECIN57 DECIN59 DECIN61 DECIN63 PARITY_IN(1) 次にシンドロームを使用してエラータイプおよびその位置の検出を行いますオプションとしてパイプライン化することによってパフォーマンスを向上させることができますシンドローム LUT およびマスク生成図 7 : ECC 機能ブロック図 x5_06_ シングルビットエラーを訂正するためにビットの訂正マスクが作成されますこのマスクの各ビットは前段階のシンドロームの結果に基づいて作成されますエラーが検出されない場合マスクのすべてのビットは 0 になりますシングルビットエラーが検出されると対応するマスクがエラービット以外のビットをマスクアウトします次にマスクと元のデータが XOR に入力されますその結果エラービットが正しいステートに反転 ( または訂正 ) されますダブルビットエラーが検出された場合はすべてのマスクビットが 0 になりますそして同一クロックサイクルでエラータイプおよびそれに対応する訂正マスクが生成されます 10 XAPP5 (v2.1) 2005 年 7 月 20 日

11 R データ訂正データ訂正の段階ではマスクと元の入力データが XOR されデータ訂正が必要な場合エラービットが訂正されますシングルビットエラーまたはダブルビットエラーが発生していない場合すべてのマスクビットは 0 ですその結果入力データは元のデータを維持したまま ECC 回路を通過しますエラー診断リファレンスデザインはエラータイプを示すだけでなく診断モードもサポートしています出力コードワードにはシングルダブルおよびトリプルビットエラーが発生する可能性があります ERROR ポートが 00 の場合シングルビットエラーダブルビットエラーまたはそれ以上のビットエラーはいずれも検出されていませんつまり検索したデータにはパリティエラーがないことになります ERROR ポートが 01 の場合 72 ビットコードワード内でシングルビットエラーが発生したことを示しますそのエラーは修正されデータにエラーはなくなりますまた ERROR ポートが 10 の場合データワード内でダブルビットエラーが発生していますこのエラーに対しエラー修正は実行できません最後に ERROR ポートが 11 の場合コードワード内で検知機能では検知できないエラーが発生していると考えられエラー修正は実行できませんこれは無効なエラータイプですエンコーダの出力でコードワードに意図的にビットエラーを挿入しシステムのテストを行うことができます Force_error を使用していくつかのエラーモードタイプを設定できます Force_error = 00 通常の動作モードですエンコーダの出力でビットエラーは挿入されていません Force_error = 01 シングルビットエラーモードですコードワードではクロックの立ち上がりエッジごとに 1 ビットが反転します (0 が 1 にまたは 1 が 0 になります ) シングルビットエラーはシーケンスに従いコードワードのビット 0 からビット 72 に移動しますこのシーケンスはエラーモードがアクティブである間継続します Force_error = 10 ダブルビットエラーモードですコードワードではクロックの立ち上がりエッジごとに 2 つの連続したビットが反転します (0 が 1 にまたは 1 が 0 になります ) ダブルビットエラーはシーケンスに従いコードワードのビット (0,1) からビット (71, 72) に移動しますこのシーケンスはエラーモードがアクティブである間継続します Force_error = 11 トリプルビットエラーモードですコードワードではクロックの立ち上がりエッジごとに 3 ビットが反転します (0 が 1 にまたは 1 が 0 になります ) トリプルビットエラーはシーケンスに従いコードワードのビット (0,1, 2) からビット (70, 71, 72) に連続して移動しますシーケンスはエラーモードがアクティブである間連続します使用率およびパフォーマンスリファレンスデザインでは最小限のリソースで高いパフォーマンスを実現しています表 3 にパフォーマンスおよび使用率の概要を示しますこのデザインは Xilinx Synthesis Tool (XST) を使用して合成されていますパフォーマンスの概要は ISE 7.1i SP2 スピードファイルバージョン 1.53 に基づいておりビットバージョンの ECC リファレンスデザインにのみ反映されますまた全体的なパフォーマンスはデザインによって異なる場合があります XAPP5 (v2.1) 2005 年 7 月 20 日 11

12 R 表 3 : パフォーマンスおよび使用率の概要デバイス使用率 (1) パフォーマンスパイプラインなし 1 段階のパイプライン XC2VP4-6 16% 144MHz 313MHz XC2VP7-6 10% 136MHz 298MHz XC2VP20-6 または 5% 132MHz 232MHz XC2VPX20-6 XC2VP50-6 2% 127MHz 176MHz XC4VLX % 178MHz 253MHz XC4VFX % 182MHz 252MHz XC4VSX % 169MHz 245MHz XC4VFX % 155MHz 219MHz メモ : スライスの Virtex-II Pro デバイスでの使用率または 416 スライスの Virtex-4 デバイスでの使用率ですレイテンシ必要条件ではありませんがモジュールの I/O にはレジスタが使用されていますエンコーダでは入力データが ENCIN に現れてからデコードされたデータが ENCOUT で使用可能になるまでのレイテンシは 2 クロックサイクル ( パイプラインなし ) または 3 クロックサイクル ( パイプランあり ) ですデコーダでは入力データが DECIN に現れてから処理されたデータが DECOUT で使用可能になるまでのレイテンシは 2 クロックサイクル ( パイプラインなし ) または 3 クロックサイクル ( パイプランあり ) ですステータス信号 ERROR は DECOUT に同期しています図 8 にタイミングレイテンシの図を示します CLK ENCIN ENCOUTunpipelined ENCOUTpipelined DECIN DECOUTunpipelined ERRORunpipelined DECOUTpipelined ERRORpipelined EN1 EN2 EN3 EN4 D5 D6 cen1 cen2 cen3 cen4 cen5 cd6 cen1 cen2 cen3 cen4 cen5 cd6 DE1 DE2 DE3 DE4 DE5 DE6 cde1 cde2 cde3 cde4 cde5 cde6 E1 E2 E3 E4 E5 E6 cde1 cde2 cde3 cde4 cde5 cde6 E1 E2 E3 E4 E5 E6 x5_07_ 図 8 : タイミング図レイテンシについて ENx = エンコード前の書き込みデータ ENx = エンコーダから出力された書き込みデータでありチェックビットは書き込みのために使用可能 DEx = ECC ユニットに入力前の読み出しデータ cde = ECC ユニットから出力された訂正済み読み出しデータ Ex = ECC ユニットから生成されたエラーステータス 12 XAPP5 (v2.1) 2005 年 7 月 20 日

13 R ピンについて表 4 に立ち上がりエッジで使用できる ECC モジュールのユーザーインターフェイスピンの一覧を示します表 4 : ECC モジュールのピンピン名入力 / 出力幅 ( ビット幅 (32 ビット ) 説明 CLK 入力クロック入力 RESET 入力アクティブ Low リセット ENCIN 入力 63:0 31:0 エンコーダへの元の入力データ ENCOUT 出力 63:0 31:0 エンコーダを通りラッチされた元のデータ PARITY_OUT 出力 7:0 6:0 データ (ENCIN) に基づいてエンコーダから同一クロックエッジで生成されたパリティビット DECIN 入力 63:0 31:0 デコーダへの入力データ DECOUT 出力 63:0 31:0 DECIN から修正されたデータ PARITY_IN 入力 7:0 6:0 同一立ち上がりエッジでラッチされた入力データ (DECIN) に付随するパリティビット FORCE_ERROR 入力 1:0 1:0 テストの際にエンコードされたデータワードにビットエラーを導入 00 - 通常の動作 01 - シングルビットエラーを挿入 10 - ダブルビットエラーを挿入 11 - ダリプルビットエラーを挿入 ERROR 出力 1:0 1:0 エラーステータス 00 - エラーなし 01 - シングルビットエラーの検出および訂正 10 - ダブルビットエラーの検出訂正なし 11 - 無効なビットエラーの検出リファレンスデザインファイル VHDL および Verilog のリファレンスデザインファイルは次のザイリンクスウェブサイトから入手できますおわりにこのアプリケーションノートでは Virtex-II Virtex-II Pro および Virtex-4 デバイスを使用した場合のエンコーディングおよびハミングコード検出の簡潔な方法を示しました XAPP5 (v2.1) 2005 年 7 月 20 日 13

14 R 改訂履歴次の表にこのアプリケーションノートの改訂履歴を示します日付バージョン改訂内容 2003/03/ 初版リリース 2003/09/ ビットデータの場合のエラー検出および訂正 (Error Detection and Correction EDC) 機能についての説明を更新スピードファイルバージョン 1.81 を反映させたパフォーマンスを記載 2004/02/ パイプラインを使用したアプリケーションの説明を追加 2004/09/ Virtex-4 FPGA の記載を追加 2005/07/ パフォーマンスおよび使用率の概要の表を更新 ( 表 3) 14 XAPP5 (v2.1) 2005 年 7 月 20 日

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XAPP453 「3.3V 信号を使用した Spartan-3 FPGA のコンフィギュレーション」 v1.0 (02/05) アプリケーションノート : ファミリ XAPP453 (v1.0) 2005 年 2 月 2 日 3.3 信号を使用したのコンフィギュレーション概要このアプリケーションノートでは Spartan -3 および Spartan -3L の 3.3 コンフィギュレーションについて説明していますここではコンフィギュレーションモード別に完全な接続図を示しておりインプリメンテーションに簡単に利用できる便利なソリューションです

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