TN-46-13

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たつぞうこしの
5 years ago
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1 はじめにテクニカルノート高速 DDR SDRAM の互換性はじめにこのテクニカルノートでは DDR SDRAM デバイスの速度タイミングの違いを考察し Micron の高速グレード部品と低速グレード部品との互換性について説明します Micron DDR デバイスのタイミングは異なる速度グレードの部品との互換性を最大限維持するように最適化されていますそのため Micron のデータシートに記載されているタイミング特性は他のベンダーやJEDEC と比べて優れたものになっていますこのテクニカルノートで考察する速度グレードおよびタイミングパラメータは Micron の 512M ビット DDR SDRAM デバイス (MT46V64M8) を例に挙げますこのデバイスの詳細についてはをご覧ください DDR SDRAM は 2000 年初頭に発表されました当時の基本的な速度グレードは DDR200 と DDR266 の 2 つでしたこれらの初期の速度グレードはそれぞれ 100 MHz と 133 MHz のクロックレートで動作しデータ転送速度は 1 ピンあたり 200M ビット / 秒および 266M ビット / 秒 ( ピンあたり毎秒 M ビット ) です Micron は当時柔軟性を念頭に置いてこれらの初期デバイスを設計し将来高速グレードとの互換性を維持することを視野に入れてデータシートを作成してきた経緯がありますその予測どおり DDR SDRAM の基本速度グレードは DDR333 さらに DDR400 に移行しています DDR333 の場合データ転送速度は 1 ピンあたり 333 M ビット / 秒クロックレートは 167 MHz です一方 DDR400 はクロックレート 200 MHz で動作しますこれは初期の DDR200 の速度グレードの 2 倍です入念な設計が功を奏し Micronの高速グレードのデバイスは初期の低速グレードのデバイスに対して完全な互換性を維持しています実際高速グレードの部品にも低速グレードの部品と同じ設計が採用されていることが互換性の維持に貢献していますただしテスト環境では高速動作と厳しい制限が課せられています Micron の場合容量や構成に関係なく速度グレードが同じであればタイミングはほぼ同じですただし t RFC t XSNR t REFI t REFC などリフレッシュ関連のタイミングパラメータにはいくつかの例外がありますこれらのパラメータは容量の違いにより行アドレスが余分に必要になったり逆に少なくて済んだりするので影響を受けますしかしほとんどのタイミングパラメータでフルクロックサイクルが必要となるので JEDEC ではをクロックで調整していますたとえば DDR200 デバイスの JEDEC 定義の t RCD (Row-to-Column delay : 行と列間の遅延 ) は 20ns で DDR333 デバイスの場合は 18ns です t RCD 時間が短縮すると性能は向上します ( 図 1 を参照 ) 速度グレードが DDR200 の場合 t RCD 時間に 2 クロックサイクルしかかからなくても合計時間は速度グレード DDR333 の 3 クロックサイクルの時間よりも長くなります TN4613.fm - Rev. A 8/05 EN Micron Technology, Inc. All rights reserved. 本書で説明する製品および仕様は評価および参考のみを目的としており Micron によって予告なく変更されることがあります Micron は製品が Micron の製品データシートの仕様を満たしていることのみを保証します本書で提供されるすべての情報は現状のまま提供されいかなる保証も行われません

2 図 1 : JEDEC 定義による DDR200 および DDR333 の t RCD 必要クロックサイクルの計算 t RCD タイミングは仕様書では時間で指定されていますが測定ではフルクロックサイクル数を使用します t RCD 時間の実測値が仕様で指定されている t RCD 時間を達成しているかどうかを測定するには t RCD ( 仕様書で指定されている値 ) をクロックサイクル時間の実測値で除算しますこれにより必要クロックサイクル数が算出されます算出して必要クロックサイクル数が整数でない場合は小数点第 1 位で四捨五入にして整数にしますたとえばデバイス速度が DDR266 の場合指定された t RCD 時間である 20ns を達成するには 3 クロックサイクルが必要です (20ns / 7.5ns = 2.7 クロック ) 式 1 はその計算式です (EQ 1) 前述の例では t RCD 時間の実測値は 22.5ns です (22.5ns = 3 x 7.5ns) DDR333 のクロック周波数の場合 18ns という t RCD を達成するには 3 クロックサイクル (18ns / 6ns = 3 クロック ) が必要ですまた DDR266 のクロック周波数の場合も 18ns という t RCD を達成するにはやはり DDR333 と同じように 3 クロックサイクルすなわち 22.5ns (18ns / 7.5ns = 2.4 クロック ) が必要です 3 ページの図 2 を見る限り DDR333 速度グレードについて JEDEC が定義している t RCD には完全な互換性はありません JEDED 定義による DDR333 速度グレードでは両方の DDR266 定義速度 (22.5ns と 15ns) とも 3 フルクロックサイクル (22.5ns) が必要であることに注意してください TN4613.fm - Rev. A 8/05 EN Micron Technology, Inc. All rights reserved.

3 図 2: JEDEC 定義による t RCD の実測値を使用した t RCD 時間 DDR200 ( t RCD = 20ns) CK# CK 0ns 10ns 20ns 30ns ACT READ t CK = 10ns t RCD () = t RCD (JEDEC) = 2 t CK = 20ns DDR266 ( t RCD = 22.5ns) CK# 0ns 7.5ns 15ns 22.5ns 30ns CK ACT READ t CK = 7.5ns t RCD () = t RCD (JEDEC) = 3 t CK = 22.5ns DDR266 ( t RCD = 15ns) CK# 0ns 7.5ns 15ns 22.5ns 30ns CK ACT READ t CK = 7.5ns t RCD () = 2 t CK = 15ns t RCD (JEDEC) = 3 t CK = 22.5ns JEDECDDR333 3 DDR333 ( t RCD = 18ns) CK# 0ns 6ns 12ns 18n 24ns 30ns CK ACT READ t CK = 6ns t RCD () = t RCD (JEDEC) = 3 t CK = 18ns TN4613.fm - Rev. A 8/05 EN Micron Technology, Inc. All rights reserved.

4 表 1: JEDEC 定義による t RCD と Micron の互換 t RCD の比較 DDR200 DDR266 DDR333 DDR400 Micron の速度グレードすべて Z -75E -6T -5B Micron 20ns 20ns 20ns 15ns 15ns 15ns JEDEC 20ns 20ns 20ns 15ns 18ns 15ns 表 1 に JEDEC 定義の速度グレードと Micron の対応速度グレードの t RCD の比較を示しますこの表は DDR333 速度グレードの JEDEC 定義による t RCD 値が DDR266 の JEDEC 定義のどの t RCD 値とも互換性がないことを示していますつまり t RCD 値 18ns を DDR333 より低速な DDR266 の低速サイクルタイム 7.5nm で除算すると算出された値が2.4クロックと同じになりますさらに 2.4クロックは3クロックまで繰り上げなければなりませんすると 22.5ns という t RCD 時間の実測値と同じになりますそれとは対照的に Micron の DDR333 部品では t RCD = 15ns と規定していますこれは JEDEC の要求仕様よりも 3ns 高速ですがこれが trcd 値と -75E の速度 (15ns/ 7.5ns = 2 クロックサイクル ) を含むすべての低速グレードとの 100% 互換性を維持する要素となっています通常 ACタイミングパラメータの値は小さいほど優れていることになりますたとえば DDR333 デバイスのアドレスセットアップ時間 ( t IS FAST ) は 750ps で DDR266 デバイスの場合は 900ps ですパラメータを厳しくすることで高速部品と低速部品の互換性を維持できます表 2: Micron 速度グレードの互換性次の表の (xx-yy-zz) 形式では xx はクロックサイクル単位での CAS レイテンシー yy はクロックサイクル単位での t RCD 時間 zz はクロックサイクル単位での t RP 時間です DDR 速度 / タイプ PC3200 (3-3-3) PC2700 ( ) PC2100 (2-2-2) PC2100 (2-3-3) PC2100 ( ) PC1600 (2-2-2) -5B (DDR400) 互換互換互換互換互換互換 -6/6T (DDR333) 互換互換互換互換互換 -75E (DDR266) 互換互換互換互換 -75Z (DDR266) 互換互換互換 -75 (DDR266 および DDR200) 互換互換 -5B -6/6T -75E -75Z CAS レイテンシー速度グレードを比較する際に検討しなければならない最も一般的なパラメータは CAS レイテンシー (CL) Row-to-Column 遅延 (RAS 発行コマンドと CAS 発行コマンド間の遅延 ) ( t RCD) および行プリチャージ時間 ( t RP) です表 2 にこれらのパラメータをデバイス別に示します CL は列アドレスが有効になってから DRAM の最初の有効データ読み出しまでのクロックサイクルの数です周波数が同じであればクロックサイクル数が小さいほど性能は高くなります各 CL は最小クロックサイクル時間と最大クロック時間を使用して定義されますこれは CL = 2.5 t CK (MIN) = 6ns t CK (MAX) = 13ns と規定されている部品の場合そのデバイスは 167 MHz ~ 77 MHz (CAS レイテンシーが 2.5 に設定されている場合 ) のクロック周波数 ( 一定 ) で動作可能なことを意味します 5 ページの図 3 に CL = 2 CL = 2.5 および CL = 3 クロックの場合の CAS レイテンシーの定義を示します TN4613.fm - Rev. A 8/05 EN Micron Technology, Inc. All rights reserved.

5 図 3 : CL = 2 CL = 2.5 および CL = 3 の場合のタイミング図 n n n n 一見 CL = 3 は CL = 2 よりも低速に見えますクロックサイクル時間の違いによってそのような場合もありますしかし CL = 3 はより高速なクロックサイクル時間での動作が可能なため CAS レイテンシー値は高くても実際は高性能ですたとえば DDR200 で CL = 2 の場合 READ コマンドを発行してから最初の有効データが出力されるまでの合計時間が 20ns であれば 10ns クロックサイクル 2 つ分と同じです一方 DDR400 で CL = 3 の場合 READ コマンドを発行してから有効データが出力されるまでの合計時間が 15ns であれば 5ns クロックサイクル 3 つ分と同じです TN4613.fm - Rev. A 8/05 EN Micron Technology, Inc. All rights reserved.

6 Row-to-Column 遅延 t RCD は所定の行またはバンクをアクティブにして ( すなわち開いて ) から最初の READ コマンドまたは WRITE コマンドが同じバンクに対して発行されるまでの経過時間を示すパラメータです値は小さいほうが高性能ですが 100% 互換性を維持するにはクロック周波数によって t RCD を均一に保つ必要があります ( 次の図 4 を参照 ) 図 4 : 100% 互換性を維持するための t RCD の範囲 ( t RCD および t RP の目標値は 15ns) 行プリチャージ時間 t RP は開いている行を閉じるときに要する時間です開いている行を閉じるにはアドレス指定によって開いた行に対して手動プリチャージを行うか自動プリチャージを行う必要があります自動プリチャージコマンドの t RP 時間はアクセス期間の完了直後から始まります WRITE コマンドの trp 時間は t WR 時間の完了直後から始まります READ コマンドの t RP 時間は直前の有効データが内部バスから解放された直後に始まります具体的には READ コマンド発行後の [ バースト長 /2] x t CK で求めることができます手動プリチャージは自動プリチャージと同時にあるいは自動プリチャージの後に行うことができます t RCD と同様に trp 値は小さいほど性能が高くなりますが 100% 互換性を維持するにはクロック周波数が高いほど小さくなる必要があります DDR333 速度グレードの Micron 部品はすべての低速 DDR 部品と 100% 互換性があります TN4613.fm - Rev. A 8/05 EN Micron Technology, Inc. All rights reserved.

7 表 3: JEDEC 定義の t RP と Micron の互換 t RP の比較 DDR200 DDR266 DDR333 DDR400 Micron の速度グレードすべて Z -75E -6T -5B Micron 20ns 20ns 20ns 15ns 15ns 15ns JEDEC 20ns 20ns 20ns 15ns 18ns 15ns その他のパラメータ通常性能パラメータ CL t RCD および t RP はサポートされている最速クロック周波数で最高の性能を発揮するものが仕様書で規定されていますこれらのパラメータを定義することにより 1 つのバンクを最速で開いて閉じ再び開くための t RC といった他のパラメータもデフォルトで定義することができます他のも目立つ存在ではありませんが重要です速度グレード別の AC パラメータの詳しい一覧については 8 ページの表 4 を参照してください TN4613.fm - Rev. A 8/05 EN Micron Technology, Inc. All rights reserved.

8 表 4 : 速度グレード別の全 AC パラメータの完全確認表次の表に示すパラメータはすべて高速デバイスと低速デバイス間で 100% 互換性を維持していますまた VDD = VDDQ = 2.5V ±0.2V で動作する DDR400 (-5B) デバイスの場合動作が保証されているのは DDR333 デバイスおよびこれよりも低速なデバイスの特定のタイミングパラメータだけなので注意してくださいつまり DDR400 (-5B) の速度グレードによって規定されているものよりも高性能高速タイミングを実現するには VDD = VDDQ = 2.6V ±0.1V でデバイスを動作させる必要があります AC 特性 -5B 11-6T (TSOP) -75E -75Z -75 パラメータ記号最小値最大値最小値最大値最小値最大値最小値最大値最小値最大値単位 CK/CK# 信号から DQ 信号までのア t AC ns クセスウィンドウ ( 注 1を参照 ) クロックサイクル時間 CL = 3 t CK (3) 該当せ該当せ該当せ該当せ該当せ該当せ該当せ該当せ ns ( 注 2 を参照 ) ずずずずずずずず CL = 2.5 t CK (2.5) ns CL = 2 t CK (2) ns DQS 信号を基準とする DQ 信号お t DH ns よび DM 信号入力のホールド時間 t DS ns ( t DH) とセットアップ時間 ( t DS) ( 注 3 を参照 ) CK/CK# 信号から DQS 信号までのアクセスウィンドウ ( 注 4を参照 ) DQS/DQ 間スキューすなわちグループ別およびアクセス別の DQS 信号から最後の有効 DQ 信号までの時間 ( 注 4 を参照 ) WRITE コマンドから最初の DQS 信号までのラッチ遷移時間 ( 注 5 を参照 ) CK/CK# からデータ出力高インピーダンスまでのウィンドウ ( 注 6 を参照 ) CK/CK# からデータ出力低インピーダンスまでのウィンドウ ( 注 7 を参照 ) アドレスおよび制御入力のホールド時間 ( 高速スルーレート ) ( 注 8 を参照 ) LOAD MODE REGISTER コマンドのサイクルタイム ( 注 9 を参照 ) データホールドスキュー係数 ( 注 10を参照 ) ACTIVE-to-PRECHARGE コマンド ( 注 12を参照 ) 自動プリチャージコマンドによる ACTIVE-to-READ 時間 ( 注 7 を参照 ) ACTIVE-to-ACTIVE/AUTO REFRESH コマンド期間 ( 注 7 を参照 ) ACTIVE-to-READ 遅延または ACTIVE-to-WRITE 遅延 ( 注 7 を参照 ) PRECHARGE コマンド期間 ( 注 7 を参照 ) t DQSCK ns t DQSQ ns t DQSS t HZ ns t LZ ns t IH F ns t IS F ns t IH S ns t IS S ns t MRD ns t QHS ns t RAS 40 70, , , , ,000 ns t RAP ns t RC ns t RCD ns t RP ns t CK TN4613.fm - Rev. A 8/05 EN Micron Technology, Inc. All rights reserved.

9 表 4 : 速度グレード別の全 AC パラメータの完全確認表次の表に示すパラメータはすべて高速デバイスと低速デバイス間で 100% 互換性を維持していますまた VDD = VDDQ = 2.5V ±0.2V で動作する DDR400 (-5B) デバイスの場合動作が保証されているのは DDR333 デバイスおよびこれよりも低速なデバイスの特定のタイミングパラメータだけなので注意してくださいつまり DDR400 (-5B) の速度グレードによって規定されているものよりも高性能高速タイミングを実現するには VDD = VDDQ = 2.6V ±0.1V でデバイスを動作させる必要があります AC 特性 -5B 11-6T (TSOP) -75E -75Z -75 パラメータ記号最小値最大値最小値最大値最小値最大値最小値最大値最小値最大値単位バンク a に対する ACTIVE コマンド t RRD ns とバンク b に対する ACTIVE コマンド間 ( 注 7 を参照 ) AUTO REFRESH コマンド期間 t RFC ns REFRESH-to-REFRESH コマンド間隔 t REFC µs 平均リフレッシュ周期 t REFI µs SELF REFRESH 終了コマンドと t XSNR ns READ 以外のコマンド間 ( 注 7 を参照 ) 注 : 1. t AC の場合値が小さいほど高性能となりますすべての高速グレードと低速グレード間の互換性が維持されます 2. CL の場合特定のパラメータの最小クロックサイクル時間と最大クロックサイクル時間を比較する必要がありますたとえば CL = 3 の -5B デバイスは 5ns ~ 7.5ns で動作しますこれよりも低速だと CL = 3 はサポートされませんただし CL = 2 の -5B デバイスは 7.5ns ~ 13ns で動作可能 CL = 2.5 の -5B デバイスは 6ns ~ 13ns で動作可能なのですべての低速グレードと 100% 互換性が維持されます 3. 高速グレードについてはセットアップ時間とホールド時間の両方が小さくなるので互換性が維持されます 4. 値は小さいほど高性能ですその結果高速グレードと低速グレードの互換性が維持されます 5. 最小値の場合は値が小さいほど高性能最大値の場合は値が大きいほど高性能ですすべての高速グレードと低速グレード間の互換性が維持されます 6. 最大値の場合値が小さいほど高性能ですすべての高速グレードと低速グレード間の互換性が維持されます 7. 最小値の場合値が小さいほど高性能ですすべての高速グレードと低速グレード間の互換性が維持されます 8. 速度グレードが高速になるほどセットアップおよびホールド時間は小さくなりますその結果互換性が維持されます ( 低速グレードの入力スルーレートが適用されます ) 9. 最小値の場合値が小さいほど高性能ですすべての高速グレードと低速グレード間の互換性が維持されます 10. 最大値の場合値が小さいほど高性能ですすべての高速グレードと低速グレード間の互換性が維持されます 11. VDD = VDDQ = 2.5V ア 0.2V で動作する DDR400 (-5B) デバイスの場合動作が保証されているのは DDR333 デバイスおよびこれよりも低速なデバイスの特定のタイミングパラメータだけなので注意してくださいつまり DDR400 (-5B) の速度グレードで指定されてるものよりも高性能高速タイミングを実現するには VDD = VDDQ = 2.6V ± 0.1V でデバイスを動作させる必要があります B および -6T ではより低速な速度グレードで t RAS (MAX) = 120,000ns がサポートされています TN4613.fm - Rev. A 8/05 EN Micron Technology, Inc. All rights reserved.

10 DC パラメータ DC パラメータまとめ DRAM のタイミングパラメータは互換性を検討する際の基本的要素ですが動作条件を決める DC パラメータも同様に重要です DDR400 を除くすべての速度グレードの動作電圧は VDD = VDDQ = 2.5V ± 0.2V で規定されます DDR400 の場合 JEDEC が DDR400 の定義を行った当時デバイス速度の高速化を図るために電圧をわずかに引き上げることが検討されましたその結果動作電圧を VDD = VDDQ = 2.6V ± 0.1V で規定し現在に至っています JEDEC の規格ではすべての動作速度 (DDR400 DDR333 DDR266 および DDR200) について DDR400 デバイスを VDD = VDDQ = 2.6V ± 0.1V で動作させるように規定しています速度グレード DDR400 の場合 Micron でも VDD = VDDQ = 2.6V ± 0.1V でデバイスを動作させることを条件としています Micron デバイスは DDR400 よりも低速な速度グレード (DDR333 ~ DDR200) でも互換性を維持しており動作電圧は VDD = VDDQ = 2.5V ± 0.2V としています JEDEC 定義の速度グレードでは低速部品と高速部品間の互換性は完全に維持されていませんが Micron の速度グレードでは完全に互換性が維持されています Micron は今後も計画テスト開発の各段階において完全な互換性の維持を目指していく予定ですこのテクニカルノートに記載した AC および DC パラメータデータから Micron の DDR 高速デバイスは低速アプリケーションで動作することは明らかです速度グレード間の互換性については 4 ページの表 2 を参照してください最新のデータシートおよびその他の技術情報については Micron の Web サイト ( をご覧ください 8000 S. Federal Way, P.O. Box 6, Boise, ID 電話番号 : prodmktg@micron.com お客様お問い合わせ先 : Micron, the M logo, and the Micron logo are trademarks of Micron Technology, Inc. All other trademarks are the property of their respective owners. Micron Technology, Inc., reserves the right to change products or specifications without notice. TN4613.fm - Rev. A 8/05 EN Micron Technology, Inc. All rights reserved.

XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices

XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices XAPP858 (v1.1) 2007 1 9 : Virtex-5 FPGA Virtex-5 DDR2 SDRAM : Karthi Palanisamy Maria George (v1.1) DDR2 SDRAM Virtex -5 I/O ISERDES (Input Serializer/Deserializer) ODDR (Output Double Data Rate) DDR2