Quartus II - TimeQuest クイック・ガイド

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1 Quartus II TimeQuest クイック ガイド ver 年 6 月 1. はじめに この資料は Quartus II のタイミング解析エンジン TimeQuest の基本的な操作方法をご紹介しています TimeQuest は 独立したツールとして高性能なタイミング解析を行えるだけでなく Quartus II に対して TimeQuest の解析結果に基づいた配置配線を実行させることもできます タイミング制約の記述に業界標準となっている Synopsys Design Constrains (SDC) フォーマットを用いることで 今までより複雑な制約設定が可能です 例えば 従来は難しかったソース シンクロナスの出力側のタイミング設定を一貫した方法で行うことができます また TimeQuest の SDC エディタを活用すると GUI ベースで簡単に SDC コマンドを記述することが可能なため SDC コマンドを初めて記述するユーザも手軽にタイミング制約を作成できます Quartus II の TimeQuest タイミング アナライザでサポートされるデバイス ファミリは Cyclone シリーズ Stratix シリーズ MAX II HardCopy シリーズ Arria シリーズです MAX7000 MAX3000 シリーズは TimeQuest をサポートしていないため Classic Timing Analyzer をご利用ください 2. 操作方法 この資料では すでに Quartus II のプロジェクトが作成 起動されていることを前提にしています プロジェクトの作成が未完了である場合には プロジェクトを作成し起動してください ( 参考資料 : FPGA/CPLD 関連アルティマ情報サイト EDISON より Quartus II はじめてガイド - プロジェクトの作成 ) TimeQuest は 配置配線後にタイミング解析のみを行う場合と タイミング制約を与えて Quartus II に配置配線を行わせる場合 ( その後の解析も必要 ) との 2 通りの活用方法があります ここでは それぞれの場合について操作手順を解説します 2-1. TimeQuest でタイミング解析のみを行う手順 操作フローの概要は以下のとおりです コンパイル実行 TimeQuest 起動 タイミング ネットリスト (post-fit) 生成 SDC ファイル (I/O 制約 ) 作成 SDC ファイル ( クロック制約 ) 作成 タイミング ネットリスト更新 SDC ファイル読み込み レポート生成 Page 1 of 22 Altima Corporation

2 (1) コンパイル実行 TimeQuest でタイミング解析を行う場合には プロジェクト デザインにおいて配置配線が完了している必要があります 以下のいずれかの方法でコンパイルを実行してください すでにコンパイルが完了している場合には 次のステップ ((2) TimeQuest 起動 ) へ進んでください ボタンをクリック Processing メニュー Start Compilation をクリック Tasks ウィンドウ Compile Design をダブルクリック (2) TimeQuest 起動 1 TimeQuest Timing Analyzer を起動します Task ウィンドウ TimeQuest Timing Analyzer TimeQuest Timing Analyzer をダブルクリックします 以下のメッセージが表示された場合には いいえ (N) をクリックしてください 以下のメッセージは.qsf ファイルから.sdc ファイルを生成するかどうかを聞いています すでに従来のタイミング制約 (Classic Timing Analyzer) を設定している場合は はい (Y) を選択すると.qsf ファイルの内容が.sdc へ引き継がれます TimeQuest Timing Analyzer が起動します TimeQuest の GUI は 4 つの領域 ( ペイン ) に分割されています Report ペイン View ペイン Tasks ペイン Console ペイン ver 年 6 月 Page 2 of 22 Altima Corporation

3 Tasks ペイン TimeQuest の良く使用する実行コマンドがリスト化されています 各コマンドを選択し ダブルクリックで実行できます Report ペイン作成したレポートのリストが表示されます View ペイン各種レポートの内容を表示します Console ペインコマンド実行時にメッセージを表示します また Tcl SDC コマンドを入力できます (3) タイミング ネットリスト作成 TimeQuest を使用するために タイミング ネットリストを作成します タイミング ネットリストには Post-map( 論理合成後 ) と Post-fit( 配置配線後 ) の 2 種類あります ここでは配置配線後の解析なので Post-fit を使用します 1 Netlist メニュー Create Timing Netlist を選択します (Create Timing Netlist ダイアログ ボックスが表示されます ) 2 Create Timing Netlist ダイアログ ボックスでは 以下のオプションが選択できます Input netlist 使用するタイミング ネットリストの種類を選択します Post-fit : 配置配線後のネットリストを使用します ( ここでは Post-fit を選択します ) Post-map : 論理合成後のネットリストを使用します Delay model タイミング モデルの種類を選択します Slow corner : ワーストケースのタイミング モデル (Max Delay) Speed grade : スピードグレードを選択します ( デバイスの設定が Auto の場合は表示されません ) Fast corner Zero IC delays : ベストケースのタイミング モデル (Minimum Delay) : チェックを入れると配線遅延なし ネットリストの設定 タイミング モデルの設定 tcl コマンドの表示 ver 年 6 月 Page 3 of 22 Altima Corporation

4 もし TimeQuest 内の Tasks ペインからダブルクリックで実行する場合には オプションは以下の設定内容になります Post-fit Slow corner Speed grade = Quartus II で選択したグレード (4) SDC ファイル ( クロック制約 ) 作成クロックの設定や入力 出力の遅延情報の設定するための SDC ファイルを作成します ( すでに必要な制約を全て記述した SDC ファイルがある場合には このステップは必要ありません (7) タイミング ネットリスト更新 へ進んでください ) File メニュー New SDC File を選択し 新規 SDC ファイル エディタを起動します File メニュー Save As により ファイルを保存します ファイル名は任意ですが プロジェクト リビジョン名にしておくと自動で読み込まれます クロック制約には 2 タイプ (Clock と Generated Clock) あります それらの SDC コマンドを作成する際に TimeQuest の SDC ファイル エディタの GUI 入力手法を活用すれば 簡単にコマンドを入力することができます 入力クロック (Clock) デザインの絶対クロックまたは基本クロックの設定を作成します 1 SDC ファイル エディタの Edit メニュー Insert Constraint Create Clock を選択します 2 Create Clock ダイアログ ボックスが表示されますので クロックの設定をします Clock name Period : クロックの設定名 ( 任意 ) を入力します : クロック周波数を入力します ( 単位は ns) Waveform edges : クロックの立ち上がりエッジ 立ち下がりエッジ時間を入力します (Duty サイクルの設定 ) Rising Falling : 立ち上がりエッジ時間 : 立ち下がりエッジ時間 省略した場合は Offset = 0 Duty = 50% のクロックになります Targets : Name Finder でクロック設定を適用する信号を選択します ( 複数の信号を選択可能です ) Name Finder の使用方法については 5 ページをご覧ください ver 年 6 月 Page 4 of 22 Altima Corporation

5 以下の例は 設定名 clka 周波数 50 MHz Duty 比 50% の場合の画面です 生成されるクロックの波形が表示されます Name Finder ボタン (5 ページ参照 ) SDC コマンドが表示されます SDC command 欄には GUI で設定した制約内容が SDC コマンドで表示されます この部分を直接編集することも可能です Insert ボタンをクリックし SDC ファイル エディタ内に記述を取り込みます 複数のクロック系統がある場合は この操作を繰り返します Name Finder の使い方 1. Targets 欄の右側にある ボタンをクリックし Name Finder ダイアログ ボックスを起動します 2. Collection 欄のプルダウン リストから信号の種類を選択します ( プルダウン リストのフィルタ条件は 設定する制約ごとに変わります ) get_cells : セル (LUT レジスタ DSP ブロック メモリブロック IOE など ) get_clocks : ( 定義済みの ) クロック信号 get_keepers : ポート レジスタ get_nets : ネット get_nodes : ポート ピン レジスタ get_pins : 各セル ( ロジック レジスタ ) の入力 出力信号 get_ports : 回路の入出力ピン get_registers : レジスタ 3. Filter 欄は * ( アスタリスク ) のままでもかまいませんが リストアップさせたい信号の一部 ( キーワード ) をワイルドカ ードを使用して入力すると より詳細な検索が可能です 4. 必要に応じて Options を設定します Case-insensitive : Filter 欄に入力したキーワードは 大文字 小文字を区別しない Hierarchical : Filter 欄に入力したキーワードで一致したものを下位階層の信号も含め表示させる Compatibility mode : 常に全階層をサーチ ver 年 6 月 Page 5 of 22 Altima Corporation

6 5. List ボタンをクリック後 matches found ( 左枠 ) から信号を選択しボタンまたはダブルクリックし selected names ( 右枠 ) に移動させます ( 複数の信号に対して設定をする場合は対象となる信号を全て選択します ) 6. OK ボタンをクリックし設定完了です 生成クロック (Generated Clock) デザイン内の別クロックから生成されるクロック ( 例えば PLL 分周回路 リップルクロックなど) や クロック ドメインの異なるデータパス ( 非同期クロック ) がある場合には 生成クロックの設定を作成します 1 SDC ファイル エディタの Edit メニュー Insert Constraint Create Generated Clock を選択します 2 Create Generated Clock ダイアログ ボックスが表示されますので クロックの設定をします Clock name Source Based on frequency : クロックの設定名 ( 任意 ) を入力します : 生成クロックのソースを指定します : ソースに対する位相関係を定義します Divide by : 元のクロックに対する分周比を入力します Multiply by: 元のクロックに対する逓倍比を入力します Duty cycle : 生成クロックの Duty 比を入力します Phase Offset : 元のクロックに対する位相を入力します ( 単位は degree) : 元のクロックに対するオフセット値を入力します ( 単位は ns) Targets : クロックのノード ピン名を指定します ( 複数の信号を選択可能です ) Name Finder の使用方法については 5 ページをご覧ください ver 年 6 月 Page 6 of 22 Altima Corporation

7 以下の例は 設定名 clkb 周波数 Source クロック (clk50m) の 2 逓倍 Duty 比 50% Offset 0ns の場合の画面です Name Finder ボタン (5 ページ参照 ) Insert ボタンをクリックし SDC ファイル エディタ内に記述を取り込みます 同様のクロックが複数系統ある場合は この操作を繰り返します (5) SDC ファイル読み込み 先ほど作成したクロック制約条件を TimeQuest に認識させるため SDC ファイルを読み込みます ( 事前に SDC ファイルを保存してください ) Tasks ペイン Netlist Setup Read SDC File をダブルクリックします Tasks ペインのコマンド実行により SDC ファイルを読み込ませる場合には ファイル名が プロジェクト リビジョン名.sdc でなければ自動読み込みは行われません もしも SDC ファイル名がプロジェクト リビジョン名と異なる場合は Constraints メニュー Read SDC File よりファイルを指定してください また 現プロジェクトに対して タイミング制約を Classic Timing Analyzer で設定していた場合に その制約内容を SDC ファイルに展開 ( 変換 ) し TimeQuest へスムーズに移管することができます Constraints メニュー Generate SDC File from QSF を実行後 生成された SDC ファイルを読み込みます ver 年 6 月 Page 7 of 22 Altima Corporation

8 (6) SDC ファイル (I/O 制約 ) 作成ここでは I/O 制約のうち 以下 2 つの設定方法をご紹介します 組み合わせ回路 ( レジスタなし ) の I/O パス 同期 ( レジスタあり ) の I/O パス 組み合わせ回路 I/O 入力ピンから出力ピンへのパス間にレジスタを介さない I/O の設定方法です ポイント間の最大パス遅延と最小パス遅延を指定します ( 従来の Tpd = Pin to Pin ディレイ設定です ) 1 SDC ファイル エディタの Edit メニュー Insert Constrain Set Maximum Delay または Set Minimum Delay を選択します 2 Set Maximum Delay または Set Minimum Delay ダイアログ ボックスが表示されますので I/O の設定をします From Through To Delay value : パスの始点のノードを指定します : ( 必要に応じて ) 特定のノードを通るパスのみを指定します : パスの終点のノードを指定します : 要求値を入力します Name Finder の使用方法については 5 ページをご覧ください 以下の例は 入力ピ in1 出力ピン out1 out2 間全てのパスにおいて 5.0ns の最大パス遅延を設定した場合の画面です Name Finder ボタン (6 ページ参照 ) Insert ボタンをクリックし SDC ファイル エディタ内に記述を取り込みます 同様のクロックが複数系統ある場合は この操作を繰り返します ver 年 6 月 Page 8 of 22 Altima Corporation

9 同期 I/O 同期 I/O の制約用コマンドを作成するときは クロック制約情報が必要です あらかじめクロックの制約を作成し Read SDC File コマンドにより読み込ませておく必要があります 同期入力 (Input Delay) の設定 FPGA/CPLD 内のセットアップ / ホールド時間を保証するために 外部デバイスから FPGA/CPLD までのタイミング関係を指定します FPGA/CPLD の入力ピンに最大 ( 最小 ) で別々の遅延を設定します 外部デバイスの最大 ( 最小 ) tco + PCB 遅延 - PCB クロック スキュー tsu A t clk - Input Maximum Delay / th A Input Minimum Delay 1 SDC ファイル エディタの Edit メニュー Insert Constrain Set Input Delay を選択します 2 Set Input Delay ダイアログ ボックスが表示されますので I/O の設定をします 立下りクロックで送信される場合 Name Finder ボタン Clock name Input delay options : プルダウン リストからソース クロック名を選択します ( クロックの制約で定義したクロック名が表示されます ) : オプションの設定をします データ遅延の設定 Minimum : ベストケース Maximum : ワーストケース Both : ベストケース ワーストケース両方を考慮 ver 年 6 月 Page 9 of 22 Altima Corporation

10 エッジの設定 Rise : 立ち上がりエッジ Fall : 立ち下りエッジ Both : 立ち上がり 立ち下がりエッジ両方を考慮 Delay value : FPGA/CPLD へ入力するまでの遅延値を設定します ( 上図参考 ) Add delay : 一つの入力に対して複数の制約を与える場合に使用します Targets : 設定する信号を Name Finder から選択します ( 複数選択可 ) Name Finder の使用方法については 5 ページをご覧ください 3 設定完了後 Insert ボタンをクリックし SDC ファイル エディタ内に記述を取り込みます 同様の内容がある場合は この操作を繰り返します 同期出力 (Output Delay) の設定 FPGA/CPLD 内のクロック to アウトプット時間を保証するために FPGA/CPLD から外部デバイスまでのタイミング関係を指定します FPGA/CPLD の出力ピンに最大 ( 最小 ) で別々の遅延を設定します 外部デバイスの最大 ( 最小 ) tsu/-th + PCB 遅延 - PCB クロック スキュー tco B t clk - Output Maximum Delay / tco B Output Minimum Delay 1 SDC ファイル エディタの Edit メニュー Insert Constrain Set Output Delay を選択します 2 Set Output Delay ダイアログ ボックスが表示されますので I/O の設定をします Clock name : プルダウン リストからソース クロック名を選択します ( クロックの制約で定義したクロック名が表示されます ) Output delay options : オプションの設定をします データ遅延の設定 Minimum : ベストケース Maximum : ワーストケース Both : ベストケース ワーストケース両方を考慮 エッジの設定 Rise : 立ち上がりエッジ Fall : 立ち下がりエッジ ver 年 6 月 Page 10 of 22 Altima Corporation

11 Both : 立ち上がり 立ち下がり両方を考慮 Delay value Add delay : FPGA/CPLD の出力ピンから外部デバイスの入力レジスタまでの遅延値を設定します ( 上図参考 ) : 一つの出力に対して複数の制約を与える場合に使用します Targets : 設定する信号を Name Finder から選択します ( 複数選択可 ) Name Finder の使用方法については 5 ページをご覧ください 3 設定完了後 Insert ボタンをクリックし SDC ファイル エディタ内に記述を取り込みます 同様の内容がある場合は この操作を繰り返します 立下りクロックで送信される場合 Name Finder ボタン (7) タイミング ネットリスト更新 デザインに与えた制約を新たに設定 ( または変更 ) 後 タイミング ネットリストを更新し タイミングを解析します ( 事前に SDC ファイルを保存してください ) Tasks ペイン Update Timing Netlist をダブルクリックします ダブルクリック (8) レポート生成 Reports メニューと Tasks ペインの Reports ディレクトリ内に レポートを作成するためのコマンド ( 下表参照 ) が用意されています これらを実行し タイミング解析した結果をレポートとして表示します Slack Report Setup Summary Report Hold Summary 概要 クロックごとのワースト セットアップ タイムを表示 クロックごとのワースト ホールド タイムを表示 ver 年 6 月 Page 11 of 22 Altima Corporation

12 Slack Report Recovery Summary Report Removal Summary Report Minimum Pulse Width Summary Datasheet Report Fmax Summary Report Datasheet Device Specific Report TCCS Report RSKM 概要 クロックごとのワースト リカバリ パスを表示 クロックごとのワースト リムーバル パスを表示 レジスタのクロック ポートでの最小パルス幅を表示 概要 クロックごとのワースト Fmax を表示 tsu/th の形式でタイミング結果を表示 概要 LVDS 送信のチャネル間スキューマージンを表示 LVDS 受信のスキューマージンを表示 Report DDR DDR のタイミング情報を表示 (ALTMEMPHY 使用時 ) Report Metastability Diagnostic Report Clocks Report Clock Transfers Report Unconstrained Paths Report SDC Report Ignored Constraints Check Timing Report Partitions Custom Reports Report Timing Report Minimum Pulse Width Report False Path 同期チェインごとのメタステーブルを表示 概要 クロックの定義を表示 クロック ドメイン間のパスの数のサマリを表示 制約が与えられていないパスを表示 設定したタイミング制約の内容を表示 無視された制約を表示 制約の妥当性のチェック結果を表示 パーティション間のタイミング概要と詳細を表示 概要 任意パスのタイミングを表示 任意パスのレジスタのクロック ポートでの最小パルス幅を表示 任意パスの解析から除外すると設定したパスを表示 Report Exception 任意パスの Set False Path Set Multicycle Path Set Minimum Delay Set Maximum Delay コマンドにより設定された例外の詳細を表示 Report Bottlenecks Report Net Timing Create Slack Histogram Macros Report All Summaries Report Top Failing Paths Report All I/O Timings Report All Core Timings Create All Clock Histograms 任意パスのボトルネック ノードを表示 任意パスのネットの Fan-Out と遅延を表示 任意パスのスラック分布をヒストグラムで表示 概要 Individual Reports の のレポートを一度に作成 制約を満たせないパスを上位から表示 I/O のタイミング パスを全て表示 内部のタイミング パスを全て表示 クロックごとのスラックをヒストグラムで表示 これらのレポートを生成する基本操作は 以下のとおりです 1 Tasks ペインの希望するレポートの項目をダブルクリックします 実行済みをあらわします 1 ver 年 6 月 Page 12 of 22 Altima Corporation

13 2 Report ペインにレポートが作成されます 表示させたい項目をクリックします View ウィンドウに指定したレポートの内容が表示されます TimeQuest は制約を与えていないパスは解析を行いません そのため Report Unconstrained Paths を実行して確認す ることを推奨します (9) 詳細レポートの作成 Tasks ペインで生成したレポートを より詳細に検証することができます ここでは Report Setup Summary を例に 詳細レポートの作成と操作方法をご案内します 1 Tasks ペイン Report Setup Summary をダブルクリックします 2 Report ペインより 表示させるレポートの項目を選択します View ペインにクロック定義ごとのセットアップ タイムのレポート サマリが表示されます 3 View ペインより 詳細を確認したいレポートの一つを選択し 右クリックで表示されるプルダウン メニューから Report Timing をクリックします 要求値を満たせない ( タイミング違反 ) 内容や違反項目がある場合には 赤く表示されます 実行されたコマンドのレポートが作成されます ver 年 6 月 Page 13 of 22 Altima Corporation

14 4 指定したクロック定義名が Clocks 枠の To clock 欄に選択された状態で Report Timing ダイアログ ボックスが開きます Output 枠の Detail level においてレポートの詳細レベルをプルダウン リストから選択し Paths 枠の Report number of paths でリストアップさせるパス数を指定します その後 Report Timing ボタンをクリックします 下図の例では クロック clkb を終点クロックとするレジスタ パスのうち スラックの少ない順に 10 パス表示されます Report Timing ダイアログ ボックスの各オプションについては 以下のとおりです Clocks : From clock パスの起点クロックを選択します To clock パスの終点クロックを選択します Targets : From パスの起点信号を Name Finder で指定します Though パスの通過点となる信号を Name Finder で指定します To パスの終点信号を Name Finder で指定します Analysis type : パスの種類を選択します Paths : 表示するパスの数 スラック値の上限を指定します ( 初期値 10) Output : レポートの出力情報を設定します Detail level : レポートの詳細さを指定します Summary : スラック値 起点 終点 クロックだけが表示されます Path Only : データパスの遅延がステップごとに表示されます Path and Clock : クロック ネットワークの遅延が詳しく表示されます Full Path : 派生クロック ネットワークの遅延も表示されます Report panel name : Report ペイン上に表示される名前を設定できます File name : レポートの保存先とファイル名を指定できます ( 拡張子の指定必須 ) ver 年 6 月 Page 14 of 22 Altima Corporation

15 5 スラック / パスの詳細レポートが表示されます スラック値 ソース ノード ディスティネーション ノード ソースとディスティネーションのクロック スラック値とパスのサマリ データ要求パスの詳細 ( 次頁へ ) ver 年 6 月 Page 15 of 22 Altima Corporation

16 ( 前頁から ) パス遅延の統計 スラック情報を視覚的に波形表示 (10) ビューワの活用 View ペインで検証しているパス情報を Quartus II の様々なビューワ機能とクロスプローブさせることで視覚的に確認することができます 1 View ペインより 確認したい情報を右クリックで選択します 2 プルダウン リストから Locate paths を選択します 3 Locate ダイアログ ボックスより使用したい機能を選択し OK ボタンをクリックします Chip Planner デバイス内のリソース配置状況をグラフィカルに表示 Technology Map Viewer 回路の配置配線後の結果をグラフィカルに表示 Resource Property Editor ロジックの実装と接続の詳細をグラフィカルに表示 Critical Path Settings Chip Planner を活用し クリティカル パスを表示 ver 年 6 月 Page 16 of 22 Altima Corporation

17 (11) 制約追加後のレポート更新検証中に SDC ファイルに記載されている制約に加え 新しい制約をコマンド (Console ペイン ) あるいは Constraints メニューより実行すると 現在のレポートは無効であることを示す OUT OF DATE 表示になります このとき 情報を更新したレポートを再度生成する必要があります Report ペインにおいて 右クリックのプルダウン メニューより Regenerate All Out of Date をクリックすると Report ペインに生成されている全てのレポート内容が更新されます なお SDC ファイルを編集して制約を追加する場合には OUT OF DATE 表示にはなりません ですがレポートは更新する必要がありますので Constraints メニュー Reset Design より SDC 情報一度リセットし 再度目的のレポートを生成してください ( その際 自動的に SDC ファイルは読み込まれます ) 2-2. タイミング制約を与えて Quartus II に配置配線を行わせる手順 操作フローの概要は以下のとおりです 論理合成の実行 TimeQuest 起動 タイミング ネットリスト (post-map) 生成 SDC ファイル ( クロック制約 ) 作成 Quartus II に SDC ファイルを登録 SDC ファイル読み込み コンパイル実行 SDC ファイル (I/O 制約 ) 作成 レポート生成 ver 年 6 月 Page 17 of 22 Altima Corporation

18 (1) 論理合成の実行 TimeQuest でタイミング制約を設定する場合には プロジェクト デザインにおいて最低限でも論理合成が完了している必要があります 以下のいずれかの方法で論理合成を実行してください すでに論理合成またはコンパイルが完了している場合には 次のステップ ((2) TimeQuest 起動 ) へ進んでください Processing メニュー Start Start Analysis & Synthesis を実行 Tasks ウィンドウ Compile Design Analysis & Synthesis をダブルクリック (2) TimeQuest 起動 TimeQuest Timing Analyzer を起動します Task ウィンドウ TimeQuest Timing Analyzer TimeQuest Timing Analyzer をダブルクリックします 以下のメッセージが表示された場合には いいえ (N) をクリックしてください 以下のメッセージは.qsf ファイルから.sdc ファイルを生成するかどうかを聞いています すでに従来のタイミング制約 (Classic Timing Analyzer) を設定している場合は はい (Y) を選択すると.qsf ファイルの内容が.sdc へ引き継がれます TimeQuest Timing Analyzer が起動します TimeQuest GUI についての詳細は 2 ページをご参考ください (3) タイミング ネットリスト作成 TimeQuest を使用するために タイミング ネットリストを作成します タイミング ネットリストには Post-map( 論理合成後 ) と Post-fit( 配置配線後 ) の 2 種類あります ここでは 論理合成まで完了している ( 配置配線は完了していない ) ので Post-map を選択します 1 Netlist メニュー Create Timing Netlist を選択します Create Timing Netlist ダイアログ ボックスが表示されます (Tasks ペインからの実行では Post-map ネットリストを使用することはできません ご注意ください ) 2 Create Timing Netlist ダイアログ ボックスのオプションを選択します 各オプション項目については 3 ページ (3) タイミング ネットリス作成 をご参考ください ネットリストの設定 タイミング モデルの設定 tcl コマンドの表示 ver 年 6 月 Page 18 of 22 Altima Corporation

19 (4) SDC ファイル ( クロック制約 ) 作成クロックの設定や入力 出力の遅延情報の設定するための SDC ファイルを作成します ( すでに必要な制約を全て記述した SDC ファイルがある場合には このステップは必要ありません (7) Quartus II に SDC ファイルを登録 へ進んでください ) また SDC ファイル ( クロック制約 ) 作成の具体的な操作方法は 本資料 4 ページ (4) SDC ファイル ( クロック制約 ) 作成 をご覧ください (5) SDC ファイル読み込み 先ほど作成したクロック制約条件を TimeQuest に認識させるため SDC ファイルを読み込みます ( 事前に SDC ファイルを保存してください ) Tasks ペイン Netlist Setup Read SDC File をダブルクリックします Tasks ペインのコマンド実行により SDC ファイルを読み込ませる場合には ファイル名が プロジェクト リビジョン名.sdc でなければ自動読み込みは行われません もしも SDC ファイル名がプロジェクト リビジョン名と異なる場合は Constraints メニュー Read SDC File よりファイルを指定してください また 現プロジェクトに対して タイミング制約を Classic Timing Analyzer で設定していた場合に その制約内容を SDC ファイルに展開 ( 変換 ) し TimeQuest へスムーズに移管することができます Constraints メニュー Generate SDC File from QSF を実行後 生成された SDC ファイルを読み込みます (6) SDC ファイル (I/O 制約 ) 作成 I/O 制約のための SDC ファイルを作成します 具体的な操作方法は 本資料 8 ページ (6) SDC ファイル (I/O 制約 ) 作成 をご覧ください (7) Quartus II に SDC ファイルを登録作成 保存した SDC ファイルの制約内容を Quartus II のコンパイル実行時に有効にするため登録をします 1 Quartus II の Assignments メニュー Timing Analysis Settings を選択します 2 Use TimeQuest Timing Analyzer during compilation を選択します ver 年 6 月 Page 19 of 22 Altima Corporation

20 3 Category の一欄より TimeQuest Timing Analyzer を選択します 4 SDC filename 欄に 保存した SDC ファイルを指定します ( ブラウズ ボタンを利用 ) 5 Add ボタンをクリックし 登録します その後 OK ボタンをクリックします ブラウズ ボタン (8) コンパイル実行 コンパイルを実行します 以下のいずれかの方法で実行してください ボタンをクリック Processing メニュー Start Compilation をクリック Tasks ウィンドウ Compile Design をダブルクリックいずれの方法も コンパイル完了後 Quartus II の Tasks ウィンドウには実行が完了したことを示すチェックマークが表示されます コンパイル実行と同時に TimeQuest が実行されていることが確認できます ver 年 6 月 Page 20 of 22 Altima Corporation

21 (9) レポート生成 Quartus II のコンパイル レポートに TimeQuest のサマリ レポートが表示されます 要求値を違反しているものは赤く表示されます 使用された SDC ファイル 生成されたクロック タイミング違反 制約されていないパスなど より詳細な解析を行う場合には TimeQuest を起動し Tasks ペインより各種レポートを生成して検証を行います 操作方法は 11 ページ以降の (8) レポート生成 (9) 詳細レポートの作成 (10) ビューワの活用 をご参考ください ver 年 6 月 Page 21 of 22 Altima Corporation

22 弊社より資料を入手されましたお客様におかれましては 下記の使用上の注意を一読いただいた上でご使用ください 1. 本資料は非売品です 許可無く転売することや無断複製することを禁じます 2. 本資料は予告なく変更することがあります 3. 本資料の作成には万全を期していますが 万一ご不明な点や誤り 記載漏れなどお気づきの点がありましたら 弊社までご一報いただければ幸いです 4. 本資料で取り扱っている回路 技術 プログラムに関して運用した結果の影響については 責任を負いかねますのであらかじめご了承ください 5. 本資料は製品を利用する際の補助的な資料です 製品をご使用になる場合は 英語版の資料もあわせてご利用ください 横浜本社 横浜市港区新横浜 マクニカ第二ビル TEL FAX 大阪営業所 大阪市淀川区宮原 ニッセイ新大阪ビル 17F TEL FAX 名古屋営業所 名古屋市西区名駅二丁目 27-8 名古屋プライムセントラルタワー 20F TEL FAX 宇都宮営業所 栃木県宇都宮市駅前通り フミックス STM ビル 10F TEL FAX ver 年 6 月 Page 22 of 22 Altima Corporation