DRAM SRAM SDRAM (Synchronous DRAM) DDR SDRAM (Double Data Rate SDRAM) DRAM 4 C Wikipedia 1.8 SRAM DRAM DRAM SRAM DRAM SRAM (256M 1G bit) (32 64M bit)
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- かおり やまがた
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1 II ( ) DRAM RAM DRAM DRAM SRAM RAM SRAM SRAM SRAM SRAM DRAM SRAM SRAM DRAM SRAM 1.2 (DRAM, Dynamic RAM) (SRAM, Static RAM) (RAM Random Access Memory ) DRAM SRAM DRAM 4 DRAM 3 DRAM 2 C CDROM Dynamic RAM SRAM 1
2 DRAM SRAM SDRAM (Synchronous DRAM) DDR SDRAM (Double Data Rate SDRAM) DRAM 4 C Wikipedia 1.8 SRAM DRAM DRAM SRAM DRAM SRAM (256M 1G bit) (32 64M bit) (50 70 ns) (0.5 5 ns) IC % 20% 1 プロセッサ 大 容 量 低 速 メモリ 小 容 量 高 速 メモリ 1: 4 DDR2 SDRAM, DDR3 SDRAM 2
3 プロセッサ 命 令 メモリ データメモリ 大 容 量 メモリ( 主 記 憶 ) 2: (cache) CPU 1 3
4 キャッシュ 0mod 8 = 0 27 mod 8 = 3 31 mod 8 = 7 メインメモリ : KB GB (direct map) KB 4GB GB 32 4GB 32 4
5 20 アドレス インデックス 有 効 タグ データ キャッシュメモリ = データ ヒット 4: I (9) ALU 5
6 OS OS (PC-4) PC (consistency) (write-through) (write buffer) 1 (write-back) 7 8 OS 6
7 アドレス タグ インデックス bidx bofs 0x1234 0xFFE 1 0 0x5678 0x1 0 0 読 出 しの 例 書 込 みの 例 書 込 みデータ 0x x5678 有 効 書 込 タグ 1 0x1234 デマルチプレクサ x5555 キャッシュブロック 0x1111 0x2222 0x3333 0x xFFE 0xFFF キャッシュ メモリ 比 較 (=) マルチプレクサ ヒット 読 出 しデータ 0x :
8 CPU CPU CPU =(CPU + ) 9 LRU = 9 8
9 10 [ ] 2% 4% CPI % [ ] I 2% = I 2% 100 = 2.00 I 4% = I 36% 4% 100 = 1.44 I CPI 2 = 2 I I I = 5.44 I 2 I = [ ] 2 [ ] T clock A = 5.44I T clock B = 8.88I T clock 1 2 A B = CPU CPU CPI CPI clock per instruction 1 CPI p
![44 I 2 I 2.72 5.44 2 = 2.72 11 [ ] 2 [ ] T clock A = 5.](/docs-images/50/20175605/images/page_9.jpg "44I T clock B = 8.88I T clock 1 2 A B = 1.23 2 1.")
10 CPI ( ) (fully associative) 12 (set associative) n n 6 4-way :1 12 TLB 10
11 アドレス キャッシュ メモリ インデッ クス 有 効 タグ データ 有 効 タグ データ 有 効 タグ データ 有 効 タグ データ = = = = ヒット 4:1 MUX データ 6: 4-way LRU(Least Recently Used) 2 (FF) FF 2 FF FF FF LRU
12 n=2 adr blk 0x fact: sub $sp, $sp, 8 0x sw $ra, 4($sp) 0x sw $a0, 0($sp) 0x010C 3 slt $t0, $a0, 1 0x beq $t0, $zero, L1 0x add $v0, $zero, 1 0x add $sp, $sp, 8 0x011C 7 jr $ra 0x L1: sub $a0, $a0, 1 0x jal fact 0x lw $a0, 0($sp) 0x012C 11 lw $ra, 4($sp) 0x add $sp, $sp, 8 0x mul $v0, $a0, $v0 0x jr $ra [ ] 4K [ ] log 4K = = K = 64K 2 = /2 log(4k/2) = = K = 64K 2 4 = / K = 72K = K = 112K 12
13 [ ] CPI 1 1 4GHz 100ns 1 2% 2 5ns 0.5% [ ] 100ns / 0.25ns = 400 clock cycle 1 CPI *400=9 8 CPI ns / 0.25 ns = 20 clock cycle 2% 1 0.5% 2 CPI = = /3.4 = 2.6 (associative memory) SRAM 1 4 ( ) ( ) ROM RAM SRAM ( ) ( ) (1or0) (Vcc) (Tr1) P P ( ) Tr1 P 13
14 SRAMのメモリセル 構 成 DRAMのメモリセル 構 成 7: SRAM DRAM MYCOM ) ,1,2,3,4,8,9,0,1,2,3,4,8,9,0,1,2,3,4,5,6,7,10,11,12,13,14,10,11,12,13, () m/h ( ) LRU 14
15 / () 0 (0) m 1 (0,1) m 2 (0,1,2) m 3 (0,1,2,3) m 4 (0,1,2,3,4) m 8 (0,1,2,3,4,8) m 9 (0,1,2,3,4,8,9) m 0 (1,2,3,4,8,9,0) h 0 1 (2,3,4,8,9,0,1) h 2 (3,4,8,9,0,1,2) h 3 (4,8,9,0,1,2,3) h 19 5 (8,9,0,1,2,3,4,5) m 6 (9,0,1,2,3,4,5,6) m LRU 8 7 (0,1,2,3,4,5,6,7) m 10 (1,2,3,4,5,6,7,10) m 11 (2,3,4,5,6,7,10,11) m 12 (3,4,5,6,7,10,11,12) m 13 (4,5,6,7,10,11,12,13) m 14 (5,6,7,10,11,12,13,14) m 10 (5,6,7,11,12,13,14,10) h (5,6,7,12,13,14,10,11) h 12 (5,6,7,13,14,10,11,12) h 13 (5,6,7,14,10,11,12,13) h 14 (5,6,7,10,11,12,13,14) h
16 2 ((),(),(),()) m/h / ((),(),(),()) 0 ((0),(),(),()) m 1 ((0),(1),(),()) m 2 ((0),(1),(2),()) m 3 ((0),(1),(2),(3)) m 4 ((0,4),(1),(2),(3)) m 8 ((4,8),(1),(2),(3)) m 9 ((4,8),(1,9),(2),(3)) m 0 ((8,0),(1,9),(2),(3)) m 1 ((8,0),(9,1),(2),(3)) h 2 ((8,0),(9,1),(2),(3)) h 3 ((8,0),(9,1),(2),(3)) h 4 ((0,4),(9,1),(2),(3)) m 8 ((4,8),(9,1),(2),(3)) m 9 ((4,8),(1,9),(2),(3)) h 0 ((8,0),(1,9),(2),(3)) m 1 ((8,0),(9,1),(2),(3)) h 2 ((8,0),(9,1),(2),(3)) h 3 ((8,0),(9,1),(2),(3)) h 4 ((0,4),(9,1),(2),(3)) m 5 ((0,4),(1,5),(2),(3)) m 6 ((0,4),(1,5),(2,6),(3)) m 7 ((0,4),(1,5),(2,6),(3,7)) m 10 ((0,4),(1,5),(6,10),(3,7)) m 11 ((0,4),(1,5),(6,10),(7,11)) m 12 ((4,12),(1,5),(6,10),(7,11)) m 13 ((4,12),(5,13),(6,10),(7,11)) m 14 ((4,12),(5,13),(10,14),(7,11)) m 10 ((4,12),(5,13),(14,10),(7,11)) h 11 ((4,12),(5,13),(14,10),(7,11)) h 12 ((4,12),(5,13),(14,10),(7,11)) h 13 ((4,12),(5,13),(14,10),(7,11)) h 14 ((4,12),(5,13),(14,10),(7,11)) h
17 (,,,,,,,) m/h / (,,,,,,,) 0 (0,,,,,,,) m 1 (0,1,,,,,,) m 2 (0,1,2,,,,,) m 3 (0,1,2,3,,,,) m 4 (0,1,2,3,4,,,) m 8 (8,1,2,3,4,,,) m 9 (8,9,2,3,4,,,) m 0 (0,9,2,3,4,,,) m 1 (0,1,2,3,4,,,) m 2 (0,1,2,3,4,,,) h 3 (0,1,2,3,4,,,) h 4 (0,1,2,3,4,,,) h 8 (8,1,2,3,4,,,) m 9 (8,9,2,3,4,,,) m 0 (0,9,2,3,4,,,) m 1 (0,1,2,3,4,,,) m 2 (0,1,2,3,4,,,) h 3 (0,1,2,3,4,,,) h 4 (0,1,2,3,4,,,) h 5 (0,1,2,3,4,5,,) m 6 (0,1,2,3,4,5,6,) m 7 (0,1,2,3,4,5,6,7) m 10 (0,1,10,3,4,5,6,7) m 11 (0,1,10,11,4,5,6,7) m 12 (0,1,10,11,12,5,6,7) m 13 (0,1,10,11,12,13,6,7) m 14 (0,1,10,11,12,13,14,7) m 10 (0,1,10,11,12,13,14,7) h 11 (0,1,10,11,12,13,14,7) h 12 (0,1,10,11,12,13,14,7) h 13 (0,1,10,11,12,13,14,7) h 14 (0,1,10,11,12,13,14,7) h
18 GB 4GB 8GB 32GB 14 64GB 8GB (virtual memory) 0 0 8GB 0 8G OS ( GB 4GB 0 4GB 4GB 0xF GB 2 18
19 仮 想 アドレス ページ0 物 理 アドレス ページ0 ページk ページn ページm 2 次 記 憶 :ハードディスク 8: ( ) 8 8 k
20 24 仮 想 アドレス 12 仮 想 ページ 番 号 ページ 内 オフセット 変 換 物 理 ページ 番 号 ページ 内 オフセット 物 理 アドレス 9: CPU 4KB 16KB 32KB 64KB MB 20
21 24 仮 想 アドレス 12 ページ 表 レジスタ 有 効 仮 想 ページ 番 号 物 理 ページ 番 号 ページ 内 オフセット + ページ 表 0ならページフォールト 1なら 物 理 ページ 番 号 20 物 理 ページ 番 号 12 ページ 内 オフセット 物 理 アドレス 10: OS 0 LRU 5 10,12,9,7,11,10 8 LRU LRU OS LRU
22 アドレス 上 位 メモリ 空 間 スタック 領 域 ~~ 下 に 伸 びる ~~ 上 に 伸 びる ヒープ 領 域 静 的 データ アドレス 下 位 プログラム 11: TLB 2 1 (Translation-Lookaside Buffer)TLB TLB TLB 22
23 仮 想 ページ 番 号 有 効 タグ 物 理 ページ TLB ページ 表 有 効 物 理 ページ ページ0 物 理 メモリ ページ0 ページn ページm 2 次 記 憶 :ハードディスク 12: (TLB) 1: TLB TLB % TLB TLB TLB TLB TLB 1 TLB 1 TLB LRU TLB TLB TLB TLB LRU 2 TBL LRU 1 TLB TLB LRU TLB TLB 13 23
24 仮 想 アドレス 仮 想 ページ 番 号 ページ 内 オフセット 有 効 24 ダーティ タグ 物 理 ページ 番 号 12 TLB ヒット TLB 20 タグ 部 分 は 連 想 メモリ 物 理 ページ 番 号 ページ 内 オフセット 物 理 アドレス 物 理 アドレスタグ バイト 16 キャッシュインデックス オフセット 14 2 有 効 タグ データ キャッシュ キャッシュ ヒット = 32 データ 13: TLB 13 TLB 14 TLB TLB TLB TLB TLB TLB TLB 14 TLB TLB TLB TLB TLB TLB
25 仮 想 アドレス Load block to cache TLBミス 例 外 処 理 no no TLBアクセス Hit? Cache read Hit? yes yes no 読 出 しデータ Write? no 書 込 保 護 例 外 処 理 物 理 アドレス yes Write allowed? Load block to cache yes Cache write no yes Hit? 書 込 み, TLBのダーティビットセット 14: TLB, 2.6 MIPS EPC 1 EPC 2.7 A B OS 0 25
26 OS OS OS OS OS OS OS OS OS A B A B OS 20 B A OS OS OS 21 26
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2010 年 後 学 期 レポート 問 題 計 算 機 アーキテクチャ 第 二 (O) 4. シングルサイクルプロセッサの 実 装 とパイプライン 処 理 大 学 院 情 報 理 工 学 研 究 科 計 算 工 学 専 攻 吉 瀬 謙 二 kise _at_ cs.titech.ac.jp S321 講 義 室 月 曜 日 5,6 時 限 13:20-14:50 1 1. 1から100までの 加 算
26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1
FPGA 272 11 05340 26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1 FPGA skewed L2 FPGA skewed Linux
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オペレーティングシステム 第 8 回 講 義 内 容 並 行 プログラミング 相 互 排 除 (つづき) 哲 学 者 の 食 事 問 題 メモリ 管 理 と 仮 想 記 憶 主 記 憶 共 有 資 源 としてのメモリ 奈 良 先 端 科 学 技 術 大 学 院 大 学 宮 崎 純 [email protected] 1 デッドロック(1) 待 機 グラフ(wait for graph; WFG)
2 1997 1M SRAM 1 25 ns 1 100 250 1,000 DRAM 60 120 ns 50 5 10 50 10 20 ms 5,000,000 0.1 0.2 1
1 2 1997 1M SRAM 1 25 ns 1 100 250 1,000 DRAM 60 120 ns 50 5 10 50 10 20 ms 5,000,000 0.1 0.2 1 CPU 1 1 2 2 n CPU SRAM DRAM CPU 3 4 5 6 7 N+ N+ P SRAM DRAM 8 Computer Architecture 9 DRAM 3 4 10 11 Ta 2
計算機ハードウエア
計算機ハードウエア 209 年度前期 第 5 回 前回の話 (SH745) (32 bit) コンピュータバスの構成 インタフェース (6 bit) I/O (Input/ Output) I/O (22 bit) (22 bit) 割り込み信号リセット信号 コンピュータバスは コンピュータ本体 () と そのコンピュータ本体とデータのやり取りをする複数の相手との間を結ぶ 共用の信号伝送路である クロック用クリスタル
ｽﾗｲﾄﾞ ﾀｲﾄﾙなし
2019. 7.18 Ibaraki Univ. Dept of Electrical & Electronic Eng. Keiichi MIYAJIMA 今後の予定 7 月 18 日メモリアーキテクチャ1 7 月 22 日メモリアーキテクチャ2 7 月 29 日まとめと 期末テストについて 8 月 5 日期末試験 メモリアーキテクチャ - メモリ装置とメモリアーキテクチャ - メモリアーキテクチャメモリ装置とは?
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メモリ アーキテクチャ2 キャッシュメモリ 計 算 機 アーキテクチャ ( 第 14 回 目 ) 今 井 慈 郎 ([email protected]) キャッシュメモリ(cache memory) CPU 内 部 (or 周 辺 )に 設 けられた 高 速 小 容 量 メモリ キャッシュメモリに 使 用 頻 度 の 高 いデータを 格 納. 低 速 な 主 記 憶 へのアクセスを 低
計算機ハードウエア
計算機ハードウエア 2017 年度前期 第 4 回 前回の話 コンピュータバスの構成 データバス I/O (Input/ Output) CPU メモリ アドレスバス コントロールバス コンピュータバスは コンピュータ本体 (CPU) と そのコンピュータ本体とデータのやり取りをする複数の相手との間を結ぶ 共用の信号伝送路である CPU は バス を制御して 複数のデバイス ( メモリや I/O)
PowerPoint プレゼンテーション
コンピュータアーキテクチャ 第 11 週 制御アーキテクチャ メモリの仕組 2013 年 12 月 4 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ
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4. メモリ管理 (1) 概要メモリ管理の必要性静的メモリ管理と動的メモリ管理スワッピング, 仮想記憶ページングとセグメンテーション 2008/5/ 20 メモリ管理 (1) 1 メモリはコンピュータの 5 大構成要素 装置 ( キーボード, マウス ) CPU ( 中央演算装置 ) 出 装置 ( モニタ, プリンタ ) 主記憶装置 ( メインメモリ ) 外部記憶装置 (HDD) 2008/5/ 20
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2018 年度 ( 平成 30 年度 ) 版 Ver. 2018-10-14a Course number: CSC.T363 コンピュータアーキテクチャ演習 (3) Computer Architecture Exercise(3) 情報工学系吉瀬謙二 Kenji Kise, Department co Computer Science kise_at_c.titech.ac.jp CSC.T363
増設メモリ 1. 機能 型名 N N N (x1 枚 ) (x1 枚 ) (x1 枚 ) DDR2-800(PC2-6400) 動作クロック 400MHz( 差動 ) 110Ge, 110Ge-S 型名 N N N810
(2008/11/14) 増設メモリ 1. 機能 型名 N8102-303 N8102-304 N8102-305 (x1 枚 ) (x1 枚 ) (x1 枚 ) DDR2-800(PC2-6400) 動作クロック 400MHz( 差動 ) 110Ge, 110Ge-S 型名 N8102-300 N8102-301 N8102-302 (x1 枚 ) (x1 枚 ) (x1 枚 ) DDR2-800(PC2-6400)
.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P
, 0 (MSB) =2, =1/2, MSB LSB, LSB MSB MSB 0 LSB 0 0 P61 231 1 (100, 100 3 ) 2 10 0 1 1 0 0 1 0 0 100 (64+32+4) 2 10 100 2 5, ( ), & 3 (hardware), (software) (firmware), hardware, software 4 wired logic
テクニカルガイド 増設メモリ
(2012/09/19) 1. 機能仕様 型番 製品名 備考 N8102-513 32GB ボード N8102-512 16GB ボード N8102-511 8GB ボード (1x8GB/R) N8102-510 4GB ボード (1x4GB/U) N8102-509 2GB ボード DDR3L-1600(PC3L-12800) SDRAM ECC 付 Unbufferred (1x2GB/U) N8102-508
プロセッサ・アーキテクチャ
2. NII51002-8.0.0 Nios II Nios II Nios II 2-3 2-4 2-4 2-6 2-7 2-9 I/O 2-18 JTAG Nios II ISA ISA Nios II Nios II Nios II 2 1 Nios II Altera Corporation 2 1 2 1. Nios II Nios II Processor Core JTAG interface
テクニカルガイド 増設メモリ
(2012/07/26) 増設メモリ 1. 機能仕様 型番 製品名 備考 N8102-508 32GB 増設メモリボード DDR3L-1066(PC3L-8500) SDRAM ECC 付 Registered (1x32GB/R) N8102-507 16GB 増設メモリボード (1x16GB/R) N8102-506 8GB 増設メモリボード (1x8GB/R) N8102-505 4GB 増設メモリボード
増設メモリ 1. 機能仕様 型番 製品名 備考 N GB 増設メモリボード DDR3-1333(PC ) SDRAM, Unbuffered N GB 増設メモリボード DDR3-1333(PC ) SDRAM, Unbuffered N8
(2011/06/17) 増設メモリ 1. 機能仕様 型番 製品名 備考 N8102-342 1GB 増設メモリボード DDR3-1333(PC3-10600) SDRAM, Unbuffered N8102-343 2GB 増設メモリボード DDR3-1333(PC3-10600) SDRAM, Unbuffered N8102-344 4GB 増設メモリボード DDR3-1333(PC3-10600)
「FPGAを用いたプロセッサ検証システムの製作」
FPGA 2210010149-5 2005 2 21 RISC Verilog-HDL FPGA (celoxica RC100 ) LSI LSI HDL CAD HDL 3 HDL FPGA MPU i 1. 1 2. 3 2.1 HDL FPGA 3 2.2 5 2.3 6 2.3.1 FPGA 6 2.3.2 Flash Memory 6 2.3.3 Flash Memory 7 2.3.4
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Course number: CSC.T341 コンピュータ論理設計 Computer Logic Design 10. シングルサイクルプロセッサのデータパス Datapath for Single Cycle Processor 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
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6 章半導体メモリ 広島大学岩田穆 1 メモリの分類 リードライトメモリ : RWM リードとライトができる ( 同程度に高速 ) リードオンリメモリ : ROM 読み出し専用メモリ, ライトできない or ライトは非常に遅い ランダムアクセスメモリ : RAM 全番地を同時間でリードライトできる SRAM (Static Random Access Memory) 高速 DRAM (Dynamic
ごあいさつ
2004 11 7 10 00 2004 13:0014:00 16 00 2004 3 5N S24 29 34 39 44 49 54 59H1 6 11. URL 1 7 2005 2 1 1210 121 149 187 149 606 137 134 177 156 604 162 11 1 2004 2 1241 135 126 120 233 614 145 131 131 220 627
ディジタルシステム設計
Z80 Z80 Z80 Z80 ROM RAM I/O 8255 8251 Z80PIO Z80CTC Z80SIO R C L Tr OP TTL MCB Z MC Z Z80 Z80 TMPZ84015BF KL5C8012 64180 H8 H8 PIC Microchip Technology PIC Z80 F A A' ALU B D H C E L IX IY SP PC C E L
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011-05-19 011 年前学期 TOKYO TECH 命令処理のための基本的な 5 つのステップ 計算機アーキテクチャ第一 (E) 5. プロセッサの動作原理と議論 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W61 講義室木曜日 13:0-1:50 IF(Instruction Fetch) メモリから命令をフェッチする. ID(Instruction Decode)
1 1 (1) 1 1 1 (2) 1 (3) 3 3 4 4 2 6 (1) 6 (2) 6 6 6 7 3 7 (1) 7 7 9 10 10 11 (2) 12 12 14 16 (3) 17 17 18 (4) 18 18 18
1 1 (1) 1 1 1 (2) 1 (3) 3 3 4 4 2 6 (1) 6 (2) 6 6 6 7 3 7 (1) 7 7 9 10 10 11 (2) 12 12 14 16 (3) 17 17 18 (4) 18 18 18 ( ) 20 10 26 39 1 2 ( ) 3 338 4 5 6 22 10 7 50 60 8 600 400 600 400 9 10 454 11 45
[email protected] No1 No2 OS Wintel Intel x86 CPU No3 No4 8bit=2 8 =256(Byte) 16bit=2 16 =65,536(Byte)=64KB= 6 5 32bit=2 32 =4,294,967,296(Byte)=4GB= 43 64bit=2 64 =18,446,744,073,709,551,615(Byte)=16EB
ためのオーバーヘッドが課題となりつつある しかしこのオーバーヘッドに関する数値はほとんど公開されていない この論文ではこの cache coherency の時間を Linux カーネルで提供されている atomic_inc 関数を用いて測定する方法を新たに考案し 実測プログラムを作成した 実測はプ
Intel Xeon プロセッサにおける Cache Coherency 時間の測定方法と大規模システムにおける実測結果 Performance Measurement Method of Cache Coherency Effects on a large Intel Xeon Processor System 河辺峻 1 古谷英祐 2 KAWABE Shun, FURUYA Eisuke 要旨現在のプロセッサの構成は,
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2012 年度計算機システム演習第 5 回 2012.05.25 高水準言語 (C 言語 ) アセンブリ言語 (MIPS) 機械語 (MIPS) コンパイラ アセンブラ 今日の内容 サブルーチンの実装 Outline } ジャンプ 分岐命令 } j, jr, jal } レジスタ衝突 回避 } caller-save } callee-save 分岐命令 ( 復習 ) } j label } Jump
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3 SIMPLE ver 3.2: 20190404 1 3 SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE 1 16 16 (main memory) 16 64KW a (C )*(a) (register) 8 r[0], r[1],...,
GPU GPU CPU CPU CPU GPU GPU N N CPU ( ) 1 GPU CPU GPU 2D 3D CPU GPU GPU GPGPU GPGPU 2 nvidia GPU CUDA 3 GPU 3.1 GPU Core 1
GPU 4 2010 8 28 1 GPU CPU CPU CPU GPU GPU N N CPU ( ) 1 GPU CPU GPU 2D 3D CPU GPU GPU GPGPU GPGPU 2 nvidia GPU CUDA 3 GPU 3.1 GPU Core 1 Register & Shared Memory ( ) CPU CPU(Intel Core i7 965) GPU(Tesla
VNXe3100 ハードウェア情報ガイド
EMC VNXe VNXe300 P/N 300-02-289 03 Copyright 202 EMC Corporation. All rights reserved. 202 0 EMC Corporation EMC Corporation EMC EMC 2 EMC EMC EMC Corporation EMC Web 2 EMC VNXe300 VNXe300...... 2... 2...
OS
Operatig System 仮想記憶 2019-11 記憶階層 高速 & 小容量 ( 高価 ) レジスタ アクセスタイム 数ナノ秒 容量 ~1KB ランダムアクセス CPU 内 キャッシュ (SRAM) 主記憶 (DRAM) 数ナノ秒 数十ナノ秒 1MB 程度 数 GB 程度 ランダムアクセス フラッシュメモリ (SSD) 約 100 万倍 シーケンシャルアクセス 磁気ディスク (HDD) 数十ミリ秒
main.dvi
20 II 7. 1 409, 3255 e-mail: [email protected] 2 1 1 1 4 2 203 2 1 1 1 5 503 1 3 1 2 2 Web http://www.icsd2.tj.chiba-u.jp/~namba/lecture/ 1 2 1 5 501 1,, \,", 2000 7. : 1 1 CPU CPU 1 Intel Pentium
P33W・P28X カタログ
P33WP28X Windows 10 24 FC-PM IoT 24 Windows 10Windows 7 2 FC98-NXP33WP28X PC FC-PM P33WP28X PC ACC 1 1HDD1 1 2HDD2 1 AC 1 2 USB 3 USB3.0 USB 4 USB3.0 USB 5 USB3.0 USB 6 USB3.0 USB 7 USB3.0 USB 8 USB3.0
~~~~~~~~~~~~~~~~~~ wait Call CPU time 1, latch: library cache 7, latch: library cache lock 4, job scheduler co
072 DB Magazine 2007 September ~~~~~~~~~~~~~~~~~~ wait Call CPU time 1,055 34.7 latch: library cache 7,278 750 103 24.7 latch: library cache lock 4,194 465 111 15.3 job scheduler coordinator slave wait
&A : A = k j 1: 4-way., A set x, way y, way y LRU y, way., A (x,y).,,, L1( 1) L2, L3 3. L1., L2,L3., TLB(Translation Lookaside Buffer). OS,. TLB, ( ),
1?,. 1,.,,. n-way (n ). 1, 4-way, n-way n (way).,., 1., ( set x ) (x), n., 2, 2 s, 2 l (, s, l )., s + l s., s,., n s. n. s + l way, (set,way)., way,. way, LRU(Least Recently Used, ). way. way, (,...).
利用のためのＰＣ環境設定
利 用 のためのPC 環 境 設 定 電 子 入 札 に 参 加 するためには 下 記 のハードウェア ソフトウェアが 必 要 です ご 準 備 をお 願 いします ()ハードウェア Windows XP の 場 合 CPU PentiumⅢ800MHz 同 等 以 上 (.GHz 以 上 推 奨 ) メモリ 56MB 以 上 (5MB 以 上 推 奨 ) HDD ドライブの 空 きが 500MB
ソフトウェア基礎技術研修
命令と命令表現 ( 教科書 3.1 節 ~3.4 節 ) プロセッサの命令と命令セット 命令 : プロセッサへの指示 ( プロセッサが実行可能な処理 ) 加算命令 減算命令 論理演算命令 分岐命令 命令セット : プロセッサが実行可能な命令の集合 ( プログラマから見えるプロセッサの論理仕様 ) プロセッサ A 加算命令分岐命令 プロセッサ B 加算命令減算命令 命令セットに含まれない命令は直接実行できない!
3 57 210 57 JR 57325 132 28 IC JCT 28 4.1.1 4.1.1 4.1.2 4.1.2 4.1.1 11 35) 4.1.3 4.1.4 4.1.5 77 4.1.1 4.1.2 4.1.3 4.1.2 11 4.1.4 4.1.5 78 298 299 298 325 298 57 299 471 650 299 298 325 400m 640m 4.1.3
200Ma_ PDF
200Ma 200Ma 200Ma MN8100-832 MN8100-867 MN8100-869 Windows 2000Server *4 MN8100-832 MN8100-867 MN8100-869 SA8100-832 SA8100-867 SA8100-869 Windows 2000Server *4 SA8100-832 SA8100-867 SA8100-869 2B GHz
Express5800/120Lf 1. Express5800/120Lf N N N Express5800/120Lf Express5800/120Lf Express5800/120Lf ( /1BG(256)) ( /1BG(256)) (
(2001/11/13) Express5800/120Lf 1. Express5800/120Lf N8100-748 N8100-751 N8100-754 Express5800/120Lf Express5800/120Lf Express5800/120Lf ( /1BG(256)) ( /1BG(256)) ( /1.26G(512)) CPU Hot-Plug Pentium (1.0BGHz)
ソフトウェア基礎技術研修
算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない
スライド 1
RX62N 周辺機能紹介データフラッシュ データ格納用フラッシュメモリ ルネサスエレクトロニクス株式会社ルネサス半導体トレーニングセンター 2013/08/02 Rev. 1.00 00000-A コンテンツ データフラッシュの概要 プログラムサンプル 消去方法 書き込み方法 読み出し方法 FCUのリセット プログラムサンプルのカスタマイズ 2 データフラッシュの概要 3 データフラッシュとは フラッシュメモリ
以 前 の 環 境 1.ハードウェア 構 成 新 機 器 導 入 前 の 構 成 を 示 す No 機 器 CPU メモリ ハードディスク 用 途 1 ノートPC 01 Pentium M 1.60 GHz 2 GB 60 GB 普 段 使 い 用 (ネット 動 画 再 生 等 ) 2 PC A P
構 築 計 画 1. 全 体 新 しい 機 器 が 追 加 されたことにより 環 境 の 再 構 成 を 実 施 し 効 率 化 を 図 る 以 前 の 環 境 構 築 から 時 間 もたっており 構 成 情 報 などが 不 鮮 明 のため 再 構 成 を 機 に 構 成 情 報 を 記 録 する 2.ハードウェア 構 成 現 状 の 機 器 を 用 いて 新 環 境 を 構 成 する ただし 利