1. Arria II デバイス・ファミリの概要

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1 1.Arria II December 2010 AIIGX この 資 料 は 英 語 版 を 翻 訳 したもので 内 容 に 相 違 が 生 じる 場 合 には 原 文 を 優 先 します こちらの 日 本 語 版 は 参 考 用 としてご 利 用 ください 設 計 の 際 には 最 新 の 英 語 版 で 内 容 をご 確 認 ください AIIGX Arria II デバイス ファミリは 使 いやすさを 考 慮 して 設 計 されています この 40nm のデバイス ファミリのアーキテクチャは 低 消 費 電 力 プログラム 可 能 なロジック エンジン 高 速 トランシーバおよび 高 速 I/O を 最 適 なコストで 提 供 します アルテ ラの Quartus II ソフトウェア SOPC Builder デザイン ソフトウェア および 数 多 くの IP(intellectual property) を 使 用 することで Physical Interface for PCI Express (PIPE) (PCIe ) イーサネット および DDR3 メモリなどの 一 般 的 なインタフェース を 容 易 に 実 装 できます Arria II デバイス ファミリにより 最 大 Gbps を 必 要 とするアプリケーションの 設 計 が 迅 速 かつ 容 易 になります この 章 は 以 下 の 項 で 構 成 されています 1-1 ページの Arria II デバイスの 機 能 1-6 ページの Arria II デバイスのアーキテクチャ 1-13 ページの 製 品 コード Arria II Arria II デバイスは 以 下 の 機 能 を 備 えています 40nm の 低 消 費 電 力 FPGA エンジン 業 界 最 高 のロジック 効 率 を 提 供 する ALM(アダプティブ ロジック モ ジュール) 分 割 可 能 な 8 入 力 LUT(ルック アップ テーブル) 小 規 模 な FIFO を 効 率 的 に 実 装 できる MLAB(メモリ ロジック アレイ ブ ロック) 最 大 550MHz の 高 性 能 DSP(デジタル 信 号 処 理 )ブロック 9 9 ビット ビット ビット および ビットの 完 全 精 度 の 乗 算 器 または ビットの 高 精 度 乗 算 器 にコンフィギュレーションで きる ハードコード 化 された 加 算 器 減 算 器 アキュムレータおよび 加 算 機 能 を 備 えている デザイン フローは MATLAB ソフトウェアおよびアルテラの DSP Builder ソフ トウェアに 完 全 に 統 合 されている 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.

2 1 2 Arria II 高 いシステム 帯 域 幅 155 Mbps ~ Gbps のデータ レートをサポートする 最 大 24 個 の 全 二 重 CDR ベース トランシーバ PCI Express (PIPE) Gen1/Gen2 ギガビット イーサネット Serial RapidIO (SRIO) CPRI(Common Public Radio Interface) Common Public Radio Interface (CPRI) OBSAI SD/HD/3G/ASI-SDI XAUI RXAUI (Reduced XAUI) HiGig/HiGig+ SATA/SAS(Serial Attached SCSI ) GPON SerialLite II Fiber Channel SONET/SDH Interlaken Serial Data Converter (JESD204) および SFI-5 などの 一 般 的 なシリアル プロトコルの 物 理 レイヤ 機 能 をサポートする 専 用 回 路 PHY-MAC レイヤ データ リンク レイヤ およびトランザクション レイヤ 機 能 を 実 装 するエンベデッド ハード IP ブロックによる 完 全 PIPE プロトコル ソリューション 高 帯 域 幅 システム インタフェースに 対 して 最 適 化 される シングル エンドおよび 差 動 I/O 規 格 を 幅 広 くサポートする 最 大 20 個 のモジュ ラー I/O バンクに 最 大 726 本 のユーザー I/O ピンを 配 列 シリアライザ / デシリアライザ(SERDES) ダイナミック フェーズ アラ インメント(DPA)による 150 Mbps ~ 1.25 Gbps データ レートの 高 速 LVDS I/O サポート 低 消 費 電 力 アーキテクチャ 省 電 力 技 術 100mW(3.125Gbps 時 )のフィジカル メディア アタッチメント(PMA) 消 費 電 力 ( 標 準 値 ) Quartus II 開 発 ソフトウェアに 統 合 された 消 費 電 力 最 適 化 高 度 なユーザビリティおよびセキュリティ 機 能 パラレルおよびシリアルのコンフィギュレーション オプション シングル エンド I/O 規 格 に 対 しては 自 動 キャリブレーションによるチップ 内 直 列 (R S ) 終 端 とチップ 内 並 列 (R T ) 終 端 差 動 I/O に 対 してはチップ 内 差 動 (R D ) 終 端 をサポート デザイン セキュリティのための 256 ビットの 高 度 暗 号 化 規 格 (Advanced Encryption Standard 略 称 :AES) 暗 号 化 機 能 を 揮 発 性 および 不 揮 発 性 の キー ストレージ オプションで 提 供 する プロセス シリアル プロトコル およびメモリ インタフェース 用 の IP を 数 多 く 提 供 している 高 速 メザニン コネクタ(HSMC) 搭 載 の 低 コストかつ 使 いやすい 開 発 キッ ト エミュレートされる LVDS 出 力 を 最 大 1152Mbps のデータ レートでサポートする

3 Arria II 表 1-1 に Arria II デバイスの 機 能 を 示 します 合 計 トランシーバ 数 (1) または または または 24 ALM 数 18,050 25,300 37,470 49,640 76, ,600 89, , ,400 LE 数 42,959 60,214 89, , , , , , ,500 PCIe ハード IP ブロック 数 M9K ブロック 数 ,235 1,248 1,248 M144K ブロック 数 M9K ブロック 内 の 合 計 エンベデッ ド メモリ(K ビット) 合 計 オンチップ メモリ (M9K +M144K + MLABs) (K ビット ) 2,871 4,455 5,508 6,570 7,560 8,550 11,115 14,688 16,416 3,435 5,246 6,679 8,121 9,939 11,756 13,915 18,413 20,772 エンベデッド 乗 算 器 数 (18 18) (2) ,040 汎 用 PLL 数 または または 84 6 または 8 トランシーバ TX PLL 数 (3) (4) 2 または 4 2 または 4 4 または 6 4 または 6 6 または 8 6 または 8 8 または 12 8 または 12 8 または 12 ユーザー I/O バンク 数 (5) (6) または または 20 高 速 LVDS SERDES 数 ( 最 大 1.25 Gbps)(7) 表 または または または または または または 86 0(8) 42 または または 20 0(8) 42 または 86 (1) トランシーバの 総 数 は F780 パッケージのデバイスを 除 いて 各 デバイスの 左 側 と 右 側 で 等 分 されます これらのデバイスには デバイスの 右 側 にのみ 8 本 のトランシーバ チャ ネルが 配 置 されています (2) Four-Multiplier Adder モードを 使 用 する 場 合 (3) これらの PLL がトランシーバに 使 用 されていない 場 合 FPGA ファブリックはこれらの PLL を 使 用 することができます (4) PLL の 数 はパッケージによって 違 います トランシーバ TX PLL 数 はトランシーバ ブロック 数 の 2 倍 です (5) バンク 3C および 8C は 専 用 のコンフィギュレーション バンクであり ユーザー I/O ピンがありません (6) Arria II GZ デバイスの 場 合 ピンアウト ファイルからの I/O ピン 数 はすべての 汎 用 I/O 専 用 クロック ピン および 兼 用 コンフィギュレーション ピンを 含 みます トランシー バ ピンおよび 専 用 コンフィギュレーション ピンは I/O ピン 数 に 含 まれていません (7) Arria II GZ デバイスの 場 合 高 速 LVDS SERDES ペアの 総 数 は 最 低 の R X /T X 数 です 詳 細 については High-Speed I/O Interfaces and DPA in Arria II Devices の 章 を 参 照 してく ださい (8) 最 小 のパッケージ(780 ピンのパッケージ)は 高 速 LVDS SERDES をサポートしません Arria II 1 3

4 1 4 Arria II 表 1-2 および 表 1-3 に Ultra FineLine BGA(UBGA)および FineLine BGA (FBGA)の Arria II デバイスのパッケージ オプション および 各 パッケージ オプ ションのユーザー I/O ピン 数 高 速 LVDS チャネル 数 およびトランシーバ チャ ネル 数 を 示 します Arria II GX I/O ( 注 1), (2), (3), (4), (5), (6), (7) EP2AGX EP2AGX (8) 33(R D または 32(RX TX 33(R D または 32(RX TX EP2AGX EP2AGX (8) 57(R D または 56(RX TX 57(R D または 56(RX TX 57(R D または 56(RX TX 57(R D または 56(RX TX EP2AGX EP2AGX 表 1-2 (8) 85(R D または 84(RX TX または etx) 85(R D または 84(RX TX etx) 85(R D または 84(RX TX または etx) 85(R D または 84(RX TX または etx) 85(R D または 84(RX TX または etx) 85(R D etx) +84(RX TX (8) (R D または 104(RX TX 105(R D または 104(RX TX 145(R D または 144(RX TX 145(R D etx) + 144(RX TX または etx) (1) ユーザー I/O ピンの 数 はクロック ピンを 含 みます (2) 矢 印 は 使 用 可 能 なバーティカル マイグレーションを 示 しています バーティカル マイグレーションにより 同 一 のパッケージなら ば 専 用 ピン コンフィギュレーション ピン および 電 源 ピンのボード 上 のレイアウトを 変 更 することなく 異 なるデバイス 間 でマ イグレーションできます (3) R D = オンチップ 差 動 終 端 (R D OCT)をサポートする LVDS バッファ (4) RX = R D OCT をサポートしていない LVDS 入 力 バッファ (5) TX = 真 の LVDS 出 力 バッファ (6) etx = エミュレートされた LVDS 出 力 バッファ (LVDS_E_3R または LVDS_E_1R) (7) LVDS チャネル 数 は 専 用 クロック 入 力 ピンおよび PLL クロック 出 力 ピンを 含 みません (8) これらの 数 値 は Arria II GX のロウ I/O バンクおよびカラム I/O バンクでサポートされている LVDS チャネルの 数 の 累 算 値 です

5 Arria II 1 5 Arria II GZ I/O ( 注 1),(2), (3), (4), (5) (6) (7) (7) EP2AGZ EP2AGZ EP2AGZ 表 (RX または 72 etx 68 (RX または 72 etx (RX または 140 (TX 135 (RX または 140 (TX 135 (RX または 140 (TX (RX または 184 (TX 179 (RX または 184 (TX 179 (RX または 184 (TX (1) ユーザー I/O ピンの 数 はクロック ピンを 含 みます (2) ロウ I/O バンクの 場 合 RX は R D OCT をサポートしていない 真 の LVDS 入 力 バッファです カラム I/O バンクの 場 合 RX は R D OCT をサポートしていない 真 の LVDS 入 力 バッファです (3) etx = エミュレートされた LVDS 出 力 バッファ (LVDS_E_3R または LVDS_E_1R) (4) LVDS RX および TX チャネルはデバイスの 左 側 と 右 側 で 等 分 されます (5) LVDS チャネル 数 は 専 用 クロック 入 力 ピンを 含 みません (6) Arria II GZ 780 ピン FBGA パッケージの 場 合 LVDS チャネルはカラム I/O バンクでのみサポートされます (7) これらの 数 値 は Arria II GZ のロウ I/O バンクおよびカラム I/O バンクでサポートされている LVDS チャネルの 数 の 累 算 値 で す Arria II デバイスは および 6 の 4 つのスピード グレードで 提 供 さ れており 3 が 最 も 高 速 です 表 1-4 に Arria II デバイスのスピード グレードを 示 します Arria II EP2AGX45 C4 C5 C6 I5 C4 C5 C6 I3 I5 C4 C5 C6 I3 I5 EP2AGX65 C4 C5 C6 I5 C4 C5 C6 I3 I5 C4 C5 C6 I3 I5 EP2AGX95 C4 C5 C6 I3 I5 C4 C5 C6 I3 I5 C4 C5 C6 I3 I5 EP2AGX125 C4 C5 C6 I3 I5 C4 C5 C6 I3 I5 C4 C5 C6 I3 I5 EP2AGX190 C4 C5 C6 I3 I5 C4 C5 C6 I3 I5 EP2AGX260 C4 C5 C6 I3 I5 C4 C5 C6 I3 I5 EP2AGZ225 C3 C4 I3 I4 C3 C4 I3 I4 EP2AGZ300 C3 C4 I3 I4 C3 C4 I3 I4 C3 C4 I3 I4 EP2AGZ350 C3 C4 I3 I4 C3 C4 I3 I4 C3 C4 I3 I4

6 1 6 Arria II Arria II Arria II デバイスは コスト 重 視 のアプリケーション 向 けに 最 適 化 されたユーザーの 声 を 反 映 させた 機 能 セットを 備 えており 集 積 度 メモリ エンベデッド 乗 算 器 I/O パッケージングのオプションを 幅 広 く 提 供 しています Arria II デバイスはワイ ヤレス 有 線 放 送 コンピュータ ストレージ および 軍 用 の 市 場 に 必 要 とされ る 外 部 メモリ インタフェースおよび I/O プロトコールをサポートしています Arria II デバイスはコストに 最 適 化 された I/O セルおよび 6.375Gbps に 最 適 化 された トランシーバに 加 えて Stratix IV デバイス ファミリからの 8 入 力 ALM M9K と M144K エンベデッド RAM ブロック および 高 性 能 DSP ブロックも 継 承 していま す 図 1-1 および 図 1-2に それぞれ Arria II GX および Arria II GZ デバイスのアーキテ クチャを 示 します Arria II GX PLL DLL High-Speed Differential I/O, I/O, and Memory Interface High-Speed Differential I/O, I/O, and Memory Interface PLL Arria II GX FPGA Fabric (Logic Elements, DSP, Embedded Memory, Clock Networks) High-Speed Differential I/O with DPA, General Purpose I/O, and Memory Interface Transceiver Blocks All the blocks in this graphic are for the largest density in the Arria II GX family. The number of blocks can vary based on the density of the device. PLL PLL Plug and Play PCIe hard IP 1, 2, 4, and 8 High-Speed Differential I/O with DPA, General Purpose I/O, and Memory Interface PLL High-Speed Differential I/O, I/O, and Memory Interface High-Speed Differential I/O, I/O, and Memory Interface DLL PLL

7 Arria II 1 7 Arria II GZ I/O and Memory Interface PLL PLL I/O and Memory Interface Transceiver Block Transceiver Block Transceiver Block PCI Express Hard IP Block I/O and High-Speed LVDS I/O with DPA and Soft CDR PLL (1) PLL (2) I/O and High-Speed LVDS I/O with DPA and Soft CDR Arria II GZ FPGA Fabric (Logic Elements, DSP, Embedded Memory, Clock Networks) I/O and High-Speed LVDS I/O with DPA and Soft CDR PLL (1) PLL (2) I/O and High-Speed LVDS I/O with DPA and Soft CDR Transceiver Block Transceiver Block Transceiver Block I/O and Memory Interface PLL PLL I/O and Memory Interface Transceiver Block 400 Mbps Gbps CDR-based Transceiver I/O and High-Speed LVDS I/O with DPA and Soft CDR I/O and 150 Mbps-1.25 Gbps LVDS interface with DPA and Soft-CDR 図 1-2 (1) 780 ピン FBGA パッケージにはありません (2) 780 ピンおよび 1152 ピンの FBGA パッケージにはありません Arria II GX デバイスは 最 大 16 個 のトランシーバを 内 蔵 しており Arria II GZ デバイ スは 最 大 24 個 のトランシーバを 内 蔵 しています トランシーバ ブロックはコスト および 消 費 電 力 に 対 して 最 適 化 されています Arria II トランシーバは 以 下 の 機 能 を サポートします コンフィギュレーション 可 能 なプリエンファシスとイコライザ 調 整 可 能 な 出 力 差 動 電 圧 専 用 プロトコルを 実 装 するための 柔 軟 でコンフィギュレーションが 容 易 なトラン シーバ データ パス シグナル インテグリティ 機 能 ISI(Intersymbol Interference)を 補 償 するためのプログラム 可 能 なトランス ミッタ プリエンファシス 最 大 16dBの 高 周 波 ゲインを 持 つユーザー 制 御 の16ステージの 受 信 側 における イコライザ 卓 越 したノイズ 耐 性 を 実 現 する トランスミッタおよびレシーバ PLL チャー ジ ポンプ 用 オンダイ 電 源 レギュレータおよび 電 圧 制 御 発 振 器 (VCO) トランスミッタおよびレシーバの On-Chip Termination(チップ 内 終 端 ) 抵 抗 のキャリブレーション 回 路

8 1 8 Arria II 診 断 機 能 トランシーバ PCS および PMA 診 断 のためのトランスミッタ シリアライザか らレシーバ CDR へのシリアル ループバック BIST(ビルトイン セルフ テスト)パターン ジェネレータとベリファイ アによる トランスミッタ PCS からレシーバ PCS へのパラレル ループ バック 物 理 的 リンク 診 断 のためのプレおよびポスト CDR からトランスミッタ バッ ファへの 逆 シリアル ループバック PCIe ハード IP ブロックでのループバック マスタおよびスレーブ 機 能 SONET/SDH コンフィギュレーションでの MSB-LSB 送 信 などの 他 のプロトコ ル 機 能 および PCIe コンフィギュレーションでのスペクトラム 拡 散 クロッキ ングをサポートする 表 1-5 に サポートされる 一 般 的 なプロトコル およびこれらのプロトコルを 実 装 するための Arria II 専 用 回 路 について 説 明 します Arria II PCIe XAUI/HiGig/HiGig+ Gbe CPRI/OBSAI PCIe ハード IP ブロックに 実 装 された PHY/MAC データ リンク およびト ランザクション レイヤ 回 路 を 含 む PCIe Base Specification 2.0 に 準 拠 する 完 全 な PCIe Gen1 および Gen2 プロトコル スタック ソリューション PCIe Gen1は および 8 レーンでコンフィギュレーションできま す PCIe Gen2 は 1 2 および 4 レーンでコンフィギュレーションでき ます PCIe Gen2 は x8 レーンをサポートしません 電 気 的 アイドル 生 成 / 検 出 受 信 検 出 パワー ステート 移 行 レーン 反 転 および 極 性 反 転 のための 内 蔵 回 路 8B/10B エンコーダおよびデコーダ レシーバ 同 期 ステート マシン および ±300 PPM クロック 補 正 回 路 使 用 可 能 なオプション: ハード IP データ リンク 層 およびトランザクション 層 ハード IP データ リンク 層 およびカスタム ソフト IP トランザクション 層 IEEEP802.3ae 規 格 に 準 拠 トランスミッタではアイドル オーダ セット( A K R )を XGMII アイドル コード グループ( I )に レシーバではその 逆 に 変 換 するエン ベデッド ステート マシン 回 路 8B/10B エンコーダおよびデコーダ レシーバ 同 期 ステート マシン レー ン デスキュー および ±100 PPM クロック 補 正 回 路 IEEE 規 格 に 準 拠 現 在 の 実 行 時 不 一 致 に 基 づく トランスミッタでのアイドル オーダ セッ ト(/I1/ /I2/)の 自 動 生 成 8B/10B エンコーダおよびデコーダ レシーバ 同 期 ステート マシン および ±100 PPM クロック 補 正 回 路 Transmit bit slipper 機 能 により レイテンシの 不 確 実 性 を 排 除 し CPRI/OBSAI 仕 様 に 準 拠 します リモート 無 線 ヘッドおよびRFモジュールの 消 費 電 力 およびコストに 対 して 最 適 化 します

9 Arria II SONET/SDH SDI SATA および SRIO など Arria II デバイスにサポートされる 他 の プロトコルについて 詳 しくは Transceiver Architecture in Arria II Devices の 章 を 参 照 してください 1 PCIe Gen2 プロトコルは Arria II GZ デバイスでのみ 使 用 できます PCIe IP 次 の 項 では Arria II FPGA の 様 々な 機 能 の 概 要 について 説 明 します すべての Arria II デバイスは PCIe PHY/MAC データ リンク およびトランザク ション 層 を 実 装 するハード IP ブロックを 内 蔵 しています この PCIe ハード IP ブ ロックは 高 度 にコンフィギュレーション 可 能 であり 大 部 分 の PCIe アプリケーショ ンの 要 件 を 満 たすことができます PCIe ハード IP により Arria II デザインでの PCIe Gen1 および PCIe Gen2 ソリューションの 実 装 が 簡 単 になります ソフト IP ファンクションのインスタンス 化 と 同 様 に PCI Compiler MegaWizardTM Plug-In Manager で PCIe ハード IP ブロックをインスタンスト 化 することができま す ただし PCIe ハード IP ブロックの 場 合 は コアを 正 しく 動 作 させるためには コア FPGA のリソースの 消 耗 や 配 置 配 線 タイミング 解 析 の 必 要 はありません Arria II PCIe ハード IP ブロックは 次 のものをサポートします 1 2 および 8 レーン コンフィギュレーション Arria II GZ デバイスは 8 レーン コンフィギュレーションをサポートしません ルート ポートとエンドポイントのコンフィギュレーション 512 バイトのペイロード PCIe Gen1(2.5Gbps)および PCIe Gen2(5.0Gbps)に 準 拠 しています LAB ALM LAB は 10 個 の ALM キャリー チェイン 共 有 演 算 チェイン LAB コントロー ル 信 号 ローカル インタコネクト およびレジスタ チェイン 接 続 ラインで 構 成 されています ALM は 従 来 の 4 入 力 ルック アップ テーブル アーキテクチャを 8 入 力 まで 拡 張 し LE ロジック レベルおよび 関 連 する 配 線 を 削 減 することにより 性 能 を 向 上 します LAB にはルック アップ テーブル(LUT)ベースの SRAM 機 能 を LAB に 追 加 す る Memory LAB(MLAB)と 呼 ばれる 新 しい 機 能 があります MLAB ブロックと LAB ブロックは 常 にペアとして 存 在 し 最 大 50% のロジック (LAB)をメモリ(MLAB)と 交 換 することができます MLAB M9K および M144K エンベデッド メモリ ブロックは 最 大 540 MHz の 性 能 に 対 応 するオンチップ メモリを 最 大 20836K ビット 備 えています エンベデッド メモリ 構 造 は RAM FIFO バッファ ROM としてコンフィ ギュレーション 可 能 なエンベデッド メモリ ブロックのカラムで 構 成 されてい ます

10 1 10 Arria II 高 スループット パケット 処 理 ビデオ 処 理 機 能 用 の 高 精 細 (HD)ライン バッファ エンベデッド プロセッサ プログラム データ ストレージなどの アプリケーションに 最 適 化 されています Quartus II ソフトウェアにより 専 用 メガファンクション ウィザードを 使 用 し てメモリをインスタンス 化 するか VHDL または Verilog ソース コードから 直 接 メモリを 推 定 して MLAB M9K および M144K メモリ ブロックを 活 用 する ことができます 表 1-6 に Arria II デバイスのメモリ モードを 示 します Arria II シングル ポート および 72 シンプル デュアル ポート および 72 トゥルー デュアル ポート および 36 DSP I/O 3G と Long Term Evolution(LTE)ワイヤレス インフラストラクチャ アプリ ケーション ビデオ 処 理 アプリケーション および 音 声 処 理 アプリケーションの DSP 要 件 を 満 たします DSP ブロックの 入 力 レジスタは 有 限 インパルス 応 答 (FIR)フィルタ アプリ ケーション 用 のシフト レジスタを 効 率 的 に 実 装 できます Quartus II デザイン ソフトウェアには ユーザーのパラメータ 設 定 に 基 づいて DSP ブロックの 動 作 モードを 制 御 するためのメガファンクションが 含 まれてい ます 乗 算 器 は VHDL または Verilog ソース コードから 直 接 推 定 することもできます 最 大 20 個 のモジューラー I/O バンクを 備 えています すべての I/O バンクは 表 1-7 に 示 すシングル エンドおよび 差 動 I/O 規 格 を 幅 広 く サポートします Arria II I/O シングル エンド I/O 差 動 I/O 表 1-7 LVTTL LVCMOS SSTL HSTL PCIe および PCI-X SSTL HSTL LVPECL LVDS mini-lvds Bus LVDS (BLVDS) (1) お よび RSDS (1) BLVDS は Arria II GX デバイスでのみ 使 用 できます プログラマブル バス ホールド プログラマブル ウィーク プルアップ 抵 抗 およびプログラマブル スルー レート コントロールをサポートします Arria II デバイスの 場 合 表 1-8 に 示 す I/O バンク 上 の 1 つのOCT キャリブレーショ ン ブロックによって シングル エンド I/O 規 格 に 対 して OCT またはドライ バ インピーダンス マッチングをキャリブレーションしてください

11 Arria II 1 11 Arria II OCT Arria II GX すべてのピン パッケージ バンク 3C バンク 7B および バンク 8C Arria II GZ 780 ピン flip chip FBGA バンク 3A バンク 4A バンク 7A および バンク 8A 1152 ピン flip chip FBGA バンク 1A バンク 3A バンク 4A バンク 6A バンク 7A およびバンク 8A 1517 ピン flip chip FBGA バンク 1A バンク 2A バンク 3A バンク 4A バンク 5A バンク 6A バンク 7A およびバンク 8A Arria II GX デバイスのバンク 3C およびバンク 8C は 専 用 のコンフィギュレーショ ン バンクです これらの 専 用 コンフィギュレーション バンクは 1.8V 2.5V 3.0V および 3.3V のコンフィギュレーション 手 法 において 専 用 ピンおよび 一 部 の 兼 用 ピンをサポートします Arria II GZ デバイスの 場 合 専 用 コンフィギュ レーション ピンはバンク 1A およびバンク 1C にありますが これらのバンク は 専 用 バンクではないので ユーザー I/O ピンも 含 まれています I/O バンクあたりに 専 用 の VCCIO ピン VREF ピン および VCCPD ピンを 備 えており 電 圧 リファレンス 形 式 の I/O 規 格 を 可 能 にします 各 バンクは 別 々の V CCIO V REF および V CCPD の 電 圧 レベルで 動 作 することができます LVDS I/O DPA 150 Mbps ~ 1.25 Gbps の 速 度 で LVDS を 実 装 するための 専 用 回 路 を 備 えていま す 高 速 LVDS インタフェースのための R D OCT を 備 えています レシーバのDPA 回 路 およびソフトCDR 回 路 は 自 動 的 にチャネル 間 スキューおよび チャネル - クロック 間 スキューを 補 償 し 最 大 1.25Gbps のデータ レート (SGMII およびギガビット イーサネット)のエンベデッド クロックを 持 つ 非 同 期 シリアル インタフェースの 実 装 を 可 能 にします エミュレートされた LVDS 出 力 バッファは ロウおよびカラム LVDS ピンを 外 部 抵 抗 ネットワークを 備 えた 2 つのシングル エンド 出 力 バッファを 使 用 し LVDS mini-lvds BLVDS(Arria II GZ デバイスのみ)および RSDS 規 格 をサ ポートします グローバル クロック ネットワーク(GCLK) リージョナル クロック ネッ トワーク(RCLK) およびペリフェリ クロック ネットワーク(PLCK)を 階 層 クロック 構 造 に 編 成 し 最 大 192 個 の 固 有 のクロック ドメインを 提 供 しま す 10 個 の 出 力 を 持 つ PLL を 最 大 8 個 内 蔵 し 堅 牢 なクロック 管 理 と 合 成 を 実 行 しま す 各 出 力 を 個 別 にプログラムし 他 のクロックに 一 定 の 関 連 性 を 持 たないカス タマイズ 可 能 な 固 有 クロック 周 波 数 を 生 成 できます 固 有 のジッタのフィルタリング および 逓 倍 分 周 に 対 する 精 細 な 制 御 がで きます 5 ~ 500 MHz の PLL 入 力 クロック 周 波 数 でスペクトラム 拡 散 入 力 クロッキン グおよびカウンタのカスケード 接 続 をサポートすることにより 低 コスト 向 けのクロック 性 能 とハイエンドなクロック 性 能 の 両 方 をサポートします

12 1 12 Arria II FPGA ファブリックは 未 使 用 のトランシーバ PLL を 使 用 することができ より 多 くの 柔 軟 性 を 提 供 します 強 化 された I/O 構 造 を 提 供 し 異 なるタイプのメモリ インタフェースに 優 れた 柔 軟 性 およびコスト パフォーマンスを 提 供 します OCT および DQ/DQS ピンのグループ 化 などの 機 能 を 提 供 し 各 種 メモリ 規 格 の 迅 速 かつ 堅 牢 な 実 装 を 可 能 にします オートキャリブレーション メガファンクションは QuartusII ソフトウェアの DDR SDRAM DDR2 SDRAM DDR3 SDRAM RLDRAM II メモリ インタ フェース PHY で 利 用 できます このメガファンクションは PLL のダイナミッ ク リコンフィギュレーション 機 能 を 活 用 して プロセス 電 圧 および 温 度 (PVT) の 変 動 を 基 づいてキャリブレーションをします 表 1-9 に 外 部 メモリ サポートの 暫 定 値 を 示 します Arria II DDR SDRAM DDR2 SDRAM DDR3 SDRAM QDR II SRAM QDR II+ SRAM RLDRAM II 200 MHz 333 MHz 400 MHz 300 MHz 350 MHz 350 MHz f 外 部 メモリ インタフェースについて 詳 しくは External Memory Interfaces in Arria II Devices の 章 を 参 照 してください Nios II Arria II デバイスは すべての Nios II プロセッサに 対 応 しています Nios II プロセッサは アルテラおよび 主 要 なエンベデッド パートナーからの 数 多 くのソフトウェア ツールに 対 応 し 最 も 使 われているコンフィギュレーショ ン 可 能 なプロセッサです コンフィギュレーション アクティブ シリアル(AS) パッシブ シリアル(PS) ファースト パッ シブ パラレル(FPP) および JTAG コンフィギュレーション 手 法 をサポー トします

13 Arria II 1 13 デザイン セキュリティ 256 ビットの 揮 発 性 および 非 揮 発 性 のセキュリティ キーによる 暗 号 化 機 能 を サポートし デザインを 複 製 リバース エンジニアリング および 不 正 改 ざんから 保 護 します この 機 能 は 外 部 ホスト(MAX II デバイスやマイクロプ ロセッサ)で FPP コンフィギュレーション モードを 使 用 するとき あるい は AS FAS または PS コンフィギュレーション 手 法 を 使 用 するときに 使 用 さ れます AES アルゴリズムを 使 用 して 暗 号 化 されたコンフィギュレーション ビット ストリームを 復 号 化 することができます このアルゴリズムは FIPS-197 認 定 の 業 界 標 準 暗 号 化 アルゴリズムで 256 ビット セキュリティ キーを 必 要 とします リモート システム アップグレード 遠 方 から 安 全 で 信 頼 性 の 高 い 方 式 でエラー フリーのシステム アップグ レードが 可 能 です デバイスに 実 装 されるソフト ロジック(Nios II エンベデッド プロセッサ またはユーザー ロジック)は 遠 隔 地 から 新 しいコンフィギュレーション イメージをダウンロードし それをコンフィギュレーション メモリに 格 納 し さらに 専 用 リモート システム アップグレード 回 路 にリコンフィギュ レーション サイクルの 開 始 を 指 示 することもできます この 専 用 回 路 は コンフィギュレーション プロセス 中 およびプロセス 後 に エラー 検 出 を 実 行 し 安 全 なコンフィギュレーション イメージに 戻 ること によってエラー 状 態 から 回 復 し エラー ステータス 情 報 を 提 供 し システ ム ダウンタイムの 回 避 に 役 立 ちます SEU エラー 検 出 回 路 を 内 蔵 し コンフィギュレーション ランダム アクセス メモ リ(CRAM)セル 内 のソフト エラーによるデータ 破 壊 を 検 出 します CRAM のすべての 内 容 を 読 み 出 して 検 証 し コンフィギュレーション 計 算 済 みの CRC (Cyclic Redundancy Check) 値 に 一 致 させることができます JTAG またはコア インタフェースを 介 して エラー ビット 位 置 を 検 出 して 読 み 出 すこともできます JTAG JTAG IEEE Std および IEEE Std 仕 様 をサポートします IEEE Std は 高 速 シリアル インタフェース (HSSI) トランシーバをサポー トし AC 結 合 のトランシーバ チャネルにバウンダリ スキャンを 実 行 します バウンダリ スキャン テスト(BST)アーキテクチャでは 物 理 的 なテスト プローブを 使 用 せずにピンの 接 続 をテストすることができ またデバイスの 通 常 動 作 中 に 機 能 データをキャプチャします 図 1-3 に Arria II デバイスの 製 品 コードについて 説 明 します

14 1 14 Arria II Arria II EP2AGX 45 C F 17 C 4 N Family S i g n a t u r e EP2AGX EP2AGZ Optional Suffix Indicates specific device options ES: Engineering sample N: Lead-free devices Device Density GX: 45, 65, 95, 125, 190,260 GZ: 225, 300, 350 Speed Grade 3, 4, 5, or 6, with 3 being the fastest Transceiver Count C: 4 D: 8 E: 12 F:16 H: 24 PackageType F: FineLine BGA (FBGA) U: Ultra FineLine BGA (UBGA) H: Hybrid FineLine BGA (HBGA) Ball Array Dimension Corresponds to pin count 17 = 358 pins 25 = 572 pins 29 = 780 pins 35 = 1152 pins 40 = 1517 pins Operating Temperature C: Commercial temperature (tj = 0 C to 85 C) I: Industrial temperature (tj = -40 C to 100 C) 表 1-10 に 本 資 料 の 改 訂 履 歴 を 示 します 2010 年 12 月 年 7 月 年 11 月 年 6 月 年 2 月 1.0 初 版 QuartusII ソフトウェア v10.0 のリリースによる 更 新 デバイスに 関 する 情 報 を 追 加 表 1-1 表 1-4 表 1-5 表 1-6 表 1-7 および 表 1-9を 更 新 表 1-3を 追 加 図 1-2を 追 加 図 1-3を 更 新 Arria II デバイスの 機 能 および Arria II デバイスのアーキテク チャ の 項 を 更 新 QuartusII ソフトウェア v10.0 のリリースにより 以 下 を 更 新 I3 スピード グレードの 情 報 を 追 加 表 1 1 表 1 3 および 表 1 7 を 更 新 図 1 2 を 更 新 ハイライト および 高 速 LVDS I/O および DPA の 項 を 更 新 テキストのマイナーな 編 集 表 1 1 表 1 2 および 表 1 3 を 更 新 コンフィギュレーション 機 能 の 項 を 更 新 表 1 2 を 更 新 I/O 機 能 の 項 を 更 新