AN520: DDR3 SDRAM Memory Interface Termination and Layout Guidelines

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1 DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン 2009 年 5 月 AN はじめに このアプリケーション ノートは システムのシグナル インテグリティを向上させる方法についてのガイドライン および DDR3 SDRAM インタフェースをシステム上に正しく実装するためのレイアウト ガイドラインを示しています 高まり続けるコンピューティングのニーズに対応するために SDRAM(Synchronous Dynamic Random Access Memory) は長年にわたり進化し続けてきました この SDRAM テクノロジに加わった最新のメモリが DDR3 SDRAM です DDR3 SDRAM は 既存の DDR2 SDRAM 規格と部分的に下位互換性を維持しながら 複数の On-Die Termination(ODT) 選択機能および出力ドライバ インピーダンスのコントロール機能を備え 消費電力 データ帯域幅 信号品質が改善されている第 3 世代の DDR SDRAM ファミリです DDR3 SDRAM には 加速し続けるバス速度のシグナル インテグリティを向上させるための機能が備わっています 一部の機能は DDR2 SDRAM で既に使用できますが DDR3 SDRAM ではこれらの機能が更に強化されています 例えば ODT 機能は DDR2 SDRAM および DDR3 SDRAM の両方で使用できますが DDR3 SDRAM では ODT 値は外部抵抗 つまり RZQ 抵抗の値に基づいて設定されます この ZQ 抵抗は ODT 値の設定に使用されるだけでなく 抵抗値を 10% の精度内に収めるために ODT 値のキャリブレーションにも使用されます このアプリケーション ノートでは DDR3 SDRAM の以下の更新機能や新機能について説明します ODT 値の選択 出力ドライバ インピーダンスの選択 ZQ キャリブレーション ダイナミック ODT の使用 DDR3 SDRAM で提供されるこれらの新機能を活用するために アルテラの Stratix III と Stratix IV FPGA には DDR3 SDRAM インタフェースの実装を簡素化し効率化するための特別な機能が備わっています レベリング機能の搭載または未搭載 レベリング機能搭載 アルテラでは レベリング機能を搭載した DDR3 SDRAM PHY とレベリング機能を搭載していない DDR3 SDRAM PHY を提供しています JEDEC 規格で定められているとおり DDR3 SDRAM DIMM では アドレス コマンド およびクロックの各信号には必ずフライバイ トポロジーを使用します この標準 DDR3 SDRAM トポロジーでは リード レベリングとライト レベリング機能を備えたアルテラの DDR3 SDRAM ALTMEMPHY メガファンクションを使用する必要があります 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

2 ページ 2 レベリング機能の搭載または未搭載 f ALTMEMPHY メガファンクションについて詳しくは 外部 DDR メモリ PHY インタフェース メガファンクション ユーザーガイド (ALTMEMPHY) を参照してください ディスクリート DDR3 SDRAM コンポーネントを使用するときに DDR3 SDRAM の完全な互換性を保つため カスタム PCB 上で JEDEC DDR3 μdimm フライバイ トポロジーを模倣することをお勧めします 1 Arria II GX デバイスは リード レベリングおよびライト レベリング機能を搭載した DDR3 SDRAM に対応していないため 標準の DDR3 SDRAM フライバイ アドレス コマンド およびクロック レイアウト トポロジーを使用した標準の DDR3 SDRAM DIMM または DDR3 SDRAM コンポーネントには対応していません Arria II GX デバイスでの DDR3 SDRAM コンポーネントの使い方について詳しくは 27 ページの DDR3 SDRAM コンポーネントの終端 ( レベリング機能なし ) を参照してください レベリング機能を搭載している標準の JEDEC DDR3 フライバイ トポロジーを使用すると 次のような利点が得られます レイアウトの簡素化 メモリの SSN の低下 データ転送速度の向上 f リード レベリングとライト レベリングについて詳しくは 3 ページの リード レベリングおよびライト レベリング を参照してください レベリング未搭載 アルテラでは レベリング機能を搭載せず 非標準の同期 DDR2 のようなバランスのとれたアドレス コマンド およびクロック レイアウト トポロジーを使用する DDR3 SDRAM コンポーネントにも対応しています レベリング機能を搭載していない DDR3 SDRAM インタフェースは 標準のフライバイ トポロジーよりも低い最大データ転送速度で動作します レベリング機能を搭載していない DDR3 SDRAM インタフェースは 次の理由で有用である場合があります アルテラ デバイス ファミリは リード レベリングとライト レベリングに対応していないため DDR3 SDRAM の DIMM やトポロジーには対応していませんが I/O 規格には対応しています レベリング機能を搭載していない DDR3 SDRAM PHY での PHY レイテンシは一般的に レベリング機能を搭載している DDR3 SDRAM PHY より若干低くなります レベリング機能を搭載していない DDR3 SDRAM PHY では レベリング機能を搭載している同等の DDR3 SDRAM PHY よりも必要な FPGA リソースが少なくなります DDR2 のようなインタフェース パフォーマンスで十分ですが DDR3 SDRAM コンポーネントの省電力性 潜在コスト および可用性といった利点を利用したい場合に有用です DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

3 DDR3 と DDR2 の比較ページ 3 DDR3 と DDR2 の比較 以下の項では DDR2 SDRAM と DDR3 SDRAM の相違点 および DDR3 SDRAM に対して行われた機能上の変更点について検討します これらの相違点を理解すれば DDR3 SDRAM インタフェースの設計プロセスを簡素化できます リード レベリングおよびライト レベリング DDR2 SDRAM と DDR3 SDRAM の主な相違点の 1 つは レベリング機能の使用です シグナル インテグリティを改善してより高周波な動作に対応するために クロック コマンドおよびアドレス バス信号のためのフライバイ終端方式が JEDEC 委員会により定められました フライバイ トポロジーでは クロック アドレス およびコマンド信号が DIMM を通過するときに すべての DRAM でデータとストローブ間にフライト タイム スキューを意図的に発生させることで 同時スイッチング ノイズ (SSN) を減らします ( 図 1) 図 1. ライト レベリングを必要とする DDR3 DIMM フライバイ トポロジー ( 注 1) DIMM V TT DDR3 図 1 の注 : (1) 出典 : Consumer Electronics are Changing the Face of DRAMs Jody Defazio 著 Chip Design Magazine 2007 年 6 月 29 日 フライバイ トポロジーによりフライト タイム スキューが発生するため JEDEC 委員会は DDR3 SDRAM に対するライト レベリング機能を導入しました このため コントローラはバイト レーンごとにタイミングを調整することにより このスキューを補償しなければなりません 書き込み時には DIMM 上のコンポーネントに到達するクロックと一致するように DQS グループは別々の時刻に起動されますが メモリ クロックと DQS 間で定義される t DQSS タイミング パラメータに適合する必要があります 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

4 ページ 4 DDR3 と DDR2 の比較 読み出し動作時には メモリ コントローラはフライバイ トポロジーによって生じる遅延を補正する必要があります Stratix III および Stratix IV FPGA には データを適切にキャプチャするためにアラインメント レジスタと同期レジスタが入出力エレメント (IOE) に組み込まれています 図 2 に 同じリード コマンドに対して DIMM から戻る 2 つの DQS グループを示します f Stratix III デバイスの IOE ブロックについて詳しくは Stratix III デバイス ハンドブック Volume 1 の Stratix III デバイスの外部メモリ インタフェース の章を参照してください Stratix IV デバイスの IOE ブロックについて詳しくは Stratix IV デバイス ハンドブック Volume 1 の Stratix IV デバイスの外部メモリ インタフェース の章を参照してください DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

5 DDR3 SDRAM インタフェースの終端およびレイアウト ガイドラインページ 5 DDR3 と DDR2 の比較 図 2. リード レベリングを必要とする DDR3 DIMM フライバイ トポロジー DDR & DQ A neg_reg_out B DQS C I DQSn CQn (resync_clk_2x) IOE I/O DDR & DQ Input Reg A neg_reg_out Input Reg B DQS Input Reg C I DQSn CQn (resync_clk_2x) IOE I/O (rdata1) (rdata3) (resync_clk_1x) (rdata1) (rdata3) (resync_clk_1x) (rdata0) dataoutbypass (rdata2) (rdata0) dataoutbypass (rdata2) FPGA I I I I 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

6 ページ 6 DDR3 と DDR2 の比較 キャリブレーションされた出力インピーダンスと ODT DDR2 SDRAM では ドライブ強度設定は フル と 低 の 2 つのみで それぞれ 18 Ω と 40 Ω の出力インピーダンスに対応しています これらの出力ドライブ強度設定は静的設定であり キャリブレーションされません そのため 出力インピーダンスは 電圧と温度のドリフトに従って変化します DDR3 SDRAM では プログラマブル インピーダンス出力バッファが使用されます 現在 34 Ω と 40 Ω の 2 つのドライブ強度設定があります 40 Ω ドライブ強度設定は現在 JEDEC が定義した予約仕様になっていますが 一部のメモリ ベンダで提供されているため DDR3 SDRAM 上でも使用可能です 出力インピーダンス設定について詳しくは それぞれのメモリ ベンダのデータシートを参照してください ドライブ強度設定は モード レジスタ 1(MR1) に定義されているメモリ モード レジスタ設定をプログラミングして選択します 出力ドライバ インピーダンスをキャリブレーションするためには 精度の高い外部抵抗 RZQ を ZQ ピンと VSSQ の間に接続します この抵抗の値は 240 Ω ± 1% でなければなりません DDR3 SDRAM DIMM を使用している場合 RZQ は DIMM にはんだ付けされているので RZQ のためにボードをレイアウトする必要はありません 出力インピーダンスは初期化中に設定されます 電源投入後に出力ドライバ インピーダンスをキャリブレーションするには DDR3 SDRAM に 初期化の一部としてキャリブレーション コマンドとリセット プロシージャが必要です DDR3 SDRAM はコントローラがキャリブレーション コマンドを発行したときに定期的に更新されます キャリブレーションされた出力インピーダンスだけでなく DDR3 SDRAM では 同一の精度の高い外部抵抗 RZQ を介してキャリブレーションされたパラレル ODT にも対応しています この ODT は DDR3 SDRAM 内でマージされた出力ドライバ構造体を使用することで実行でき DQ と DQS ピンのピン キャパシタンスの向上にも役立ちます DDR3 SDRAM が対応する ODT 値は RZQ が 240 Ω の場合 20 Ω 30 Ω 40 Ω 60 Ω および 120 Ω となります DDR3 SDRAM には 出力ドライバ インピーダンスと ODT のキャリブレーションに関するコマンドが 2 つあります 1 つ目のキャリブレーション コマンドである ZQ CALIBRATION LONG(ZQCL) は多くの場合 最初の電源投入時または DDR3 SDRAM がリセット状態にあるときに使用されます このコマンドにより 出力ドライバ インピーダンスと ODT が初期温度および電圧状態にキャリブレーションされ 製造によるさまざまなプロセスの変化が補償されます 初期化またはリセット時に ZQCL コマンドを発行した場合 完了までに 512 メモリ クロック サイクルかかります それ以外の場合は 完了までに 256 メモリ クロック サイクルかかります 2 つ目のキャリブレーション コマンドである ZQ CALIBRATION SHORT(ZQCS) は 通常動作時に 温度または電圧の変化を追跡するために使用されます ZQCS コマンドの完了には 64 メモリ クロック サイクルかかります ZQCS コマンドでは修正しきれないほど多くのインピーダンス エラーがある場合は ZQCL コマンドを使用してください f DDR3 SDRAM での ZQ キャリブレーションの使用について詳しくは Micron 社のアプリケーション ノート TN DDR3 ZQ Calibration を参照してください DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

7 Stratix III および Stratix IV デバイスのダイナミック OCT ページ 7 ダイナミック ODT ダイナミック ODT は DDR3 SDRAM の新機能なので DDR2 SDRAM では使用できません ダイナミック ODT では モード レジスタ セット (MRS) コマンドを発行しないで ODT 設定を変更できます ダイナミック ODT を有効にした場合 書き込み動作がないときには DDR3 SDRAM は RTT_NORM の終端設定で終端します 書き込み動作があると DDR3 SDRAM は RTT_WR の設定で終端します RTT_NORM および RTT_WR の値は モード レジスタ MR1 と MR2 をプログラミングすることで事前に設定されます 図 3 に ダイナミック ODT を有効にした場合の ODT の動作を示します 図 3. ダイナミック ODT: 書き込み前後に ODT がアサートされるときの動作 ( 注 1) ODTL ODTL DQS DQS# Don't care 図 3 の注 : (1) 出典 : TN DDR3 Dynamic On-Die Termination Micron 社 2-DIMM DDR3 SDRAM コンフィギュレーションでは ダイナミック ODT は アクセス中のモジュールでのジッタの減少に役立ち セカンダリ モジュールからの反射を最小限に抑えます f DDR3 SDRAM でのダイナミック ODT の使用について詳しくは Micron 社のアプリケーション ノート TN-41-04DDR3 Dynamic On-Die Termination を参照してください Stratix III および Stratix IV デバイスのダイナミック OCT Stratix III および Stratix IV デバイスは すべての I/O バンクの双方向 I/O に対して オン オフ ダイナミック直列および並列終端に対応しています ダイナミック OCT は Stratix III および Stratix IV FPGA デバイスの新機能です ダイナミック並列終端は 双方向 I/O がレシーバとして動作するときにのみイネーブルされ ドライバとして動作するときはディセーブルされます 同様に ダイナミック直列終端は 双方向 I/O がドライバとして動作するときにのみイネーブルされ レシーバとして動作するときはディセーブルされます 1 また OCT のダイナミック コントロール動作は バッファの出力イネーブル信号とは分離されています そのため アルテラの ALTMEMPHY メガファンクションでは 読み出しサイクル時にのみ並列 OCT をイネーブルでき インタフェースがアイドル状態のときは電力が節約されます 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

8 ページ 8 Stratix III および Stratix IV デバイスのダイナミック OCT 図 4. Stratix III および Stratix IV FPGA デバイス間のダイナミック OCT 50 Ω FPGA DDR3 DIMM DDR3 34 Ω 100 Ω 50 Ω R S = 15 Ω 100 Ω V REF = 0.75 V 3" V REF = 0.75 V 50 Ω FPGA DDR3 DIMM DDR3 34 Ω 100 Ω 50 Ω R S = 15 Ω 100 Ω V REF = 0.75 V 3" V REF = 0.75 V データの方向に応じてシグナル インテグリティが最適化されるので この機能は任意の高性能双方向パスを終端するのに役立ちます また ダイナミック OCT では ODT に対応しているメモリ デバイス (DDR3 SDRAM など ) とともに使用されるときは 外部終端抵抗が不要になるため コストを削減できるだけでなくボード レイアウトも簡素化できます ただし Stratix III および Stratix IV FPGA デバイスのダイナミック OCT は 前項で説明した DDR3 SDRAM のダイナミック ODT とは異なります これらの機能を同一のものとして扱うことはできません f Stratix III FPGA のダイナミック OCT 機能について詳しくは Stratix III デバイス ハンドブック Volume 1 の Stratix III デバイスの I/O 機能 の章を参照してください Stratix IV FPGA のダイナミック OCT 機能について詳しくは Stratix IV デバイス ハンドブック Volume 1 の Stratix IV デバイスの I/O 機能 の章を参照してください DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

9 DDR3 SDRAM バッファなし DIMM の終端ページ 9 DDR3 SDRAM バッファなし DIMM の終端 以下の項では アルテラ Stratix III および Stratix IV FPGA デバイスとともに DDR3 SDRAM インタフェースを正しく終端する方法について説明します DDR3 SDRAM バッファなし DIMM DDR3 SDRAM インタフェースの最も一般的な実装は バッファなし DIMM です バッファなし DDR3 SDRAM DIMM は 多くのアプリケーション 特にパソコン (PC) のアプリケーションで使用されています DDR3 SDRAM バッファなし DIMM インタフェースは シングル ランクまたはデュアル ランクのバッファなし DIMM を用いて 単一の DIMM や複数の DIMM など いくつかの組み合わせで実装できます バッファなし DIMM フォーム ファクタだけでなく これらの終端推奨値は スモール アウトライン (SO)DIMM や MicroDIMM にも有効です 表 1 に メモリへの書き込み時に 2 スロット DDR3 SDRAM インタフェース およびメモリとコントローラ両方での推奨される ODT 設定のさまざまな組み合わせを示します 表 1. 書き込み時の DDR3 SDRAM ODT の一覧 ( 注 1) および (2) コントロー スロット 1 スロット 2 スロット 1 スロット 2 書き込み先 ラ OCT (3) ランク 1 ランク 2 ランク 1 ランク 2 DR DR スロット 1 直列 50 Ω 120 Ω (4) ODT オフ ODT オフ 40 Ω (4) スロット 2 直列 50 Ω ODT オフ 40 Ω (4) 120 Ω (4) ODT オフ SR SR スロット 1 直列 50 Ω 120 Ω (4) 未実装 40 Ω (4) 未実装 スロット 2 直列 50 Ω 40 Ω (4) 未実装 120 Ω (4) 未実装 DR エンプティ スロット 1 直列 50 Ω 120 Ω ODT オフ 未実装 未実装 エンプティ DR スロット 2 直列 50 Ω 未実装 未実装 120 Ω ODT オフ SR エンプティ スロット 1 直列 50 Ω 120 Ω 未実装 未実装 未実装 エンプティ SR スロット 2 直列 50 Ω 未実装 未実装 120 Ω 未実装 表 1 の注 : (1) SR: シングル ランク DIMM DR: デュアル ランク DIMM (2) これらの推奨値は カリフォルニア州サンノゼで 10 月 3 日 ~ 4 日に開催された JEDEC DDR Conference の DDR3 ODT and Dynamic ODT セッションから取得しています (3) この場合のコントローラは FPGA です (4) ダイナミック ODT が必要です 例えば メモリ コントローラがスロット 1 に書き込みを行っているときは スロット 2 の ODT は 40 Ω の低 ODT 値に設定され 結果として終端され スロット 2 からの任意の反射が最小限に抑えられます ダイナミック ODT を使用しない場合は スロット 2 は終端されません 表 2 に メモリからの読み出し時に 2 スロット DDR3 SDRAM インタフェース およびメモリとコントローラ両方で推奨される ODT 設定のさまざまな組み合わせを示します 表 2. 読み出し時の DDR3 SDRAM ODT の一覧 ( 注 1) および (2) (1/2) コントロー スロット 1 スロット 2 スロット 1 スロット 2 読み出し元 ラ OCT (3) ランク 1 ランク 2 ランク 1 ランク 2 DR DR スロット 1 並列 50 Ω ODT オフ ODT オフ ODT オフ 40 Ω スロット 2 並列 50 Ω ODT オフ 40 Ω ODT オフ ODT オフ 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

10 ページ 10 DDR3 SDRAM バッファなし DIMM の終端 表 2. 読み出し時の DDR3 SDRAM ODT の一覧 ( 注 1) および (2) (2/2) コントロー スロット 1 スロット 2 スロット 1 スロット 2 読み出し元 ラ OCT (3) ランク 1 ランク 2 ランク 1 ランク 2 SR SR スロット 1 並列 50 Ω ODT オフ 未実装 40 Ω 未実装 スロット 2 並列 50 Ω 40 Ω 未実装 ODT オフ 未実装 DR エンプティ スロット 1 並列 50 Ω ODT オフ ODT オフ 未実装 未実装 エンプティ DR スロット 2 並列 50 Ω 未実装 未実装 ODT オフ ODT オフ SR エンプティ スロット 1 並列 50 Ω ODT オフ 未実装 未実装 未実装 エンプティ SR スロット 2 並列 50 Ω 未実装 未実装 ODT オフ 未実装 表 2 の注 : (1) SR: シングル ランク DIMM DR: デュアル ランク DIMM (2) これらの推奨値は カリフォルニア州サンノゼで 10 月 3 日 ~ 4 日に開催された JEDEC DDR Conference の DDR3 ODT and Dynamic ODT セッションから取得しています (3) この場合のコントローラは FPGA です JEDEC では通常 60 Ω を推奨していますが この値は 通常のマザーボード トレース インピーダンスが 60 Ω であること およびコントローラがこの終端に対応していることを前提としています アルテラでは メモリからの読み出し時には 50 Ω の並列 OCT を使用することをお勧めします DDR3 SDRAM バッファなし DIMM の DQS DQ および DM シングル ランク DIMM では DQS および DQ 信号はポイント ツー ポイント信号となります 図 5 に 差動 DQS および DQ 信号のネット構造を示します DIMM 上にはんだ付けされている DQS 信号と DQ 信号にはそれぞれ 15 Ω 外部スタブ抵抗 R S があります この抵抗は 複数の DIMM コンフィギュレーションで未使用スロットからの反射を減衰させるため 信号品質の向上に役立ちます 図 ビット DDR3 SDRAM バッファなし DIMM の DQ および DQS のネット構造 ( 注 1) 図 5 の注 : (1) 出典 :PC3-6400/PC3-8500/PC /PC DDR3 SDRAM Unbuffered DIMM Design Specification 2007 年 7 月 JEDEC Solid State Technology Association 図中では信号接続を明確にするため 同一の SDRAM を 2 つの個別 SDRAM として描いています DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

11 DDR3 SDRAM バッファなし DIMM の終端ページ 11 7 ページの ダイナミック ODT に記載したとおり DDR3 SDRAM はさまざまな ODT 値設定を使用したキャリブレーション済み ODT に対応しています ダイナミック ODT を有効にしていない場合 RTT_NORM には 40 Ω 60 Ω および 120 Ω という 3 つの ODT 設定が有効です ダイナミック ODT を有効にした場合は RTT_NORM に有効な ODT 設定の数は 20 Ω と 30 Ω が加わり 3 個から 5 個に増えます 表 1 には DDR3 SDRAM での推奨 ODT 設定が 120 Ω であることを示しています DIMM でのトレース インピーダンスは 60 Ω となり 120 Ω で DIMM 上の DDR3 SDRAM コンポーネントを超過終端させると 製造による DIMM 上のトレース インピーダンスの変化が補償されます 図 6 に キャリブレーション済み直列 50 Ω の OCT 設定を使用した Stratix III または Stratix IV FPGA でドライブされる 120 Ω の ODT 設定を使用した DDR3 SDRAM DIMM の DQ0 における書き込みアイ ダイアグラムを示します 図 Ω の ODT 設定を使用した DDR3 SDRAM DIMM の書き込みアイ ダイアグラムのシミュレーション レシーバを超過終端すると 負荷インピーダンスとトレース インピーダンスのミスマッチにより レシーバでリンギングが発生します ( 図 6) DDR3 SDRAM の ODT 設定を 60 Ω に設定すると レシーバでのリンギングは少なくなります ( 図 7) 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

12 ページ 12 DDR3 SDRAM バッファなし DIMM の終端 図 Ω の ODT 設定を使用した DDR3 SDRAM DIMM の書き込みアイ ダイアグラムのシミュレーション 表 3 では Stratix III または Stratix IV FPGA がメモリに書き込みを行っているときの DDR3 SDRAM( レシーバ ) のアイ ダイアグラムにおける ODT 設定の影響を比較しています 表 3. さまざまな ODT 設定を使用した書き込みアイ ダイアグラム ODT アイの高さアイの幅オーバシュートアンダシュート (V) (ps) (V) (V) 120 Ω ODT Ω ODT Ω の ODT 設定と 60 Ω の ODT 設定のいずれを使用しても優れた信号品質と許容可能なアイ開口部を得られますが 120 Ω を使用すると 超過終端によりアイの高さが増加し アイの幅に対する影響が最小限に抑えられます 60 Ω の ODT を使用するとリンギングが少なくなるため 60 Ω の ODT 設定は 本書に記載されているその他の DDR3 SDRAM DIMM テストに使用されます 図 8 に アルテラの Stratix III および Stratix IV メモリ ボードを使用した書き込みアイ ダイアグラムの測定を示します DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

13 DDR3 SDRAM バッファなし DIMM の終端ページ 13 図 Ω の ODT 設定を使用した DDR3 SDRAM DIMM の書き込みアイ ダイアグラムの測定 測定済みアイ ダイアグラムは シミュレーションと相関しています アイ ダイアグラムの中間にある薄い線は 通常動作時のリフレッシュ動作による影響です これらのシミュレーション値と測定値はいくつかの制約に基づいているため ユーザーは自身のボード レベルでシミュレーションを行って 選択した ODT 設定がユーザーのセットアップに適していることを確認する必要があります DDR3 SDRAM バッファなし DIMM のメモリ クロック DDR3 SDRAM バッファなし DIMM では メモリ クロックは DIMM 上で既に終端されているので ボード上に終端を配置する必要はありません 図 9 に メモリ クロックのネット構成と終端抵抗 R TT の位置を示します R TT の値は 36 Ω で 対応する差動終端値は 72 Ω となります DDR3 SDRAM DIMM 上には 信号品質を向上させるため 差動メモリ クロック間に 2.2 pf の補償コンデンサ C COMP も備わっています 図 ビット DDR3 SDRAM バッファなし DIMM のクロックのネット構造 ( 注 1) 図 9 の注 : (1) 出典 :PC3-6400/PC3-8500/PC /PC DDR3 SDRAM Unbuffered DIMM Design Specification 2007 年 7 月 JEDEC Solid State Technology Association 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

14 ページ 14 DDR3 SDRAM バッファなし DIMM の終端 図 9 では 3 ページの リード レベリングおよびライト レベリング に記載したとおり DDR3 SDRAM クロックがフライバイ トポロジーで配線されているため ライト レベリングとリード レベリングが必要なことがわかります 図 10 には Stratix III と Stratix IV FPGA の出力ドライバで 50 Ω の OCT 設定を使用しているバッファなし DIMM 上の最初と最後の DDR3 SDRAM コンポーネントに見られる差動クロックの HyperLynx シミュレーションを示します 図 10. DIMM 上の最初と最後のコンポーネントにおける DDR3 SDRAM DIMM の差動メモリ クロック 図 10 では 最初の DDR3 SDRAM コンポーネントに見られるメモリ クロック ( 黄色の信号 ) が 最後の DDR3 SDRAM コンポーネントに見られるメモリ クロック ( 緑色の信号 ) より 1.3 ns つまり 533 MHz の動作で約 0.69 t CK 早いことを示しています DDR3 SDRAM バッファなし DIMM のコマンドとアドレス メモリ クロック信号と同様に コマンドおよびアドレス信号も DIMM 上で終端されているため ボード上に終端を配置する必要はありません 図 11 に コマンドおよびアドレス信号のネット構成と 39 Ω の終端抵抗 R TT (R TT 値 ) の位置を示します 図 ビット DDR3 SDRAM バッファなし DIMM のコマンドおよびアドレスのネット構造 ( 注 1) 図 11 の注 : (1) 出典 :PC3-6400/PC3-8500/PC /PC DDR3 SDRAM Unbuffered DIMM Design Specification 2007 年 7 月 JEDEC Solid State Technology Association DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

15 DDR3 SDRAM バッファなし DIMM の終端ページ 15 図 11 では 3 ページの リード レベリングおよびライト レベリング に記載したとおり DDR3 SDRAM のコマンドおよびアドレス信号がフライバイ トポロジーで配線されているため ライト レベリングとリード レベリングが必要なことがわかります 図 12 は Stratix III および Stratix IV FPGA の出力ドライバ上で 25 Ω の OCT 設定を使用している バッファなし DIMM 上の最初と最後の DDR3 SDRAM コンポーネントに見られるコマンドおよびアドレス信号の HyperLynx シミュレーションを示します 図 MHz 時の最初と最後の DDR3 SDRAM コンポーネントにおける DDR3 SDRAM DIMM のコマンドおよびアドレスのアイ ダイアグラム ( 注 1) 図 12 の注 : (1) コマンド / アドレスのシミュレーションは ns のビット期間で実行されています 図 12 は 最初の DDR3 SDRAM コンポーネントに見られるコマンドおよびアドレス信号 ( 緑色の信号 ) が 最後の DDR3 SDRAM コンポーネントに見られるコマンドおよびアドレス信号 ( 赤色の信号 ) より 1.2 ns つまり 533 MHz の動作で 0.64 t CK 早いことを示しています Stratix III および Stratix IV FPGA 以下の項では シングル ランクの単一 DDR3 SDRAM DIMM インタフェース側で使用される終端について検討し Stratix III および Stratix IV FPGA デバイスで使用できるさまざまな終端機能を使用して DDR3 SDRAM インタフェースのシグナル インテグリティを最適化する方法を調べます Stratix III および Stratix IV FPGA の DQS DQ および DM 7 ページの Stratix III および Stratix IV デバイスのダイナミック OCT に記載したとおり Stratix III および Stratix IV FPGA ではダイナミック OCT 機能に対応しています この機能は I/O バッファのモードに応じて直列終端を並列終端に切り替えることができます DQS と DQ は双方向信号なので DQS と DQ はどちらもトランスミッタとレシーバになることができます 10 ページの DDR3 SDRAM バッファなし DIMM の DQS DQ および DM では Stratix III または Stratix IV FPGA デバイスが 50 Ω の直列終端に設定された I/O バッファを備えたトランスミッタである場合の DQ DQS 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

16 ページ 16 DDR3 SDRAM バッファなし DIMM の終端 および DM の信号品質について説明します この項では Stratix III または Stratix IV デバイスがレシーバであり Stratix III および Stratix IV I/O バッファが 50 Ω の並列終端に設定されており メモリがトランスミッタである場合について詳述します DM は単方向信号なので DDR3 SDRAM コンポーネントは常にレシーバとなります レシーバの終端推奨値およびトランスミッタの出力ドライブ強度設定について詳しくは 10 ページの DDR3 SDRAM バッファなし DIMM の DQS DQ および DM を参照してください 図 13 に Stratix III および Stratix IV FPGA デバイスが Stratix III および Stratix IV FPGA デバイス上で 50 Ω の並列 OCT 終端を使用して DDR3 SDRAM から読み出しを行っており DDR3 SDRAM ドライバの出力インピーダンスが 34 Ω に設定されているときの DDR3 SDRAM インタフェースを示します 図 13. 並列 50 Ω OCT をオンにした場合の DDR3 SDRAM コンポーネントによる Stratix III および Stratix IV FPGA デバイスのドライブ DDR3 図 14 に Stratix III および Stratix IV FPGA デバイス上で 50 Ω の並列 OCT 設定を使用した DDR3 SDRAM DIMM からの読み出しのシミュレーションを示します 図 14. 並列 50 Ω の OCT 設定を使用した Stratix III および Stratix IV FPGA における DDR3 SDRAM DIMM の読み出しアイ ダイアグラム DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

17 DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) ページ 17 Stratix III および Stratix IV の並列 50 Ω の OCT 機能を使用すると レシーバのインピーダンスを伝送線路の特性インピーダンスと一致させることができます これにより リンギングを引き起こす任意の反射の発生が防止され Stratix III および Stratix IV FPGA で明瞭なアイ ダイアグラムを取得できます Stratix III および Stratix IV FPGA のメモリ クロック メモリ クロックは単方向信号です レシーバの終端推奨値およびトランスミッタの出力ドライブ強度設定について詳しくは 13 ページの DDR3 SDRAM バッファなし DIMM のメモリ クロック を参照してください Stratix III および Stratix IV FPGA のコマンドとアドレス コマンドおよびアドレスは単方向信号です レシーバの終端推奨値およびトランスミッタの出力ドライブ強度設定について詳しくは 14 ページの DDR3 SDRAM バッファなし DIMM のコマンドとアドレス を参照してください 概要 この項では シングル ランクの単一バッファなし DIMM を使用した DDR3 SDRAM インタフェースの実装に使用される終端について説明します メモリ クロック アドレスおよびコマンドなどの単方向信号の終端は DIMM 上に配置されるため ボード上に終端を配置する必要はありません また DDR3 SDRAM 上で ODT 機能を使用し Stratix III および Stratix IV FPGA デバイスのダイナミック OCT 機能を使用することで 外部終端抵抗は一切不要になります そのため DDR2 SDRAM インタフェースのレイアウトに比べ DDR3 SDRAM インタフェースのレイアウトは簡素化されます DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) DDR3 SDRAM インタフェースを実装するには DDR3 SDRAM DIMM を使用できるだけでなく DDR3 SDRAM コンポーネントも使用できます ただし ボード面積に制限があるアプリケーションでは DDR3 SDRAM コンポーネントを使用すると DIMM コネクタが不要になり コンポーネント同士をより近くに配置できるため 集積度の高いレイアウトが可能になります DDR3 SDRAM コンポーネント DDR3 SDRAM バッファなし DIMM は JEDEC 仕様で定められています JEDEC 仕様は JEDEC 団体の Web サイト ( またはメモリ ベンダから入手可能です ただし ディスクリート SDRAM コンポーネントを使用して DDR3 SDRAM インタフェースを設計する場合は DIMM 仕様とは異なるレイアウト方式が望まれることがあります これには以下の 2 つの選択肢があります メモリ クロック アドレス信号およびコマンド信号にフライバイ トポロジーを使用して標準の DDR3 SDRAM DIMM を模倣する この選択肢では リード レベリングとライト レベリングが必要となるため レベリング機能を搭載している ALTMEMPHY メガファンクションを使用する必要があります f フライバイ コンフィギュレーションについて詳しくは 本章を読み進めてください 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

18 ページ 18 DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) メモリ クロック アドレス信号およびコマンド信号にバランスのとれた ( シンメトリカルな ) ツリー構成のトポロジーを使用して標準の DDR3 SDRAM DIMM を模倣する このトポロジーを使用すると コマンド アドレス およびクロックに望ましくないスタブが付加されるため シグナル インテグリティが低下し DDR3 SDRAM インタフェースのパフォーマンスが制限されます f 非標準のシンメトリカルなコンフィギュレーションの使用について詳しくは 27 ページの DDR3 SDRAM コンポーネントの終端 ( レベリング機能なし ) を参照してください DDR3 SDRAM コンポーネントの DQS DQ および DM Stratix III または Stratix IV デバイスを使用して DDR3 SDRAM インタフェースをレイアウトする場合 DQS DQ および DM はポイント ツー ポイント接続であるため それぞれの DQS DQ および DM 信号に 15 Ω のスタブ直列抵抗を配置する必要はありません そのため 推奨される DQS DQ および DM トポロジーは Stratix III または Stratix IV FPGA が DDR3 SDRAM に書き込みを行っているときに見られます ( 図 15) 図 15. Stratix III および Stratix IV FPGA による DDR3 SDRAM コンポーネントへの書き込み DDR3 3" DDR3 SDRAM コンポーネントを使用しているときは DIMM コネクタは不要です そのため インピーダンスの不連続性が最小限に抑えられ 結果としてシグナル インテグリティが向上します 図 16 に キャリブレーション済み直列 50 Ω の OCT 設定を使用した Stratix III または Stratix IV FPGA でドライブされる 120 Ω の ODT 設定を使用した DDR3 SDRAM コンポーネントの DQ0 における書き込みアイ ダイアグラムのシミュレーションを示します DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

19 DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) ページ 19 図 Ω の ODT 設定を使用した DDR3 SDRAM コンポーネントの書き込みアイ ダイアグラム 同様に 図 17 には キャリブレーション済み直列 50 Ω の OCT 設定を使用した Stratix III または Stratix IV FPGA でドライブされる 60 Ω の ODT 設定を使用した DDR3 SDRAM コンポーネントの DQ0 における書き込みアイ ダイアグラムのシミュレーションを示します 図 Ω の ODT 設定を使用した DDR3 SDRAM コンポーネントの書き込みアイ ダイアグラム 表 4 では Stratix III または Stratix IV FPGA がメモリに書き込みを行っているときの DDR3 SDRAM( レシーバ ) のアイ ダイアグラムにおける直列スタブ抵抗の影響を比較しています 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

20 ページ 20 DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) 表 4. さまざまな ODT 設定を使用した R S を使用した場合としない場合のシミュレーション済み書き込みアイ ダイアグラム ODT アイの高さ (V) アイの幅 (ps) DDR3 SDRAM コンポーネントのレシーバに到達する信号を減衰させるための 15 Ω のスタブ直列抵抗がない場合 このコンポーネントのレシーバの信号は DIMM のレシーバの信号より高くなります ( 図 6 および図 7) DDR3 SDRAM コンポーネントのメモリ クロック オーバシュート (V) 120 Ω ODT(R S あり ) Ω ODT(R S あり ) Ω ODT(R S なし ) Ω ODT(R S なし ) アンダシュート (V) DDR3 SDRAM コンポーネントを使用する場合 DIMM の差動メモリ クロック間の補償コンデンサと差動終端抵抗を考慮する必要があります 図 18 には 2.2 pf の補償コンデンサを用いず Stratix III と Stratix IV FPGA の出力ドライバで 50 Ω の OCT 設定を使用して ボード上でフライバイ トポロジーを使用している最初と最後の DDR3 SDRAM コンポーネントに見られる差動クロックの HyperLynx シミュレーションを示します 図 18. ボード上でフライバイ トポロジーを使用し 最初と最後のコンポーネントで補償コンデンサを使用しない DDR3 SDRAM コンポーネントの差動メモリ クロック 補償コンデンサがない場合 最初のコンポーネントのメモリ クロック ( 黄色の信号 ) のリンギングは多大となりますが 補償コンデンサがある場合は このリンギングは減衰されます 同様に 差動終端抵抗も設計に含める必要があります ボードの積層数およびレイアウト要件に応じて 差動終端抵抗値を選択してください 図 19 に ボード上でフライバイ トポロジーを使用し DIMM 内で 72 Ω の代わりに 100 Ω で終端した最初と最後の DDR3 SDRAM コンポーネントに見られる差動クロックの HyperLynx シミュレーションを示します DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

21 DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) ページ 21 図 19. ボード上でフライバイ トポロジーを使用し 最初と最後のコンポーネントにおいて 100 Ω で終端された DDR3 SDRAM DIMM の差動メモリ クロック 72 Ω の代わりに 100 Ω で終端すると ピーク ツー ピーク振幅が若干減衰します 設計を簡素化するため バッファなし DDR3 SDRAM DIMM には JEDEC 仕様で概説されている終端をガイドとして使用し シミュレーションを行って バッファなし DDR3 SDRAM DIMM の終端により最適な信号品質が得られていることを確認してください 差動終端の値を選択するだけでなく メモリ クロックのトレース長も考慮する必要があります ボード上で DDR3 SDRAM コンポーネントを使用して設計する際の最初と最後のコンポーネント間のフライト タイム スキューの仕様は定められていません アルテラの DDR3 ALTMEMPHY メガファンクションでは現在のところ 1 t CK までのフライト タイム スキューにしか対応していません アルテラの DDR3 ALTMEMPHY メガファンクションを使用して DDR3 SDRAM インタフェースを作成する場合は メモリ クロックのフライト タイム スキューが 1 t CK を超えていないことを確認してください 1 DDR3 SDRAM コンポーネントのレイアウト ガイドラインについて詳しくは 24 ページの レイアウトに関する考慮事項 ( レベリング機能あり ) を参照してください DDR3 SDRAM コンポーネントのコマンドとアドレス メモリ クロック信号と同様に DDR3 SDRAM コンポーネントを使用する際にはコマンドとアドレス信号に対する終端抵抗を考慮する必要があります ボードの積層数およびレイアウト要件に応じて 終端抵抗値を選択してください 図 20 に ボード上でフライバイ トポロジーを使用し DIMM 内で 39 Ω の代わりに 60 Ω で終端した最初と最後の DDR3 SDRAM コンポーネントに見られるコマンドとアドレスの HyperLynx シミュレーションを示します 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

22 ページ 22 DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) 図 MHz 時の最初と最後の DDR3 SDRAM コンポーネントにおける ボード上でフライバイ トポロジーを使用し 60 Ω で終端した DDR3 SDRAM コンポーネントのコマンドおよびアドレスのアイ ダイアグラム 39 Ω の代わりに 60 Ω で終端すると 最初のコンポーネントの信号 ( 緑色の信号 ) でアイが閉じますが 最後のコンポーネントの信号 ( 赤色の信号 ) には影響しません ディスクリート DDR3 SDRAM コンポーネントの設計を簡素化するため バッファなし DDR3 SDRAM DIMM には JEDEC 仕様で概説されている終端をガイドとして使用して シミュレーションを行い バッファなし DDR3 SDRAM DIMM の終端により最適な信号品質が得られていることを確認してください メモリ クロックと同様に コマンドとアドレス信号がメモリ クロックのフライト タイム スキューと合致するように これらの信号のトレース長を考慮する必要があります Stratix III および Stratix IV FPGA 以下の項では DDR3 SDRAM コンポーネント インタフェース側で使用される終端について説明し Stratix III および Stratix IV FPGA デバイスで使用できるさまざまな終端機能を使用して お使いの DDR3 SDRAM インタフェースのシグナル インテグリティを最適化する方法について検討します Stratix III および Stratix IV FPGA の DQS DQ および DM の終端 15 ページの Stratix III および Stratix IV FPGA の DQS DQ および DM で説明したシナリオと同様に Stratix III および Stratix IV FPGA デバイスはレシーバであり Stratix III および Stratix IV I/O バッファが 50 Ω の並列終端に設定されており メモリがトランスミッタであるとします 15 ページの Stratix III および Stratix IV FPGA の DQS DQ および DM に示した手順とこの項に示す手順の相違点は DQS DQ および DM 信号に対して直列スタブ抵抗がないことです DM は単方向信号なので DDR3 SDRAM コンポーネントは常にレシーバとなります レシーバの終端推奨値およびトランスミッタの出力ドライブ強度設定について詳しくは 18 ページの DDR3 SDRAM コンポーネントの DQS DQ および DM を参照してください DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

23 DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) ページ 23 図 21 に Stratix III および Stratix IV FPGA デバイスが Stratix III および Stratix IV FPGA デバイス上で 50 Ω の並列 OCT 終端を使用して DDR3 SDRAM から読み出しを行っており 15 Ω の直列スタブ抵抗を使用せずに DDR3 SDRAM ドライバの出力インピーダンスが 34 Ω に設定されているときの DDR3 SDRAM インタフェースを示します 図 21. 並列 50 Ω OCT をオンにした場合の DDR3 SDRAM コンポーネントによる Stratix III および Stratix IV FPGA デバイスのドライブ DDR3 3" 図 22 では Stratix III または Stratix IV FPGA デバイス上で 50 Ω の並列 OCT 設定を使用した DDR3 SDRAM DIMM からの読み出しのシミュレーションを示しています 図 22. 並列 50 Ω の OCT 設定を使用した Stratix III および Stratix IV FPGA における DDR3 SDRAM コンポーネントの読み出しアイ ダイアグラム 表 5 では Stratix III または Stratix IV FPGA がメモリから読み出しを行っているときの Stratix III および Stratix IV FPGA( レシーバ ) のアイ ダイアグラムにおける直列スタブ抵抗の影響を比較しています 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

24 ページ 24 DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) 表 5. RS を使用した場合と使用しない場合の 50 Ω の並列 OCT を使用した読み出しアイ ダイアグラム ODT アイの高さ (V) アイの幅 (ps) オーバシュート (V) R S あり R S なし 信号を減衰させるための 15 Ω のスタブ直列抵抗がない場合 18 ページの DDR3 SDRAM コンポーネントの DQS DQ および DM の書き込みアイ ダイアグラムと同様に DDR3 SDRAM コンポーネントからドライブされる Stratix III および Stratix IV FPGA のレシーバの信号は DDR3 SDRAM DIMM によってドライブされる Stratix III および Stratix IV FPGA のレシーバの信号より高くなります ( 図 13) Stratix III および Stratix IV FPGA のメモリ クロックの終端 メモリ クロックは単方向信号です レシーバの終端推奨値およびトランスミッタの出力ドライブ強度設定について詳しくは 20 ページの DDR3 SDRAM コンポーネントのメモリ クロック を参照してください Stratix III および Stratix IV FPGA のコマンドとアドレスの終端 アンダシュート (V) コマンドおよびアドレスは単方向信号です レシーバの終端推奨値およびトランスミッタの出力ドライブ強度設定について詳しくは 21 ページの DDR3 SDRAM コンポーネントのコマンドとアドレス を参照してください 概要 この項では ディスクリート DDR3 SDRAM コンポーネントを使用した DDR3 SDRAM インタフェースの設計で最適なパフォーマンスを得るために使用される終端について説明します 単方向信号に対しての終端を含める必要がありますが フライバイ デイジー チェイン トポロジーを使用するので ディスクリート DDR3 SDRAM コンポーネントを使用した DDR3 SDRAM の全体的なレイアウトは ディスクリート DDR2 SDRAM コンポーネントを使用した DDR2 SDRAM インタフェースに比べて容易です 設計プロセスを簡素化するため JEDEC が提供する DDR3 SDRAM バッファなし DIMM の仕様を使用してください これは DIMM コンフィギュレーションで使用されるトレース長と終端値を使用すれば 優れた信号品質が得られるためです レイアウトに関する考慮事項 ( レベリング機能あり ) この項では DDR3 SDRAM インタフェースの設計に関する全般的なレイアウト ガイドラインについて説明します このレイアウト ガイドラインは ボード レイアウトの計画に役立ちますが 必ず順守すべき厳密なルールではありません 各自のボード レベルでシミュレーションを行い ボードに選択したレイアウトによって希望のパフォーマンスが得られることを確認するようお勧めします トレース インピーダンスシングル エンド信号トレースのレイアウトは 50 Ω とし 差動信号トレースは 100 Ω ( 許容範囲 :± 10%) としてください 使用しないビア パッドは不要なキャパシタンスを発生させるので取り外してください DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

25 DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) ページ 25 デカップリングインダクタンスを最小限に抑えるために 0402 以下のサイズのコンデンサで 0.1 µf を使用してください V TT 電圧デカップリングは DDR3 SDRAM コンポーネントおよびプルアップ抵抗の近くに配置してください デカップリング コンデンサは V TT ピンに対して 1 つおきに 0.1 µf のコンデンサを使用して V TT とグラウンドの間に接続してください V DD および V DDQ には 0.1 µf および 0.01 µf のコンデンサを V DD と V DDQ ピンに 1 つおきに使用してください 電源 1.5 V のグラウンド および 0.75 V をプレーンとして配線してください シングル スプリット プレーンのメモリには 20 ミル (0.508 mm) 以上の間隔を空けて V CCIO を配線してください V TT をアイランドとして配線するか 250 ミル (6.35 mm) の電源トレースを配線してください オシレータと PLL 電源をアイランドとして配線するか 100 ミル (2.54 mm) の電源トレースを配線してください 全体的な配線ガイドライン 45 の角度で配線してください 90 で配線しないでください 重要な信号をスプリット プレーンを横切るように配線しないでください 適切な V CC およびグラウンド プレーンを配線してください メモリ信号は メモリ クロックに 25 ミル (0.635 mm) 以上近づけて配線しないでください 信号配線層は グラウンド プレーンおよび電源プレーンの近くに配置してください クロック配線ガイドライン内側の層のクロックは 外側の層の配線長を 500 ミル (12.7 mm) 未満にして配線してください 0.5 インチ未満の並列配線の場合 10 ミル間隔 ( トレースとプレーン間の距離の 2 倍 ) 0.5 インチ ~ 1.0 インチの並列配線の場合 15 ミル間隔 ( トレースとプレーン間の距離の 3 倍 ) 1 インチ ~ 6 インチの並列配線の場合 20 ミル間隔 ( トレースとプレーン間の距離の 4 倍 ) クロックは クロック ペア間の長さを ± 25 ミル (0.635 mm) で一致させておく必要があります 差動クロックは 並列配線時に 正信号と負信号間の長さを ± 10 ミル (0.254 mm) で一致させておく必要があります 差動ペア間の間隔は ロスを最小限に抑えて配線容量を最大化するために 差動ペアのトレース幅の 2 倍以上にする必要があります 最初の SDRAM から最後の SDRAM までの最大長は JEDEC がバッファなし DIMM に対して定めているクロックの最大長と同じ 6 インチ ( 約 153 mm) 以下にする必要があります 最大クロック長の仕様は バッファなし DIMM に対してのみ有効です 他の DIMM コンフィギュレーションでは 最大クロック長が異なる可能性がありますので 必要な JEDEC 仕様を確認してください 例えば JEDEC では SODIMM の最大クロック長は 6.5 インチ ( 約 166 mm) と定められています 例えば 差動クロックは 異なった形態 ( トレース幅 :5 ミル 中央部の間隔 :10 ~ 15 ミル およびアドレス / コマンド グループの信号と同じ長さ ) で配線する必要があります クロック トレースに使用されるビア パターンに注意してください 伝送線路とビアのミスマッチを避けるため クロック ビア パターンを Ground-Signal-Signal-Ground(GSSG) トポロジーとすることをお勧めします ( ビア トポロジー :GND CLKP CLKN GND) 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

26 ページ 26 DDR3 SDRAM コンポーネントの終端 ( レベリング機能あり ) アドレスおよびコマンドの配線ガイドライン DDR3 SDRAM でのクロック信号と同様に アドレスとコマンド信号は 最初の SDRAM から最後の SDRAM へデイジー チェイン トポロジーで配線されます 最初の DRAM から最後の DRAM までの最大長は JEDEC がバッファなし DIMM に対して定めているクロックの最大長と同じ 6 インチ ( 約 153 mm) 未満とする必要があります 必ず 各ネットで同じ連続順を維持するようにしてください バッファなし DIMM は クロストークに対する感受性が高く 通常バッファあり DIMM よりノイズが多くなります バッファなし DIMM のアドレスとコマンド信号は DQ と DM とは別の層に 更に間隔を空けて配線してください 差動クロック信号とクロック イネーブル信号は アドレス信号の近くに配線しないでください アドレスとコマンドはすべて ± 125 ミル (± mm) 以内でクロック信号と一致するように各ディスクリート メモリ コンポーネントに配線してください 図 23 に DDR3 SDRAM の配線ガイドラインを示します x = y ± 125 ミル x + x 1 = y + y 1 ± 125 ミル x + x 1 + x 2 = y + y 1 + y 2 ± 125 ミル 図 23. DDR3 SDRAM コンポーネントの配線ガイドライン 6 FPGA x y DDR3 SDRAM x1 y1 DDR3 SDRAM x2 y2 DDR3 SDRAM x3 y3 DDR3 SDRAM VTT VTT DQ DQS および DM の配線ガイドライン 特定のバイト レーン グループ内にあるすべての信号の長さは ± 50 ミル (± 1.27 mm) を最大偏差として一致させる必要があります バイト レーン グループとバイト グループの偏差は最大 ± 150 ps または ± 0.8 インチ (± 20 mm) に抑えてください SSN を減少させるために 連続した SDRAM 間の 各アドレス コマンド またはクロックの遅延時間の増分 ± 25 ps(0.125 インチ ) を加えた値とバイト レーン長が一致しないようにすることをお勧めします これを超えた場合 DQ バイト グループがアドレスおよびコマンド グループでの長さの増加と一致し ライト レベリングにより すべての DQ グループの出力が書き込み時に FPGA で同時に切り替わります 他のすべての信号は 次に示すように 他のネットとの並列処理に基づいた間隔で維持してください 0.5 インチ未満の並列配線の場合 5 ミル ( プレーンの距離に対して約 1 倍の相対間隔 ) 0.5 インチ ~ 1.0 インチの並列配線の場合 10 ミル ( プレーンの距離に対して約 2 倍の相対間隔 ) 1.0 インチ ~ 6.0 インチの並列配線の場合 15 ミル ( プレーンの距離に対して約 3 倍の相対間隔 ) 図 24 に DDR3 SDRAM コンポーネントの DQ DQS および DM のガイドラインを示します X > インチ DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

27 DDR3 SDRAM コンポーネントの終端 ( レベリング機能なし ) ページ 27 X < インチ そのため インチ < X < インチの範囲の長さにならないようにしてください 図 24. DDR3 SDRAM コンポーネントの DQ DQS DM の配線ガイドライン FPGA DQ0 DQ1 DQ2 DQ DDR3 SDRAM 1 2 X DDR3 SDRAM DDR3 SDRAM DDR3 SDRAM VTT VTT 終端以前の項では DQS DQS# DQ および DM に対して DDR3 SDRAM の ODT および Stratix III と Stratix IV のダイナミック OCT の組み合わせを使用しました この方法では 外部終端が不要になるため 部品 (BOM:bill-of-materials) コストと PCB サイズの両方が削減されます DIMM を使用する場合 メモリ クロック アドレス およびコマンドの終端については懸念はありません コンポーネントを使用する場合は アドレスとコマンドに対するフライバイ デイジー チェイン トポロジーの最後で V TT への 40 Ω の外部並列終端を使用します メモリ クロックの場合 メモリ クロックに対するフライバイ デイジー チェイン トポロジーの最後で 75 Ω 差動の外部並列終端を使用します フライバイ デイジー チェイン トポロジーを使用すると スタブの反射を削減できます 終端までのトレース長は 0.5 インチ (14 mm) 以内に抑えてください 1 ~ 2% の許容範囲で抵抗を使用してください DDR3 SDRAM コンポーネントの終端 ( レベリング機能なし ) アルテラでは レベリング機能を搭載していない PHY を使用した DDR3 SDRAM コンポーネントの使用に対応しています レベリング機能を搭載していない PHY を使用するには PCB 上に DDR3 SDRAM コンポーネントを DDR2 のようなトポロジーでレイアウトしてください レベリング機能を搭載していない DDR3 SDRAM コンポーネントを動作させるには より厳しいレイアウト ルールに従い より複雑なトポロジーを使用する必要があります この項では このような終端およびレイアウトの要件について説明します DDR3 SDRAM コンポーネント この章では コマンド アドレス およびクロックの各信号に対して非標準の DDR2 のようなバランスのとれた ( シンメトリカルな ) トポロジーを実装する方法を説明します この代替トポロジーを使用すると アドレス コマンド およびクロックの各信号に望ましくないスタブが付加されるため シグナル インテグリティが低下し DDR3 SDRAM インタフェースのパフォーマンスが制限されます 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

28 ページ 28 DDR3 SDRAM コンポーネントの終端 ( レベリング機能なし ) DDR3 SDRAM コンポーネントの DQS DQ および DM レベリング機能を搭載していない DDR3 SDRAM PHY では DQS DQ および DM 信号にレベリング機能を搭載している DDR3 SDRAM と同じトポロジーと終端設定を使用します (18 ページの DDR3 SDRAM コンポーネントの DQS DQ および DM を参照 ) ただし これらの信号のトポロジーと終端はまったく同一ですが バランスのとれたコマンド アドレス およびクロック信号を得るためにレイアウト ルールが異なります レベリング機能の搭載されていない DDR3 SDRAM インタフェースでは DQ グループ間のタイミングを更に厳しくする必要があります (32 ページの レイアウトに関する考慮事項 ( レベリング機能なし ) を参照 ) DDR3 SDRAM コンポーネントのメモリ クロック レベリング機能を搭載していない DDR3 SDRAM インタフェースのメモリ クロックは DDR2 SDRAM タイプのインタフェースと同じトポロジー ガイドラインに従わなければなりません ただし SSTL18 ではなく SSTL15 タイプの信号送信が使用されます f 詳細は AN 408: DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines を参照してください DDR3 SDRAM インタフェースが単一コンポーネントに接続されている場合は 配線のコンポーネントの最後に 100 Ω の差動ターミネータを配置した単純なポイント ツー ポイント トポロジーを使用できます ほとんどのインタフェースでは 2 個 4 個 または 8 個の DDR3 SDRAM コンポーネントを使用するため すべてのトレース セグメントがパスごとにバランスがとれる平衡 T 型配線パターンを使用してください 最初の DDR3 SDRAM コンポーネントまでのトータル トレース長は 最後のコンポーネントとまったく同じですので コンポーネントごとのトレース遅延は同一となり 反射の制御に役立ちながら確実にタイミングを一致させることができます 100 Ω の抵抗を使用して 配線のコンポーネントの最後でクロックを差動終端させます 複数の DDR3 SDRAM コンポーネントがある場合は 平衡 T 型トポロジーを使用してクロックを分割してください 100 Ω の終端抵抗は T 字の最初の分岐に配置するか ( 図 25 を参照 ) 抵抗値を上げて DDR3 SDRAM コンポーネントの各セグメントの最後に抵抗を配置してください ( 図 26 を参照 ) 一般的に 2 個のセグメントには 200 Ω の抵抗が必要で 4 個のセグメントには 400 Ω の抵抗が必要です ただし お使いの特定のトポロジーをシミュレーションして正しい値であることを確認することをお勧めします DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

29 DDR3 SDRAM コンポーネントの終端 ( レベリング機能なし ) ページ 29 図 25. 終端抵抗の配置 最初の分岐 TL3 CK CK# SDRAM TL2 CK FPGA CK# TL1 R = 100 Ω TL2 TL3 CK CK# SDRAM 図 26. 終端抵抗の配置 各セグメントの最後 CK TL3 R = 200 Ω CK# SDRAM TL2 FPGA CK CK# TL1 TL2 CK TL3 R = 200 Ω CK# SDRAM 負荷により メモリ クロックのスルー レートを大幅に低下させてはならないので 1 つの差動クロック ペアで 4 個を超えるコンポーネントをドライブしないようにするのが理想的です 単一のクロック ペアで 8 個以上の DDR3 SDRAM コンポーネントをドライブする場合は セットアップとホールドのディレーティングを行って正確なタイミング解析を行う必要があります ディレーティングおよび最終的なタイミング解析を行えるように ボードを完成させる前に 提案されているトポロジーをシミュレーションすることをお勧めします DDR3 のセットアップとホールドのディレーティングにより 任意のデバイスまたはスピード グレードの組み合わせで規定より低いインタフェース周波数となる場合があります 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

30 ページ 30 DDR3 SDRAM コンポーネントの終端 ( レベリング機能なし ) DDR3 SDRAM コンポーネントのコマンドとアドレス コマンドとアドレス信号のトポロジーはメモリ クロックと似ているため すべてのトレース セグメントがパスごとにバランスをとれる平衡 T 型配線パターンを使用してください 8 個または 16 個の負荷がよく使用されるため アドレスとコマンド信号への負荷は一般的に大きくなります DDR2 バッファなし DIMM ロー カード A ~ C に対して JEDEC が使用しているトポロジーでは最良の結果が得られるため このトポロジーを模倣してください DDR2 バッファなし DIMM ロー カード D E および F に対して JEDEC が使用しているトポロジーは使用しないでください ロー カード D のトポロジーでは 一般的に負荷の共振が起こるためタイミング マージンが減少します 更に ロー カード E および F は平面のソリューションを使用しているため シンメトリカルなバランスのとれたツリーではなく やはりタイミング マージンが減少する可能性があります コマンドとアドレス信号は必ず 50 Ω の抵抗を使用して V TT へ終端してください この単一の 50 Ω 抵抗は 必ず T 字の最初の分岐に配置してください ( 図 27) 図 Ω 抵抗の配置 SDRAMTL5 2 T = TL3 + TL4 TL5 TL5 SDRAM SDRAM 1 T = TL1 + TL2 TL3 TL4 TL1 TL2 TL2 TL4 TL5 TL5 TL5 TL5 SDRAM SDRAM SDRAM SDRAM TL6 VTT TL3 TL4 TL4 TL5 TL5 SDRAM SDRAM DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

31 DDR3 SDRAM コンポーネントの終端 ( レベリング機能なし ) ページ 31 Stratix III および Stratix IV FPGA 以下の項では お使いの DDR3 SDRAM インタフェースで最適のシグナル インテグリティを得るために DDR3 SDRAM コンポーネント インタフェース側で使用される終端 およびレベリング機能を搭載していない PHY を使用したときに Stratix III および Stratix IV FPGA で使用できるさまざまな終端機能について説明します Stratix III および Stratix IV FPGA の DQS DQ および DM の終端 DQS DQ および DM 信号の終端とトポロジーはまったく同一のものです レベリング機能を搭載した DDR3 SDRAM PHY を選択するか レベリングを搭載していない DDR3 SDRAM PHY を選択するかは アドレス コマンド およびクロックの終端方法にのみ影響します (15 ページの Stratix III および Stratix IV FPGA の DQS DQ および DM を参照 ) さまざまなタイミング要件があるため DQS DQ および DM のレイアウト ( トレース マッチング ) 制約もさまざまです (32 ページの レイアウトに関する考慮事項 ( レベリング機能なし ) を参照 ) Stratix III および Stratix IV FPGA のメモリ クロックの終端 メモリ クロックは単方向信号です レベリング機能を搭載していない DDR3 SDRAM コンポーネントを使用する場合は 差動 SSTL18 クラス I を差動 SSTL15 クラス I に置き換えて DDR2 SDRAM コンポーネントに使用する終端とトポロジーを模倣してください f 詳細は AN 408 DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines を参照してください Stratix III および Stratix IV FPGA のコマンドとアドレスの終端 コマンドおよびアドレスは単方向信号です レベリング機能を搭載していない DDR3 SDRAM コンポーネントを使用する場合は SSTL18 クラス I を SSTL15 クラス I に置き換えて DDR2 SDRAM コンポーネントに使用する終端とトポロジーを模倣してください f 詳細は AN 408 DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines を参照してください Arria II GX FPGA 以下の項では レベリング機能を搭載していない DDR3 SDRAM インタフェースで最適のシグナル インテグリティを得るために DDR3 SDRAM コンポーネント インタフェース側で使用される終端 およびレベリング機能を搭載していない PHY を使用したときに Arria II GX デバイスで使用できるさまざまな終端機能について説明します レベリング機能を搭載していない DDR3 SDRAM コンポーネント インタフェースは レベリング機能を搭載していない DDR2 SDRAM インタフェースとまったく同様に配線されるので DDR2 SDRAM インタフェースの推奨事項が適用されます Arria II GX FPGA の DQS DQ および DM の終端 DDR2( 差動 DQS モード ) と DDR3 SDRAM を比較した場合 DQS DQ および DM 信号の終端 トポロジー およびレイアウトはまったく同じです 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

32 ページ 32 DDR3 SDRAM コンポーネントの終端 ( レベリング機能なし ) Arria II GX デバイス上に配置された レベリング機能を搭載していない DDR3 SDRAM は 任意の DDR2 SDRAM コンポーネント インタフェースとまったく同一のものとして扱ってください メモリ エンド終端 ( 表 1 および表 2) も適用されます ただし AN 408 DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines に記載されている FPGA エンド終端設定を使用してください Arria II GX デバイスではダイナミック OCT 機能を提供していないため 回線の FPGA の最後には V TT への 50 Ω 並列ディスクリート終端を使用してください f 詳細は 32 ページの レイアウトに関する考慮事項 ( レベリング機能なし ) を参照してください Arria II GX FPGA のメモリ クロックの終端 メモリ クロックは単方向信号です レベリング機能を搭載していない DDR3 SDRAM コンポーネントを使用する場合は 差動 SSTL18 クラス I を差動 SSTL15 クラス I に置き換えて DDR2 SDRAM コンポーネントに使用する終端とトポロジーを模倣してください f コンポーネントの終端および FPGA ドライブ強度設定について詳しくは 20 ページの DDR3 SDRAM コンポーネントのメモリ クロック および AN 408D: DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines を参照してください Arria II GX FPGA のコマンドとアドレスの終端 コマンドおよびアドレスは単方向信号です レベリング機能を搭載していない DDR3 SDRAM コンポーネントを使用する場合は 差動 SSTL18 クラス I を差動 SSTL15 クラス I に置き換えて DDR2 SDRAM コンポーネントに使用する終端とトポロジーを模倣してください f コンポーネントの終端および FPGA ドライブ強度設定について詳しくは 21 ページの DDR3 SDRAM コンポーネントのコマンドとアドレス および AN 408: DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines を参照してください 概要 この項では レベリング機能を搭載していない DDR3 SDRAM コンポーネントを用いた設計を行う際に最適なパフォーマンスを得るために使用する I/O 規格 ドライブ強度 終端 およびトポロジーについて説明します トポロジーは コマンド アドレス およびクロック信号ではより困難ですが 前世代の DDR2 SDRAM インタフェースほど難しくはなく 同じ要件が使用されます レイアウトに関する考慮事項 ( レベリング機能なし ) この項では レベリング機能を搭載していない DDR3 SDRAM コンポーネント インタフェースの設計に関する全般的なレイアウト ガイドラインについて説明します このガイドラインはボード レイアウトの計画に役立ちますが 必ず順守すべき厳密なルールではありません 各自のボード レベルでシミュレーションを行い 実装したトポロジーによって希望のパフォーマンスが得られることを確認するようお勧めします DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

33 結論ページ 33 f 詳細は AN 408: DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines を参照してください DDR2 バッファなし DIMM の JEDEC トポロジーを模倣するときは ロー カード A ~ C がバランスのとれたシンメトリカルなトポロジーであり 最適なパフォーマンスが得られるため これらのロー カードのみを使用することをお勧めします ロー カード D ~ F はシンメトリカルではなく平坦なソリューションなので できるだけ使用しないでください DDR2 SDRAM コンポーネントのガイドラインに従う際には DDR3 の I/O 規格は SSTL18 ではなく SSTL15 となります DDR3 SDRAM コンポーネントには 高度な ODT 機能や出力ドライブ強度機能が備わっています これらの機能を使用すれば レベリング ソリューションを使用せずに DDR3 SDRAM コンポーネントの SI パフォーマンスを 標準の DDR2 実装の SI パフォーマンス以上に向上させることができます 1 アルテラのタイミング解析では シングル ランク DDR3 SDRAM の設計のみを前提としています デュアル ランクまたはクワッド ランクの設計ではタイミングのディレーティングが必要になります マルチランク トポロジーおよびレイアウト ガイドラインについて詳しくは AN 444: Dual DIMM DDR2 SDRAM Interface Design Guidelines を参照してください 結論 参考文献 DDR3 SDRAM および Stratix III と Stratix IV FPGA の新機能を使用すれば DDR3 SDRAM の設計プロセスを簡素化できます フライバイ デイジー チェイン トポロジーを使用すると レベリングを実現するためにデータパスおよびコントローラの設計が複雑になりますが パフォーマンスが大幅に向上し DDR3 SDRAM のボード レイアウトが簡素化されます より最適なソリューションが得られる可能性がある場合や 必要な電気インタフェース規格には対応しているが 必要なリード レベリングとライト レベリング機能には対応していないデバイスを使用する場合は レベリング機能を搭載していない DDR3 SDRAM コンポーネントも設計に使用できます アルテラの FPGA および DDR3 SDRAM ALTMEMPHY メガファンクションを使用することで データパスの設計を簡素化できるだけでなく レベリング機能を使用する設計では より高度な DDR3 SDRAM パフォーマンスとわかりやすいボード設計という利点を レベリング機能を使用しない設計では DDR3 SDRAM コンポーネントの低電力とコスト パフォーマンスという利点をそれぞれ享受できます このアプリケーション ノートでは 以下のドキュメントを参照しています JEDEC Standard Publication JESD79-3A, DDR3 SDRAM Specification, JEDEC Solid State Technology Association AN 408: DDR2 Memory Interface Termination, Drive Strength, Loading, and Design Layout Guidelines AN 436: Stratix III デバイスの DDR3 SDRAM インタフェース実装のためのデザイン ガイドライン AN 444: Dual DIMM DDR2 SDRAM Interface Design Guidelines 2009 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

34 ページ 34 改訂履歴 Stratix III デバイス ハンドブック Volume 1 の Stratix III デバイスの外部メモリ インタフェース の章 Stratix III デバイス ハンドブック Volume 1 の Stratix III デバイスの I/O 機能 の章 Stratix IV デバイス ハンドブック Volume 1 の Stratix IV デバイスの外部メモリ インタフェース の章 Stratix IV デバイス ハンドブック Volume 1 の Stratix IV デバイスの I/O 機能 の章 Micron Technical Note TN41-04: DDR3 Dynamic On-Die Termination Introduction Micron Technical Note TN41-08: DDR Memory Design Guide for Two-Dimm Unbuffered Systems TN DDR3 ZQ Calibration, Micron TN DDR3 Dynamic On-Die Termination, Micron TN47-06: Updated JEDEC DDR2 Specifications, Micron TN47-17: DDR2 SODIMM Optimized Address/Command Nets, Micron TN47-19: DDR2 (Point-to-Point) Features and Functionality, Micron TN47-20: Point-to-Point Package Sizes and Layout Basics, Micron Consumer Electronics are Changing the Face of DRAMs, Jody Defazio, Chip Design Magazine, June 29, 2007 DDR3 ODT and Dynamic ODT, JEDEC DDR Conference, Oct 3-4, San Jose, CA. PC3-6400/PC3-8500/PC /PC DDR3 SDRAM Unbuffered DIMM Design Specification, July 2007, JEDEC Solid State Technology Association 改訂履歴 表 6 に このアプリケーション ノートの改訂履歴を示します 表 6. 改訂履歴 日付およびドキュメント バージョン 変更内容 概要 2009 年 5 月 v1.1 レベリング機能を搭載して いない DDR3 SDRAM コン ポーネントに対応 2008 年 6 月 v1.0 初版 DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート 2009 年 5 月 Altera Corporation

35 改訂履歴ページ 年 5 月 Altera Corporation DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン暫定サポート

36 改訂履歴 101 Innovation Drive San Jose, CA Technical Support Copyright 2009 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera Corporation. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services.