7 シリーズ FPGA コンフィギャラブル ロジック ブロック ユーザー ガイド (UG474)

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1 7 シリーズ FPGA コンフィギャラブルロジックブロック ユーザーガイド 本資料は表記のバージョンの英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します 資料によっては英語版の更新に対応していないものがあります 日本語版は参考用としてご使用の上 最新情報につきましては 必ず最新英語版をご参照ください

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3 日付バージョン内容 2012 年 11 月 5 日 シリーズ CLB の特徴 の最後の箇条書きの 均一性 を 最適化 に変更 デバイスリソース の最初の文章で 均一性 を スケーラブル に変更 表 1-1 から 7A350T デバイスを削除 表 1-3 から 7V1500T および 7VH290T デバイスを削除 分散 RAM (SLIM のみで使用可能 ) シフトレジスタ (SLIM のみ ) フリップフロッププリミティブ に 7 シリーズ FPGA ライブラリガイド の参照先追加 図 5-2 で T O を T CK に変更 一般的なタイミング特性 の最初の箇条書きを変更 2013 年 8 月 日 1.5 Artix -7 デバイスを追加 インプリメンテーションツールの参照先を更新 2014 年 8 月 11 日 1. 表 1-1 ~ 表 1-3 の注記を変更 22 ページの 制御信号 の極性に関する記述を 独立した から プログラム可能 に変更 表 2-3 にプリミティブ列を追加して注記を削除 図 2- ~ 図 2-14 の名前を変更 ( マイナー修正 ) 52 ページの クロック W 53 ページの クロック および 54 ページの クロック - C を改訂 2014 年 11 月 17 日 1.7 表 1-1 に 新たに Artix 7A15T デバイスの記述を追加 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

4 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com

5 目次 改訂履歴 このユーザーガイドについて内容 その他のリソース 第 1 章 : 概要 CLB の概要 シリーズ CLB の特徴 デバイスリソース 推奨デザインフロー ピン配置の計画 第 2 章 : 機能の詳細 CLB の配置 スライスの説明 ルックアップテーブル (LUT) ストレージエレメント 分散 RAM (SLIM のみで使用可能 ) シフトレジスタ (SLIM のみ ) マルチプレクサー キャリーロジック 第 3 章 : デザイン入力 デザインのチェックリスト CLB リソースの使用法 プリミティブ 第 4 章 : アプリケーション 分散 RAM のアプリケーション シフトレジスタのアプリケーション キャリーロジックのアプリケーション 第 5 章 : タイミング CLB スライスの一般的なタイミングモデルとパラメーター CLB スライスのマルチプレクサーのタイミングモデルおよびパラメーター CLB スライスのキャリーチェーンのタイミングモデルおよびパラメーター CLB スライス分散 RAM のタイミングモデルおよびパラメーター (SLIM のみ ) CLB スライスの SRL シフトレジスタのタイミングモデルおよびパラメーター (SLIM のみ ) シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 5

6 第 章 : 高度な使用法 ラッチファンクションのロジックへの転用 インターコネクトリソース スタックドシリコンインターコネクト (SSI) テクノロジを使用するデバイス japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

7 このユーザーガイドについて ザイリンクス 7 シリーズ FPGA には 3 つの FPGA ファミリがあります これらはすべて最も低い消費電力を達成するよう設計されており 最適な電力 性能 コストの実現に向けて 標準デザインをファミリ間で拡張させることが可能です Artix -7 ファミリは 量産アプリケーション向けに開発され 最も低いコストと消費電力を実現するよう最適化されています Virtex -7 ファミリは 最高のシステム性能と容量を提供するように最適化されています Kintex -7 ファミリは 対コスト性能に最も優れた新しいクラスの FPGA です このユーザーガイドは 7 シリーズ FPGA のコンフィギャラブルロジックブロック (CLB) について説明した技術的なリファレンスです 通常 ロジック合成では システム設計者の介入なしに CLB リソースが割り当てられます ルックアップテーブル (LUT) の多様なファンクション キャリー伝搬の物理的方向 使用可能なフリップフロップの数および分布 および効率的なシフトレジスタの使用方法など 一部の CLB の詳細を理解することは効率的なデザインの作成に役立ちます このユーザーガイドでは これらの説明および CLB のその他のファンクションについて詳細に説明します この 7 シリーズ FPGA コンフィギャラブルロジックブロックユーザーガイド を含む 7 シリーズ FPGA に関するすべての資料は ザイリンクスのウェブサイト (japan.xilinx.com/7) から入手できます 内容 このユーザーガイドは 次の各章で構成されています 第 1 章 概要 では ほとんどのユーザーが必要とする 次のような基本情報を提供します CLB の概要 は 新規ユーザーを対象とした情報です 7 シリーズ CLB の特徴 では 経験豊富なユーザー向けに Spartan - や Virtex - FPGA ファミリから新しくなった点を紹介し デザイン移行時の検討事項を解説します デバイスリソース では デバイスあたりのリソース数や さまざまな 7 シリーズファミリ間に共通する項目を示します 推奨デザインフロー には CLB リソースの基本的な使用法と重要な検討課題が列挙されています ピン配置の計画 では CLB がデザインのピン配置に影響を及ぼす可能性がある側面について検討します 第 2 章 機能の詳細 では 各 CLB ファンクションの具体的なアーキテクチャを示します 第 3 章 デザイン入力 では デザイン入力のガイドラインと インスタンシエーション用のプリミティブを紹介します 第 4 章 アプリケーション では より大規模なアプリケーションに対する CLB リソースの適用例を示します 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 7

8 このユーザーガイドについて 第 5 章 タイミング では タイミングモデルと記載されている CLB タイミング仕様の定義を説明します 第 章 高度な使用法 では 7 シリーズ CLB の高度な機能について説明します その他のリソース その他の資料は ザイリンクスのウェブサイトから入手できます japan.xilinx.com/support/documentation/index シリコンやソフトウェア IP に関するアンサーデータベースを検索したり テクニカルサポートのウェブケースを開く場合は 次のウェブサイトにアクセスしてください japan.xilinx.com/support 8 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

9 第 1 章 概要 CLB の概要 7 シリーズコンフィギャラブルロジックブロック (CLB) は 次に示す高機能かつ高性能の FPGA ロジックを提供します 完全な 入力ルックアップテーブル (LUT) テクノロジ デュアル LUT5 (5 入力 LUT) オプション 分散メモリおよびシフトレジスタロジックファンクション 高速演算専用のキャリーロジックファンクション 使用効率を向上させる多入力マルチプレクサー CLB ( コンフィギャラブルロジックブロック ) は 順次回路および組み合わせ回路をインプリメントする際の主要なロジックリソースです 各 CLB エレメントはスイッチマトリックスに接続して 汎用配線マトリックスにアクセスします ( 図 1-1 参照 ) 1 つの CLB エレメントには 2 つのスライスがあります X-Ref Target - Figure 1-1 COUT COUT CLB Slice(1) Switch Matrix Slice(0) CIN CIN UG474_c1_01_ 図 1-1 : CLB 内のスライス配置 7 シリーズ FPGA の LUT は 出力が 1 つの 入力 LUT として または出力は別々でアドレスまたはロジック入力が共通の 2 つの 5 入力 LUT として構成できます 各 5 入力 LUT 出力はオプションとしてフリップフロップでラッチできます 入力 LUT が 4 つ それらのフリップフロップが 8 つ そして演算キャリーロジックによってスライスが構成され 2 つのスライスが CLB を構成します ( 各 LUT から 1 つずつの ) 4 つのフリップフロップはオプションで ラッチとして使用できます この場合 スライスに残った 4 つのフリップフロップは未使用にする必要があります 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 9

10 第 1 章 : 概要 全スライスの約 3 分の 2 は SLIL ロジックスライスで 残りが SLIM です SLIM の LUT は 4 ビットの分散 RAM として または 32 ビットのシフトレジスタ (SRL32) か 2 つの SRL1 として使用できます 最近の合成ツールでは このような高効率のロジック 演算 およびメモリ機能を活かした合成が実行されます さらに 経験の豊富な設計者はこれらをインスタンシエートすることもできます 7 シリーズ CLB の特徴 7 シリーズデバイスの CLB は Virtex - FPGA ファミリの CLB と同一です また Spartan - FPGA ファミリの CLB にも非常に類似していますが 次の点が異なります カラム状のアーキテクチャ 高集積度への容易なスケーリング より多くの CLB 間配線 SLIL および SLIM のみ (Spartan- FPGA の SLIX はない ) すべてのスライスでキャリーロジックをサポート より最適化 CLB 構造の共通の機能によって Spartan- および Virtex- ファミリから 7 シリーズデバイスへのデザイン移行が簡素化されます ただし独自のフロアプランを採用していることから 従来の FPGA をターゲットとしていたデザインをインプリメントする前は ロケーション制約を削除する必要があります インターコネクトの配線リソースが Virtex- FPGA ファミリと比較してサイズ 量 および柔軟性の面で優れているため 自動配置配線の結果が向上します デバイスリソース CLB リソースがすべての 7 シリーズファミリ間でスケーラブルであることから アーキテクチャが共通となり 効率 IP インプリメンテーション デザイン移行が改善されます 7 シリーズファミリ間の差異は CLB の数および CLB とその他のデバイスリソースの比率です 7 シリーズファミリ間の移行では CLB に対するデザイン変更は不要です デバイスの容量は 論理的に従来の 4 入力 LUT とフリップフロップ 1 つに相当するロジックセル単位で計測されます 7 シリーズ FPGA の CLB には 入力 LUT 豊富なフリップフロップとラッチ キャリーロジック そして SLIM 内に分散 RAM またはシフトレジスタを構築する機能が備わり 実質的な容量が増加しています ロジックセルと 入力 LUT の数の比率は 1.:1 です 7 シリーズ FPGA の CLB リソース 表 1-1 : Artix-7 FPGA の CLB リソース 表 1-1 ~ 表 1-3 に Artix -7 Kintex -7 および Virtex -7 FPGA で使用可能な CLB リソースを示します 最新情報は 7 シリーズ FPGA 概要 (S180) を参照してください デバイススライス (1) SLIL SLIM 入力 LUT 分散 RAM (Kb) シフトレジスタ (Kb) フリップフロップ 7A15T 2,00 (2) 1, , ,800 7A35T 5,200 (2) 3,00 1,00 20, ,00 7A50T 8,150 5,750 2,400 32, ,200 7A75T 11,800 (2) 8,232 3,58 47, , japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

11 デバイスリソース 表 1-1 : Artix-7 FPGA の CLB リソース ( 続き ) デバイススライス (1) SLIL SLIM 入力 LUT 分散 RAM (Kb) シフトレジスタ (Kb) フリップフロップ 7A100T 15,850 11,100 4,750 3,400 1, ,800 7A200T 33,50 22,100 11, ,00 2,888 1,444 29,200 注記 : 1. 7 シリーズ FPGA の各スライスには 4 つの LUT と 8 つのフリップフロップが含まれ SLIM でのみ LUT を分散 RAM または SRL として使用できます 2. デバイス内でサポートされる LUT とフリップフロップの数に対応するスライスの数です 表 1-2 : Kintex-7 FPGA の CLB リソース デバイススライス (1) SLIL SLIM 入力 LUT 分散 RAM (Kb) シフトレジスタ (Kb) フリップフロップ 7K70T 10,250,900 3,350 41, ,000 7K10T 25,350 1,00 8, ,400 2,188 1, ,800 7K325T 50,950 34,950 1, ,800 4,000 2, ,00 7K355T 55,50 35,300 20, ,00 5,088 2, ,200 7K410T 3,550 40,900 22,50 254,200 5,3 2, ,400 7K420T 5,150 (2) 41,400 23,750 20,00 5,938 2,99 521,200 7K480T 74,50 47,500 27, ,00,788 3, ,200 注記 : 1. 7 シリーズ FPGA の各スライスには 4 つの LUT と 8 つのフリップフロップが含まれ SLIM でのみ LUT を分散 RAM または SRL として使用できます 2. デバイス内でサポートされる LUT とフリップフロップの数に対応するスライスの数です 表 1-3 : Virtex-7 FPGA の CLB リソース デバイススライス (1) SLIL SLIM 入力 LUT 分散 RAM (Kb) シフトレジスタ (Kb) フリップフロップ 7V585T 91,050 3,300 27,750 34,200,938 3,49 728,400 7V2000T 305, ,200 8,200 1,221,00 21,550 10,775 2,443,200 7VX330T 51,000 33,450 17, ,000 4,388 2, ,000 7VX415T 4,400 38,300 2, ,00,525 3,23 515,200 7VX485T 75,900 43,200 32, ,00 8,175 4,088 07,200 7VX550T 8,00 (2) 51,700 34,900 34,400 8,725 4,33 92,800 7VX90T 108,300 4,750 43, ,200 10,888 5,444 8,400 7VX980T 153,000 97,50 55,350 12,000 13,838,919 1,224,000 7VX1140T 178, ,200 70, ,000 17,700 8,850 1,424,000 7VH580T 90,700 55,300 35,400 32,800 8,850 4, ,00 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 11

12 第 1 章 : 概要 表 1-3 : Virtex-7 FPGA の CLB リソース ( 続き ) デバイススライス (1) SLIL SLIM 入力 LUT 分散 RAM (Kb) シフトレジスタ (Kb) フリップフロップ 7VH870T 13,900 83,750 53, ,00 13,275,38 1,095,200 注記 : 1. 7 シリーズ FPGA の各スライスには 4 つの LUT と 8 つのフリップフロップが含まれ SLIM でのみ LUT を分散 RAM または SRL として使用できます 2. デバイス内でサポートされる LUT とフリップフロップの数に対応するスライスの数です 推奨デザインフロー CLB リソースは汎用デザインロジック用に推論されるため インスタンシエーションは不要です HL デザインを適切に行うだけで十分です 次に 注意すべき点を示します CLB のフリップフロップにはセットまたはリセットのいずれか一方しかありません セットとリセットの両方は使用できません フリップフロップが豊富に用意されています 性能を向上させるためにパイプライン処理を検討してください 制御入力はスライスまたは CLB 間で共有されます 各デザインに必要な制御信号の数は可能な限り少なくします 制御入力には クロック クロックイネーブル セット / リセット 書き込みイネーブルなどがあります 入力 LUT を 32 ビットのシフトレジスタとして使用することで 高効率なインプリメンテーションが可能になります 必要な格納領域が小さな場合は 入力 LUT を 4x1 のメモリとして使用できます 専用キャリーロジックを使用すると演算機能を効果的にインプリメントできます 次に 推奨デザインフローの手順を示します 1. 推奨する手法 (HL IP など ) を用いてデザインをインプリメントします 2. 使用率レポートから リソースの利用状況を判断します 演算ロジック 分散 RAM SRL が適宜使用されていることを確認します 3. フリップフロップの使用法を検討します a. 性能向上を目的としたパイプライン処理の使用 b. 専用リソース ( ブロック RAM SP) 出力への専用フリップフロップの使用 c. シフトレジスタの SRL としての使用 ( セット / リセットの使用を避ける ) 4. セット / リセットの使用は最低限に抑えます ピン配置の計画 多くの場合 リソースの使用はデバイスのピン配置に影響を及ぼしますが CLB はデバイス全体に分散しているためピン配置に与える影響はわずかです ASMBL アーキテクチャは ほとんどの I/O の両側にある CLB に最大限の柔軟性を提供します FPGA の要件に基づいてツールに I/O 配置を決定させることが最良の方法です その結果に対して ボードレイアウトの検討時に必要な変更を加えます ただし ツールがデザイン要件に基づいて最適の位置に I/O を配置できるようにタイミング制約を設定する必要があります 12 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

13 ピン配置の計画 キャリーロジックはカラムに沿って垂直上方向にカスケード接続するため 多入力演算バスは I/O を含むほかのロジックと直交する方向で駆動する可能性があります ほとんどの 7 シリーズデバイスは ASMBL アーキテクチャの分散 I/O の効果を最大限に活かすことができるフリップチップパッケージで提供されます 一方 より小型のデバイスは低コストのワイヤボンディングパッケージで提供されます これらの小型パッケージでは 一部のピンが特性上ほかのピンに比べて I/O や特別なリソースに近接しているため 内部ロジックの定義が完了してからピン配置を決定する必要があります 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 13

14 第 1 章 : 概要 14 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

15 第 2 章 機能の詳細 この章では 7 シリーズ FPGA の CLB アーキテクチャについて詳しく解説します これらはデザインの最適化や検証に役立ちますが デザインの開始に必要となるものではありません この章では 次の項目について説明します CLB の配置 CLB 内のスライスの配置と機能に関する概要 スライスの説明 SLIM および SLIL の全詳細 ルックアップテーブル (LUT) ロジックファンクションジェネレーターの説明 ストレージエレメント ラッチおよびフリップフロップの内容および制御方法 分散 RAM (SLIM のみで使用可能 ) LUT を書き込み可能なメモリとして使用する SLIM の機能 シフトレジスタ (SLIM のみ ) LUT をシフトレジスタとして使用する SLIM の機能 マルチプレクサー LUT を組み合わせて多入力ファンクションを作成するための専用ゲート キャリーロジック 効率的に演算機能をインプリメントするための専用ゲートおよびカスケード接続 CLB の配置 7 シリーズ FPGA の CLB はカラムに配列されます 7 シリーズ FPGA は 第 4 世代となる 独自のカラムベースの ASMBL アーキテクチャを採用したデバイスです ASMBL アーキテクチャ ザイリンクスは さまざまなアプリケーション分野に最適となるように各種機能を組み合わせて構成した FPGA プラットフォームを可能にするため ASMBL (Advanced Silicon Modular Block) アーキテクチャを開発しました この革新的な技術により ザイリンクスは幅広い品揃えでデバイスを提供し ユーザーは特定のデザインに適したバランスの機能と性能を備えるデバイスを選択できます 図 2-1 に さまざまなタイプのカラムベースリソースから成る概略ブロック図を示します 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 15

16 第 2 章 : 機能の詳細 X-Ref Target - Figure 2-1 Column Based ASMBL Architecture Logic (SLIL) Logic (SLIM) SP Memory Feature Options Global Clock High-performance I/O High-range I/O Integrated IP Clock Management Tile Mixed Signal Transceivers omain A omain B omain C Applications Applications Applications UG474_c2_24_ ASMBL アーキテクチャは次の方法で従来の設計における限界を取り除きます I/O 数によるアレイサイズの制限など 幾何学的配置の制約を削除 電源およびグランドをチップのあらゆる場所に配置させることで これらの分配を強化 異種の統合 IP ブロックを互いに かつ周囲のリソースから独立して拡張可能 SSI テクノロジ CLB スライス 図 2-1 : ASMBL アーキテクチャ 7 シリーズデバイスは 独自のスタックドシリコンインターコネクト (SSI) テクノロジを用いることでさらに高度な統合を実現します SSI テクノロジによって 1 つのパッシブインターポーザー層上で複数の SLR (Super Logic Region) を組み合わせることが可能になり 1 万を超える内部 SLR 接続を持つ FPGA を作成できるようになります 詳細は 第 章 高度な使用法 を参照してください CLB エレメントには 1 対のスライスが含まれ 各スライスは 4 つの 入力 LUT と 8 つのストレージエレメントから構成されます SLI(0) - CLB の下部 左のカラムに配置されたスライス SLI(1) - CLB の上部 右のカラムに配置されたスライス これら 2 つのスライスは 直接相互接続しておらず 各スライスは 1 つのカラムとして配置されています カラム内のそれぞれのスライスには 1 本の独立したキャリーチェーンがあります 1 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

17 CLB の配置 ザイリンクスツールでは スライスは次のように定義されています X の後に続く数字は 各ペアでのスライスの位置およびスライスのカラム位置を示します この番号は 最初の CLB カラムではスライスの下位から 0 1 と定義し 2 番目の CLB カラムの下位から 2 3 などのように定義します Y の後に続く数字は スライスの行を示します この番号は 同じ CLB 内では同一になり CLB の行間では下から上に位置するに従って順に大きくなります 図 2-2 に ダイの左下に配置された 4 つの CLB を示します X-Ref Target - Figure 2-2 COUT COUT COUT COUT CLB Slice1 X1Y1 CLB Slice1 X3Y1 Slice0 X0Y1 Slice0 X2Y1 CIN CIN CIN CIN CLB COUT Slice1 X1Y0 COUT CLB COUT Slice1 X3Y0 COUT Slice0 X0Y0 Slice0 X2Y0 UG474_c2_01_ 図 2-2 : CLB およびスライス間の行とカラムの関係 CLB およびスライスコンフィギュレーション 表 2-1 に 1 つの CLB に含まれるロジックリソースを示します SLIM の各 LUT はルックアップテーブル 分散 RAM またはシフトレジスタとして構成できます 表 2-1 : 1 つの CLB に含まれるロジックリソース スライス数 LUT フリップフロップ 演算およびキャリーチェーン 分散 RAM (1) シフトレジスタ (1) ビット 128 ビット 注記 : 1. SLIM にのみ該当します SLIL には分散 RAM またはシフトレジスタはありません 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 17

18 第 2 章 : 機能の詳細 スライスの説明 すべてのスライスには 次が含まれます 4 つのロジックファンクションジェネレーター ( またはルックアップテーブル ) 8 つのストレージエレメント 多入力機能マルチプレクサー キャリーロジック スライスでは これらのエレメントを使用してロジックファンクション 演算機能 および ROM 機能を提供します さらに 特定スライスは 2 つのファンクション ( 分散 RAM を使用したデータ格納および 32 ビットレジスタを使用したデータシフト ) をサポートします これらの追加ファンクションをサポートする特定スライスを SLIM その他のスライスを SLIL と呼びます SLIM のエレメントおよび接続を図 2-3 に SLIL のエレメントおよび接続を図 2-4 に示します 各 CLB には SLIL が 2 つ または SLIL と SLIM が各 1 つ含まれます 18 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

19 スライスの説明 X-Ref Target - Figure 2-3 COUT CK SRHI SRLO INIT1 Q INIT0 SR Reset Type Sync/Async FF/LAT X :1 I I2 A:A1 W:W1 O5 CK I1 N MC31 CK SRHI SRLO INIT1 Q INIT0 SR X CK FF/LAT INIT1 INIT0 SRHI SRLO SR Q MUX Q CX C:1 CI I2 A:A1 W:W1 O5 CK I1 N MC31 CK SRHI SRLO INIT1 Q INIT0 SR C CX CK FF/LAT INIT1 INIT0 SRHI SRLO SR Q CMUX C CQ BX B:1 BI I2 A:A1 W:W1 O5 CK I1 N MC31 CK SRHI SRLO INIT1 Q INIT0 SR B BX CK FF/LAT INIT1 INIT0 SRHI SRLO SR Q BMUX B BQ AX A:1 AI SR I2 A:A1 W:W1 O5 CK I1 N MC31 0/1 CK N CIN A AX CK FF/LAT INIT1 INIT0 SRHI SRLO SR Q AMUX A AQ UG474_c2_02_ 図 2-3 : SLIM の図 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 19

20 第 2 章 : 機能の詳細 X-Ref Target - Figure 2-4 X COUT CK SRHI SRLO INIT1 Q INIT0 SR Reset Type Sync/Async FF/LAT MUX :1 A:A1 O5 CK SRHI SRLO INIT1 Q INIT0 SR X CK FF/LAT INIT1 INIT0 SRHI SRLO SR Q Q CX CMUX C:1 A:A1 O5 CK SRHI SRLO INIT1 Q INIT0 SR C CX CK FF/LAT INIT1 INIT0 SRHI SRLO SR Q C CQ BX BMUX B:1 A:A1 O5 CK SRHI SRLO INIT1 Q INIT0 SR B BX CK FF/LAT INIT1 INIT0 SRHI SRLO SR Q B BQ AX AMUX A:1 A:A1 O5 A AX CK FF/LAT INIT1 INIT0 SRHI SRLO SR Q A AQ SR 0/1 CIN UG474_c2_03_ 図 2-4 : SLIL の図 20 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

21 ルックアップテーブル (LUT) ルックアップテーブル (LUT) 7 シリーズ FPGA のファンクションジェネレーターは 入力のルックアップテーブル (LUT) としてインプリメントされています 各スライス (A B C および ) の 4 つのファンクションジェネレーターには つの独立した入力 (A 入力 : A1~A) と 2 つの独立した出力 (O5 および ) があります ファンクションジェネレーターは次をインプリメントできます 任意に定義された 入力のブール関数 任意に定義された 2 つの 5 入力のブール関数 ( これら 2 つが入力を共有している場合のみ ) 2 つの任意に定義された 3 および 2 入力以下のブール関数 入力のファンクションでは 次の入出力を使用します A1 ~ A 入力 出力 5 入力以下のファンクションが 2 つの場合は 次の入出力を使用します A1 ~ A5 入力 A は High に駆動 O5 および 出力 LUT を通る伝搬遅延は インプリメントされるファンクションとは無関係です ファンクションジェネレーターからの信号は 次が可能です スライスから出力 ( は A B C 出力から O5 は AMUX BMUX CMUX MUX 出力から ) 出力から XOR 専用ゲートに入力 O5 出力からキャリーロジックチェーンに入力 出力からキャリーロジックマルチプレクサーのセレクトラインに入力 ストレージエレメントの 入力 出力から F7AMUX/F7BMUX 多入力マルチプレクサーに入力 基本的な LUT のほかにも スライスには 3 つのマルチプレクサー (F7AMUX F7BMUX および F8MUX) が含まれています これらのマルチプレクサーを使用して 1 つのスライス内で最大 4 つのファンクションジェネレーターを組み合わせ 7 入力または 8 入力のファンクションを構成できます F7AMUX : LUT A および B から 7 入力ファンクションを生成するときに使用 F7BMUX : LUT C および から 7 入力ファンクションを生成するときに使用 F8MUX : すべての LUT を組み合わせて 8 入力ファンクションを生成するときに使用 複数のスライスを使用すると 9 入力以上のファンクションをインプリメントできますが スライス間には直接接続がないため CLB 内で 8 入力を超えるファンクションジェネレーターは作成できません ストレージエレメント スライスあたり 8 つのストレージエレメントがあります そのうち 4 つはエッジトリガーの タイプフリップフロップまたはレベル認識ラッチとしてコンフィギュレーションできます 入力は AFFMUX BFFMUX CFFMUX または FFMUX を通る LUT 出力で直接駆動するか あ 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 21

22 第 2 章 : 機能の詳細 るいは AX BX CX または X 入力からファンクションジェネレーターをバイパスする BYPASS スライス入力で直接駆動できます ラッチとしてコンフィギュレーションする場合 ラッチは が Low のときに透過になります 上記の 4 つ以外に エッジトリガーの タイプフリップフロップとしてのみコンフィギュレーション可能なストレージエレメントが 4 つあります 入力は LUT の O5 出力または AX BX CX あるいは X 入力を介した BYPASS スライス入力によって駆動可能です 従来の 4 つのストレージエレメントがラッチとしてコンフィギュレーションされる場合 これらのストレージエレメントは使用できません 図 2-5 に スライスでレジスタのみを使用したコンフィギュレーションおよびレジスタとラッチの両方を使用したコンフィギュレーションを示します X-Ref Target - Figure 2-5 X LUT O5 Output CK FF INIT1 Q INIT0 SRHIGH SRLOW SR Q X LUT Output FF/LATCH CK FF LATCH INIT1 Q INIT0 SRHIGH SRLOW SR Q CX LUT C O5 Output CK CFF INIT1 Q INIT0 SRHIGH SRLOW SR CQ CX LUT C Output CFF/LATCH CK FF LATCH INIT1 Q INIT0 SRHIGH SRLOW SR CQ SR BX LUT B O5 Output CK BFF INIT1 INIT0 Q SRHIGH SRLOW SR Reset Type Sync Async BQ SR BX LUT B Output BFF/LATCH CK FF LATCH INIT1 Q INIT0 SRHIGH SRLOW SR Reset Type Sync Async BQ AX LUT A O5 Output CK AFF INIT1 INIT0 Q SRHIGH SRLOW SR AQ AX LUT A Output AFF/LATCH CK FF LATCH INIT1 Q INIT0 SRHIGH SRLOW SR AQ 図 2-5 : スライス内の 2 つのコンフィギュレーション ( レジスタのみ 4 つ およびレジスタ / ラッチ 4 つ ) 制御信号 UG474_c2_04_ つのスライス内のストレージエレメント間では クロック () クロックイネーブル () およびセット / リセット (SR) 制御信号が共有されます このため スライス内の 1 つのフリップフロップで SR または がイネーブルのとき スライスで使用される残りのフリップフロップでも共有信号によって SR または がイネーブルになります 信号のみプログラム可能な極性が 22 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

23 分散 RAM (SLIM のみで使用可能 ) あります クロック信号上にあるインバーターは すべて自動で取り込まれます および SR 信号はアクティブ High です ストレージエレメントには次の初期化オプションがあります SRLOW : CLB SR 信号のアサートによる同期または非同期リセット SRHIGH : CLB SR 信号のアサートによる同期または非同期セット INIT0 : 電源投入またはグローバルセット / リセットによる非同期リセット (7 ページの グローバル制御信号 GSR および GTS 参照 ) INIT1 : 電源投入またはグローバルセット / リセットによる非同期セット SR 信号は ストレージエレメントを強制的に SRHIGH 属性または SRLOW 属性で指定されたステートにします SR がアサートされると SRHIGH ではストレージエレメントの出力ロジックレベルが強制的に High になり SRLOW では Low になります ( 表 2-2 参照 ) 表 2-2 : SRLOW および SRHIGH を使用したときの真理値表 SR SRVAL 機能 0 SRLOW ( デフォルト ) ロジックレベル変化なし 1 SRLOW ( デフォルト ) 0 0 SRHIGH ロジックレベル変化なし 1 SRHIGH 1 SRHIGH および SRLOW は スライス内の各ストレージエレメントで個々に設定できます 同期 (SYNC) または非同期 (ASYNC) のセット / リセット (SRTYPE) は 個別に設定できません コンフィギュレーション後の初期ステートまたはグローバル初期ステートは それぞれ INIT0 および INIT1 属性で定義されます デフォルトでは SRLOW 属性を指定すると INIT0 に SRHIGH 属性を指定すると INIT1 になります 7 シリーズデバイスでは SRHIGH および SRLOW に関係なく INIT0 および INIT1 を設定できます レジスタまたはラッチとしても機能する 4 つのストレージエレメントのセットおよびリセットのコンフィギュレーションオプションを次に示します セット / リセットなし 同期セット 同期リセット 非同期セット ( プリセット ) 非同期リセット ( クリア ) 分散 RAM (SLIM のみで使用可能 ) SLIM 内のファンクションジェネレーター (LUT) は 分散 RAM エレメントと呼ばれる同期 RAM リソースとしてインプリメントできます SLIM の複数の LUT をさまざまな方法で組み合わせることで 格納できるデータ容量を増やすことができます RAM エレメントは SLIM 内で次のインプリメントするように構成可能です シングルポート 32x1 ビット RAM デュアルポート 32x1 ビット RAM クワッドポート 32x2 ビット RAM シンプルデュアルポート 32x ビット RAM 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 23

24 第 2 章 : 機能の詳細 シングルポート 4x1 ビット RAM デュアルポート 4x1 ビット RAM クワッドポート 4x1 ビット RAM シンプルデュアルポート 4x3 ビット RAM シングルポート 128x1 ビット RAM デュアルポート 128x1 ビット RAM シングルポート 25x1 ビット RAM 分散 RAM モジュールは同期 ( 書き込み ) リソースです 同期読み出しは 同一スライス内のフリップフロップを使用してインプリメントできます このようにフリップフロップを使用する場合には フリップフロップの Clock-to-Out 遅延が低減されるため 分散 RAM の性能が向上します ただし クロックレイテンシが 1 サイクル分追加されます 分散エレメントでは同じクロック入力が共有されます 書き込みを実行する場合 SLIM の または ピンで駆動される書き込みイネーブル () 入力を High に駆動する必要があります 表 2-3 に 各分散 RAM コンフィギュレーションで使用する LUT ( 各スライスに 4 つ ) 数を示します 使用可能な分散 RAM プリミティブの詳細は Vivado esign Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイド (UG953) を参照してください 表 2-3 : 分散 RAM のコンフィギュレーション RAM 説明プリミティブ LUT 数 32 x 1S シングルポート RAM32X1S 1 32 x 1 デュアルポート RAM32X x 2Q クワッドポート RAM32M 4 32 x SP シンプルデュアル ポート RAM32M 4 4 x 1S シングルポート RAM4X1S 1 4 x 1 デュアルポート RAM4X1 2 4 x 1Q クワッドポート RAM4M 4 4 x 3SP シンプルデュアル ポート RAM4M x 1S シングルポート RAM128X1S x 1 デュアルポート RAM128X x 1S シングルポート RAM25X1S 4 分散 RAM のコンフィギュレーションには 次のようなポートがあります シングルポート 同期書き込みおよび非同期読み出し用に共通のアドレスポート - 読み出しおよび書き込みアドレスは同じアドレスバスを共有 デュアルポート 同期書き込みおよび非同期読み出し用に 1 ポート - 読み出しおよび書き込みのポートアドレスが共有されているファンクションジェネレーターが 1 つ接続される 24 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

25 分散 RAM (SLIM のみで使用可能 ) 非同期読み出し用に 1 ポート - 2 つ目のファンクションジェネレーターには 2 つ目の読み出し専用ポートアドレスに接続される A 入力および 1 つ目の読み出し / 書き込みポートアドレスと共有する WA 入力がある シンプルデュアルポート 同期書き込み用に 1 ポート ( 書き込みポートからのデータ出力 / 読み出しポートはない ) 非同期読み出し用に 1 ポート クワッドポート 同期書き込みおよび非同期読み出し用に 1 ポート 非同期読み出し用に 3 ポート 図 2-3 に示すとおり 共通書き込みポート W:W1 ( 次の図では WA[:1]) は常に [:1] を使用する LUT への入力によって物理的に駆動されます 読み出しポートは 4 つの LUT のそれぞれで独立しています したがって PRAM4 が LUT コンフィギュレーションに設定されていても LUT は常に有効なシングルポートとなります 読み出しおよび書き込みアドレスが互いに接続されている場合に SPRAM32 を選択できますが その他の 3 つの LUT は常に有効なデュアルポートとなります 図 2- から図 2-14 に 1 つの SLIM を使用してコンフィギュレーションする分散 RAM の例を示します x2 コンフィギュレーション ( 図 2- の 32x2 クワッドポート ) を使用する場合は A および WA をソフトウェアで High 駆動して O5 と を独立させます 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 25

26 第 2 章 : 機能の詳細 X-Ref Target - Figure 2- RAM32M I[1] I[0] AR[4:0] W (I) (AX/BX/CX/X) [5:1] 5 5 () () PRAM32 I1 I2 A[:1] WA[:1] O5 O[0] O[1] PRAM32 ARC[4:0] C[5:1] 5 5 I1 I2 A[:1] WA[:1] O5 OC[0] OC[1] ARB[4:0] B[5:1] 5 5 PRAM32 I1 I2 A[:1] WA[:1] O5 OB[0] OB[1] ARA[4:0] A[5:1] 5 5 PRAM32 I1 I2 A[:1] WA[:1] O5 OA[0] OA[1] UG474_c2_0_ 図 2- : 32x2 クワッドポートの分散 RAM (RAM32M) 2 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

27 分散 RAM (SLIM のみで使用可能 ) X-Ref Target - Figure 2-7 RAM32M unused unused WAR[5:1] WAR[] = 1 W [5:1] 5 5 () () PRAM32 I1 I2 A[:1] WA[:1] ATA[1] ATA[2] RAR[5:1] RAR[] = 1 C[5:1] 5 5 PRAM32 I1 I2 A[:1] WA[:1] O5 O[2] O[1] ATA[3] ATA[4] B[5:1] 5 5 PRAM32 I1 I2 A[:1] WA[:1] O5 O[4] O[3] ATA[5] ATA[] A[5:1] 5 5 PRAM32 I1 I2 A[:1] WA[:1] O5 O[] O[5] UG474_c2_0_ 図 2-7 : 32x シンプルデュアルポートの分散 RAM (RAM32M) 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 27

28 第 2 章 : 機能の詳細 X-Ref Target - Figure 2-8 RAM4X1S (I) I1 SPRAM4 O Output A[5:0] W ([:1]) () (/) A[:1] WA[:1] Q Registered Output (Optional) UG474_c2_07_ 図 2-8 : 4x1 シングルポートの分散 RAM (RAM4X1S) 4 つのシングルポート 4x1 ビットモジュールを図 2-8 に示すように構築する場合は 4 つの RAM4X1S プリミティブで SLIM を 1 つ使用できます ただし これらのプリミティブでは同じクロック 書き込みイネーブル 共有読み出しおよび書き込みポートアドレス入力を共有する必要があります このコンフィギュレーションは 4x4 ビットのシングルポート分散 RAM と同等です 2 つのデュアルポート 4x1 ビットモジュールを図 2-9 に示すように構築するには 2 つの RAM4X1 プリミティブで SLIM を 1 つ使用できます ただし これらのプリミティブでは同じクロック 書き込みイネーブル 共有読み出しおよび書き込みポートアドレス入力は共有する必要があります このコンフィギュレーションは 4x2 ビットのデュアルポート分散 RAM と同等です X-Ref Target - Figure 2-9 RAM4X1 (I) I1 PRAM4 SPO A[5:0] W ([:1]) () (/) A[:1] WA[:1] Q Registered Output (Optional) I1 PRAM4 PO PRA[5:0] (C[:1]) A[:1] WA[:1] Q Registered Output (Optional) UG474_c2_08_ 図 2-9 : 4x1 デュアルポートの分散 RAM (RAM4X1) 28 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

29 分散 RAM (SLIM のみで使用可能 ) X-Ref Target - Figure 2-10 RAM4M I (I) I1 PRAM4 O AR W ([:1]) () () A[:1] WA[:1] Q (Optional) Registered Output I1 PRAM4 OC ARC (C[:1]) A[:1] WA[:1] Q (Optional) Registered Output I1 PRAM4 OB ARB (B[:1]) A[:1] WA[:1] Q (Optional) Registered Output I1 PRAM4 OA ARA (A[:1]) A[:1] WA[:1] Q (Optional) Registered Output UG474_c2_09_ 図 2-10 : 4x1 クワッドポートの分散 RAM (RAM4M) 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 29

30 第 2 章 : 機能の詳細 X-Ref Target - Figure 2-11 RAM4M unused unused WAR[:1] W [:1] () () PRAM4 I1 I2 A[:1] WA[:1] ATA[1] RAR[:1] C[:1] PRAM4 I1 I2 A[:1] WA[:1] O5 O[1] ATA[2] B[:1] PRAM4 I1 I2 A[:1] WA[:1] O5 O[2] ATA[3] A[:1] PRAM4 I1 I2 A[:1] WA[:1] O5 O[3] UG474_c2_10_ 図 2-11 : 4x3 シンプルデュアルポートの分散 RAM (RAM4M) ワード数が 4 以上の分散 RAM コンフィギュレーションをインプリメントするには 多入力機能マルチプレクサー (F7AMUX F7BMUX および F8MUX) を図 2-12 ~ 図 2-14 に示すように使用する必要があります 2 つのシングルポート 128x1 ビットモジュールを図 2-12 に示すように構築するには 2 つの RAM128X1S プリミティブで SLIM を 1 つ使用できます ただし これらのプリミティブでは同じクロック 書き込みイネーブル 共有読み出しおよび書き込みポートアドレス入力を共有する必要があります このコンフィギュレーションは 128x2 ビットのシングルポート分散 RAM と同等です 30 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

31 分散 RAM (SLIM のみで使用可能 ) X-Ref Target - Figure 2-12 A (CX) RAM128X1S (I) I1 SPRAM4 A[:0] W [5:0] 7 () (/) A[:1] WA[7:1] 0 Output [5:0] 7 SPRAM4 I1 A[:1] WA[7:1] F7BMUX Q Registered Output (Optional) UG474_c2_11_ 図 2-12 : 128x1 シングルポートの分散 RAM (RAM128X1S) 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 31

32 第 2 章 : 機能の詳細 X-Ref Target - Figure 2-13 RAM128X1 A (CX) I I1 PRAM4 A[:0] W 7 () () A[:1] WA[7:1] SPO 7 PRAM4 I1 A[:1] WA[7:1] F7BMUX Q Registered Output (Optional) I1 PRAM4 PRA[:0] 7 A[:1] WA[7:1] PO AX 7 PRAM4 I1 A[:1] WA[7:1] F7AMUX Q Registered Output (Optional) UG474_c2_12_ 図 2-13 : 128x1 デュアルポートの分散 RAM (RAM128X1) 32 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

33 分散 RAM (SLIM のみで使用可能 ) X-Ref Target - Figure 2-14 RAM25X1S I1 SPRAM4 A[7:0] W 8 () (/) A[:1] WA[8:1] A (CX) I1 SPRAM4 F7BMUX 8 A[:1] WA[8:1] A7 (BX) O Output I1 SPRAM4 F8MUX Q Registered Output (Optional) 8 A[:1] WA[8:1] A (AX) I1 SPRAM4 F7AMUX 8 A[:1] WA[8:1] UG474_c2_13_ 図 2-14 : 25x1 シングルポートの分散 RAM (RAM25X1S) ここに示した例よりも大きな分散 RAM コンフィギュレーションが必要な場合は SLIM が 2 つ以上必要ですが CLB 内またはスライス間には直接接続がないため これ以上大規模な分散 RAM は構築できません 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 33

34 第 2 章 : 機能の詳細 分散 RAM のデータフロー 同期書き込み 同期書き込みは アクティブ High の書き込みイネーブル () を使用してシングルクロックエッジで実行されます が High のとき 入力 () がアドレス A のメモリ位置へ読み込まれます 非同期読み出し 出力は デュアルポートモードの SPO 出力のアドレス A またはデュアルポートモードの PO 出力のアドレス PRA で決定されます 新しいアドレスがアドレスピンに読み込まれると LUT にアクセスする時間分遅れて メモリ位置のデータ値が出力に現れます この動作はクロック信号とは関係なく非同期で実行されます 分散 RAM のまとめ 分散 RAM の特徴をまとめると次のようになります SLIM にはシングルポートとデュアルポートがある 書き込みには クロックエッジが 1 つ必要 読み出しは非同期で行われる (Q 出力 ) データ入力は Setup-to-Clock タイミング仕様に従う ROM ( 読み出し専用メモリ ) SLIM および SLIL の両スライスに含まれる各ファンクションジェネレーターは 4x1 ビット ROM をインプリメントでき ROM4X1 ROM128X1 および ROM25X1 の 3 つのコンフィギュレーションが可能です ROM の内容は各デバイスのコンフィギュレーション時に読み込まれます 表 2-4 に 各 ROM コンフィギュレーションで使用される LUT 数を示します 表 2-4 : ROM コンフィギュレーション ROM LUT 数 4 x x x 1 4 シフトレジスタ (SLIM のみ ) SLIM ファンクションジェネレーターは スライス内のフリップフロップを使用せずに 32 ビットシフトレジスタとしてもコンフィギュレーションできます シフトレジスタを使用すると 各 LUT でシリアルデータを 1 ~ 32 クロックサイクルだけ遅延させることができます シフトイン (I1 LUT ピン ) およびシフトアウト Q31 (MC31 LUT ピン ) ラインは LUT をカスケード接続してより大規模なシフトレジスタを構築します したがって 1 つの SLIM にある 4 つの LUT をカスケード接続すると 最大 128 クロックサイクルの遅延を生成できます 複数の SLIM のシフトレジスタを組み合わせることもできますが より長いシフトレジスタを構築できるスライス間の直接接続はありません また LUT B/C/ の MC31 出力も使用できません 生成されたプログラマブル遅延を使用して データパイプラインのタイミングのバランスを取ることが可能です 34 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

35 シフトレジスタ (SLIM のみ ) シフトレジスタには次のような用途が考えられます 遅延またはレイテンシの補正 同期 FIFO および CAM (Content Addressable Memory) シフトレジスタには次のような機能があります 書き込み クロック入力 () およびオプションのクロックイネーブル () と同期して実行される Q31 への固定読み出しアクセス ダイナミック読み出しアクセス 5 ビットのアドレスバス A[4:0] を使用して実行される - LUT アドレスの LSB は使用せず ソフトウェアによって自動的に High 駆動される アドレスを変更すると 32 ビットの任意のビットを非同期に読み出すことができる ( プリミティブ上では Q として参照される LUT の 出力から ) この機能は 32 ビット未満の小規模シフトレジスタを構成する際に役立つ - たとえば 13 ビットのシフトレジスタを構築する場合は アドレスを 13 番目のビットに設定する 同期読み出しのインプリメンテーションに ストレージエレメントまたはフリップフロップが使用できる - フリップフロップの Clock-to-Out が遅延全体を左右し 性能が向上する - ただし クロックレイテンシが 1 サイクル分だけ追加される シフトレジスタのセットまたはリセットはサポートされていない 図 2-15 に 32 ビットシフトレジスタのロジックブロック図を示します X-Ref Target - Figure 2-15 SHIFTIN (MC31 of Previous LUT) SRLC32E SHIFTIN () A[4:0] (AI) 5 (A[:2]) SRL32 I1 MC31 A[:2] SHIFTOUT (Q31) () (/) Q Output (Q) (AQ) Registered Output (Optional) UG474_c2_14_ 図 2-15 : 32 ビットシフトレジスタのコンフィギュレーション 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 35

36 第 2 章 : 機能の詳細 図 2-1 に ファンクションジェネレーターを 1 つ使用したシフトレジスタコンフィギュレーションの例を示します X-Ref Target - Figure 2-1 SHIFTIN () 32-bit Shift Register SHIFTOUT(Q31) Address (A[4:0]) 5 MUX Q UG474_c2_15_ 図 2-1 : シフトレジスタの表記 図 2-17 に 2 つの 1 ビットシフトレジスタを示します この例は 1 つの LUT にインプリメント可能です SRLC32E および SRL1E プリミティブの詳細は Vivado esign Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイド (UG953) を参照してください X-Ref Target - Figure 2-17 SHIFTIN1 (AI) I1 SRL1 O5 A[3:0] 4 A[5:2] SHIFTIN2 (AX) I2 SRL1 4 A[5:2] MC31 UG474_c2_1_ 図 2-17 : 2 つの 1 ビットシフトレジスタを使用したコンフィギュレーション 前述のとおり 出力 (MC31) を 1 つ追加してシフトレジスタ間に専用配線を使用すると LUT 出力を使用せずに そのレジスタの最終ビットを次のレジスタの最初のビットに接続できます より長いシフトレジスタは チェーン内の任意のビットに動的にアクセスして構築できます シフトレジスタのチェーン接続および F7AMUX F7BMUX F8MUX マルチプレクサーによって アドレス指定によるアクセスが可能な最大 128 ビットのシフトレジスタを 1 つの SLIM 内にインプリメントできます 図 2-18 から図 2-20 に SLIM 1 つを使用したシフトレジスタコンフィギュレーションのさまざまな例を示します 3 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

37 シフトレジスタ (SLIM のみ ) X-Ref Target - Figure 2-18 SRL32 SHIFTIN () I1 A[5:0] () (/) 5 A[:2] MC31 A5 (AX) Output (Q) I1 SRL32 F7AMUX Q (AQ) Registered Output (Optional) 5 A[:2] MC31 (MC31) SHIFTOUT (Q3) UG474_c2_17_ 図 2-18 : 4 ビットシフトレジスタのコンフィギュレーション X-Ref Target - Figure 2-19 CX (A5) SRL32 SHIFTIN () I1 A[:0] () (/) 5 A[:2] MC31 F7BMUX BX (A) (BMUX) Output (Q) F8MUX Q (BQ) Registered Output SRL32 (Optional) I1 5 A[:2] MC31 AX (A5) 5 I1 A[:2] SRL32 Not Used F7AMUX UG474_c2_18_ 図 2-19 : 9 ビットシフトレジスタのコンフィギュレーション 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 37

38 第 2 章 : 機能の詳細 X-Ref Target - Figure 2-20 SRL32 SHIFTIN () I1 A[:0] 5 () (/) A[:2] MC31 CX (A5) I1 SRL32 F7BMUX A[:2] I1 MC31 SRL32 BX (A) F8MUX Q (BMUX) (BQ) (Optional) Output (Q) Registered Output A[:2] MC31 AX (A5) I1 SRL32 F7AMUX A[:2] MC31 (MC31) SHIFTOUT (Q127) UG474_c2_19_ 図 2-20 : 128 ビットシフトレジスタのコンフィギュレーション 2 つ以上の SLIM を使用すると 128 ビットよりも長いシフトレジスタを構成できますが スライス間には直接接続がないため これより長いシフトレジスタは構築できません シフトレジスタのデータフローシフト動作 図 5-7 に シフト動作のタイミング図を示します シフト動作には 次のような特徴があります シングルクロックエッジで動作する アクティブ High のクロックイネーブルによって有効となる 入力 () はシフトレジスタの最初のビットに読み込まれる ほかのビットもそれぞれ次の高位ビットにシフトする 38 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

39 マルチプレクサー カスケード接続可能なシフトレジスタコンフィギュレーションでは 最後のビットが MC31 出力にシフトアウトされる 5 ビットのアドレスポート (A[4:0]) で選択されたビットは Q 出力に現れる ダイナミック読み出し ダイナミック読み出し動作には 次のような特徴があります Q 出力は 5 ビットのアドレスによって決定される 新しいアドレスが 5 ビットの入力アドレスピンに読み込まれると この新しいビット値が LUT にアクセスする時間分遅れて Q 出力に出力される この動作は非同期で クロック信号およびクロックイネーブル信号とは関係なく行われる スタティック読み出し スタティック読み出し動作には 次のような特徴があります 5 ビットアドレス入力が固定されている場合 Q 出力は常に同じアドレスの値になる このモードでは 1 つの LUT に 1 ~ 32 ビットのシフトレジスタをインプリメントする シフトレジスタ長は (N+1) となる (N は 0 ~ 31 の入力アドレス ) Q 出力は シフト操作と同期して変化する 前のビットが次の位置にシフトして Q に出力される シフトレジスタのまとめ シフトレジスタの特徴をまとめると次のようになります シフト操作にはクロックエッジ 1 つが必要 LUT の Q 出力に対する可変長モードの読み出しは非同期で実行される LUT の Q 出力に対する固定長モードの読み出しは同期で実行される データ入力は Setup-to-Clock タイミング仕様に従う カスケード接続可能なコンフィギュレーションでは 常に Q31 出力に最終のビット値が含まれる Q31 出力は各シフト動作後に同期して変化する マルチプレクサー 7 シリーズ FPGA のファンクションジェネレーターおよび関連するマルチプレクサーは 次をインプリメントできます LUT を 1 つ使用する 4:1 マルチプレクサー スライスあたり 4 つの 4:1 マルチプレクサー LUT を 2 つ使用する 8:1 マルチプレクサー スライスあたり 2 つの 8:1 マルチプレクサー LUT を 4 つ使用する 1:1 マルチプレクサー スライスあたり 1 つの 1:1 マルチプレクサー 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 39

40 第 2 章 : 機能の詳細 これらの多入力マルチプレクサーは 専用の F7AMUX F7BMUX および F8MUX マルチプレクサーを使用して 1 レベルのロジック ( または LUT) にインプリメントされます このようなマルチプレクサーは 1 つのスライスで最大 4 つの LUT を組み合わせることができます また 2 つの LUT を用いた最大 13 入力の汎用ファンクション または 4 つの LUT (1 スライス ) を用いた 27 入力の汎用ファンクションを構成する場合にも使用できます マルチプレクサーの出力は組み合わせ回路による値で CLB のストレージエレメントに格納できます 大規模マルチプレクサーのデザイン 4:1 マルチプレクサー すべての LUT は 4:1 マルチプレクサー (MUX) にコンフィギュレーションできます 4:1 MUX は 同じスライス内のフリップフロップを 1 つ使用してインプリメントでき 1 つのスライスには最大 4 つの 4:1 MUX をインプリメント可能です ( 図 2-21 参照 ) X-Ref Target - Figure 2-21 SLI LUT () 4:1 MUX Output SEL [1:0], ATA [3:0] Input ([:1]) A[:1] Q (Q) Registered Output LUT (Optional) (C) 4:1 MUX Output SEL C [1:0], ATA C [3:0] Input (C[:1]) A[:1] Q (CQ) Registered Output LUT (Optional) (B) 4:1 MUX Output SEL B [1:0], ATA B [3:0] Input (B[:1]) A[:1] Q (BQ) Registered Output LUT (Optional) (A) 4:1 MUX Output SEL A [1:0], ATA A [3:0] Input (A[:1]) A[:1] Q (AQ) Registered Output () (Optional) UG474_c2_20_ 図 2-21 : 1 つのスライスに 4 つの 4:1 マルチプレクサー 40 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

41 マルチプレクサー 8:1 マルチプレクサー 各スライスには F7AMUX と F7BMUX がそれぞれ 1 つずつあります これら 2 つの MUX では 2 つの LUT 出力を組み合わせて最大 13 入力の組み合わせファンクション ( または 8:1 MUX) を構築します 1 つのスライスには最大 2 つの 8:1 MUX をインプリメントできます ( 図 2-22 参照 ) X-Ref Target - Figure 2-22 SLI LUT SEL [1:0], ATA [3:0] Input (1) ([:1]) A[:1] F7BMUX LUT (CMUX) 8:1 MUX Output (1) SEL C [1:0], ATA C [3:0] Input (1) (C[:1]) A[:1] (CQ) Q (Optional) Registered Output SELF7(1) (CX) () LUT SEL B [1:0], ATA B [3:0] Input (2) (B[:1]) A[:1] F7AMUX LUT (AMUX) 8:1 MUX Output (2) SEL A [1:0], ATA A [3:0] Input (2) (A[:1]) A[:1] (AQ) Q (Optional) Registered Output SELF7(2) (AX) UG474_c2_21_ 図 2-22 : 1 つのスライスに 2 つの 8:1 マルチプレクサー 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 41

42 第 2 章 : 機能の詳細 1:1 マルチプレクサー 各スライスには F8MUX が 1 つあります この F8MUX は F7AMUX および F7BMUX の出力を組み合わせて 最大 27 入力 ( または 1:1 MUX) の組み合わせファンクションを構築します 1 つのスライスには 1:1 MUX を 1 つのみインプリメントできます ( 図 2-23 参照 ) X-Ref Target - Figure 2-23 LUT SLI SEL [1:0], ATA [3:0] Input ([:1]) A[:1] F7BMUX LUT SEL C [1:0], ATA C [3:0] Input (C[:1]) A[:1] F8MUX SELF7 (CX) LUT (BMUX) (B) Q 1:1 MUX Output Registered Output SEL B [1:0], ATA B [3:0] Input (B[:1]) A[:1] F7AMUX (Optional) LUT SEL A [1:0], ATA A [3:0] Input (A[:1]) A[:1] SELF7 SELF8 (AX) (BX) () UG474_c2_22_ 図 2-23 : 1 つのスライスに 1 つの 1:1 マルチプレクサー 複数の SLIM を使用すると 1:1 より大規模なマルチプレクサーを構築できますが スライス間には直接接続がないため これより長いマルチプレクサーは構築できません 42 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

43 キャリーロジック キャリーロジック ファンクションジェネレーターのほか 高速加算 / 減算を実行するために 専用の高速ルックアヘッドキャリーロジックが含まれています 図 1-1 に示すように 7 シリーズ FPGA の CLB には 2 つの独立したキャリーチェーンがあります このキャリーチェーンはカスケード接続が可能なため 図 2-2 のような 大規模な加算 / 減算ロジックを構築できます キャリーチェーンでは上方向に演算が実行され 各スライスの高さは 4 ビットです 各ビットに対してキャリーマルチプレクサー (MUXCY) と専用 XOR ゲートが 1 つずつあり 選択されたキャリービットを使用してオペランドを加算 / 減算します 専用キャリーパスおよびキャリーマルチプレクサー (MUXCY) を使用して ファンクションジェネレーターをカスケード接続し 多入力ロジックファンクションをインプリメントすることも可能です 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 43

44 第 2 章 : 機能の詳細 図 2-24 に 1 つのスライスの関連ロジックを使用したキャリーチェーンを示します X-Ref Target - Figure 2-24 COUT (To Next Slice) Carry Chain Block (CARRY4) From LUT S3 MUXCY CO3 MUX/Q* O5 From LUT X I3 O3 Q MUX Q (Optional) From LUTC S2 MUXCY CO2 CMUX/CQ* O5 From LUTC CX I2 O2 Q CMUX CQ (Optional) From LUTB S1 MUXCY CO1 BMUX/BQ* O5 From LUTB BX I1 O1 Q BMUX BQ (Optional) From LUTA S0 MUXCY CO0 AMUX/AQ* O5 From LUTA AX I0 O0 Q AMUX AQ CYINIT CIN (Optional) 0 1 CIN (From Previous Slice) * Can be used if unregistered/registered outputs are free. UG474_c2_23_ 図 2-24 : 高速キャリーロジックパスおよび関連するエレメント キャリーチェーンは ファンクションジェネレーターと共にキャリールックアヘッドロジックを使用します 次に示す 10 の独立した入力と 8 つの独立した出力があります 入力 S 入力 - S0 ~ S3 - キャリールックアヘッドロジックの伝搬信号 - ファンクションジェネレーターの 出力から入力される I 入力 - I1 ~ I4 - キャリールックアヘッドロジックの生成信号 44 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

45 キャリーロジック - ファンクションジェネレーターの O5 出力から入力される - 乗算器を構築する場合 - スライスの BYPASS 入力 (AX BX CX X) - 加算器 / アキュムレータを構築する場合 CYINIT - キャリーチェーンの最初のビットの CIN - 加算の場合 0 - 減算の場合 1 - 最初のキャリービットを動的に指定するための AX 入力 CIN - スライスをカスケード接続し より長いキャリーチェーンを構成する 出力 O 出力 - O0 ~ O3 - 加算 / 減算の合計出力 CO 出力 - CO0 ~ CO3 - 各ビットのキャリー出力の計算 - CO3 がスライスの COUT 出力に接続され 複数スライスをカスケード接続することによって より長いキャリーチェーンが構築される 加算器の伝搬遅延は カスケード接続されるキャリーチェーンの数が増えるほど オペランドのビット数と共に直線的に増加します キャリーチェーンは 同一スライス内のストレージエレメントまたはフリップフロップを使用してインプリメントできます キャリーロジックのカスケード接続は スライスカラムの高さにのみ制限されます スタックドシリコンインターコネクト (SSI) テクノロジを使用するデバイスの SLR (Super Logic Region) 間では キャリーロジックのカスケード接続はできません 第 章の スタックドシリコンインターコネクト (SSI) テクノロジを使用するデバイス を参照してください 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 45

46 第 2 章 : 機能の詳細 4 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

47 第 3 章 デザイン入力 CLB リソースは FPGA 固有の特別なコーディングを必要とせず FPGA 合成ツールによって自動的かつ効率的に適用されます ただし HL コーディングにおける推奨事項や手法が デザイン効率を最大限に引き出す最適化に役立つ場合があります デザインのチェックリスト 次のガイドラインは 7 シリーズ CLB を効果的に使用するためのデザイン上の推奨事項をまとめた簡単なチェックリストです リソース使用率 ジェネリック HL コードを使用し 合成およびマッピングのツールが特定の FPGA CLB リソースを選択できるようにします 特定リソースのインスタンシエーションは 集積度または性能の要件を満たすために必要な場合にのみ検討します 合成結果を予測スライス数と比較してデザインの効率を検証します ターゲットデバイスのデザインでリソースが不足した場合 どのリソースが制約要因になっているのかを確認し レジスタから SRL や分散 RAM 分散 RAM からブロック RAM キャリーロジックから SP スライスなどの代替リソースへの移行を検討します ほかのアーキテクチャからデザインを移行する場合は リソースインスタンシエーション マッピングおよびフロアプランの制約を削除します ( 7 シリーズ FPGA マイグレーションメソドロジガイド (UG429) 参照 ) FPGA に適した HL コーディング手法については japan.xilinx.com から入手できる XST ユーザーガイド (Virtex- Spartan- および 7 シリーズデバイス用 ) (UG87) を参照してください パイプライン処理 豊富なフリップフロップを活用して性能を高めるには シーケンシャルデザインの手法やパイプライン処理を使用してください 制御信号 制御信号は必要な場合にのみ使用します FPGA リソースを最大限に活用できるように 配線済みのグローバルリセット信号の使用を避け ローカルリセットの使用も最低限に抑えます アクティブ High の制御信号を使用します 1 つのフリップフロップでセットとリセットの両方を使用しないようにします フリップフロップの代わりに LUT を使用して使用率の最大化 消費電力の最小化を図るため 小さなシフトレジスタおよびストレージアレイに制御信号を使用しないようにします 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 47

48 第 3 章 : デザイン入力 ソフトウェアオプション 性能を自動的に向上させるために タイミング制約を使用し ソフトウェアオプションを用いてインプリメンテーション実行時間の増加とのトレードオフを調整します CLB リソースの使用法 プリミティブ ザイリンクスでは ツールが CLB リソースの使用を推論できるように ジェネリック HL コードの使用を推奨しています 7 シリーズ FPGA 向けに設計された IP ソリューションを使用すると CLB リソースを十分に活用できます LUT キャリーロジック シーケンシャルエレメントを含む CLB のすべての機能は直接インスタンシエートできます ただし インスタンシエーションは主に SP スライスなどの CLB 外のリソースを使用する場合の指定に使用してください 合成ツールによって多入力マルチプレクサー 分散 RAM SRL 機能などの目的の CLB リソースを推論できない場合には インスタンシエーションが必要となる可能性があります ここでは 最も頻繁に使用される CLB プリミティブの概要を説明します インスタンシエーションの例およびほかの CLB プリミティブに関する情報は Vivado esign Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイド (UG953) を参照してください マルチプレクサープリミティブ マルチプレクサーのプリミティブは 各スライスの専用マルチプレクサーを直接インスタンシエートすることで より多入力のマルチプレクサーを構築できるようにします 表 3-1 に 2 つのプリミティブの説明を示します 表 3-1 : マルチプレクサーのプリミティブ プリミティブ入力リソース出力 MUXF7 LUT 出力 (4:1 マルチプレクサー ) F7AMUX または F7BMUX 8:1 マルチプレクサー MUXF8 F7AMUX および F7BMUX の出力 (8:1 マルチプレクサー ) F8MUX 1:1 マルチプレクサー いずれのマルチプレクサープリミティブも同じポート信号を使用します 図 3-1 に MUXF7 を示します 48 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

49 プリミティブ X-Ref Target - Figure 3-1 MUXF7 I0 O I1 S UG474_c3_01_ 図 3-1 : MUXF7 プリミティブ ポート信号 データ入力 - I0 I1 データ入力には セレクト信号 (S) で選択されるデータが入力されます セレクト入力 - S セレクト入力信号は 出力 O へ送信されるデータ入力信号を決定します ロジック 0 では I0 入力が ロジック 1 では I1 入力が選択されます データ出力 - O データ出力 O には セレクト入力で選択されたデータ値 (1 ビット ) が出力されます キャリーチェーンプリミティブ CARRY4 プリミティブは 各スライスで使用可能な高速キャリーロジックをインスタンシエートします このプリミティブは LUT と接続して加算器および乗算器を構築します 図 3-2 に CARRY4 プリミティブを示します 合成ツールによって通常は 演算 HL コードからこのロジックが推論され そのファンクションが自動で適切に接続されます 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 49

50 第 3 章 : デザイン入力 X-Ref Target - Figure 3-2 CARRY4 I[3:0] O[3:0] S[3:0] CO[3:0] CYINIT CI UG474_c3_02_ 図 3-2 : CARRY4 プリミティブ ポート信号 合計出力 - O[3:0] 合計出力には 加算 / 減算の最終結果が出力されます スライスの AMUX/BMUX/CMUX/MUX 出力に接続されます キャリー出力 - CO[3:0] キャリー出力には 各ビットのキャリーアウトが出力されます CO[3] は COUT と等価です COUT を介して CO[3] をほかの CARRY4 プリミティブの CI 入力へ接続することで より長いキャリーチェーンを構築できます キャリーチェーンは 専用の配線によってスライスに沿って上方向に接続されます キャリー出力は 必要に応じてスライスの AMUX/BMUX/CMUX/MUX 出力にも接続されます キャリー入力 - CI CIN とも呼ばれるキャリー入力を使用してスライスをカスケード接続し より長いキャリーチェーンを構築します データ入力 - I[3:0] データ入力は キャリールックアヘッドロジックの生成信号として使用されます この生成信号は LUT 出力から送信されます セレクト入力 - S[3:0] セレクト入力は キャリールックアヘッドロジックの伝搬信号として使用されます この伝搬信号は LUT 出力から送信されます キャリー初期化 - CYINIT キャリー初期化入力を使用して キャリーチェーンの最初のビットを選択します CYINIT 値は 加算の場合は 0 減算の場合は 1 あるいは最初のキャリービットを動的に指定する場合は AX 入力になります 50 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

51 プリミティブ SLIM 分散 RAM プリミティブ 表 3-2 に 8 つのプリミティブを示します 3 つのプリミティブがシングルポート RAM 3 つのプリミティブがデュアルポート RAM そして 2 つのプリミティブがクワッドポートの RAM です 表 3-2 : シングルポート デュアルポート およびクワッドポート分散 RAM プリミティブ RAM のサイズタイプアドレス入力 RAM32X1S 32 ビットシングルポート A[4:0] ( 読み出し / 書き込み ) RAM32M 32 ビット クワッドポート ARA[4:0] ( 読み出し ) ARB[4:0] ( 読み出し ) ARC[4:0] ( 読み出し ) AR[4:0] ( 読み出し / 書き込み ) RAM4X1S 4 ビット シングルポート A[5:0] ( 読み出し / 書き込み ) RAM4X1 4 ビット デュアルポート A[5:0] ( 読み出し / 書き込み ) PRA[5:0] ( 読み出し ) RAM4M 4 ビット クワッドポート ARA[5:0] ( 読み出し ) ARB[5:0] ( 読み出し ) ARC[5:0] ( 読み出し ) AR[5:0] ( 読み出し / 書き込み ) RAM128X1S 128 ビット シングルポート A[:0] ( 読み出し / 書き込み ) RAM128X1 128 ビット デュアルポート A[:0] ( 読み出し / 書き込み ) PRA[:0] ( 読み出し ) RAM25X1S 25 ビット シングルポート A[7:0] ( 読み出し / 書き込み ) 入力および出力データは 1 ビット幅です ( クワッドポート RAM を除く ) 図 3-3 に 標準的なシングルポート デュアルポート クワッドポートの分散 RAM のプリミティブを示します A AR および PRA 信号はアドレスバスです 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 51

52 第 3 章 : デザイン入力 X-Ref Target - Figure 3-3 RAM#X1S RAM#X1 RAM#M O SPO I[A:][#:0] O[#:0] W W W A[#:0] A[#:0] R/W Port AR[#:0] R/W Port PRA[#:0] Read Port PO ARC[#:0] Read Port OC[#:0] ARB[#:0] Read Port OB[#:0] ARA[#:0] Read Port OA[#:0] UG474_c3_03_ 図 3-3 : シングルポート デュアルポート およびクワッドポート分散 RAM プリミティブ 分散 RAM プリミティブを複数使用すると ビット幅の大きいメモリブロックをインプリメントできます ポート信号 同じメモリセルを読み出す場合でも 分散 RAM の各ポートはそれぞれ独立して動作します クロック W クロックは同期書き込みに使用します データ入力ピンとアドレス入力ピンのセットアップタイムは W ピンを基準としています クロックピン (W) には スライスレベルで反転オプションがあります クロック信号は ほかのロジックリソースを使用せずに 立ち下がりエッジまたは立ち上がりエッジでアクティブにできます デフォルトでは 立ち上がりエッジを使用します イネーブル / イネーブルピンはポートの書き込みを制御します が無効の場合 メモリセルへの書き込みは実行されません が有効の場合 クロックエッジに同期して アドレス入力で指定したメモリ位置にデータ入力信号が書き込まれます アドレス A[#:0] PRA[#:0] ARA[#:0] AR[#:0] アドレス入力 A[#:0] ( シングルポートおよびデュアルポートの場合 ) PRA[#:0] ( デュアルポートの場合 ) ARA[#:0] ~ AR[#:0] ( クワッドポートの場合 ) は 読み出しまたは書き込みを実行するメモリセルを選択します 必要となるアドレス入力の数はポート幅によって決定します VHL または Verilog のインスタンシエーションでは 一部のアドレス入力はバスではありません 表 3-2 に各アドレスピンの機能の概要を示します データ入力 I[#:0] データ入力 ( シングルポートおよびデュアルポートの場合 ) および I[#:0] ( クワッドポートの場合 ) には RAM に書き込む新しいデータ値が入力されます 52 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

53 プリミティブ データ出力 O SPO PO および OA[#:0] O[#:0] データ出力 O ( シングルポートまたは SPO) PO ( デュアルポート ) OA[#:0] ~ O[#:0] ( クワッドポート ) には アドレス入力で指定したメモリセルの内容が反映されます 次のアクティブな書き込みクロックエッジで データ出力 (O SPO O[#:0) には新しく書き込まれたデータが反映されます SLIM SRL シフトレジスタプリミティブ 32 ビットのシフトレジスタ (SRLC32E) は SLIM の LUT を 1 つ用いるプリミティブを 1 つ使用します 図 3-4 に 32 ビットシフトレジスタのプリミティブを示します X-Ref Target - Figure 3-4 SRLC32E 5 A[4:0] Q Q31 UG474_c3_04_ 図 3-4 : 32 ビットシフトレジスタ ポート信号 クロック シフト動作は クロックの立ち上がりエッジまたは立ち下がりエッジのいずれかに同期します データおよびクロックイネーブル入力ピンには の選択されたエッジを基準としたセットアップタイムがあります クロックピン () には スライスレベルで反転オプションがあります クロック信号は ほかのロジックリソースを使用せずに 立ち下がりエッジまたは立ち上がりエッジでアクティブにできます デフォルトでは 立ち上がりエッジを使用します データ入力 データ入力は シフトレジスタへシフトインする新しいデータ (1 ビット ) になります クロックイネーブル - クロックイネーブルピンは シフト動作を制御します クロックイネーブルピンが非アクティブのときは シフトレジスタにデータはシフトインされず 新しいデータは書き込まれません クロックイネーブルをアクティブにすると データ入力 () の内容が最初のビットに書き込まれ すべてのデータが 1 つずつシフトします 新しいデータは 出力ピン (Q) およびカスケード接続可能な出力ピン (Q31) に送信されます アドレス A[4:0] アドレス入力は 読み出されるビット ( 範囲 0 ~ 31) を選択します n 番目のビットが 出力ピン (Q) に送信されます この入力はカスケード接続可能な出力ピン (Q31) に影響せず Q31 は常にシフトレジスタの最後のビット ( ビット 31) になります 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 53

54 第 3 章 : デザイン入力 データ出力 Q データ出力 Q には アドレス入力で選択されたデータ値 (1 ビット ) が送信されます データ出力 Q31 データ出力 Q31 には 32 ビットシフトレジスタの最後のビット値が送信されます シフトインが実行されるごとに新しいデータが出力されます フリップフロッププリミティブ フリップフロップやラッチ両方を含む CLB のストレージエレメント用のプリミティブがいくつかあり さまざまな制御信号を組み合わせて使用できます 図 3-5 に FRE プリミティブを例として示します フリップフロップおよびラッチのプリミティブの詳細は Vivado esign Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイド (UG953) を参照してください X-Ref Target - Figure 3-5 FRE Q C R UG474_c3_05_ 図 3-5 : FRE プリミティブ ポート信号 データ入力 - データ入力は フリップフロップにクロックで入力される新しいデータ (1 ビット ) です データ出力 - Q Q は フリップフロップからのレジスタを介した 1 ビットのデータ出力です クロック - C データのキャプチャおよび出力のトグルには クロックの立ち上がりエッジまたは立ち下がりエッジのいずれかが使用されます データおよびクロックイネーブル入力ピンには クロックの選択されたエッジを基準としたセットアップタイムがあります クロックピン (C) には スライスレベルで反転オプションがあります クロック信号は ほかのロジックリソースを使用せずに 立ち下がりエッジまたは立ち上がりエッジでアクティブにできます デフォルトでは 立ち上がりエッジを使用します 1 つのスライスに含まれるすべてのフリップフロップで 同じクロックおよびクロックの極性を使用する必要があります クロックイネーブル - が Low のとき 入力に対するクロック遷移が無視されます セットおよびリセット入力は クロックイネーブルよりも優先されます 54 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

55 プリミティブ 同期リセット - R R が High の場合 ほかの入力よりも優先され データ出力 (Q) はクロック遷移がアクティブのときに Low に駆動されます この信号は FRE コンポーネントで使用できます デフォルトでは 電源投入時に FRE フリップフロップもクリアされます 同期セット - S S が High の場合 ほかの入力よりも優先され データ出力 (Q) はクロック遷移がアクティブのときに High に駆動されます この信号は FSE コンポーネントで使用できます デフォルトでは 電源投入時に FSE フリップフロップもプリセットされます 非同期クリア - CLR CLR が High の場合 ほかの入力よりも優先され データ出力 (Q) は Low に駆動されます この信号は F コンポーネントで使用できます デフォルトでは 電源投入時に F フリップフロップもクリアされます 非同期プリセット - PRE PRE が High の場合 ほかの入力よりも優先され データ出力 (Q) は High に駆動されます この信号は FPE コンポーネントで使用できます デフォルトでは 電源投入時に FPE フリップフロップもプリセットされます 注記 : 1 つのフリップフロップで非同期クリアと非同期プリセットの両方を使用する場合は リソースおよびタイミングパスを追加する必要があります 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 55

56 第 3 章 : デザイン入力 5 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

57 第 4 章 アプリケーション この章では より大きなファンクションの一部として CLB リソースを使用する方法について説明します また これらのファンクションを別の方法でインプリメントする場合のトレードオフについても解説します 分散 RAM のアプリケーション 分散 RAM としての用途には 小規模なアレイ向けのストレージエレメントとより大規模なアレイ向けのブロック RAM との間にトレードオフがあります 最大限の柔軟性を得るために メモリは可能な限り推論することを推奨します 分散 RAM は インスタンシエーションまたはザイリンクス LogiCORE IP を使用してターゲットにすることもできます 通常 ターゲットデバイスの SLIM またはロジックリソースが不足していない限り 4 ビット以下のメモリは すべて分散 RAM でインプリメントしてください 分散 RAM は リソース 性能 消費電力の面でより効率的です 4 ビットから 128 ビットのメモリの場合 使用する最適なリソースの判断は次の要因に依存します 1. 使用可能なブロック RAM の有無 使用できるブロック RAM がない場合は 分散 RAM を使 用します 2. レイテンシの要件 非同期読み出し機能が必要な場合は 分散 RAM を使用します 3. データ幅 1 ビットよりも大きな場合は 可能であればブロック RAM を使用します 4. 必要な性能要件 通常 レジスタ付き分散 RAM はブロック RAM に比べて Clock-to-Out タ イミングが短く 配置制約も厳しくありません シフトレジスタのアプリケーション 同期シフトレジスタ シフトレジスタのプリミティブは 同じスライスにあるレジスタを使用しません 完全に同期した読み出し / 書き込みシフトレジスタをインプリメントするには 出力ピン Q をフリップフロップに接続する必要があります 図 4-1 に示すように シフトレジスタとフリップフロップで同じクロックが使用されます 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 57

58 第 4 章 : アプリケーション X-Ref Target - Figure 4-1 SRLC32E FF Q Q Synchronous Output Address (Write Enable) Q31 UG474_c4_01_ 図 4-1 : 同期シフトレジスタ このコンフィギュレーションは デザインが簡単でタイミングソリューションの点でも優れています フリップフロップはシフトレジスタチェーンの最後のレジスタと考え 固定長モードまたは可変長モードでのアドレス指定は必要な長さから 1 を引いた値にします 必要に応じて カスケード接続可能な出力もフリップフロップを介して出力できます 固定長シフトレジスタ カスケード接続可能な 32 ビットのシフトレジスタでは 専用マルチプレクサー (F7AMUX F7BMUX および F8MUX) を使用せずに 任意の固定長モードシフトレジスタをインプリメントできます 図 4-2 に 72 ビットのシフトレジスタを示します 最後の SRLC32E プリミティブのみアドレス入力を 0b00111 に固定する必要があります または シフトレジスタの長さを 71 ビットまでに制限して ( アドレス入力を 0b00110 に固定 ) 最後のレジスタにはフリップフロップを使用することもできます SRLC32E プリミティブでは シフトレジスタの長さはアドレス入力 +1 です X-Ref Target - Figure 4-2 LUT LUT Q31 SRLC32E Q31 SRLC32E LUT LUT Q31 SRLC32E Q31 SRLC32E FF LUT Q A[4:0] Q31 SRLC32E OUT (72-bit SRL) LUT Q A[4:0] Q31 SRLC32E Q OUT (72-bit SRL) UG474_c4_02_ 図 4-2 : 固定長シフトレジスタの例 58 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

59 キャリーロジックのアプリケーション キャリーロジックのアプリケーション CLB の専用キャリーロジックは 加算器 カウンター コンパレータなどの演算の性能を向上させます 単純なカウンターまたは加算 / 減算器を含むデザインでは 自動的にキャリーロジックが推論されます 乗算器などのより複雑なファンクションは 独立した SP48E1 スライスによってインプリメントできます すべてのデバイスに搭載された SP48E1 スライスは 乗算 乗算累算 乗算加算 3 入力加算 バレルシフター 多入力マルチプレクサー マグニチュードコンパレータ ビット単位のロジックファンクション パターン検出 多入力カウンターなど 多くの独立した機能をサポートします さらに 複数の SP48E1 スライスをカスケード接続できるアーキテクチャによって 多入力の数値演算や SP フィルター および複素数演算にも対応できます SP48E1 スライスの詳細は 7 シリーズ SP48E1 スライスユーザーガイド (UG479) を参照してください CLB キャリーロジックと SP48E1 スライスのいずれを使用するかは アプリケーションによって異なります SP48E1 スライス全体よりも CLB キャリーロジックを用いた方が小規模な演算はより高速に動作し 消費電力も小さくなります SP48E1 スライスをすべて使用している場合は 効率的な代替手段として CLB スライスやキャリーロジックを利用できます キャリーロジックの使用法 キャリーロジックは 推論またはインスタンシエーションのいずれも可能です 7 シリーズ FPGA 向けに設計されたマクロを使用すると 特に複雑なファンクションで最大の柔軟性と効率が得られます ユニマクロは 加算器 カウンター コンパレータ 乗算器 乗算器 / アキュムレータを含み SP48E1 スライスを使用します ザイリンクスの IP には同様のファンクションが含まれます これらのファンクションを定義する場合 CLB キャリーロジックまたは SP48E1 スライスのいずれでインプリメントするかはユーザーが指定できます キャリーロジックはスライス (SLIL および SLIM) の隔カラムで垂直方向上向きに実行します キャリーロジックを使用する場合 ザイリンクスツールによってロジックが自動的にカラム方向に配置されます フロアプランを作成する際は キャリーロジックを使用するファンクションを必ずグループ化し キャリーチェーンが不要に中断されることのないようにする必要があります スタックドシリコンインターコネクト (SSI) テクノロジを使用するデバイスの SLR (Super Logic Region) 間では キャリーロジックのカスケード接続はできません 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 59

60 第 4 章 : アプリケーション 0 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

61 第 5 章 タイミング ザイリンクスソフトウェアを使用してデザインをインプリメントする場合 多様なタイミングパラメーターをすべて理解する必要はありませんが クリティカルパスの解析やより大規模で複雑な 7 シリーズ FPGA を使用する高速デザインを目指す上級設計者にとっては タイミングモデルの理解が役立ちます ここに記載するタイミングモデルを使用する場合は ザイリンクス Timing Analyzer および各 7 シリーズ FPGA データシートの スイッチ特性 も併せて参照することを推奨します ピン名 パラメーター名 およびパスはすべて Timing Analyzer のレポートの表記と一致します この章では データシートの スイッチ特性 に記載されているほとんどの CLB タイミングパラメーターについて説明しています この章では ファンクションを次の 5 つのカテゴリに分けて解説します 2 ページの CLB スライスの一般的なタイミングモデルとパラメーター 4 ページの CLB スライスのマルチプレクサーのタイミングモデルおよびパラメーター 5 ページの CLB スライスのキャリーチェーンのタイミングモデルおよびパラメーター 7 ページの CLB スライス分散 RAM のタイミングモデルおよびパラメーター (SLIM のみ ) 70 ページの CLB スライスの SRL シフトレジスタのタイミングモデルおよびパラメーター (SLIM のみ ) 各カテゴリについて 次の 3 つのセクションでタイミングモデルを説明しています ファンクションエレメント図 - ピンや接続を示す基本的なアーキテクチャ図 タイミングパラメーター - 各 7 シリーズ FPGA データシートに記載されているタイミングパラメーターの定義 タイミング図 - ファンクションエレメントのタイミングパラメーター間の相対関係を示す図 タイミングパラメーター名は通常 T に開始ピンおよび終了ピンの組み合わせを下付きで併記した形式で表します たとえば T CK は からクロックへのセットアップタイム T CK はクロックから をディアサートするまでのホールドタイムを表します 1 つのパラメーター名がスライス内全体で複数のパスに適用され 各パスで異なる値を取る場合もあります 7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 1