MU500-RX サンプル回路仕様書 <1 秒カウンタ > 三菱電機マイコン機器ソフトウエア株式会社 2012-5-9 1
概要 1.1 目的本仕様書は MU500-RX と MU500-RK で実現する 1 秒カウンタの仕様について記述するものである マイコンで 1 秒を生成し 表示は 7 セグメント LED を用いる また 開始 / 停止は Push-SW を使う 1.2 関連文書 MU500-RX ユーザーズマニュアル Ver1.0 FPGA ピンアサイン表 RX210 マイコンピンアサイン表 2 構成 2.1 ボード構成 MU500-RX の構成を図 2.1-1 に示す のようになっており Push-SW を入力として 1 秒カウンタの開始 / 停止 リセット カウントアップ カウントダウンを行なう その結果の出力として 7 セグメント LED を用い LED を CPU の動作状態を表示するために用いる 装置 PowerMedusa MU500-RX と MU500-RK FPGA CycloneⅣE<EP4CE30F23I7> CPU RX210 マイコン <R5F52108> コネクタ 1(120 極 ) CON1 74LVC 2G34 65 19 AAT 1154 AAT 1154 LMS 1587 FUSE 10 9 +5V DC ジャック コネクタ 3(80 極 ) CON3 FPGA EP4CE30F23C7 63 Bank3 と 4 で 77 本 Bank7 と 8 で 78 本 25 65 EPCS64 RX210 R5F52108 A/D 入力ピンヘッダ MD RES# P30 P26 P27 PC7 D/A 出力ピンヘッダ 74LVC 541 X1 2 4 6 8 7 5 3 1 E1/E20 デバッグコネクタ JTAG コネクタ 2(120 極 ) CON2 図 2.1-1 PowerMedusa MU-500-RX 2
コネクタ 1(120 極 ) 86.25mm A B C D E F G H LCD 7 セグメント LED LED X1 ブザー EPM7064 ロータリースイッチ ディップスイッチ 図 2.1-2 PowerMedusa MU-500-RK 3
2.2 FPGA ブロック構成 stop_watch CYCLONE_A[0] LED[0] CYCLONE_A[1] LED[1] RX210 マイコンより CYCLONE_A[2] LED[2] LED へ CYCLONE_A[3] LED[3] CYCLONE_A[4] LED[4] Start/Stop PSW[0] CYCLONE_B[0] Push Switch より Reset Increment PSW[1] PSW[2] CYCLONE_B[1] CYCLONE_B[2] RX210 マイコンへ Decrement PSW[3] CYCLONE_B[3] RX210マイコンより Reset Palus Increment Palus Decrement Palus CYCLONE_B[5] CYCLONE_B[6] CYCLONE_B[7] edge_detect CYCLONE_A[5] CYCLONE_A[6] CYCLONE_A[7] watch_body SEG_A_VAL[3:0] SEG_B_VAL[3:0] SEG_C_VAL[3:0] SEG_D_VAL[3:0] SEG_A_VAL[3:0] SEG_B_VAL[3:0] SEG_C_VAL[3:0] SEG_D_VAL[3:0] time_display SEG_A_VAL[3:0] SEG_B_VAL[3:0] SEG_C_VAL[3:0] SEG_D_VAL[3:0] dynamic_display SEG_A SEG_SEL SEG_A[7:0] SEG_SEL[3:0] 7 セグメント LED へ RST_PULS INC_PULS DEC_PULS RST_PULS INC_PULS DEC_PULS RST_PULS INC_PULS DEC_PULS SEG_A SEG_B SEG_C SEG_D SEG_A_0[3:0] SEG_B_0[3:0] SEG_C_0[3:0] SEG_D_0[3:0] 図 2.2-1 FPGA ブロック構成 2.3 ソフトウェア構成下記にソフトウェア構成を示す FPGA S/W メイン 初期設定 Push_SWの読み込み LEDの表示 割り込み 1msec カウンタ 1 秒カウンタ チャタリングの吸収 図 2.3-1 ソフトウェア構成 4
3 要求事項 3.1 システム要求 1 秒カウンタは以下の機能を実現する (1) カウントスタートすると 1 秒毎のカウントを 7 セグメント LED に表示する (2)PushSW 0 押下で 1 秒カウンタが開始 / 停止する (3)PushSW 1 押下で カウンタがリセット (0 に戻る ) する (4)PushSW 2 押下で 表示が 1 つアップする (5)PushSW 3 押下で 表示が 1 つダウンする (6) 計測可能な最小の時間単位は 1 秒とし 最大の計測時間は 9999 秒とする (7) 表示は カウントアップの場合 9999 と表示された後 0000 に戻り カウントダウンの場合 0000 の次は 9999 とする PushSW 0 押下 PushSW 1 押下 PushSW 2 押下 PushSW 3 押下 表 3-1 1 秒カウンタの状態遷移表 停止状態 計測状態 1 秒毎に計測を開始する 経過時間を表示し 計測を中断する 計測状態 停止状態 リセットする リセットする 状態遷移無し 停止状態 カウントアップする nop 状態遷移無し カウントダウンする nop 状態遷移なし 3.2 FPGA 要求事項 3.2.1 機能要求入出力装置の制御 CPU からの指示による動作を行う (1) 入出力装置の制御 1PushSW ボード上の PushSW は Low-Active のため CPU へ出力する時に High-Active に変換する 27 セグメント LED の表示 CPU からの指示に従い 7 セグメント LED へ 10 進数の数値を表示する (2)CPU からの指示 1 カウントアップパルス数値を +1 したものを 7 セグ LED に表示する 2 カウントダウンパルス数値を -1 したものを 7 セグ LED に表示する 3 リセットパルス 0000 を 7 セグメント LED に表示する 3.3 CPU 要求事項 3.3.1 機能要求 RX210 の内部タイマーを使用し 1 秒カウンタを生成する FPGA 経由で 1m 秒毎に PushSW の値を読み込み 以下の処理をポーリングで行う (1) PushSW 0 押下 1 秒毎にカウントアップパルスを FPGA に出力する (2) PushSW 1 押下リセットパルスを FPGA に出力する (3) PushSW 2 押下カウントアップパルスを FPGA に出力する (4) PushSW 3 押下カウントダウンパルスを FPGA に出力する 3.3.2 制約事項 PushSW 2 PushSW 3 は 1 秒カウントが停止しているときのみ有効である FPGA から出力されるカウントアップ信号は計測状態のときのみカウントする 5
3.4 インターフェース CPU と FPGA 間 PPGA と接続デバイス (CN1 経由 ) 間のインターフェースを表 3-4 に示す RX210 ポート名 方向 FPGA CPU ピン番号 表 3-4 インターフェース FPGA 回路名称 FPGA CN1 ピン番号 MU500-RK 接続デバイス 備考 AB20 RST RESET A12 FPGA_ CLOCK B12 RK_ PB0 M22 CYCLONE-A_OUT 将来拡張用 PE1 F20 CYCLONE-A0 A8 LED-0 PE2 F19 CYCLONE-A1 B8 LED-1 PE3 U19 CYCLONE-A2 C8 LED-2 PE4 H22 CYCLONE-A3 F8 LED-3 A9 LED-4 将来拡張用 PE5 H21 CYCLONE-A4 -(RESET) 7SEG-RESET PE6 J22 CYCLONE-A5 -(INC) 7SEG-INC PE7 J21 CYCLONE-A6 -(DEC) 7SEG-DEC P50 K21 CYCLONE-B0 A19 PushSW-15 P51 K19 CYCLONE-B1 B19 PushSW-16 P52 K18 CYCLONE-B2 C19 PushSW-17 P53 K17 CYCLONE-B3 D19 PushSW-18 E6 SEG_SELA0 E5 SEG_SELA1 C4 SEG_SELA2 C3 SEG_SELA3 A3 SEG_A7 B6 SEG_A6 A6 SEG_A5 A5 SEG_A4 B4 SEG_A3 B3 SEG_A2 A4 SEG_A1 B5 SEG_A0 G7 SEG_SELB0 G8 SEG_SELB1 G9 SEG_SELB2 H10 SEG_SELB3 A14 RSW0 B14 RSW1 E14 RSW2 F14 RSW3 C6 SEG_B7 将来拡張用 F7 SEG_B6 将来拡張用 E7 SEG_B5 将来拡張用 C7 SEG_B4 将来拡張用 B7 SEG_B3 将来拡張用 D6 SEG_B2 将来拡張用 A7 SEG_B1 将来拡張用 D7 SEG_B0 将来拡張用 6
4 生成方法 4.1 開発環境 FPGA CPU とも メーカー供給の以下のデザインツールを用いる 利用に伴うライセンス 制約などは 供給メーカーの提示内容に従うこと (1) FPGA FPGA 開発統合環境 :QuautusⅡ ウェブ エディション V11.0 (2) CPU RX ファミリ用 C/C++ コンパイラパッケージ V1.02Release00 HEW 同梱版 4.2 開発手順以下の手順書に基づき行なう (1) QuartusⅡ 操作手順書 (2) HEW 操作手順書 以上 7