ATLAS 実験アップグレードに向けたレベル 1 ミューオントリガーにおける読み出し系の開発 日本物理学会 2012 年秋季大会於 : 京都産業大学 大谷育生, 坂本宏, 結束晃平, 二ノ宮陽一, 佐々木修 A, 石野雅也 B, 田代拓也 B, 池野正弘 A,C, 内田智久 A,C 他 ATLAS 日本 TGCグループ東大素セ 高エ研 A 京都大 B Open-It C
目次 研究の背景となる LHC と ATLAS 実験に関する概説 運動量判定モジュール Sectr Lgic (SL) のアップグレードについて 必要となる技術の説明 GTX Transceiver の検証 SiTCP の検証 SL プロトタイプの開発について 2012/10/13 2
ATLAS 実験 地下 100m LHC 陽子 陽子衝突型加速器 周長 26.7km 衝突頻度 40MHz ビームエネルギー 7TeV ルミノシティ 10 34 cm -2 s -1 ATLAS detectr 大型汎用検出器 トラッカー (Pixel detectr, SCT, TRT) カロリメータ (EM, Hadrnic) ミューオンスペクトロメータ (MDT, CSC, RPC, TGC) ヒッグス粒子や未知の物理の探索 Thin Gap Chamber (TGC) 2012/10/13 3
トリガーシステム 3 段階のトリガー Level 1 (~100kHz) 2.5μs 以内に発行する必要がある ゆえに全てハードウェアによるトリガー TGC やカロリメータが担当 Level 2 (~ 数 khz) Event Filter (~ 数 100Hz) TGC L1 トリガー ミューオンは磁場で曲げられ 3 枚の TGC にヒットを生じさせる 無限運動量のパス ( 直線 ) からのずれで運動量を算出し 高い運動量のミューオンを選び出す 2012/10/13 4
ATLAS のアップグレード 高ルミノシティ LHC(HL-LHC) へ 2020 年代へ向け段階的アップグレード ルミノシティ : 0.8 5 10 34 cm -2 s -1 ATLAS 検出器のアップグレード 放射線損傷した検出器の交換 新トリガーシステムの検討 現行ではTGC L1トリガーの9 割超がフェイクミューオン ( 衝突点以外からくるミューオン ) でかかってしまっている 2018 年に向けてインナーステーションの情報を用いた新しいトリガーシステムを構築する 関連エレクトロニクスのアップグレードが必要 A が衝突点由来のミューオン B, C は別由来だが衝突点から来るように 見える 2012/10/13 5
SL のアップグレード TGC SL (Sectr Lgic) R 方向と φ 方向の情報を統合し運動量を割り出すモジュール フェイクを落とすために インナーステーションの情報を入れられる新 SL を作る予定 新 SL 開発に向けたプロトタイプの設計 =my wrk Inner statin Magnetic Field ΔR Δφ 67bit 34bit SL SL bard 320bit 2012/10/13 6
新 SL における改善点 インプットの増量 従来の入力 :ptical 101bit(4Gbps) インナーステーションからの追加入力 :ptical 320bit (12.8Gbps) 4 倍のインプット 新しいリードアウトラインの構築 現行ではリードアウトバッファは他モジュールのASICを流用 ASICの出力に合わせて後段のDAQも他のラインに組み込んでいる バッファをFPGA 内に作り 独立した経路を確立する SL LVDS SSW pt ROD pt 2012/10/13 7
新 SL プロトタイプに必要な技術 入力 : GTX Transceiver Xilinx 社のハイエンド / ミドルクラスFPGAに搭載されたギガビットトランシーバ 1 レーンで最大 12.5Gbps 少ないリソースで新 SL の入力を再現可能 出力 : SiTCP Bee Beans Technlgies 社の提供するFPGA ベースのネットワークプロセッサ TCP によるデータ読み出し +UDP による制御 TCP を用いることで後段の DAQ が容易に GTX TCP prttype Ethernet Switch これらの技術を実装したプロトタイプを制作し テスト環境を構築する 次ページ以降では GTX と SiTCP の検証作業を行ったことについて述べる PC 2012/10/13 8
GTX Transceiver の検証 1 Kintex7 評価ボード KC705 を用いる GTX Transceiver Wizardでデザインを生成する (2.5Gbps = 20bit x 125MHz) 送信データは単純なカウンター SMA ケーブルで tx から自身の rx へループバックさせる デバッグツールChipScpe prを用いて検証 : 次ページ JTAG 経由で内部信号が見れるツール JTAG SMA RX± SMA TX± 2012/10/13 9
GTX Transceiver の検証 1 TXDATA RXDATA データ ( カウンター ) が正しく転送できている 2012/10/13 10
GTX Transceiver の検証 2 IBERT(Integrated Bit Errr Rati Test) を用いて検証 JTAG 経由でBER (Bit Errr Rati) を計測するツール 2.5Gbps でリンクが取れている BER 1.8E-14 5.5E13bit 送ってエラーなし 2012/10/13 11
SiTCP の検証 Kintex7 評価ボード KC705 を用いる Kintex7 用 SiTCP(ver50) をデザインに組み込む 送信データは単純なカウンター Cat5e ケーブルで PC とつなぐ Bee Beans Technlgies のデバッグツールを用いて検証 : 次ページ cat5e Full duplex Tx Rx 1000M Link 2012/10/13 12
SiTCP の検証 データ ( カウンター ) が正しく転送できている 2012/10/13 13
新 SL プロトタイプの開発 名称 :PrtType7(PT7) 6UサイズのVMEモジュール 汎用モジュールとしても使用可能 Kintex7 FPGA(XC7K325T) を搭載 GTX Transceiverを8レーン使用 コネクタはinfiniband 4xを2つ使用 4 レーン x 5Gbps = 20Gbps/ ケーブル SiTCP によるギガビットイーサネット MicrBlaze CPU を組み込むことを想定 DDR3-1333 SDRAM を搭載 Mezzanine Card でインターフェイスの拡張可能 PT7 概略図 MC CPLD FPGA GbE GTX SDRAM 現在回路図を描き終わり 業者への提出前に最終チェック中 2012/10/13 14
まとめ ATLAS ミューオン検出器の運動量判定モジュール SL のアップグレードプロトタイプとして VME モジュール PT7 を開発中 PT7 に実装する予定の GTX Transceiver と SiTCP の評価を Kintex7 評価ボードを用いて行った 今後は PT7 を用いて実際の SL の FPGA ロジック開発やテスト環境の構築を行っていく予定である 本開発は Open-It プロジェクトの 1 つであり 回路図や verilg surce 等は公開予定である 2012/10/13 15
Buck up 2012/10/13 16
TGC parameter parameter Design value Gas gap 2.8±0.10mm Wire pich 1.8±0.05mm Wire diameter 50μs Wire ptential 2900±100V Operating plateau 200V Gas mixture CO 2 / n-pentane (55:45) Gas amplificatin 3E+5 2012/10/13 17
Current TGC scheme 2012/10/13 18
Prttypes PT4 (2001) VME-6U A32D32 Virtex PT5 (2005) VME-6U A32D32 Spartan3 PT6 (2010) VME-6U A32D32 Spartan6 2012/10/13 19
GTX Transceiver 高速シリアル通信用ギガビットトランシーバ Xilinx 社のKintex-7 FPGAなどに搭載されたハードマクロ 1 レーンで最大 12.5Gbps 全二重通信可 種々のプロトコルに対応 PCIe, 10GBASE-R, Serial RapidIO 8b10b を用いた単純なコーディングも可能 serial parallel SER encder FPGA User lgic Kintex7 FPGA DES decder 2012/10/13 20
SiTCP ハードウェアによるネットワークプロセッサ KEKの内田さんにより開発された技術 FPGA に組み込むことで手軽にギガビットイーサネットが使える FPGA 側からは FIFO PC 側からはサーバーに見える TCPによる高速リードアウト 最大 1Gbps UDP ベースのプロトコルにより外部からのコントロールも可能 PC Readut GbE PHY SiTCP Cntrl FPGA 2012/10/13 21
SiTCP の検証 パケットキャプチャツールwiresharkで解析 PC 側のTCP windwがfullになっているのが原因このロスを抜くと500mbps 超で通信できている 適切なソフトウェアを書く必要 7ms 0.4s 2012/10/13 22