メモリの選択、外部メモリ・インタフェース・ハンドブック、Volume 2、第1章

6? 2012? EMI_DG_001-5.0 EMI_DG_001-5.0 この 章 では 強 みと 弱 みに 基 づいて 高 速 メモリの 選 択 基 準 の 一 部 について そして これらのメモリとインタフェース 可 能 な 様 々な Altera FPGA デバイスについて 説 明 し ます また この 章 では メモリ コンポーネントの 機 能 を 説 明 し これらのメモ リが 使 用 されているいくつかの 一 般 的 なアプリケーションを 提 供 します アルテラの IP は メモリでサポートされるすべての 機 能 をサポートする 場 合 と サ ポートしない 場 合 があります アルテラの FPGA でサポートされる 最 大 パフォーマンスについて 詳 しくは アルテラ のウエブサイトの 外 部 メモリ インタフェース スペック エスティメーター を 参 照 してください システム アーキテクトは アーキテクチャ アルゴリズム および 使 用 可 能 なコ ンポーネントの 機 能 の 範 囲 という 高 パフォーマンスのシステム アプリケーション で 複 雑 な 多 くの 問 題 を 解 決 する 必 要 があります 一 般 的 に システム 性 能 のボトル ネックと 課 題 がそのメモリ アーキテクチャ 内 に 存 在 するので これらのアプリ ケーションの 基 本 的 な 問 題 の 一 つはメモリです 外 部 メモリにより 高 い 速 度 が 必 要 になるので シグナル インテグリティは 困 難 になります 新 しいデバイスは こ の 問 題 を 回 避 するためにいくつかの 機 能 を 追 加 しました アルテラの FPGA は 専 用 の I/O 回 路 様 々な I/O 規 格 のサポート および 専 用 の IP (Intellectual Property) と 共 に これらの 進 歩 をサポートします 外 部 メモリ デバイスを 選 択 すると 以 下 の 要 素 を 考 慮 する 必 要 があります 帯 域 幅 およびスピード コスト データ ストレージのサイズと 容 量 レイテンシ 消 費 電 力 単 一 のメモリ タイプはすべての 領 域 に 優 れることはできないため システム アーキテクトは デザインに 適 切 なバランスを 決 定 する 必 要 があります 2012 年 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks o Altera Corporation and registered in the U.S. Patent and Trademark Oice and in other countries. All other words and logos identiied as trademarks or service marks are the property o their respective holders as described at www.altera.com/common/legal.html. Altera warrants perormance o its semiconductor products to current speciications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out o the application or use o any inormation, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version o device speciications beore relying on any published inormation and beore placing orders or products or services. ISO 9001:2008 Registered Feedback Subscribe

表 1 1 に 高 速 メモリとその 特 性 の 2 つの 一 般 的 なタイプを 示 します DRAM SRAM コンデンサと 単 一 のトランジ スタで 構 成 されたダイナミッ ク ランダム アクセス メ モリ (DRAM) セルです DRAM メモリは データを 保 持 する ために 定 期 的 にリフレッシュ される 必 要 があります その 結 果 全 体 的 な 効 率 性 は 低 く なり コントローラはより 複 雑 になります 一 般 に ビットと 容 量 あたり のコストが 重 要 な 場 合 には DRAM を 選 択 します DRAM はメイン メモリに 広 く 使 用 されています 6 つのトランジスタで 構 成 さ れたスタティック ランダ ム アクセス メモリ (SRAM)セルです トランジ スタは 電 源 を 切 らない 限 り データを 保 持 続 けるため SRAM はリフレッシュされる 必 要 はありません 一 般 に スピードが 容 量 より も 重 要 な 場 合 に SRAM を 選 択 します SRAM はキャッ シュ メモリに 広 く 使 用 され ています 低 帯 域 幅 は スピードを 低 下 させま す 高 帯 域 幅 は スピードを 加 速 させま す 低 コスト 高 い 高 消 費 電 力 高 レイテンシ 高 コスト 低 い 低 消 費 電 力 低 レイテンシ この 項 では DDR DDR2 および DDR2 SDRAM の 機 能 について 説 明 し 比 較 しま す DDR SDRAM は クロック サイクルあたりの 2 回 のデータ 転 送 を 持 つ 2n のプリ フェッチ アーキテクチャです リードおよびライトの 動 作 では データ ピン DQ のグループに 関 連 付 けられているシングル エンド ストローブ DQS を 使 用 します DQS と DQ はどちらも 双 方 向 ポートです アドレス ポートは リードおよびライトの 動 作 で 共 有 されます

デスクトップ コンピューティング 市 場 は 主 流 のコモディティ 製 品 としてダブル データ レート(DDR)SDRAM を 位 置 づけています これにより このメモリが 非 常 に 低 コストであることを 意 味 します また DDR SDRAM は 高 密 度 と 低 消 費 電 力 で す 他 の 高 速 メモリと 比 較 して DDR SDRAM はより 高 いレイテンシがあります バ ス サイクルは 長 く より 複 雑 になりますが ピン カウントを 減 少 できる(コス トを 最 小 限 に 抑 える) 多 重 アドレス バスがあります DDR2 SDRAM は DDR SDRAM 規 格 の 第 2 世 代 です これは クロック サイクルあ たりの 2 回 のデータ 転 送 を 持 つ 4n のプリフェッチ アーキテクチャ( 内 部 でメモリ は 半 分 のインタフェース 周 波 数 で 動 作 )です リードおよびライトの 動 作 では データ ピンのグループの DQ に 関 連 付 けられているシングル エンド ストローブ DQS または 差 動 ストローブ DQSn を 使 用 することができます DQS DQSn および DQ は 双 方 向 ポートです アドレス ポートはリードおよびライトの 動 作 で 共 有 されます DDR2 SDRAM は より 高 いクロック 速 度 にに 起 因 する 帯 域 幅 の 増 加 On-Die Termination の DIMM 上 のシグナル インテグリティの 改 善 および 電 力 を 削 減 する 低 電 源 電 圧 などの 追 加 機 能 が 含 まれています DDR3 SDRAM は SDRAM の 最 新 世 代 です DDR3 SDRAM は 内 部 的 に 8 バンクの DRAM として 構 成 され それが 高 速 動 作 を 達 成 するために 8n のプリフェッチ アー キテクチャを 使 用 します 8n のプリフェッチ アーキテクチャは I/O ピンでのク ロック サイクルごとに 2 つのデータ ワードを 転 送 するインタフェースと 組 み 合 わされます シングルのリードおよびライト 動 作 には 内 部 DRAM コアのシングル 8n ビット 幅 4 つのクロックのデータ 転 送 および I/O ピンで 2 に 対 応 する n ビット 幅 半 クロック サイクルのデータ 転 送 で 構 成 されます DDR3 SDRAM は DIMM SODIMM および RDIMM などのコンポーネントとモジュールとして 用 意 されます DDR3 SDRAM は システム 電 源 の 保 存 システム 性 能 をさらに 高 めること 低 消 費 電 力 優 れた 最 大 スループットの 達 成 およびフライ バイとダイナミック On-Die Termination でのシグナル インテグリティの 向 上 により 非 常 に 効 果 的 です DDR3 SDRAM へのライト 動 作 とリード 動 作 は バースト 動 作 に 対 応 しています 動 作 は アクティブ コマンドの 登 録 から 開 始 して 次 にリードまたはライト コマ ンドで 続 きます アクティブ コマンドと 一 致 するレジスタされたアドレス ビッ トは アクティブにするバンクおよびロウを 選 択 します BA0 ~ BA2 はバンクを 選 択 し A0 ~ A15 はロウを 選 択 します リードまたはライト コマンドと 一 致 するレジス タされたアドレス ビットは バースト 動 作 開 始 カラムの 位 置 を 選 択 し オート プリチャージ コマンドが 発 行 されること(A10 経 由 )を 決 定 します また モー ド レジスタで 有 効 になっている 場 合 このレジスタされたアドレス ビットは 実 行 時 (A12 経 由 )に 4 モードのバースト チョップ(BC)または 8 モードのバー スト レングス(BL)を 選 択 します 通 常 の 動 作 の 前 に DDR3 SDRAM は 電 源 投 入 されなければならず 事 前 に 定 義 された 方 法 で 初 期 化 されます 差 動 ストローブの DQS および DQSn は DDR3 SDRAM に 要 求 され リードおよびライ トの 動 作 でデータ ピンのグループ DQ が 関 連 付 けられています DQS DQSn お よび DQ ポートは 双 方 向 です アドレス ポートは リードおよびライトの 動 作 で 共 有 されます リードおよびライトの 動 作 がバーストで 送 信 されます DDR3 SDRAM は 4 モードの BC と 8 モードの BL をサポートします

1 DDR3 SDRAM 高 性 能 コントローラは メモリ インタフェースのハーフ レートで 動 作 するローカル インタフェースのみサポートします 詳 細 については それぞれの DDR DDR2 および DDR3 SDRAM のデータシートを 参 照 してください DDR2 および DDR3 SDRAM IP のパラメータ 化 について 詳 しくは Implementing and Parameterizing Memory IP の 章 を 参 照 してください 表 1 2 には DDR DDR2 および DDR3 SDRAM の 機 能 を 比 較 します 電 圧 2.5 V 1.8 V 1.5 V 集 積 度 内 部 バンク 64 M バイト~ 1G バイト 4 (ロウとカラム の 個 定 数 ) 256 M バイト~ 4 G バイト 4 および 8 8 バンク インタ バンク イン タリービング リービングが 使 用 可 能 512 M バイト~ 8 G バイト バンク インタリー ビングが 使 用 可 能 17% の DDR または DDR2 からメ モリ システム 電 力 の 要 求 が 減 少 します 高 集 積 のコンポーネントはメモ リ サブシステムを 簡 素 化 しま す 高 いページ ツー ヒットの 比 率 および 優 れた 最 大 スループッ トがあります 同 時 動 作 に 非 常 に 有 効 であると タイミング オーバーヘッドを 隠 すことができます プリフェッチ 2 4 8 低 いメモリ コアのスピード で 動 作 周 波 数 が 高 くなり 消 費 電 力 が 低 くなります スピード 100 to 200 MHz 200 to 533 MHz 300 ~ 1,066 MHz データ レートの 向 上 最 大 周 波 数 リード レイ テンシ 付 加 レイテン シ (1) ライト レイ テンシ CAS レイテン シ バースト レ ングス 終 端 DQ ピンあたりの 200 MHz または 400 Mbps 2 2.5 3 クロッ ク DQ ピンあたり の 533 MHz ま たは1,066 Mbps 3 4 5 クロッ ク DQ ピンあたりの 1,066 MHz または 2,133 Mbps 5 6 7 8 9 10 および 11 データ レートの 向 上 ハーフ クロックの 設 定 を 排 除 することで 8n のプリフェッ チ アーキテクチャを 可 能 にし ます 0 1 2 3 4 0 CL1 または CL2 コマンド 効 率 を 向 上 させます 1 クロック リード レイテ ンシ 1 5 6 7 または 8 コマンド 効 率 を 向 上 させます 2 2.5 3 2 3 4 5 5 6 7 8 9 10 コマンド 効 率 を 向 上 させます 2 4 8 4 8 8 コマンド 効 率 を 向 上 させます PCB V TT への ディスクリート V TT へのディス クリートまたは ODT V TT へのディスクリー トまたは ODT 並 列 終 端 インピーダンス 出 力 を 制 御 します シグナリングの 向 上 PCB レイ アウトの 容 易 システム コス トの 削 減

ODT データ スト ローブ クロック ア ドレス およ びコマンド (CAC)レイア ウト シングル エン ド バランスのとれ たツリー すべての DQ DM および DQS と DQSn 信 号 の 50Ω 75Ω または 150 Ω の ODT 信 号 のオプション 差 動 またはシン グル エンド バランスのとれ たツリー すべての DQ DM および DQS と DQSn 信 号 の RZQ/2Ω RZQ/4Ω または RZQ/6 Ω の 並 列 ODT オプション 差 動 でなけばならな い シリーズまたはデイ ジー チェイン DDR3 は 外 部 抵 抗 RZQ 信 号 終 端 でキャリブレーションされた 並 列 ODT をサポートします ま た DDR3 はダイナミック ODT もサポートします タイミング マージンを 向 上 さ せます DDR3 SDRAM のリードおよびラ イト レべリング 機 能 は 簡 略 化 された PCB および DIMM レイア ウト が 可 能 になります レべリ ング オプションなしの DDR3 を 使 用 することによって オプ ションでバランスとれたツリー を 使 用 することができます (1) アルテラの DDR および DDR2 SDRAM 高 性 能 コントローラは 付 加 レイテンシ をサポートしませんが 高 性 能 コントローラ II は 付 加 レイテンシ をサポートします QDR(Quad Data Rate)SRAM は ダブル データ レートで 同 時 に 実 行 する 独 立 の リードおよびライト ポートがあります アドレス バスがまだ 共 有 されていても QDR SRAM は トゥルー デュアル ポートです これによって メモリの 有 意 に 広 帯 域 幅 を 与 え 単 一 の 双 方 向 データ バスを 使 用 するときに 発 生 する 競 合 の 問 題 がなく バック ツー バックのトランザクションができます ライトおよびリー ド 動 作 は アドレス ポートを 共 有 します QDR II SRAM デバイスは 8 9 18 および 36 のデータ バス 幅 構 成 で 使 用 で きます QDR II+ SRAM デバイスは 9 18 および 36 のデータ バス 幅 構 成 で 使 用 できます ライト 動 作 とリード 動 作 は バースト 動 作 に 対 応 しています QDR II SRAM のすべてのデータ バス 幅 構 成 は 2 および 4 のバースト レングスを サポートします QDR II+ SRAM は バースト レングスの 4 のみサポートします QDR II デバイスの Burst-o-two および Burst-o-our および QDR II+ SRAM デバイスの Burst-o-our では いずれのクロック 速 度 でも 総 帯 域 幅 は 同 じになります メモリ デバイスによって 異 なり QDR II SRAM デバイスのリード レイテンシは 1.5 クロック サイクルですが QDR II+ SRAM デバイスでは 2 または 2.5 クロック サイクルです QDR II+ および Burst-o-our の QDR II SRAM デバイスでは ライト コマンドおよびアドレスはクロックの 立 ち 上 がりエッジでクロックされ ライト レイテンシは 1 クロック サイクルです Burst-o-two の QDR II SRAM デバイスでは ライト コマンドはクロックの 立 ち 上 がりエッジでクロックされ ライト アドレ スはクロックの 立 ち 下 がりエッジでクロックされます したがって ライト データ がライト コマンドと 同 時 に 出 力 されるためライト レイテンシは 0 です

QDR II+ および QDR II SRAM インタフェースは デバイス 内 部 で DLL(Delay-Locked Loop)を 使 用 して K と Kn ピンまたは C と Cn ピンに 対 してデータのエッジを 揃 えま す オプションで DLL をオフにすることができますが QDR II+ および QDR II SRAM デバイスの 性 能 は 低 下 します 本 書 に 記 載 しているすべてのタイミング 仕 様 は DLL がオンと 仮 定 したものです QDR II+ および QDR II SRAM デバイスは プログラマブ ルなインピーダンス 出 力 バッファも 備 えています これらのバッファは ZQ ピンを 抵 抗 RQ を 通 して VSS に 終 端 することによって 設 定 できます RQ の 値 は 必 要 な 出 力 インピーダンスの 5 倍 でなければなりません RQ の 範 囲 は 175 Ω から 350 Ω 許 容 差 10% でなければなりません QDR II/+ SRAM は 必 要 なリード / ライトの 比 が 1 対 1 に 近 いアプリケーションに 最 適 です QDR II/+ SRAM は 高 いクロック 速 度 に 起 因 する 帯 域 幅 の 増 加 消 費 電 力 を 削 減 する 低 電 圧 およびシグナル インテグリティを 改 善 する On-Die Termination な どの 追 加 機 能 が 含 まれています QDR II+ SDRAM は 最 新 かつ 最 速 の 世 代 です QDR II+ および QDR II SRAM インタフェースでは アルテラは 1.5-V および 1.8-V HSTL I/O 規 格 の 両 方 をサポートします 詳 細 については それぞれのQDRIIおよびQDRII+のデータシートを 参 照 してください QDRII および QDRII+ SRAM IP のパラメータ 化 について 詳 しくは Implementing and Parameterizing Memory IP の 章 を 参 照 してください 低 減 レイテンシ DRAM II(RLDRAM II)は 通 信 画 像 サーバー システム ネッ トワーキング および 高 集 積 高 メモリ 帯 域 幅 低 レイテンシを 必 要 とするキャッ シュ アプリケーション 用 にデザインされた DRAM ベースのポイント ツー ポイ ントのメモリ デバイスです RLDRAM II デバイスの 高 速 ランダム アクセス 速 度 は それらを 低 コストで SRAM デバイスに 実 現 可 能 な 代 替 デバイスとなっています RLDRAM は 8 つの 小 さなバンクに 分 割 されます このパーティションは アドレス とデータ ラインの 寄 生 容 量 を 低 減 し 高 速 アクセスになり ランダム アクセス の 競 合 の 可 能 性 を 減 らすことができます また 多 くの DRAM メモリは ランダム アクセスをフルサポートするためにアドレス マルチプレクス 方 式 を 使 用 し ロウ アドレスとカラム アドレス デコードの 両 方 を 必 要 とします そのときに RLDRAM は 非 アドレス マルチプレクスをサポートすることにより より 多 くのピ ンの 犠 牲 にバス サイクルを 削 減 します RLDRAM はより 高 い 動 作 周 波 数 を 利 用 し 1.8 V 高 速 トランシーバ ロジック (HSTL) 規 格 とダブル データ レート (DDR) データ 転 送 を 使 用 して 非 常 に 高 いスループットを 提 供 します RLDRAM II デバイスは 2 つのタイプがあります コモン I/O (CIO)および 個 別 I/O (SIO) CIO デバイスは ダブル データ レート(DDR)SDRAM インタフェースと 同 様 に 単 一 のデータ I/O バスを 共 有 します 個 別 のデータ リードとライト バス の SIO デバイスは SRAM と 同 様 なインタフェースがあります

DDR SDRAM と 比 較 すると RLDRAM II はメモリ 内 の 単 純 なバンク 管 理 と 低 レイテン シがあります RLDRAM II デバイスは デバイス 内 に より 効 率 的 なデータ フロー を 提 供 するために ほとんどのメモリ デバイスに 典 型 的 な 4 つのバンクではなく 8 つのバンクに 分 割 されます 各 バンクは ロウとカラムの 個 定 数 があります 一 度 にバンクごとの 1 ロウだけアクセスされます コントローラの 代 わりに メモリは SRAM インタフェースと 同 様 にロウの 開 閉 を 制 御 します RLDRAM II は 最 大 2.4 Gbps の 合 計 帯 域 幅 を 提 供 します RLDRAM II は クロック サイクルごとに 2 つのデータ 転 送 を 実 行 する DDR 方 式 を 使 用 します RLDRAM II SIO デバイスは ライト データ(メモリへの 入 力 )に D ピ ンを 使 用 し リード データ(メモリからの 出 力 )に Q ピンを 使 用 します そのと きに RLDRAM II CIO デバイスは リード データおよびライト データの 両 方 とも に 双 方 向 データ ピン(DQ)を 使 用 します 両 方 のタイプは 単 方 向 フリー ラン ニング クロックの 2 ペアを 使 用 します メモリは ライト 動 作 中 に DK と DK# ピン を 使 用 し リード 動 作 中 に QK と QK# ピンを 生 成 します さらに RLDRAM II は コ マンドとアドレスをサンプリングし QK と QK# のリード クロックを 生 成 するため に CK および CK# ピンのシステム クロックを 使 用 します アドレス ポートはラ イトおよびリード 動 作 のために 共 有 されます RLDRAM II SIO デバイスは 9 および 18 のデータ バス 幅 構 成 で 使 用 できる 間 に RLDRAM II CIO デバイスは 9 18 および 36 のデータ バス 幅 構 成 で 使 用 できま す RLDRAM II CIO インタフェースは リードおよびライト 動 作 を 切 り 替 えるために バス ターンアラウンド タイムの 余 分 なサイクルが 必 要 な 場 合 があります ライト 動 作 とリード 動 作 はバースト 動 作 に 対 応 し RLDRAM II のすべてのデータ バ ス 幅 構 成 は 2 および 4 のバースト レングスをサポートします さらに 9 およ び 18 のデータ バス 幅 構 成 での RLDRAM II デバイスは 8 つのバースト レングス をサポートします RLDRAM デバイスは 最 大 5 つのプログラマブルなコンフィギュレーションの 設 定 があります これによって 動 作 の 特 定 の 周 波 数 でインタフェースのロウ サイク ル 時 間 リード レイテンシ およびライト レイテンシを 決 定 することができま す また RLDRAM II はプログラマブルなインピーダンス 出 力 バッファと On-Die Termination を 提 供 します プログラマブルなインピーダンス 出 力 バッファは イン ピーダンス マッチングのためのものであり 25 ohm ~ 60 ohm の 出 力 インピーダ ンスを 生 成 することが 保 証 されます On-Die Termination は 動 的 にリード 動 作 中 に オンになり ライト 動 作 中 にオフになります システムにこのダイナミック 終 端 の 効 果 を 観 察 するために IBIS シミュレーションを 実 行 します また IBIS シミュレー ションは 別 のドライブ 強 度 終 端 抵 抗 およびシステム 上 の 容 量 性 負 荷 の 影 響 を 表 示 することができます RLDRAM II デバイスは 1.5-V HSTL または 1.8-V HSTL I/O 規 格 のいずれかを 使 用 しま す Altera FPGA とインタフェースするために I/O 規 格 のいずれかを 使 用 できます 詳 細 については RLDRAM II のデータシートを 参 照 してください RLDRAM II IP のパラメータ 化 について 詳 しくは Implementing and Parameterizing Memory IP の 章 を 参 照 してください

LPDDR2-S は 内 部 的 に 4 または 8 のバンク メモリとして 構 成 された 高 速 SDRAM デバイスです すべての LPDDR2 デバイスは システムに 入 力 ピンの 数 を 減 らすた めに アドレスとコマンド バス 上 でダブル データ レート アーキテクチャを 使 用 します 10 ビットのアドレスとコマンド バスは コマンド アドレス バン ク / ロウのバッファ 情 報 が 含 まれています 各 コマンドは コマンド 情 報 がクロック の 正 と 負 の 両 方 のエッジで 転 送 される 間 に 1 クロック サイクルを 使 用 しています LPDDR2-S2 および LPDDR2-S4 デバイスは 高 速 動 作 を 達 成 するために DQ ピン 上 で ダブル データ レート アーキテクチャを 使 用 します ダブル データ レート アーキテクチャは 本 質 的 に I/O ピンで DQ あたりの 2 つのデータ ビットがクロッ ク サイクルごとに 転 送 するためにデザインされたインタフェースを 持 つ 2n/4n プリ フェッチ アーキテクチャです LPDDR2-S2/S4 への 単 一 のリードまたはライト ア クセスは 効 果 的 に 単 一 の 2n ビット 幅 /4n ビット 幅 内 部 の SDRAM コアでの 1 クロック サイクルのデータ 転 送 および I/O ピンでハーフ クロック サイクルの データ 転 送 の 2/4 に 対 応 する n ビット 幅 で 構 成 されます 高 速 メモリを 選 択 する 際 の 最 初 の 考 慮 事 項 の 1 つは データ 帯 域 幅 です システム 要 件 に 基 づいて 外 部 メモリへの 概 算 データ レートを 決 定 する 必 要 があります また 他 のメモリ 属 性 を 考 慮 する 必 要 があります 例 えば メモリはどのぐらい 必 要 とするか( 集 積 度 ) レイテンシはどのぐらい 許 容 できるか 電 力 バジェットとは 何 か およびシステムはコスト 重 視 であるかどうかのことです 表 1 3 に 各 テクノロジのメモリ 帯 域 幅 特 徴 およびターゲット 市 場 を 示 します 32 ビットの 帯 域 幅 (Gbps) (1) N/A 34.1 25.6 12.8 25.6 44.8 % の 効 率 での 帯 域 幅 (Gbps) (2) N/A 23.9 17.9 9 17.9 38.1 パフォーマン ス / クロック 周 波 数 アルテラ サ ポートのデー タ レート 集 積 度 I/O 規 格 1.2V データ 幅 (ビット) 100 ~ 533 MHz 最 大 1,066 Mbps 64 M バイト ~ 8 G バイト 400 ~ 1,066 MHz 最 大 2,133 Mbps 512 M バイト ~ 8 G バイト 32 M バイト~ 8 バイト (DIMM) SSTL-15 Class I II 200 ~ 533 MHz 最 大 1,066 Mbps 256 M バイト ~ 1 G バイト 32 M バイト~ 4 G バイト (DIMM) SSTL-18 Class I II 100 ~ 200 MHz 最 大 400 Mbps 128 M バイト ~ 1 G バイト 32 M バイト~ 2 G バイト (DIMM) SSTL-2 Class I II 200 ~ 533 MHz 最 大 2132 Mbps 288 M バイ ト 576 M バ イト HSTL- 1.8V/1.5V 8 16 32 4 8 16 4 8 16 4 8 16 32 9 18 36 154 ~ 350 MHz 最 大 1400 Mbps 8 ~ 72 M バ イト HSTL- 1.8V/1.5V 8 9 18 36

バースト レ ングス 4, 8, 16 8 4, 8 2, 4, 8 2, 4, 8 2, 4 バンク 数 4, 8 8 8 (>1 GB), 4 4 8 N/A ロウ / カラ ム アクセス CAS レイテン シ (CL) ポストされた CAS 付 加 レイ テンシ (AL) リード レイ テンシ (RL) On-die termination データ スト ローブ リフレッシュ 要 件 相 対 的 なコス ト 比 較 ターゲット 市 場 カラム 前 の ロウ N/A カラム 前 のロ ウ 5 6 7 8 9 10 カラム 前 のロ ウ カラム 前 のロ ウ ロウとカラム の 組 み 合 わ せ または 多 重 化 のオプ ション アルテラは これらのメモリ インタフェースをサポートし 物 理 インタフェース とコントローラに 様 々な IP を 提 供 し リファレンス デザインを 提 供 します(アル テラの 外 部 メモリ ソリューション センター を 参 照 ) N/A 3 4 5 2 2.5 3 4 6 8 N/A N/A 0 CL-1 CL-2 0 1 2 3 4 N/A N/A N/A 3 4 5 6 7 8 RL = CL + AL RL = CL + AL RL = CL RL = CL/CL + 1 N/A あり あり なし あり あり 差 動 双 方 向 差 動 双 方 向 ス トローブのみ 差 動 またはシ ングル エン ドの 双 方 向 ス トローブ シングル エ ンドの 双 方 向 ストローブ フリー ラン ニングの 差 動 リードとライ ト クロック あり あり あり あり あり なし DDR SDRAM より 高 い 低 動 作 電 力 をターゲッ トにするモ バイル デ バイス 現 在 DDR2 より 低 い デスクトッ プ サー バー スト レージ LCD ディスプレ イ ネット ワーキング および 通 信 機 器 市 場 に 受 けい られるとの DDR SDRAM よ り 小 さい デスクトップ サーバー ス トレージ LCD ディス プレイ ネッ トワーキング および 通 信 機 器 低 い デスクトッ プ サー バー スト レージ LCD ディスプレ イ ネット ワーキング および 通 信 機 器 DDR SDRAM より 高 い SRAM より 小 さい メイン メモ リ キャッ シュ メモ リ ネット ワーキング パケット 処 理 およびト ラフィック 管 理 1.5 2 お よび 2.5 ク ロック サ イクル フリー ラ ンニングの リードとラ イト ク ロック 最 高 キャッ シュ メモ リ ルータ ATM スイッ チ パケッ ト メモリ ルックアッ プ および 分 類 メモリ (1) Stratix IV FPGA でサポートされる 最 大 周 波 数 で 32 ビットのデータ バスを 動 作 している (2) バス ターンアラウンド リフレッシュ バースト レングス およびランダム アクセス レイテンシを 考 慮 する DDR メ モリの 70% 効 率 および QDR メモリの 85% 効 率 を 想 定 する

アルテラのサポートと 様 々な 高 速 メモリ インタフェースの 最 大 パフォーマンスに ついて 詳 しくは アルテラ ウエブサイトの 外 部 メモリ インタフェース ス ペック エスティメーター ページを 参 照 してください エンベデッド プロセッサ アプリケーション(デスクトップ プロセッサを 除 い て プロセッサを 使 用 する 任 意 のシステム)では 通 常 非 常 に 低 コスト 高 集 積 および 低 消 費 電 力 のため メイン メモリに DDR SDRAM が 使 用 されます 次 世 代 の プロセッサがアイドル 状 態 から 実 行 パイプラインを 防 ぐために オンチップ キャッシュ メモリにダイ 面 積 に 大 量 の 投 資 を 行 います 残 念 ながら パフォーマン スのバランス コスト および 消 費 電 力 を 考 慮 しなければならないため これらの オンチップ キャッシュは サイズに 制 限 されます 多 くのシステムでは 外 部 メ モリはキャッシュの 別 のレベルを 追 加 するために 使 用 されます 高 パフォーマンス のシステムでは キャッシュ メモリの 3 つのレベルが 一 般 的 です:チップ 上 にレ ベル 1(8K バイトが 一 般 的 )とレベル 2(512 バイト) およびレベル 3 のオフチッ プ(2 バイト)

ハイエンドのサーバー ルータ およびビデオ ゲーム システムは 高 速 かつ 低 レイテンシの 両 方 がメモリ アーキテクチャに 必 要 とする 高 性 能 エンベデッド 製 品 の 例 です 高 度 なメモリ コントローラは エンベデッド プロセッサとそのメモ リ 間 のトランザクションを 管 理 する 必 要 があります アルテラの Arria シリーズと Stratix シリーズ FPGA が 最 適 に 組 み 込 み DQS(ストローブ) 位 相 シフト 回 路 を 利 用 す ることにより 高 度 なメモリ コントローラを 実 装 します 図 1 1 に エンベデッ ド アプリケーションのアルテラの FPGA で 使 用 可 能 な 機 能 を 示 します ここで DDR2 SDRAM をメイン メモリとして 使 用 され QDR II SRAM または RLDRAM II は 外 部 キャッシュ レベルです 533-Mbps DDR2 SDRAM (1) DDR2 SDRAM DIMM IP available or processor interaces such as PowerPC, MIPs, and ARM Altera FPGA DDR2 Interace Embedded processor Processor Interace Memory controller 350-MHz embedded SRAM (2) PCI interace Memory Interace 600-Mbps RLDRAM II (3) or 1-Gbps QDR II SRAM (4) PCI Master/Target cores capable o 64-bit, 66-MHz 1361 LEs, 4% o an EP2S30 (5) RLDRAM II or QDR II SRAM [ (1) 専 用 DQS 回 路 ポストアンブル 回 路 自 動 位 相 シフト および I/O エレメントの 6 レジスタを 使 用 する 533 Mbps の DDR2 SDRAM 動 作 :790 LE 数 EP2S30 の 3% および 4 のクロック バッファ(72 ビット インタフェースの 場 合 ) (2) QDR II SRAM などの 高 速 メモリ インタフェースは すべての 異 なるクロック 位 相 とデータ 方 向 を 処 理 するために 少 なくとも 4 つのクロック バッファが 必 要 です (3) 600 Mbps RLDRAM II 動 作 :740 の LE 数 EP2S30 の 3% および 4 のクロック バッファ(36 ビット 幅 インタフェースの 場 合 ) (4) トゥルー デュアル ポートおよび 350 MHz 動 作 などの 機 能 付 きのエンベデッド SRAM は 複 雑 な ストア アンド フォ ワード のメモリ コントローラ アーキテクチャを 可 能 にします (5) Quartus II ソフトウェアは アダプティブ ルックアップ テーブル(ALUT) 数 を 報 告 します LE カウントは ALUT 数 に 基 づ いています RLDRAM II および QDR/QDR II SRAM のターゲット 市 場 の 一 つは 外 部 キャッシュ メ モリです RLDRAM II は SSRAM に 近 くのリード レイテンシがありますが それ は SDRAM の 集 積 度 があります 外 部 キャッシュ 集 積 度 の 16 倍 の 増 加 は SSRAM その 対 1 RLDRAM II で 達 成 可 能 です 対 照 的 に 高 帯 域 幅 と 最 小 のレイテンシを 必 要 とするシステムに QDR と QDR II SRAM を 考 慮 してください アーキテクチャで QDR と QDR II SRAM のデュアル ポートの 性 質 は キャッシュ コントローラがリード データを 処 理 することが 可 能 になり 命 令 はライトの 完 全 に 独 立 してフェッチしま す

通 信 ネットワーク アーキテクチャは 複 雑 になっているため ハイエンドのネット ワーク システムは 複 数 の 10 Gbps のラインカードを 実 行 し 毎 秒 テラビットへの スケーリングするマルチシェルフ スイッチ ファブリックに 接 続 します 図 1 2 に 標 準 的 なシステム ライン インタフェース カードの 例 を 示 します これら のラインカードは シングル ポートの OC-192 からマルチポート ギガビット イーサネットまでのインタフェースを 提 供 し PHY/ フレーマ ネットワーク プロ セッサ トラフィック マネージャ ファブリック インタフェース デバイス および 高 速 メモリなどのデバイスの 数 で 構 成 されています Buer memory PHY/ ramer Buer memory Lookup table Lookup table Pre-processor Pre-processor Coprocessor Network processor Network processor Buer memory Traic manager Traic manager Telecom line card datapath Buer memory Switch abric interace Buer memory Buer memory パケットが PHY/ フレーマ デバイスからスイッチ ファブリック インタフェース に 横 断 するように これらは 混 雑 を 避 けるために データ パス デバイス プ ロセスがヘッダを 処 理 する(デスティネーションの 決 定 パケットの 分 類 および 課 金 の 統 計 情 報 の 格 納 ) 間 に メモリにバッファされ ネットワークへのパケット のフローを 制 御 します 通 常 DDR/DDR2/DDR3 SDRAM および RLDRAM II は ネット ワーク プロセッサ トラフィック マネージャ およびファブリック インタ フェースの 大 きなバッファ メモリに 使 用 されます そして QDR および QDR II SRAM は ルックアップ テーブル(LUT)オフ プリプロセッサとコプロセッサに 使 用 されます

多 くのデザインでは FPGA は 相 互 運 用 性 とプロセッシングと 一 緒 にデバイスを 接 続 するか ASIC デバイスでサポートされていない 機 能 を 実 装 するか または 完 全 に デバイスの 機 能 を 実 装 します アルテラの Stratix シリーズ FPGA は 1 Gbps の LVDS I/O 高 速 メモリ インタフェースのサポート マルチギガビット トランシーバ および IP コアなどの 機 能 を 使 用 して トラフィック 管 理 パケット 処 理 スイッ チ ファブリック インタフェース およびコプロセッサの 機 能 を 実 装 します 図 1 3 に パケット バッファリング アプリケーションにあるこれら 機 能 のいく つかを 示 します ここで RLDRAM II はパケット バッファ メモリに 使 用 され QDR II SRAM はコントロール メモリに 使 用 されます RLDRAM II Dedicated SERDES and DPA (3) Altera FPGA (1), (8) RLDRAM II Interace (2) SP14.2i RX Core logic SP14.2i TX (5) Dierential termination (4) PCI Interace (6) QDRII SRAM Interace (7) QDRII SRAM (1) 例 としては LE の 85% は EP2S90 で 使 用 可 能 です (2) 600 Mbps RLDRAM II 動 作 :740 LE EP2S90 の 1% および 4 クロック バッファ(36 ビット 幅 インタフェースの 場 合 ) (3) 専 用 のハードウェア SERDES および DPA 回 路 は 1 Gbps LVDS のクリーンで 信 頼 性 の 高 い 実 装 を 可 能 にします (4) 差 動 終 端 は ボード レイアウトを 簡 素 化 し 信 号 品 質 を 向 上 させると Stratix FPGA に 内 臓 されています (5) 1 Gbps の 可 能 な SPI 4.2i コア:Rx あたりの 5178 LE Tx あたりの 6087 LE ES2S90 の 12% および 4 クロック バッファ( 個 々 のバッファ モード 32 ビットのデータ パス および 10 ロジカル ポートを 使 用 する 両 方 向 の 場 合 ) (6) 64 ビットの 66 MHz 656 LE の 可 能 な PCI コア 32 ビット ターゲットの EP2S90 の 1% (7) 1 Gbps QDR II SRAM 動 作 :100 LEs EP2S90 の 0.1% および 4 クロック バッファ(18 ビット インタフェースの 場 合 ) (8) Quartus II ソフトウェアはデザインが Stratix II デバイスで 使 用 する ALUT 数 を 報 告 することに 注 意 してください LE カウントは これの ALUT 数 に 基 づいています 通 常 SDRAM は 必 要 な 大 量 のメモリによる 高 いデータ レートでバッファリング するための 最 良 の 選 択 です いくつかのシステム 設 計 者 は パケット ヘッダを 格 納 するための SRAM およびペイロードを 格 納 するための DRAM を 使 用 して メモ リ アーキテクチャへのハイブリッドのアプローチを 使 用 します メモリの 深 度 は システムのアーキテクチャとスループットに 依 存 します

OC-192 ライン カード( 約 10 Gbps)のパケット バッファリング アプリケーショ ン 用 のバッファ メモリは フル ライン レートで 動 作 する 20 Gbps のメモリ 帯 域 幅 を 必 要 として 最 小 の 1 つのライトおよび 1 つのリードの 動 作 を 維 持 することが できなければなりません これにより ヘッダが 変 更 された 場 合 より 多 くの 帯 域 幅 が 必 要 です メモリの 帯 域 幅 の 要 件 は メモリの 選 択 の 重 要 な 因 子 です( 表 1 3 を 参 照 ) 例 としては バッファ メモリとして RLDRAM II を 使 用 する 単 純 な 1 次 の 計 算 では 2 つの RLDRAM II の 部 品 (それぞれ 1 つの 18 と 36)を 必 要 とする 20 Gbps(300 MHz 2 DDR 0.70 効 率 48 ビット =20.1 Gbps)を 維 持 する 48 ビットの バス 幅 が 必 要 です また RLDRAM II は 本 質 的 にパリティまたは 誤 り 訂 正 コード (ECC)で 使 用 される 追 加 のメモリ ビットが 含 まれています QDR と QDR II SRAM は キュー 管 理 およびトラフィック 管 理 アプリケーションでの コントロール メモリに 有 用 な 帯 域 幅 と 低 ランダム アクセス レイテンシの 利 点 があります このメモリの 別 の 標 準 的 な 実 装 は 課 金 およびパケット 統 計 情 報 です ここで 各 パケットは カウンタがメモリから 読 み 出 し インクリメントされ そ してメモリに 再 書 き 込 みする 必 要 があります 高 帯 域 幅 低 レイテンシ 最 適 な 1 対 1 のリード / ライト 比 率 は この 機 能 の QDR SRAM に 最 適 です 表 1 4 に 本 資 料 の 改 訂 履 歴 を 示 します 2012 年 6 月 5.0 LPDDR2 サポートを 追 加 Feedback のアイコンを 追 加 2011 年 11 月 4.0 Volume 2:デザイン ガイドラインに メモリの 選 択 のセクションを 移 動 し 再 編 成 2011 年 6 月 3.0 Volume 2 セクション I から メモリ IP の 選 択 の 章 を 追 加 2010 年 12 月 2.1 2010 年 7 月 2.0 Volume 3 のメモリ インタフェース ユーザーガイドにプロトコル 特 定 の 機 能 情 報 を 移 動 10.1 の 最 大 クロック レート 情 報 を 更 新 UniPHY 付 きの DDR2 および DDR3 SDRAM コントローラの 仕 様 を 追 加 仕 様 表 をを 合 理 化 ウエブ ベース Speciication Estimator Tool の 参 照 を 追 加 2010 年 1 月 1.1 DDR DDR2 および DDR3 使 用 を 更 新 2009 年 11 月 1.0 初 版