本操作マニュアルは ATLYS ボードと一緒に Digilent 社オプションモジュールである VmodCAM - Stereo Camera Module のリファレンスデザインをそのまま流用した操作手順のご紹介になりますリファレンスデザインは他にもWEB に掲載ございますので活用頂き本操作

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かずしかつもと
5 years ago
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1 TOKYOELECTRONDEVICE

2 本操作マニュアルは ATLYS ボードと一緒に Digilent 社オプションモジュールである VmodCAM - Stereo Camera Module のリファレンスデザインをそのまま流用した操作手順のご紹介になりますリファレンスデザインは他にもWEB に掲載ございますので活用頂き本操作は一例としてご参照下さいリファレンスデザイン内の ISEプロジェクトを立ち上げ完成済みのソースファイルテストベンチファイル制約ファイル (UCF ファイル ) を読み込みファンクションシミュレーション論理合成配置配線コンフィグレーションファイルの作成デバイスへの書き込みボード上での動作確認を行います下記のフローに従って下さい 1)ProjectNavigator 起動 2) 既存プロジェクトの立ち上げ 3) 論理合成の実行 4) 配置配線の実行 5) プログラムファイルの作成 6) デバイスへの書き込み 7) ボード動作の確認 2012 年 5 月 (Ver 0.0 ) 1

1)ProjectNavigator の起動 1. VmodCAM -StereoCameraModule のリファレンスデザインを任意のローカルフォルダに格納し ISE プロジェクトを立ち上げますリファレンスデザインは以下の WEB サイトよりダウンロード可能です URL:http://www.digilentinc.com/Products/Detail.cfm?

3 1)ProjectNavigator の起動 1. VmodCAM -StereoCameraModule のリファレンスデザインを任意のローカルフォルダに格納し ISE プロジェクトを立ち上げますリファレンスデザインは以下の WEB サイトよりダウンロード可能です URL: (Doc#DSD_ ) 2. Windows のスタートメニューから [ スタート ]-[ プログラム ]-[Xili nxisedesignsuite13.4]-[ise デザインツール ]- [ProjectNavigator] を選択しますもしくはデスクトップ上のショートカットから起動します One-Point 上記の画面は初めてプロジェクトを立ち上げた場合の画面です初回以降は前回使用したプロジェクトファイルがそのまま開きます 2012 年 5 月 (Ver 0.0 ) 2

例 :C: MyDocs VmodCAM_Ref_VGA Demo_13 source VmodCAM_Ref_VGA_Split

4 2) 既存プロジェクトの格納と立ち上げ 1. [Fil e]-[openproject] を選択しますもしくは画面上の [OpenProject] のボタンをクリックします例 :C: MyDocs VmodCAM_Ref_VGA Demo_13 source VmodCAM_Ref_VGA_Split にある.xise が ISE のプロジェクトファイルになりますこの.xise ファイルを選択しますこの.xise ファイルが既存の ISEProjectfil eです 2012 年 5 月 (Ver 0.0 ) 3

5 2012 年 5 月 (Ver 0.0 ) 4 ATLYS ボード操作マニュアル (VHDL)

6 3) 論理合成の実行 1. まずは論理合成を実行します Implementation ボタンにチェックが入っていることを確認して下さいトップモジュールを指定してからプロセスウィンドウの [Synthesize-XST] をダブルクリックすると論理合成が開始されますやが表示されたら論理合成の完了ですが表示された場合は必要に応じて修正して下さいエラーがある場合が表示されますのでメッセージに従って修正して下さい ( 論理合成開始 ) 1 Implementation ボタンチェック 2 トップモジュールを選択 3 ダブルクリックワーニングやエラー詳細は GUI 下部のコンソール (Console) ウィンドウに表示されます 2012 年 5 月 (Ver 0.0 ) 5

7 4) 配置配線の実行 1. ピン固定ファイルを読み込んだ後 ( 今回は既に読み込み済み ) プロセスウィンドウの[Implement Design] をダブルクリックし配置配線を実行しますやが表示されたら配置配線の完了ですが表示された場合必要に応じて修正して下さいエラーがある場合が表示されますのでメッセージに従って修正して下さいダブルクリック 2012 年 5 月 (Ver 0.0 ) 6

8 5) プログラムファイルの生成 (FPGA にデータを直接書き込む場合 ) 1. 配置配線が終了したらプロセスウィンドウの [Generate Programming File] を選択しマウスの右クリックで表示されるメニューから [Properties] を選択します選択 2. Process Properties ウィンドウが表示されますそこでカテゴリー (Category) の [Startup options] を選び [FPGA Start-Up Clock] の項目を [JTAG Clock] にプルダウンから変更し [OK] をクリックします 2012 年 5 月 (Ver 0.0 ) 7

9 3. プロパティの設定後プロセスウィンドウの [Generate Programming File] をダブルクリックしますプログラムファイル作成が実行されますダブルクリック 4. コンソールウインドウに Processes Generate Programming File complete successfully というメッセージが出るとプログラムファイル (bit ファイル ) がプロジェクト内に自動作成されます 2012 年 5 月 (Ver 0.0 ) 8

プロセスウィンドウの [Configure Target Device] を展開し [Manage Configuration Project(iMPACT)] をダブルクリックす

10 6) デバイスへの書き込み (FPGA にデータを直接書き込む場合 ) ボード上の SPI-Flash にデータを書き込んで FPGA を動作させる場合は 12 ページからを参照して下さいデバイスに書き込みを行なう前に USB ケーブルを接続して本体機器の電源を入れて下さい 1. プロセスウィンドウの [Configure Target Device] を展開し [Manage Configuration Project(iMPACT)] をダブルクリックするとダウンロードツールの impact が起動しますダブルクリック 2. impact 起動後に [impact Flows] 内の [Boundary Scan] をダブルクリックしますダブルクリック 2012 年 5 月 (Ver 0.0 ) 9

11 3. 次に [Initialize Chain] を実行し JTAG チェーン上のデバイス (PROM と FPGA) を認識させますデバイスは自動で認識されます 4. [YES] を押してからコンフィグレーションファイルの選択を開始します 2012 年 5 月 (Ver 0.0 ) 10

12 FPGA が選択されておりますので 7 ページで生成した vmodcam_ref.bit ファイルを指定して [Open] ボタンを押します以下の画面は自動で出ますが今回は PROM は現時点では追加しないため NO ボタンを押しますプロパティの設定画面は OK ボタンを押します次の画面も [OK] ボタンを押します 2012 年 5 月 (Ver 0.0 ) 11

13 5. デバイスのダウンロードの実行デバイスの絵の部分をクリックしグレーからグリーンに変わるとデバイスへのダウンロードが可能となります 1 FPGA を選択し Program をダブルクリックします 2 ダブルクリック 6. ダウンロードが開始され下図のように Programming Succeeded のメッセージが表示されたらダウンロード完了ですが Programming Failed の場合はエラーの為エラーメッセージを確認し再実行します 2012 年 5 月 (Ver 0.0 ) 12

6-1) デバイスへの書き込み (SPI-Flash にデータを書き込む場合 ) SPI-Flash データを書き込む場合は ISE ツールではなく Digilent 社専用の書込みツール [Adept] を使用します Adept ツールは以下の WEB サイトよりダウンロード可能です URL:http://www.digilentinc.com/Products/Detail.cfm?

14 6-1) デバイスへの書き込み (SPI-Flash にデータを書き込む場合 ) SPI-Flash データを書き込む場合は ISE ツールではなく Digilent 社専用の書込みツール [Adept] を使用します Adept ツールは以下の WEB サイトよりダウンロード可能です URL: Adept ツールを使用するのはボード上の SPI-Flash のデバイス特有の ID が ISE の impact で読み込めないからですデバイスに書き込みを行なう前に USB ケーブルを接続して本体機器の電源を入れて下さい 1. Windows のスタートメニューから [ スタート ]-[ プログラム ]-[Digil ent]-[adept] を選択します One-Point 上記の画面は初めて Adept を立ち上げた場合の画面ですボードを接続すると自動的に認識しますが接続しない状態ですと上記のように Connect に No Device Connected と表示されます 2012 年 5 月 (Ver 0.0 ) 13

ボタンをクリックし 7 ページ生成した bit ファイルを選択します Verify のチェックボックスをチェックし Program

15 2. ATLYS ボードを接続します Adept ツールは ATLYS ボードを自動認識し ATLYS 上の FPGA(XC6SLX45) を表示します Flash タブをクリックし FPGA programing file の Brows ボタンをクリックし 7 ページ生成した bit ファイルを選択します Verify のチェックボックスをチェックし Program ボタンをクリックするとコンフィグレーションが完了します 2 クリック 1 クリックし Bit ファイル選択 2012 年 5 月 (Ver 0.0 ) 14

Name/Location/WorkingDirectory/Top-levelsourcetype を設定し [Next] をクリックします Name :[ 任意に指定 ] Location / Working

16 本ページからはリファレンスデザインを使用せずに新規にプロジェクトを作成するなど他の ISE ツールの操作手順のご紹介になります新規プロジェクトの作成まず Project Navigator を起動します (3 ページ参照 ) 1. [Fil e]-[newproject] を選択しますもしくは画面上の [NewProject] のボタンをクリックします 2. Name/Location/WorkingDirectory/Top-levelsourcetype を設定し [Next] をクリックします Name :[ 任意に指定 ] Location / Working Directory :[ 任意に指定 ] Top-level source type :[HDL] One-Point 通常は Location / Working Directory は同じ場所を指定しますまた日本語の入った階層は指定しないで下さいエラーの原因となります 2012 年 5 月 (Ver 0.0 ) 15

3. ターゲットデバイスの情報とデザインフロー等を設定します Family Spartan6 Device XC6SLX45 Package CSG324 Speed -3 Top-Level Module Type HDL Synthesis Tool XST( VHDL/Verilog)

17 3. ターゲットデバイスの情報とデザインフロー等を設定します Family Spartan6 Device XC6SLX45 Package CSG324 Speed -3 Top-Level Module Type HDL Synthesis Tool XST( VHDL/Verilog) Simulator ISim(VHDL/Verilog) Preferred Language VHDL 4. 設定後順次 [Next] ボタンをクリックし画面を先へ進め最終画面で [Finish] をクリックしますこれでプロジェクトは完成です 2012 年 5 月 (Ver 0.0 ) 16

18 ソースファイルの読み込み既存の HDL ソースファイルをお持ちであれば各ファイルをツールに読み込ませます ( ソースファイルテストベンチファイル制約ファイル ) 1. [Project] - [Add Source] 又は [Project] - [Add Copy of Source] を選択しファイルを読み込みます One-Point ここでもファイルは日本語のパスがないフォルダに保存して下さい [Add Source] の場合は読み込むファイルにリンクした状態でウィンドウに追加されます変更内容が元のファイルに反映されます [Add Copy of Source] の場合は読み込むファイルをプロジェクトのフォルダにコピーされますので元のファイルとは別扱いになります 2012 年 5 月 (Ver 0.0 ) 17

19 2. 任意の保存先からファイルを読み込みます ( ソース / テストベンチ / 制約の 3 種類のファイルがあります ) ファイル読み込み時にはソースタイプを指定します下記でソースタイプの指定を行います 2012 年 5 月 (Ver 0.0 ) 18

3. 読み込んだファイルを開く時はソースウィンドウで開きたいファイルをダブルクリックするとエディタウィンドウが開きますこの状態で RTL ファイルの変更も可能ですダブルクリックファイルが開く One-Point この状態でプロジェクトファイルの作成は終了です RTL 記述の変更文法チェック等を行いファンクションシミュレーションを行い

20 3. 読み込んだファイルを開く時はソースウィンドウで開きたいファイルをダブルクリックするとエディタウィンドウが開きますこの状態で RTL ファイルの変更も可能ですダブルクリックファイルが開く One-Point この状態でプロジェクトファイルの作成は終了です RTL 記述の変更文法チェック等を行いファンクションシミュレーションを行い論理検証を行いますまた画面左上の Window には本デザインの階層構造が示されております本デザインは GPIO デモモジュールを TOP にして下層に 3 個のモジュールを持つ構造になっています階層最後に表示されている pins.ucf ファイルは FPGA に様々な制約を加える制約ファイルになっております 2012 年 5 月 (Ver 0.0 ) 19

21 ソースファイルの文法チェック 1. 文法チェック (Check Syntax) を行う前に Simulation からImplementation ボタンにチェックがあることを確認して下さい 1チェックを行いたいソースファイルがトップソースの場合プロセスウィンドウの [Synthesize-XST] - [Check Syntax] をダブルクリックします 2チェックを行いたいソースファイルが下位階層の場合ソースを選択し [Check Syntax] をダブルクリックしますやが表示されたら文法チェック完了ですが表示された場合必要に応じてソースファイルを修正して下さいエラーがある場合が表示されますのでメッセージに従ってソースファイルを修正して下さいトップソースダブルクリック One-Point エラーがある場合は次のステップに進むことが出来ませんツールの画面下部の Console に表示されるメッセージを参照して文法違反部分を修正して下さい 2012 年 5 月 (Ver 0.0 ) 20

22 新規ファイル ( テストベンチファイル :VHDLTestBench) の作成 1. [Project] - [New Source] を選択します 2. VHDL Test Bench を選択し File Name Location を入力し [Next] をクリックします Project Navigator では拡張子.vhd として認識されます One-Point Location ですがデフォルト設定では Work ディレクトリが設定されております Work ディレクトリ内は様々なファイルが存在しますので別ディレクトリを指定した方がその後のファイル管理が楽になります 2012 年 5 月 (Ver 0.0 ) 21

23 3. 関連付けるソースファイルを選択し [Next] をクリックします本デザインでは GPIO_demo が TOP モジュールになります 4. 確認画面で設定内容を確認し [Finish] をクリックします 2012 年 5 月 (Ver 0.0 ) 22

24 Project Navigator のソースウィンドウにテストベンチファイルが追加されまたエディタウィンドウにテストベンチの雛型が表示されますのでこれを元にテストベンチを完成させますテストベンチファイルの雛型が作成される 2012 年 5 月 (Ver 0.0 ) 23

25 ファンクションシミュレーションの実行 1. ソースウィンドウでテストベンチ (GPIO_test.vhd) のファイルを選択します Implementation から Simulation にボタンチェックを変更します 2. プロセスウィンドウの [ISim Simulator] - [Simulate Behavioral Model] を選択しマウスの右クリックで表示されるメニューの中の [Process Properties] を選択します選択 One-Point Process Properties は Synthesize-XST などにも存在します様々のオプション設定が可能となっておりデザインに適した設定を行うことで FPGA の能力を最大限まで発揮させることが可能です 2012 年 5 月 (Ver 0.0 ) 24

3. Process Properties でシミュレーション実行のオプションを指定します

作成したテストベンチ長に合わせて時間の設定を行って下さいオプションの設定が終了したらプロセスウィンドウの

しますダブルクリック One-Point 自動的に ISim が立ち上がりソースファイルのコンパイル

26 3. Process Properties でシミュレーション実行のオプションを指定しますシミュレーション実行時間を設定今回は 1000ns 6ms 作成したテストベンチ長に合わせて時間の設定を行って下さいオプションの設定が終了したらプロセスウィンドウの [ISim Simulator] - [Simulate Behavioral Model] をダブルクリックしますダブルクリック One-Point 自動的に ISim が立ち上がりソースファイルのコンパイルデザインのロードを行ないプロパティウィンドウで指定した時間でシミュレーションが実行されます 4. 正しく動作しているか波形を確認します 2012 年 5 月 (Ver 0.0 ) 25

27 ISim 操作ガイド ( 補足 ) 詳細は Xilinx 社が提供している ISim ユーザーガイドを参照して下さい 1. ソースファイルの変更について以下の手順に従いますとソースファイルを安全に変更出来ますデザインの競合を回避するには ISim 外で編集を行って下さい 1. ISE の ISE Text Editor 又はサードパーティのテキストエディタを用いてソースファイルを編集します 2. ISE ツールでデザインを実行してデザインをアップデートしシミュレーションを実行します 2. 信号の追加とシミュレーションの再実行 1 信号の追加 Instances and Processes パネルに Module が階層構造で表示されます追加したい Module を選択するとその Module の信号が Object パネルに表示されるので追加したい信号をドラッグ & ドロップで波形ウィンドウに追加できます但しこれだけでは値は表示されませんので 2のシミュレーションの再実行を行って下さい 2 シミュレーションの再実行下図のようにメインメニューの [Restart] アイコンをクリックしますシミュレーション実行時間を設定後に [Run] アイコンをクリックします Restart Run シミュレーション時間設定 2012 年 5 月 (Ver 0.0 ) 26

(Microsoft Word - \214\264\215e B_\217\221\202\253\215\236\202\335\225\224.docx)

$(Microsoft Word - \214\264\215e B_\217\221\202\253\215\236\202\335\225\224.docx)$ トランジスタ技術 2009 年 3 月号特集気軽にはじめる FPGA 第 5 章マルチチャネル信号発生器信号発生器の製作 ~はんだ付け不要ロジックの自在さを生かす~ ISE WebPACK を使って FPGA にソースを書き込むまでの手順坂本三直プロジェクトプロジェクトの新規生成 / 読み込み : CQ 出版社の HP より本スタータキット用のプロジェクトをダウンロードしてください. パソコン上にコピーできたら,Xilinx