FIR コンパイラ II MegaCore ファンクションのユーザーガイド

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1 101 Innovation Drive San Jose, CA UG ドキュメント バージョン : ドキュメント デート : 年 11 月 Subscribe

2 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered

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5 本書では Altera FIR コンパイラ II の IP (Intellectual Property) コアについて説明します FIR コンパイラ II MegaCore ファンクションは 完全に統合された有限インパルス応答 (FIR) フィルタ開発環境を提供し アルテラの FPGA デバイスに最適化されます FIR コンパイラ II MegaCore ファンクションは 対話的に操作する Parameter Editor を備えており カスタム FIR フィルタを簡単に作成できます Parameter Editor は Verilog HDL および VHDL シミュレータと共に IP 機能シミュレーション モデル ファイルを出力します Parameter Editor を使用可能であり シングル レート デシメーション 補間 およびフラクショナル レート フィルタのさまざまなフィルタ タイプを実装できます 多くのデジタル システムでは 不要なノイズを除去するか スペクトル整形を提供するか または信号の検出か解析を実行するために信号フィルタリングを使用します FIR フィルタおよび無限インパルス応答 (IIR) フィルタはこれらの機能を提供します 標準的なフィルタ アプリケーションには信号プリコンディショニング バンド選択 およびロー パス フィルタリングが含まれます 図 1 1 に 加重されたタップド ディレイ ラインとしてコンフィギュレーションされた FIR フィルタを示します xin Z -1 Z -1 Z -1-1 Tapped Z Delay Line Coefficient Banks C 0 1 C 0 2 C 1 C 1 2 C 2 1 C 2 2 C 3 1 C 3 2 Coefficient Multipliers Adder Tree yout フィルタのデザイン過程で 指定された周波数応答に合致する係数を決定します この係数によってフィルタの応答が決まります 係数の値を変更することまたは係数を追加することにより フィルタを通過する信号の周波数が変更できます

6 アルテラの FIR コンパイラ II MegaCore ファンクションは有限インパルス応答 (FIR) フィルタを実装して 以下のような機能もサポートしています 次のハードウェアの最適化を介して 最大効率設計を利用します 補間 デシメーション 対称性 デシメーション ハフ バンド タイム シェアリング Avalon Streaming(Avalon-ST) インタフェースを使用する簡単なシステムの統合 メモリおよび乗算器のトレードオフは ロジック エレメント (LE) とブロック メモリ (M512 M4K M9K または M144K) の間の実装をバランスします ランタイムの係数リロード機能と 複数の係数バンクをサポート 切り捨て処理 飽和処理および丸め処理を適用したユーザ選択可能な出力精度 MegaCore ファンクションは ターゲットのアルテラ デバイス ファミリに対し 最終サポートあるいは暫定サポートを提供しています FPGA デバイス ファミリ 最終サポートとは コアがこのデバイス ファミリの最終的なタイミング モデルで検証されていることを意味します コアはデバイス ファミリのすべての機能要件およびタイミング要件を満たしており 生産デザインで使用することができます 暫定サポートとは コアがこのデバイス ファミリの暫定タイミング モデルで検証されていることを意味します コアはデバイス ファミリの機能要件はすべて満たしていますが タイミング要件については評価中です 生産デザインでの使用は注意が必要です HardCopy デバイス ファミリ HardCopy コンパイルとは コアが HardCopy デバイス ファミリの最終的なタイミング モデルで検証されていることを意味します コアはデバイス ファミリのすべての機能要件およびタイミング要件を満たしており 生産デザインで使用することができます HardCopy コンパニオンとは コアが HardCopy コンパニオン デバイスの暫定タイミング モデルで検証されていることを意味します コアはデバイス ファミリの機能要件はすべて満たしていますが タイミング要件については評価中です 生産デザインでの使用は注意が必要です

7 表 1 1 に FIR コンパイラ II MegaCore ファンクションによる各アルテラ デバイス ファミリへのサポートのレベルを示します Arria GX 最終的 Arria II GX 最終的 Arria II GZ 最終的 Arria V Altera IP の最新情報を参照してください Cyclone II 最終的 Cyclone III 最終的 Cyclone III LS 最終的 Cyclone IV GX 最終的 Cyclone V Altera IP の最新情報を参照してください HardCopy II HardCopy コンパイル HardCopy III HardCopy コンパイル HardCopy IV HardCopy コンパイル Stratix 最終的 Stratix II 最終的 Stratix II GX 最終的 Stratix III 最終的 Stratix IV 最終的 Stratix IV GT 最終的 Stratix IV GX 最終的 Stratix V Altera IP の最新情報を参照してください その他のデバイス ファミリ サポートなし (1) (1) HardCopy Stratix Stratix <device>_hardcopy_fpga_prototype FIR コンパイラ II MegaCore ファンクションの更新バージョンをリリースする前に アルテラは品質や正確性を検証するための包括的な回帰テストを実施します FIR コンパイラ II MegaCore ファンクションのカスタム バリエーションは さまざまなパラメータのオプションを行使するために生成され 結果として得られるシミュレーション モデルは マスタのシミュレーション モデルに対して検証結果を徹底的にシミュレートされます

8 ここでは Quartus II ソフトウェアの現行バージョンを使用し FIR コンパイラ II MegaCore ファンクションの標準的な期待パフォーマンスを示します 表 1 2 に パフォーマンスおよびリソース使用率データを生成するために使用される FIR フィルタのパラメータの設定を示します バックプレッシャ サポートは FIR フィルタでもディセーブルされます シングル チャネル シングル レートシングル チャネル デシメーション シングル チャネル 補間 4 1 シングル チャネル フラクショナル レートシングル チャネル シングル レート ハーフ バンドシングル チャネル デシメーション ハーフ バンドシングル チャネル 補間 ハーフ バンドシングル チャネル フラクショナル レート ハーフ バンドシングル チャネル シングル レート スーパー サンプルシングル チャネル 補間 スーパー サンプルシングル チャネル シングル レート 複数の係数バンクマルチ チャネル シングル ワイヤ シングル レートマルチ チャネル シングル ワイヤ デシメーションマルチ チャネル シングル ワイヤ 補間マルチ チャネル シングル ワイヤ フラクショナル レートマルチ チャネル シングル ワイヤ デシメーション 複数の係数バンクマルチ チャネル マルチワイヤ シングル レート すべてのタップ すべてのタップ すべてのタップ すべてのタップ ハーフ バンド ハーフ バンド ハーフ バンド ハーフ バンド すべてのタップ すべてのタップ すべてのタップ すべてのタップ すべてのタップ すべてのタップ すべてのタップ すべてのタップ すべてのタップ

9 マルチ チャネル マルチワイヤ デシメーションマルチ チャネル マルチワイヤ 補間マルチ チャネル マルチワイヤ フラクショナル レートマルチ チャネル マルチワイヤ フラクショナル レート 出力オプション マルチ チャネル マルチワイヤ 補間 複数の係数バンク すべてのタップ すべてのタップ すべてのタップ すべてのタップ すべてのタップ (1) 表 1 3 に Cyclone III デバイス ファミリの FIR フィルタのリソース使用率とパフォーマンスの評価を示します FIR フィルタは 表 1 2 にある設定を使用してコンフィギュレーションされます シングル チャネル シングル レート 1,489 6, シングル チャネル デシメーション 414 1, シングル チャネル 補間 644 2, シングル チャネル フラクショナル レート 588 2, シングル チャネル シングル レート ハーフ バンド 723 3, シングル チャネル デシメーション ハーフ バンド 444 1, シングル チャネル 補間 ハーフ バンド 484 2, シングル チャネル フラクショナル レート ハーフ バンド 361 1, シングル チャネル シングル レート スーパー サンプル 2,930 12, シングル チャネル 補間 スーパー サンプル

10 3,322 12, シングル チャネル シングル レート 複数の係数バンク 1,301 4, マルチ チャネル シングル ワイヤ シングル レート 1,571 12, マルチ チャネル シングル ワイヤ デシメーション 497 2,961 4, マルチ チャネル シングル ワイヤ 補間 699 2,362 1, マルチ チャネル シングル ワイヤ フラクショナル レート 854 3,218 9, マルチ チャネル シングル ワイヤ デシメーション 複数の係数バンク 566 3,004 4, マルチ チャネル マルチワイヤ シングル レート 3,137 19, マルチ チャネル マルチワイヤ デシメーション 3,670 16,406 2, マルチ チャネル マルチワイヤ 補間 4,680 27, マルチ チャネル マルチワイヤ フラクショナル レート 2,412 12,478 2, マルチ チャネル マルチワイヤ フラクショナル レート 出力オプション 2,691 12,605 2, マルチ チャネル マルチワイヤ 補間 複数の係数バンク 4,008 18,

11 表 1 4 に Arria II GX デバイス ファミリの FIR フィルタのリソース使用率とパフォーマンスの評価を示します FIR フィルタは 表 1 2 にある設定を使用してコンフィギュレーションされます シングル チャネル シングル レート 459 1, シングル チャネル デシメーション シングル チャネル 補間 シングル チャネル フラクショナル レート シングル チャネル シングル レート ハーフ バンド 242 1, シングル チャネル デシメーション ハーフ バンド , , シングル チャネル 補間 ハーフ バンド 290 1, シングル チャネル フラクショナル レート ハーフ バンド シングル チャネル シングル レート スーパー サンプル 918 2, シングル チャネル 補間 スーパー サンプル 1,084 2, シングル チャネル シングル レート 複数の係数バンク 507 1, マルチ チャネル シングル ワイヤ シングル レート 493 2,222 4, , マルチ チャネル シングル ワイヤ デシメーション 331 1,097 6, , マルチ チャネル シングル ワイヤ 補間 , , マルチ チャネル シングル ワイヤ フラクショナル レート 597 1,843 10, , マルチ チャネル シングル ワイヤ デシメーション 複数の係数バンク 405 1,134 6, ,

12 マルチ チャネル マルチワイヤ シングル レート 968 4,369 3,672 1, , マルチ チャネル マルチワイヤ デシメーション 2,058 7,018 6,460 1, , マルチ チャネル マルチワイヤ フラクショナル レート 1,652 7,584 4,054 1, , マルチ チャネル マルチワイヤ フラクショナル レート 1,175 5,027 6, , マルチ チャネル マルチワイヤ フラクショナル レート 出力オプション 1,454 5,154 6, , マルチ チャネル マルチワイヤ 補間 複数の係数バンク 1,435 8,229 4,058 1, ,

13 表 1 5 に Stratix III デバイス ファミリの FIR フィルタのリソース使用率とパフォーマンスの評価を示します FIR フィルタは 表 1 2 にある設定を使用してコンフィギュレーションされます シングル チャネル シングル レート 457 1, シングル チャネル デシメーション シングル チャネル 補間 シングル チャネル フラクショナル レート シングル チャネル シングル レート ハーフ バンド 240 1, シングル チャネル デシメーション ハーフ バンド , シングル チャネル 補間 ハーフ バンド シングル チャネル フラクショナル レート ハーフ バンド シングル チャネル シングル レート スーパー サンプル 914 2, シングル チャネル 補間 スーパー サンプル 1,070 2, シングル チャネル シングル レート 複数の係数バンク 499 1, マルチ チャネル シングル ワイヤ シングル レート 485 2,152 4, , マルチ チャネル シングル ワイヤ デシメーション , , マルチ チャネル シングル ワイヤ 補間 , , マルチ チャネル シングル ワイヤ フラクショナル レート 585 1,232 7, マルチ チャネル シングル ワイヤ デシメーション 複数の係数バンク , , マルチ チャネル マルチワイヤ シングル レート 952 4,230 3,672 1, ,

14 マルチ チャネル マルチワイヤ デシメーション 2,025 6,594 6,460 1, , マルチ チャネル マルチワイヤ 補間 1,626 7,148 4,054 1, , マルチ チャネル マルチワイヤ フラクショナル レート 1,119 4,703 6, , マルチ チャネル マルチワイヤ フラクショナル レート 出力オプション 1,399 4,830 6, , マルチ チャネル マルチワイヤ 補間 複数の係数バンク 1,411 7,789 4,058 1, , 表 1 6 に Stratix IV デバイス ファミリの FIR フィルタのリソース使用率とパフォーマンスの評価を示します FIR フィルタは 表 1 2 にある設定を使用してコンフィギュレーションされます シングル チャネル シングル レート 457 1, シングル チャネル デシメーション シングル チャネル 補間 シングル チャネル フラクショナル レート シングル チャネル シングル レート ハーフ バンド 329 1, シングル チャネル デシメーション ハーフ バンド , , シングル チャネル 補間 ハーフ バンド シングル チャネル フラクショナル レート ハーフ バンド シングル チャネル シングル レート スーパー サンプル 914 2, シングル チャネル 補間 スーパー サンプル

15 1,070 2, シングル チャネル シングル レート 複数の係数バンク 499 1, マルチ チャネル シングル ワイヤ シングル レート 485 2,152 4, , マルチ チャネル シングル ワイヤ デシメーション 317 1,029 6, , マルチ チャネル シングル ワイヤ 補間 , , マルチ チャネル シングル ワイヤ フラクショナル レート 563 1,672 10, , マルチ チャネル シングル ワイヤ デシメーション 複数の係数バンク 391 1,066 6, , マルチ チャネル マルチワイヤ シングル レート 952 4,230 3,672 1, , マルチ チャネル マルチワイヤ デシメーション 2,025 6,594 6,460 1, , マルチ チャネル マルチワイヤ 補間 1,626 7,148 4,054 1, , マルチ チャネル マルチワイヤ フラクショナル レート 1,120 4,704 6, , マルチ チャネル マルチワイヤ 補間 複数の係数バンク 1,400 4,831 6, , マルチ チャネル マルチワイヤ 補間 複数の係数バンク 1,411 7,789 4,058 1, , 表 1 7 に Stratix V デバイス ファミリの FIR フィルタのリソース使用率とパフォーマンスの評価を示します FIR フィルタは 表 1 2 にある設定を使用してコンフィギュレーションされます シングル チャネル シングル レート シングル チャネル デシメーション

16 シングル チャネル 補間 シングル チャネル フラクショナル レート , , シングル チャネル シングル レート ハーフ バンド シングル チャネル デシメーション ハーフ バンド , , シングル チャネル 補間 ハーフ バンド シングル チャネル フラクショナル レート ハーフ バンド シングル チャネル シングル レート スーパー サンプル , , シングル チャネル 補間 スーパー サンプル , , シングル チャネル シングル レート 複数の係数バンク マルチ チャネル シングル ワイヤ シングル レート , , マルチ チャネル シングル ワイヤ デシメーション , , マルチ チャネル シングル ワイヤ 補間 , , マルチ チャネル シングル ワイヤ フラクショナル レート 703 1,068 10, , マルチ チャネル シングル ワイヤ デシメーション 複数の係数バンク , , マルチ チャネル マルチワイヤ シングル レート ,672 1, , マルチ チャネル マルチワイヤ デシメーション 792 1,524 6,460 1, , マルチ チャネル マルチワイヤ 補間 549 2,315 3,510 1, , マルチ チャネル マルチワイヤ フラクショナル レート 934 2,395 6, , マルチ チャネル マルチワイヤ 補間 複数の係数バンク

17 1,214 2,521 6, , マルチ チャネル マルチワイヤ 補間 複数の係数バンク 568 2,571 3,752 1, , 表 1 8 に アルテラの FIR コンパイラ II MegaCore ファンクションのこのリリースに関する情報を示します バージョン 11.1 リリース デート 2011 年 11 月 製品コード プロダクト ID ベンダ ID IP-FIRII IPR-FIRII ( 更新 ) 00D8 6AF7 f このリリースについて詳しくは MegaCore IP Library Release Notes and Errata を参照してください アルテラは Quartus II ソフトウェアの現行バージョンが 各 MegaCore ファンクションの前のバージョンをコンパイルできることを検証します MegaCore IP Library Release Notes and Errata は この検証に例外がある場合に報告します アルテラは 1 リリースより前の MegaCore ファンクション バージョンのコンパイルは検証しません

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19 この章では アルテラの IP コアを迅速に開始するように アルテラの IP コアのデザイン フローの概要を説明します アルテラの IP ライブラリは Quartus II のインストール プロセスの一部としてインストールされます ライブラリから任意 のアルテラの IP コアを選択し パラメータ化することができます アルテラは 様々なアプリケーションをサポートするために IP コアをカスタマイズする可能な統合 Parameter Editor を提供します Parameter Editor では パラメータ値の設定とオプション ポートの選択を利用してガイドします 以下のセクションでは アルテラの IP コアの一般的なインストール デザイン フロー 評価 および生産使用を説明します アルテラの IP ライブラリは Quartus II ソフトウェアと共に配布されます また アルテラのウェブサイト ( からダウンロードすることもできます 図 2 1 に アルテラの IP コアをインストールした後のディレクトリ構造を示します この場合 <path> が Quartus II ソフトウェアのインストール ディレクトリです Windows でのデフォルトのインストール ディレクトリは C:\altera\<version number> です Linux では /opt/altera<version number> です <path> Installation directory. ip Contains the Altera MegaCore IP Library and third-party IP cores. altera Contains the Altera MegaCore IP Library. common Contains shared components. fir_compiler_ii Contains the FIR Compiler II MegaCore function files. src Contains the libraries. ast_component Contains the lower-level design files. ライセンスを購入する前に IP コアをシミュレーションおよびハードウェア上で評価することができます ほとんどのアルテラの IP コアは アルテラの無償の OpenCore Plus 評価機能がこのために使用されます いくつかのアルテラの IP コアは 評価のためにこの特別な機能を使用する必要はありません 機能とパフォーマンスに満足するまで IP コアを評価することができます 生産にデザインを利用するときは IP コアのライセンスを購入する必要があります

20 アルテラの IP コアのライセンスを購入してから アルテラ ウェブサイト ( でライセンス ファイルを要求して お使いのコンピュータにインストールできます ライセンス ファイルを要求すると アルテラから電子メールで license.dat ファイルが送信されます インターネットをご利用いただけないお客様は アルテラの販売代理店にお問い合わせください f インストールおよびライセンスの追加情報について詳しくは アルテラ ソフトウェアのインストールおよびライセンス のを参照してください MegaWizard Plug-In Manager フローでは FIR コンパイラ II MegaCore ファンクションをカスタマイズし 手動で MegaCore ファンクションのバリエーションを Quartus II デザインに組み込むことができます MegaWizard Plug-in Manager フローを使用するには 以下のステップを実行します 1. Quartus II ソフトウェアの File メニューから New Project Wizard を選択して 新規のプロジェクトを作成します 2. Tools メニューから MegaWizard Plug-in Manager を起動し 新規のカスタム メガファンクション バリエーションを作成するには オプションを選択します 3. Next をクリックして Installed Plug-Ins で Filters の FIR Compiler II を選択します 4. 該当するデバイス ファミリの名前を確認します 5. デザインのトップ レベル出力ファイル タイプを選択します ウィザードでは VHDL と Verilog HDL をサポートしています 6. MegaCore ファンクション バリエーションのトップ レベルの出力ファイル名を指定し Next をクリックします 7. Parameter Settings ページのパラメータを指定します パラメータをセットする方法について 第 3 章のパラメータの設定を参照してください 8. Finish をクリックします ファイル生成を完了するには 数分かかる場合があります 生成の進捗状況およびステータスはレポート ウィンドウに表示されます Parameter Editor は IP コアのトップ レベル HDL コード および Quartus II コンパイラ内で IP コアを処理するのに必要なアサインメントおよび情報が含まれている.qip ファイルを生成します また ミュレーションに必要なファイルは含まれているシミュレーション ディレクトリを生成します そして Parameter Editor では MATLAB 環境で FIR コンパイラ II MegaCore ファンクションのデザインを分析するために使用できる関数が含まれている MATLAB の m- ファイルを生成します テストベンチも生成されます カスタム IP コア インスタンスをデザインに統合 シミュレーション およびコンパイルを実行することができます IP コア インスタンスをデザインに統合する時に適切なピン アサインメントを行う必要があります シミュレーションやハードウェアにデザインをマップする準備ができていない間で トップ レベルの信号に特定のピン アサインメントを避けるために 仮想ピンを作成することができます 1 Quartus II ソフトウェア 特に仮想ピンのことおよび MegaWizard Plug-In Manager について詳しくは Quartus II Help を参照してください

21 表 2 1 プロジェクト ディレクトリに IP Toolbench で生成されたファイルを示します デザイン合成およびシミュレーション ファイルは 次の 2 つのフォルダで生成されます <variation name> フォルダ Quartus II 合成に使用されるファイルが含まれている <variation name>_sim フォルダ シミュレーションのために使用されるファイルが含まれている レポートで指定されるファイルの名前とタイプは デザインを VHDL または Verilog HDL のいずれで作成したかによって異なります プロジェクト ディレクトリのコンパイル ファイル Quartus II コンパイラの MegaCore ファンクション バリエーションの処 <variation name>.qip 理に必要なすべてのアサインメントおよび他の情報が含まれます Parameter Editor から脱出すると このファイルを現行の Quartus II プロジェクトに追加するように促されます カスタム MegaCore ファンクションの VHDL または Verilog HDL トップレベルの記述を定義する VHDL または Verilog HDL ファイルです デザ <variation name>.vhd または.v イン内部のこのファイルによって定義されたエンティティをインスタンスします QuartusII ソフトウェアでのデザインのコンパイル時にこのファイルがインクルードされます MegaCore ファンクションのバリエーション用 Quartus II ブロック シ <variation name>.bsf ンボル ファイルです Quartus II ブロック図エディタでこのファイルを使用できます <variation name> フォルダの合成ファイル <variation name>_<index>_ast.vhd Avalon-ST インタフェースの VHDL ラッパー ファイルです <variation name>_<index>.sdc このファイルは バリエーションの設定に基づいて FIR コンパイラ II の IP コアのタイミング制約を含みます <variation name>.<index>.vhd デザイン エンティティを定義する VHDL ファイルです <variation name>_sim フォルダのシミュレーション ファイル <variation name>_ast.vhd Avalon-ST インタフェースの VHDL ラッパー ファイルです <variation name>.vhd デザイン エンティティを定義する VHDL ファイルです <variation name>_nativelink.tcl <variation name>_msim.tcl <variation name>_mlab.m <variation name>_model.m <variation name>_input.txt NativeLink シミュレーション テストベンチ設定を Quartus II プロジェクトに割り当てるために使用する Tcl スクリプトです この Tcl スクリプトは カスタマイズされた FIR の MegaCore ファンクション バリエーションのシミュレーション モデルと一緒に VHDL テストベンチをシミュレートするために使用することができます この MATLAB m ファイルは カスタマイズされた MegaCore ファンクション バリエーションのために MATLAB シミュレーション モデルのカーネルを提供します この MATLAB m ファイルは カスタマイズされた MegaCore ファンクション バリエーションのために MATLAB シミュレーション モデルを提供します このテキスト ファイルは MATLAB モデルおよびシミュレーション テストベンチのための入力データおよびバンク切り替えのパターン ( 複数の係数バンクが使用されている場合 ) を提供します

22 <variation name>_param.txt <variation name>_coef_int.txt <variation name>_coef_reload.txt <variation name>_coef_reload_rtl.txt このテキスト ファイルは カスタマイズされた FIR MegaCore ファンクション バリエーションのために入力および出力パラメータを記録します テストベンチに係数入力を提供するテキスト ファイルです ( 対称性 / 非対称性フィルタのために不完全な係数 ) 係数のリロードのオプションがイネーブルされる時 このテキスト ファイルは MATLAB モデルの新規のランダム係数入力を提供します このテキスト ファイルには <variation name>_coef_reload.txt と同じ係数入力が含まれます ただし このファイルは 対称性 / 非対称性フィルタの不完全な係数を含み 係数のリロードのオプションがイネーブルされる場合に シミュレーション テストベンチに使用されます (1) <variation name> (2) <index> <variation name>_<index>_ast.vhd FIR_0002_ast.vhd FIR コンパイラ II MegaCore ファンクションは デザイン シミュレーションの出力ファイルの数を生成します カスタム FIR フィルタを作成した後 ModelSim -Altera ソフトウェア MATLAB または別のサード パーティのシミュレーション ツールでデザインをシミュレートすることができます Tcl スクリプト (<variation name>_msim.tcl) を使用して ModelSim-Altera ソフトウェアに VHDL のテストベンチをロードすることができます このスクリプトでは FIR フィルタに入力データを提供するために ファイル <variation name>_input.txt を使用しています シミュレーションからの出力は ファイル <variation name>_output.txt に格納されています MATLAB 環境でシミュレートするには デザイン ディレクトリにあるテストベンチ m-file の <variation_name>_model.m を実行します このスクリプトは <variation name>_input.txt ファイルを使用して入力データを提供します MATLAB シミュレーションからの出力は ファイル <variation name>_model_output.txt に格納されています シミュレーションは NativeLink を使用して Quartus II ソフトウェアからサード パーティ製シミュレーション ツールを使用して実行できます Tcl スクリプト ファイル <variation name>_nativelink.tcl を使用して デフォルトの NativeLink テストベンチ設定を Quartus II プロジェクトに割り当てることができます Quartus II ソフトウェアで NativeLink を使用してシミュレーションを実行するには 以下のステップを実行します

23 1. この章で前述した手順に従って カスタム MegaCore ファンクションのバリエーションを作成します バリエーション名が Quartus II プロジェクト名と一致しているか確認します 2. Quartus II ソフトウェアの Tools メニューの Options ページに サード パーティ製 EDA ツールへの絶対パスが設定されているか確認します 3. Processing メニューから Start を選択し Start Analysis & Elaboration をクリックします 4. Tools メニューの Tcl scripts をクリックします Tcl Scripts ダイアログ ボックスで <variation name>_nativelink.tcl を選択して Run をクリックします Tcl スクリプトが正常にロードされたことを確認するメッセージをチェックします 5. Assignments メニューの Settings をクリックして EDA Tool Settings を展開し Simulation を選択します Tool Name でシミュレータを選択し NativeLink Settings で Compile Test Bench を選択して Test Benches をクリックします 6. Tools メニューで EDA Simulation Tool をポイントして Run EDA RTL Simulation をクリックします Quartus II ソフトウェアは シミュレータを選択し アルテラのライブラリ デザイン ファイル およびテストベンチをコンパイルします テストベンチが実行して 波形ウィンドウには 分析のためのデザイン シグナルを示します f 詳細は Quartus II ハンドブック Volume 3 の Simulating Altera IP in Third-Party Simulation Tools の章を参照してください 1 データ ストレージがクリアされている場合 IP 機能シミュレーション モデルは正しいデータのみを出力します データ ストレージがクリアされていない場合 機能シミュレーション モデルは不定なデータを出力します 関連するサンプルが利用可能になる前に必要なクロック サイクル数は N です ただし N = ( チャネル数 )x ( 係数の数 )x ( 出力計算に必要なクロック サイクル数 ) FIR コンパイラ II MegaCore ファンクションによる生成されたファイルのリストについて詳しくは 2 3 ページの表 2 1 を参照してください MegaWizard Plug-In Manager を使用して IP コアを定義およびインスタンス化した後 デザインをコンパイルすることが必要であり FPGA をコンフィギュレーションするためのプログラミング ファイルを作成できます いくつかのアルテラ IP コアはコンパイル前に制約を適用する必要がります これらの制約ファイルは ピン アサインメントを作成し IP コア インスタンスがタイミング要求を満足していることを確認できます 制約ファイルを適用した後で IP コアに適切な場合 デザインをコンパイルするために Quartus II ソフトウェアで Processing メニューの Start Compilation コマンドを使用することができます デザインをコンパイルした後 ターゲットのアルテラ デバイスを Programmer にプログラムし ハードウェア内でデザインを検証できます

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25 この章では FIR コンパイラ II MegaCore ファンクションに使用可能なパラメータについて説明します Parameter Editor の仕様方法について詳しくは 2 2 ページの MegaWizard Plug-In Manager デザイン フロー を参照してください Parameter Settings では 以下の 3 つのページがあります フィルタ仕様ページ Input and Output Options ページ Implementation Options ページ FIR フィルタは係数で定義されます FIR コンパイラ II MegaCore ファンクションの係数設定方法には 以下のオプションがあります Parameter Editor でフィルタの設定と係数のオプションを指定することができます フィルタ設定のコンフィギュレーションに関係なく FIR コンパイラ II MegaCore ファンクションがデフォルトで 37 タップ係数セットを提供します スケーリングされた値と固定小数点の値は 係数のビット幅の設定に基づいて再計算されます より高い係数のビット幅で欲する元の周波数応答により近い固定周波数応答があります その代わりに 高いリソース使用量の費用になります ファイルから係数をロードすることができます 例えば MATLAB などの別のアプリケーションまたはユーザーが作成したプログラムで係数を作成し ファイルに保存して FIR コンパイラ II MegaCore ファンクションにインポートすることができます 詳細については 3 2 ページの ファイルから係数のロード を参照してください 表 3 1 に フィルタ仕様のパラメータを示します Filter Type フィルタの設定 Interpolation Factor 1 ~ 64 Decimation Factor 1 ~ 64 Single Rate Decimation Interpolation Fractional Rate FIR フィルタのタイプを指定します デフォルト値は Single Rate です オリジナル サンプルの間で生成する余分なポイント数を指定します デフォルト値は 1 です オリジナル サンプルの間で削除するデータ ポイントの数を指定します デフォルト値は 1 です

26 L-th Band Filter All taps Half band 3 ~ 5 番目 Number of Channels 1 ~ 128 Coefficient Data Type Coefficient Bit Width 2 ~ 32 Coefficient Fractional Bit Width Signed Binary Signed Fractional Binary 0 ~ 32 Show Coeffificient Bank 0 ~ 係数バンクの数 -1 File Path URL 適切な L バンド ナイキスト フィルタを指定します これらのフィルタの各 L 番目係数は センタ タップから数えて ゼロです デフォルト値は All taps です 処理する固有の入力チャネル数を指定します デフォルト値は 1 です 係数のオプション 係数入力データ タイプを指定します フィルタリング処理中に どのビットが保存 またどのビットが削除されることをモニタする場合 Signed Fractional Binary を選択します 係数幅を指定します デフォルト値は 8 ビットです 係数データ タイプとして Signed Fractional Binary を選択すると フィルタに係数データ入力の幅を指定します 周波数応答の表示 係数の表と周波数応答のグラフで表示する係数バンクを指定します File Path 係数をロードするどのファイルを指定します ファイルから係数のロード を参照してください ファイルから係数セットをロードするには 次のステップを実行します 1. File Path ボックスで 係数セットを含む.txt ファイルを指定します 係数ファイルには 1 行に 1 つの係数は必要であり ファイルの終わりに改行がありません 浮動小数点 固定小数点数 または科学記法を使用することができます 複数の係数セットは係数セットの配列を指定することによってサポートされています 行数は 必要なバンク数を指定します すべての係数セットは 同じ対称性のタイプと同じタップ数がある必要があります 図 3 1 に 5 タップを含む 2 つの対称対な例を示します

27 1 ファイルの終わりに追加改行を挿入しないでください FIR コンパイラ II MegaCore ファンクションは 直近の過去の係数の値を持つ追加の係数として各キャリッジリターンを解釈します ファイルは 最低 5 つの非ゼロ係数が必要です 2. Parameter Editor の Filter Specification では Apply をクリックして係数セットをインポートします 係数セットをインポートすると 浮動小数点係数の周波数応答が青く表示され 固定小数点係数が赤く表示されます FIR コンパイラ II MegaCore ファンクションは係数セット上のスケーリングをサポートします Input Data Type 表 3 2 に パラメータのオプションを示します Input Options Input Bit Width 1 ~ 32 Input Fractional Bit Width 0 ~ 32 Output Data Type Output Bit Width 0 ~ 32 Output Fractional Bit Width 0 ~ 32 Output MSB rounding MSB Bits to Remove 0 ~ 32 Signed Binary Signed Fractional Binary Signed Binary Signed Fractional Binary Truncation/ Saturating 入力データが符号付きバイナリまたは符号付き小数のバイナリ フォーマットであるかどうかを指定します フィルタリング処理中に どのビットが保存 またどのビットが削除されることをモニタする場合 Signed Fractional Binary を選択します フィルタに送られる入力データの幅を指定します デフォルト値は 8 ビットです 係数データ タイプとして Signed Fractional Binary を選択すると フィルタに係数データ入力の幅を指定します デフォルト値は 0 ビットです Output Options 入力データが符号付きバイナリまたは符号付き小数のバイナリ フォーマットであるかどうかを指定します フィルタリング処理中に どのビットが保存され またどのビットが削除されることをモニタする場合 Signed Fractional Binary を選択します フィルタからの出力データ ( 制限付き精度で ) の幅を指定します 出力データとして Signed Fractional Binary を選択すると フィルタからの出力データ ( 制限付き精度で ) の幅を指定します 最上位ビット (MSB) を切り捨て処理または飽和処理にするかどうかを指定します 切り捨て処理または飽和処理をする MSB ビットの数を指定します この値は その対する整数ビットまたは小数ビットを超えてはなりません

28 Output LSB rounding LSB Bits to Remove 0 ~ 32 Truncation/ Rounding 最下位ビット (LSB) を切り捨てるか 丸め処理するかを指定します 切捨てるまたは丸め処理する最下位ビット (LSB) の数を指定します この値は その対する整数ビットまたは小数ビットを超えてはなりません FIR コンパイラ II は 符号付き小数バイナリ表記のは 2 つの補数をサポートしており フィルタリング処理中に どのビットが保存され またどのビットが削除されることをモニタできます 符号付きバイナリ小数のフォーマットは 次の通りです <sign> <integer bits>.<fractional bits> 符号付きバイナリ小数は 以下のように解釈されます <sign> <x 1 integer bits>.<y 1 fractional bits> 元のデータ入力 <sign> <x 2 integer bits>.<y 2 fractional bits> 元の係数データ <sign> <i integer bits>.<y 1 + y 2 fractional bits>fir 計算後の完全精度 <sign> <x 3 integer bits>.<y 3 fractional bits> 制限精度後の出力データ ここで i = ceil(log 2 (number of coefficients)) + x 1 + x 2 例えば 数は 3 の小数ビット 4 の整数ビットおよび 1 の符号ビットがある場合 全体 8 ビットの整数を 8 で割って バイナリ小数部を持つ数を出します 総ビット数は 符号ビット + 整数のビット + 小数部分のビットに等しいです 符号 + 整数のビットは Input Bit Width Input Fractional Bit Width( 少なくとも 1 ビットは符号用として指定しなければならないという制限を持つ ) に等しいです T Parameter Editor 上の出力オプションを使用すると 最上位ビット (MSB) を切り捨てまたは飽和処理して 最下位ビット (LSB) を切り捨てまたは丸め処理することができます 飽和 切捨て および丸め処理は非線形操作です 表 3 3 にフィルタの精度を制限するオプションを示します MSB 切捨て 切り捨て処理では フィルタは指定されたビットを無視します ( 図 3 2 を参照 ) 飽和 飽和処理では フィルタされた出力が表示可能な正または負の 最大値より大きい場合 出力は正または負の最大値に強制 ( すなわち 飽和処理 ) されます LSB 切捨て MSB の場合と同じ処理 丸め処理 出力は丸められます

29 図 3 2 に MSB および LSB からのビットの削除例を示します Bits Removed from MSB D15 D14 D13 D12 D11 D10 D9 D8.. D0 Full Precision D9 D8.. D0 Limited Precision Bits Removed from LSB D15 D D4 D3 D2 D1 D0 Full Precision D11 D10... D1 D0 Limited Precision Bits Removed from both MSB & LSB D15 D14 D13 D12... D3 D2 D1 D0 Full Precision D10 D9... D1 D0 Limited Precision 表 3 4 に 実装オプションを示します 周波数の仕様 Clock Frequency (MHz) 1 ~ 500 Clock Slack Input Sample Rate (MSPS) Speed Grade Symmetry Mode 整数 整数 Fast Medium Slow 入力クロックの周波数を指定します デフォルト値は 100 MHz です クロック周波数のパイプライン量 およびサンプル レートの比に対するクロックを個別に制御しことができます デフォルト値は 0 です 受信データのサンプル レートを指定します デフォルト値は 100 です クロック周波数を満たすために必要なリソースに対してハードウェアのサイズのバランスをとることで ターゲット デバイスのスピード グレードを指定します デフォルト値は Medium です 対象性のオプション Non Symmetry フィルタ デザインは 非対称 対称 または反対称の Symmetrical 係数を使用するかどうかを指定します デフォルト値は Anti-Symmetrical Non Symmetry です 係数リロードのオプション 係数をリロードできるようにするには このオプション Coefficients Reload をオンにします このオプションでは 実行時に係数の値を変更することができます このオプションをオンに すると 追加の入力ポートがフィルタに追加されます Base Address 整数 メモリ マップド係数のベース アドレスを指定します Read/Write mode Read Write Read/Write 構築するためのアドレス デコードのタイプを決定するモードをリード モードおよびライト モード指定します

30 Back Pressure Support Device Family LEs / Small RAM Block Threshold Small / Medium RAM Block Threshold Medium / Large RAM Block Threshold LEs / DSP Block Multiplier Threshold サポートされるデバイスのメニュー 整数 整数 整数 整数 フローのコントロール バックプレッシャ サポートをイネーブルするには このオプションをオンにします このオプションをオンにすると シンクがその FIFO がフルである場合 またはその出力ポート上に輻輳が発生した場合 データ フローをストップするためにソースを通知します リソース使用率の設定 ターゲット デバイス ファミリを指定します LEs/ 小型 RAM ブロック スレッショルド間のリソースのバランスをビットで指定します デフォルト値は 20 です 詳しくは 3 6 ページの メモリおよび乗算器のトレードオフ を参照してください 小型 RAM ブロックと中型 RAM ブロックのスレッショルド間のリソースのバランスをビットで指定します デフォルト値は 1280 です 詳しくは 3 6 ページの メモリおよび乗算器のトレードオフ を参照してください 中型 RAM ブロックと大型 RAM ブロックのスレッショルド間のリソースのバランスをビットで指定します デフォルト値は です 詳しくは 3 6 ページの メモリおよび乗算器のトレードオフ を参照してください LEs/DSP ブロック乗算器のスレッショルド間のリソースのバランスをビットで指定します デフォルト値は -1 です 詳しくは 3 6 ページの メモリおよび乗算器のトレードオフ を参照してください デザインがロジックに合成されると 多くの場合 遅延ブロックが作成されます FIR コンパイラ II MegaCore ファンクションは ロジック エレメント (LE) とブロック メモリ (M512 M4K M9K または M144K) の間の実装のバランスをとろうと試みます 正確なトレードオフはターゲットされた FPGA ファミリに依存しますが 一般に 使用される絶対的なシリコン領域を最小化するように試みます 例えば 1 つの RAM ブロックが 2 つのロジック アレイ ブロック (LAB) のシリコン領域を占有している場合 20 を超える LE(2 つの LAB) を必要とする遅延は 1 つの RAM ブロックとして実装されます これは通常 適切ですが このトレードオフを変更する場合もあります 表 3 5 表 3 6 表 3 7 および表 3 8 に メモリおよび乗算器のスレッショルド トレードオフおよびその使用例を示します 説明 デフォルト (-1) 単純遅延 LE と小型 ROM ブロック間のトレードオフ 使用される LE 数がこのパラメータより大きな遅延サイズの場合は 遅延はブロック RAM として実装されます 20 ビット

31 使用方法 注 より多くの遅延がブロック RAM を使用するためには より小さな数を入力します ( 例 :20 から 30 の値 ) より少ないブロック メモリを使用するためには より大きな数を入力します ( 例 :100) 単純遅延に対してブロック メモリを使用しない場合は 10,000 のような非常に大きな数を入力します 3 サイクル未満の遅延は ブロック RAM 動作の性質により ロジック エレメント (LE) に実装する必要があります このスレッショルドは 単純遅延をメモリ ブロックまたはロジック エレメントに実装する場合にのみ適用されます デュアル メモリはロジック エレメントにプッシュ バックできません 説明 デフォルト (-1) 使用方法 注 小型 RAM ブロックと中型 RAM ブロック間のトレードオフ このスレッショルドは デュアル ポート メモリにのみ適用される以外は CDelay RAM Block Threshold に類似しています デュアル ポート メモリは ロジック エレメントではなく 常にブロック メモリ内に実装されますが 一部のデバイス ファミリでは さまざまなサイズのブロック メモリが使用できる場合もあります スレッショルド値は 小型 RAM メモリ ブロックの代わりに どの中型 RAM メモリ ブロックを使用するかを決定します 例えば Stratix III および Stratix IV デバイス上において MLAB ブロックではなく M9K ブロックを使用するかどうかを決定するスレッショルドが挙げられます 1,280 ビット デフォルトのスレッショルド値 (-1) が設定された Stratix III デバイスを使用すると 1,280 ビットより大きなデュアル メモリは M9K として実装され 1,280 ビット以下のデュアル メモリは MLAB として実装されます このスレッショルドを 200 などの低い値に変更すると 200 ビットより大きなデュアル メモリは M9K として実装され 200 ビット以下のデュアル メモリは MLAB ブロックとして実装されます 1 種類のみのメモリ ブロックを持つファミリ ( 例 :M4K のみの Cyclone II または M9K のみの Cyclone III) の場合 このスレッショルドは メモリ ブロックの選択に影響しません 説明 デフォルト (-1) 使用方法 中型 RAM ブロックと大型 RAM ブロック間のトレードオフ より大きな遅延の場合 メモリは中型ブロック RAM(M4K M9K) に実装されるか または更に大きな M-RAM ブロック (M512K M144K) が実装に使用されます 1,000,000 ビット メモリ内のビット数または遅延がこのスレッショルドより大きい場合 M-RAM が実装に使用されます デフォルトが 1,000,000 ビットのような大きな値を設定すると M-RAM ブロックは使用されません

32 説明 デフォルト (-1) 使用方法 注 ハード マルチプライヤとソフト マルチプライヤ間のトレードオフ ハード マルチプライヤまたは DSP ブロックをサポートするデバイスの場合 ロジック エレメントから作成されたソフト マルチプライヤの代わりに これらのリソースを使用できます 例えば 2 ビット 10 ビット乗算器はロジック エレメントをほとんど消費しません ハード マルチプライヤのスレッショルド値は 乗算器を保存するために使用されるロジック エレメント数に対応します ハード マルチプライヤのスレッショルド値が 100 の場合 100 のロジック エレメントが使用可能です したがって 乗算器 ( およそ 182 = 350 ロジック エレメントが必要 ) は スレッショルド値より多くのロジック エレメントを必要とするため ロジック エレメントに転送されません しかし およそ 64 のロジック エレメントを必要とする 16 4 乗算器は この設定では ソフト マルチプライヤとして実装されます デフォルト (-1) は 常にハード マルチプライヤを使用することを意味します この値の場合 乗算器が 2 つの 乗算器として実装されます 乗算器をハードとして保持するためには およそ 300 の値を設定します ただし より小さな乗算器をロジック エレメントに変換します 乗算器は として実装されることに注意してください したがって この設定で 要求されるハイブリッド マルチプライヤを構築します 乗算器を完全にロジック エレメントとして実装するには およそ 1,000 の値を設定します 8 18 乗算器を使用して保存するためには 本質的に 大きな数 (1,000 個 ) のロジック エレメントを使用できます 乗算器を 乗算器として実装するには およそ 10 の値を設定します この値では 加算器は 2 つの乗算器を組み合わせることすらできません したがって システムは 1 つの DSP ブロックに 乗算器を書き込む必要があります 一方が定数入力の乗算器は バランスのとれた加算器ツリーに変換されます この変換は ツリーの深さが 2 以下の場合に自動的に行われます 深さが 2 を超える場合 ハード マルチプライヤ スレッショルドは加算器ツリーの予測サイズと比較されます ハード マルチプライヤのスレッショルドは 通常 フルサイズのソフト マルチプライヤよりはるかに低いです 加算器が後続する 2 つの定数入力ではない乗算器が単一の DSP ブロックにまとめられる場合 スレッショルドがどんなに高くても 1 つの乗算器はロジック エレメントに変換されません

33 この章では FIR コンパイラ II MegaCore ファンクション そのアーキテクチャ インタフェース 機能およびインタフェースの信号について詳細に説明します 図 4 1 に Avalon-ST インタフェースを持つ FIR コンパイラ II MegaCore ファンクションの上位レベルのブロック図を示します FIR コンパイラ II MegaCore ファンクションは Avalon-ST の RTL( レジスタ転送レベル ) ラッパーを生成します FIR Compiler II MegaCore Function ast_sink_valid control signals Controller control signals ast_source_valid ast_sink_data[] control signals ast_source_data[] ast_sink_sop xln_v xout_v ast_source_sop Sink xln_0[] xout_c Source ast_source_eop ast_sink_eop bankln_0[] FIR Filter xout_0[] ast_source_channel ast_sink_error xln_(n-1)[] xout_(m-1)[] ast_source_error ast_sink_ready bankln_(n-1)[] ast_source_ready FIR コンパイラ II MegaCore ファンクション以下のインタフェースで構成されています Avalon ストリーミング (Avalon-ST) ソースおよびシンク インタフェース クロックおよびリセット インタフェース また MegaCore ファンクションは フロー制御メカニズムを処理する Avalon-ST ラッパーのためのインタフェース コントローラで構成されています シンク インタフェース FIR フィルタ およびソース インタフェース間の制御信号は コントローラによって通知されます

34 MegaCore ファンクションのシンクおよびソース インタフェースは データの単方向フローである Avalon-ST プロトコルを実装します シンボルあたりのビット数はデータ幅を表し ビートあたりのシンボル数はチャネル ワイヤの数を表します MegaCore ファンクションのシンボル タイプは符号付きおよび符号なしのバイナリ フォーマットをサポートします FIR コンパイラ II MegaCore ファンクション上のレディ レイテンシは 0 です ダウンストリーム コンポーネントは 常にデータを受信することがわかっている場合 FIR コンパイラ II MegaCore ファンクションを含むデータパスをデザインする時に バックプレッシャを必要としない場合があります FIR コンパイラ II MegaCore ファンクションの ast_source_ready 信号を High にして および ast_sink_ready 信号を接続しないことにより より高いクロック レートを達成します f Avalon-ST インタフェースのプロパティ プロトコル およびデータ転送のタイミングについて詳しくは Avalon Interface Specifications を参照してください シンク インターフェイスは 複数のワイヤ上に複数のチャネルの同様に シングル ワイヤ上にシングルまたは複数のチャネルを処理することができます 図 4 2 に 8 ビット データのシングル チャネルを転送するときに シンク インタフェースと FIR コンパイラ II MegaCore ファンクション間の接続を示します FIR Compiler II MegaCore Function sink_ready Controller control signals xln_v Sink ast_sink_valid xln_0[7:0] FIR Filter ast_sink_data[7:0] ast_sink_ready

35 図 4 3 に シングル ワイヤ上に複数のチャネル上でデータのパケットを転送する時に シンク インタフェースと FIR コンパイラ II MegaCore ファンクション間の接続を示します 各チャネルのデータ幅は 8 ビットです FIR Compiler II MegaCore Function sink_ready packet error Controller control signals ast_sink_error ast_sink_sop ast_sink_eop Sink Avalon Streaming Interface Signals Check xln_v ast_sink_valid xln_0[7:0] FIR Filter ast_sink_data[7:0] ast_sink_ready 図 4 4 および図 4 5 に 複数のワイヤ上に複数のチャネル上でデータのパケットを転送する時に シンク インタフェースと FIR コンパイラ II MegaCore ファンクション間の接続を示します 各チャネルのデータ幅は 8 ビットです チャネル数 =6 クロック レート = 200 MHz およびサンプル レート 100 MHz の場合で検討します

36 この例では ハードウェアの最適化は 2 の TDM 係数 チャネル ワイヤの数 = 3 およびワイヤあたりのチャネル = 2 を生成します FIR Compiler II MegaCore Function sink_ready packet error Controller control signals Sink ast_sink_error ast_sink_sop ast_sink_eop ast_sink_valid Avalon Streaming Interface Signals Check xln_v xln_0[7:0] xln_1[7:0] FIR Filter ast_sink_data[23:0] xln_2[7:0] ast_sink_ready clk ast_sink_valid ast_sink_data[7:0] ast_sink_data[15:8] ast_sink_data[23:16] ast_sink_sop ast_sink_eop xln_v[7:0] xln_0[7:0] xln_1[7:0] xln_2[7:0] A0 B0 A1 B1 A2 B2 C0 D0 C1 D1 C2 D2 E0 F0 E1 F1 E2 F2 X X X A0 B0 A1 B1 A2 B2 C0 D0 C1 D1 C2 D2 E0 F0 E1 F1 E2 F2

37 ソース インターフェイスは 複数のワイヤ上に複数のチャネルの同様に シングル ワイヤ上にシングルまたは複数のチャネルを処理することができます バックプレッシャ サポート機能がオンにすると Avalon-ST FIFO がソース ラッパーに含まれます Avalon-ST FIFO は バックプレッシャ メカニズムを制御し バックプレッシャの後に FIR コンパイラ II MegaCore ファンクションからのデータの余分なサイクルをキャッチします FIR コンパイラ II MegaCore ファンクションの入力側で enable_i 信号を Low にすることにより FIR コンパイラ II MegaCore ファンクションは停止します 出力側で バックプレッシャは FIR コンパイラ II MegaCore ファンクションの enable_i 信号をドライブします ダウンストリーム モジュールがデータを再び受け付ける場合 FIR コンパイラ II MegaCore ファンクションがすぐに再びイネーブルされます パケット サイズが 1 より大きな場合 ( マルチ チャネル ) ソース インタフェースはユーザーのアプリケーションが 1 からパケット サイズに開始データのカウントを提供することを予期します ソース インタフェースが data_count = 1 と一緒に valid フラグを受け取ると それは ast_source_sop および ast_source_valid 信号の両方を High にしてデータの送信を開始します data_count がパケット データに等しくなると ast_source_eop 信号が ast_source_valid 信号と High にドライブします ダウンストリーム コンポーネントは データを受け入れる準備ができていない場合 ソース インタフェースがストールにデザインを支持する source_stall 信号は High にドライブします 図 4 6 および図 4 7 に 複数のワイヤ上に複数のチャネル上でデータのパケットを転送する時に FIR コンパイラ II MegaCore ファンクションとソース インタフェース間の接続を示します FIR Compiler II MegaCore Function source_stall Controller source_valid enable_i xout_v Source ast_source_valid xout_c ast_source_data FIR Filter xout_0[7:0] Avalon Streaming SCFIFO ast_source_sop ast_source_eop xout_1[7:0] xout_2[7:0] (Only available when backpressure is turned on) ast_source_channel ast_source_error ast_source_ready

38 clk xout_v xout_c[7:0] xout_0[7:0] xout_1[7:0] xout_2[7:0] ast_source_valid ast_source_data[7:0] ast_source_data[15:8] ast_source_data[23:16] ast_source_sop ast_source_eop ast_source_channel ast_source_error A0 B0 A1 B1 A2 B2 C0 D0 C1 D1 C2 D2 E0 F0 E1 F1 E2 F2 X X X X A0 B0 A1 B1 A2 B2 C0 D0 C1 D1 C2 D2 E0 F0 E1 F1 E2 F クロックおよびリセット インターフェイスは Avalon- ST インタフェース同期するためのクロックおよびリセット 信号をドライブまたは受信して リセットの接続を提供します

39 ハードウェア使用率は 時分割多重化 (TDM) の使用によって最適化されます TDM 係数 ( つまりフォールディング係数 ) は サンプル レートに対するクロック レートの比率です FIR コンパイラ II MegaCore ファンクションをサンプル レートよりも速くクロック制御すると 同じハードウェアを再利用できます 例えば TDM ファクタが 2 のフィルタと 2 倍の内部クロックを実装することにより 図 4 8 に示すように 要求されるハードウェアを半減することができます Clock Rate = Sample Rate Read Write Clock Rate = 2 x Sample Rate Read Serialize Deserialize Write TDM を達成するには タイミングを制御するために 再利用ハードウェア ブロックの前後に シリアライザおよびデシリアライザが必要です サンプル レートに対するシステム クロック周波数の比率は リソース節約量を決定します ( シリアライザおよびデシリアライザの少量の追加ロジックを除く ) 表 4 1 に 49 タップの対称 FIR フィルタに必要な予測リソースを示します

40 サンプル レートがクロック レートと同じ場合は フィルタが対称的であるため必要な乗算器は 25 個のみです クロック レートがサンプル レートの 2 倍に増加した場合 必要な乗算器数は 13 個に減ります クロック レートがサンプル レートの 4 倍に設定されると 必要な乗算器数は 7 個に減ります クロック レートが同じままで 新規データのサンプル レートがわずか 36 MSPS(MSPS= 百万サンプル / 秒 ) の場合 リソースの消費は サンプル レートが 2 倍の場合と同じです 単一チャネル システムを構築して それをスケールアップしなくても 必要なチャネル数を設定するだけで マルチ チャネル システムを直接構築できます MegaCore ファンクションでは 複数のブロックをカット アンド ペーストする必要はなく ワイヤのベクトルを使用してスケールを変更します FIR コンパイラ II MegaCore ファンクションはベクトル化可能であるため ブロックに入力されるデータが FIR フィルタの複数のインスタンスを必要とするベクトルの場合 単一 FIR コンパイラ II ブロックの後ろに複数の FIR ブロックが並列して作成されます デシメーション フィルタが出力上でより小さなベクトルを必要とする場合 個別フィルタからのデータは 出力ベクトルに自動的に時分割多重化されます この機能により フィルタをカスタム ロジックと結合させる必要がなくなります FIR コンパイラ II ブロックに対するデータ入出力はベクトルの場合があります この機能は すべてのデータを搬送するために クロック レートが不十分な場合に使用されます 例えば 20 MSPS で 10 チャネルの場合 = 200 MSPS の合計データ レートが必要です システム クロック レートが 100 MHz に設定されている場合 このデータを搬送するのに 2 本のワイヤが必要であるため FIR コンパイラ II では幅 2 のベクトルを使用します この方法は 従来の方法と異なり 2 つの FIR フィルタを手動でインスタンス化し 1 本のワイヤをそれぞれに並行に接続する必要がありません 各 FIR コンパイラ II は それ自身を内部でベクトル化します 例えば FIR コンパイラ II ブロックは 2 つの FIR フィルタを並列に構築し ベクトルの 1 要素をそれぞれの FIR にワイヤで接続することができます 出力においても同様のパラダイムが使用され 複数のワイヤ上の高いデータ レートがベクトルとして表現されます 入出力ワイヤ数は クロック レート サンプル レート およびチャネル数に基づき 各 FIR コンパイラ II MegaCore ファンクションによって決定されます 出力ワイヤ数は FIR コンパイラ II MegaCore ファンクションのレート変更があれば それによっても影響されます 補間係数 2 の場合など レート変更がある場合 出力合計のサンプル レートは 2 倍になります 出力チャネルは そのレートをサポートする最も少ないワイヤ数 ( ベクトル幅 ) にパッキングされます 例えば 補間係数 2 の FIR コンパイラ II フィルタでは 入力には 2 本のワイヤがありますが 出力には 3 本のワイヤがある場合があります 必要な多重化およびパッキングはすべて FIR コンパイラ II MegaCore ファンクションによって実行されます 入出力に接続されているブロックには 同じベクトル幅がなければなりません ベクトル幅のエラーは通常 サンプル レートを慎重に変更することによって解決できます

41 ワイヤ数および各ワイヤ上で送信されるチャネル数は 以下の変数で指定できるパラメータ設定によって決定されます clockrate は システム クロック周波数 (MHz) です inputrate は チャネルごとのデータ サンプル レート (MSPS) です inputchannelnum はチャネル数です チャネル番号には 0 から inputchannelnum 1 が使用されます Period( つまり TDM ファクタ ) は サンプル レートに対するクロック レートの比率で 使用可能なタイム スロット数を決定します ChanWireCount は すべてのチャネルを搬送するために必要なチャネル ワイヤ数です それは チャネル数を TDM ファクタで割ると求めることができます 具体的には PhysChanIn = チャネル入力ワイヤの数 PhysChanOut = チャネル出力ワイヤの数 ChanCycleCount は ワイヤごとに搬送されるチャネル数です それは チャネル数をワイヤ数で割ることによって求めることができます チャネル信号は 0 から ChanCycleCount 1 までカウントします 具体的には ChansPerPhyIn = 入力ワイヤごとのチャネル数 ChansPerPhyOut = 出力ワイヤごとのチャネル数 チャネル数がクロック周期よりも大きい場合 複数のワイヤが必要です 複数の FIR フィルタを並列に構築するために デザイン内の各 FIR コンパイラ II MegaCore ファンクションが内部でベクトル化されます 図 4 9 に TDM 係数 3 が 2 つの入力チャネルを 1 本の出力ワイヤに結合する方法を示します (inputchannelnum = 2 ChanWireCount = 1 ChanCycleCount = 2) clock input_valid input_data_channel_0 input_data_channel_1 input_channel output_valid TDM_output_data output_channel c0(0) c0(1) c0(2) c1(0) c1(1) c2(2) c0(0) c1(0) don t care c0(0) c1(0) don t care c0(0) c1(0) (1) output channel 3 3 valid low don't carevalid low channel

42 図 4 10 に TDM 係数 3 が 4 つの入力チャネルを 2 本の出力ワイヤに結合する方法を示します (inputchannelnum = 4 ChanWireCount = 2 ChanCycleCount = 2) clock input_valid input_data_channel_0 input_data_channel_1 input_data_channel_2 input_data_channel_3 input_channel output_valid output_data_wire_1 output_data_wire_2 output_channel c0(0) c0(1) c0(2) c1(0) c1(1) c1(2) c2(0) c2(1) c2(2) c3(0) c3(1) c3(2) c0(0) c1(0) don t care c0(1) c1(1) don t care c0(2) c1(2) c2(0) c3(0) don t care c2(1) c3(1) don t care c2(2) c3(2) (1) don't care チャネル信号は データの同期およびスケジューリングに使用されます この信号は ワイヤごとのチャネル データの分割を指定します チャネル信号は データと同期し 0 から ChanCycleCount 1 までカウントすることに注意してください したがって ChanCycleCount = 1 の場合 チャネル信号は チャネル数と同じで 0 から inputchannelnum 1 まで列挙されます ワイヤが 1 本の場合 チャネル信号はチャネル数と同じです 例えば 図 4 11 に 1 本のデータ ワイヤ上に 4 チャネルのデータで無効サイクルがない場合を示します valid channel data c0(0) c1(0) c2(0) c3(0) c0(1) c1(1) c2(1) c3(1) ChanWireCount > 1 の場合 チャネル信号は 実際のチャネル番号ではなく ワイヤごとのチャネル データ分割数を指定します チャネル信号は 0 から inputchannelnum 1 までではなく 0 から ChanCycleCount 1 までカウントします 図 4 12 に 2 本のワイヤ上に 4 チャネルで 無効サイクルがない場合を示します valid channel data0 data c0(0) c1(0) c0(1) c1(1) c0(2) c1(2) c0(3) c1(3) c2(0) c3(0) c2(1) c3(1) c2(2) c3(2) c2(3) c2(3)

43 チャネル信号は 1 本のワイヤのままです データ ワイヤごとにチャネル信号が生成されるのではないことに注意してください それは 0 から ChanCycleCount 1 までカウントします 図 4 13 に 4 本のワイヤ上に同時に 4 チャネルがある場合を示します valid channel data0 data0 data1 data1 0 c0(0) c0(1) c0(2) c0(3) c0(4) c0(5) c0(6) c0(7) c1(0) c1(1) c1(2) c1(3) c1(4) c1(5) c1(6) c1(7) c2(0) c2(1) c2(2) c2(3) c2(4) c2(5) c2(6) c2(7) c3(0) c3(1) c3(2) c3(3) c3(4) c3(5) c3(6) c3(7)

44 FIR コンパイラ II MegaCore ファンクションは 入力チャネル数が 2 以上の場合に 入力および出力が同じフォーマットになっている必要があります MegaCore ファンクションへの入力データは チャネルに応じて水平に配置し 配線に応じて垂直方向に配置する必要があります 次に 出力は 同じオーダで抜け出し 水平方向の行は最初で 垂直方向の列は 2 番目でカウントします 図 4 14 に 3 ワイヤ上に 8 チャネルの入力フォーマットを示します clk xln_v xln_0 xln_1 xln_2 C0 C1 C2 C3 C4 C5 C6 C7 -- 図 4 15 に 3 ワイヤ上に 8 チャネルの予期される出力フォーマットを示します clk xout_v xout_0 C0 C1 C2 xout_1 xout_2 C3 C4 C5 C6 C7 -- 図 4 16 に 4 ワイヤ上に 4 チャネルの入力フォーマットを示します clk xln_v xln_0 xln_1 xln_2 xln_3 C0 C1 C2 C3

45 図 4 17 に 4 ワイヤ上に 4 チャネルの予期される出力フォーマットを示します clk xout_v xout_0 xout_1 xout_2 xout_3 C0 C1 C2 C3 この結果はバーティカルになるように見えますが サイクル数が 1 であるため その各ワイヤ上でデータの一部のためのスペースのみがあります 図 4 18 および図 4 19 に クロック レートがダブルされた時およびサンプル レートが変化しない時の入力フォーマットと出力フォーマットを示します clk xln_v xln_0 xln_1 C0 C2 C1 C3 clk xout_v xout_0 xout_1 C0 C2 C1 C3 無効なサイクルは 入力データ間に挿入されることがあります TDM 係数 32 をもたらすクロック レート = 320 サンプル レート = 10 inputchannelnum = 15 および補間係数が 10 である例を検討してみましょう このケースでは TDM 係数が inputchannelnum より大きいです 最適化は PhysChanIn = 1 ChansPerPhyIn = 15 PhysChanOut = 5 および ChansPerPhyOut = 3 のフィルタを生成します

46 このケースでは TDM 係数からの入力データ フォーマットの長さは 32 サイクルです チャネル数は 15 であるため 17 無効なサイクルに続いて フィルタがブロックに一緒に 15 の有効なサイクルを想定します ( 図 4 20 を参照 ) 無効なサイクル数が 17 より小さい場合 図 に示すように出力フォーマットが不正です 最後で 追加の無効なサイクルを挿入することができますが プロセスが開始された後 データ パケットを中断してはいけません ( 図 4 22 を参照 ) 入力サンプル レートがクロック レートより小さい場合 パターンは常に同じです : 必要な有効サイクル数のチャネル数 および無効なサイクルの残りを持つ TDM 係数の限りで サイクルを繰り返します areset clk xin_v[0] xin_c[7:0] xin_0[7:0] xout_v[0] xout_c[7:0] xout_0[17:0] xout_1[17:0] xout_2[17:0] xout_3[17:0] xout_4[17:0] areset clk xin_v[0] xin_c[7:0] xin_0[7:0] xout_v[0] xout_c[7:0] xout_0[17:0] xout_1[17:0] xout_2[17:0] xout_3[17:0] xout_4[17:0]

47 areset clk xin_v[0] xin_c[7:0] xin_0[7:0] xout_v[0] xout_c[7:0] xout_0[17:0] xout_1[17:0] xout_2[17:0] xout_3[17:0] xout_4[17:0] TDM 係数 20 をもたらすクロック レート = 200 サンプル レート = 10 inputchannelnum = 22 および補間係数が 10 である例を検討してみましょう このケースでは TDM 係数が inputchannelnum より小さいです 最適化は PhysChanIn = 2, ChansPerPhyIn = 11 PhysChanOut = 11 および ChansPerPhyOut = 2 のフィルタを生成します このケースでは TDM 係数からの入力データ フォーマットの長さは 20 サイクルです チャネル数は 22 であるため 9 無効なサイクル (TDM 係数 ChansPerPhyIn = 20 11) に続いて 11 (ChansPerPhyIn) の有効なサイクルを想定します ( 図 4 23 を参照 ) 無効なサイクル数が 17 より小さい場合 図 4 24 に示すように出力フォーマットが不正です 終わりに 追加の無効なサイクルを挿入すること ( 無効なサイクル数が 9 以上になる場合があることを意味する ) ができますが プロセスが開始された後 データ パケットを中断してはいけません ( 図 4 25 を参照 ) areset clk xin_v[0] xin_c[7:0] xin_0[7:0] xin_1[7:0] xout_v[0] xout_c[7:0] xout_0[17:0] xout_1[17:0] xout_2[17:0] xout_3[17:0] xout_4[17:0] xout_5[17:0] xout_6[17:0] xout_7[17:0] xout_8[17:0] xout_9[17:0] xout_10[17:0]

48 areset clk xin_v[0] xin_c[7:0] xin_0[7:0] xin_1[7:0] xout_v[0] xout_c[7:0] xout_0[17:0] xout_1[17:0] xout_2[17:0] xout_3[17:0] xout_4[17:0] xout_5[17:0] xout_6[17:0] xout_7[17:0] xout_8[17:0] xout_9[17:0] xout_10[17:0] clk areset xin_v[0] xin_c[7:0] xin_0[7:0] xin_1[7:0] xout_v[0] xout_c[7:0] xout_0[17:0] xout_1[17:0] xout_2[17:0] xout_3[17:0] xout_4[17:0] xout_5[17:0] xout_6[17:0] xout_7[17:0] xout_8[17:0] xout_9[17:0] xout_10[17:0]

49 サンプル レートはクロック レートを超えている スーパー サンプル レート を検討してみましょう この例では クロック レート = 100 サンプル レート = 200 inputchannelnum = 1 およびシングル レートです 最適化は PhysChanIn = 2 ChansPerPhyIn = 1 PhysChanOut = 2 および ChansPerPhyOut = 1 のフィルタを生成します 入力フォーマットは 図 4 26 に示す FIR フィルタによってを想定されます A0 は チャネルの最初のサンプルであり A1 はチャネル A の 2 番目のサンプルなどです clk xln_v xln_0 xln_1 xout_v xout_c xout_0 xout_1 A0 A2 A4 A6 A8 A10 A12 A14 A16 A18 A20 A22 A24 A26 A28 A1 A3 A5 A7 A9 A11 A13 A15 A17 A19 A21 A23 A25 A27 A29 00 A0 A2 A4 A6 A8 A10 A12 A14 00 A1 A3 A5 A7 A9 A11 A13 A15 inputchannelnum = 2 の場合 想定される入力フォーマットは図 4 27 に示されます clk xln_v xln_0 xln_1 xln_2 xln_3 xout_v xout_c xout_0 xout_1 xout_2 xout_3 A0 A2 A4 A6 A8 A10 A12 A14 A16 A18 A20 A22 A24 A26 A28 A1 A3 A5 A7 A9 A11 A13 A15 A17 A19 A21 A23 A25 A27 A29 A0 A2 A4 A6 A8 A10 A12 A14 A16 A18 A20 A22 A24 A26 A28 A1 A3 A5 A7 A9 A11 A13 A15 A17 A19 A21 A23 A25 A27 A29 00 A0 A2 A4 A6 A8 A10 A12 A14 00 A1 A3 A5 A7 A9 A11 A13 A15 00 A0 A2 A4 A6 A8 A10 A12 A14 00 A1 A3 A5 A7 A9 A11 A13 A15

50 FIR コンパイラ II MegaCore ファンクションは複数の係数バンクをサポートします FIR フィルタは 動的に異なる係数バンク間で切り替えることで フィルタが係数セットの無限数間で切り替えることがイネーブルになります したがって 1 つの係数セットを使用しているときに 他の係数セットを更新することができます また 別のチャンネルで異なる係数バンクを設定し 係数セットを切り替えるには チャネル信号を使用することができます ファイルから複数セットの係数をロードするときに MegaCore ファンクションは複数の係数バンクを使用します 3 2 ページの ファイルから係数のロード を参照してください 指定された係数バンクの数に基づいて バンク信号 (bankin) および入力データ (xin) 信号の 2 つの追加の信号をサポートするために MegaCore ファンクションが ast_sink_data 信号の幅を拡張します 最上位ビット (MSB) は バンク信号を表します 最下位ビット (LSB) は 入力データを表します 図 4 28 に 4 係数バンクによるシングル チャネル フィルタのタイミング図を示します フィルタは実行しているときに 係数バンクが bankin 信号を使用して 0 ~ 3 で切り替えることができます clk ast_sink_valid ast_sink_data[9:0] bankin_0[1:0] xin_0[7:0] xout_v[0] xout_0[21:0] 図 4 29 に 4 係数バンクによる 4 チャネル フィルタのタイミング図を示し 各チャネルは個別に対する係数セットがあります 異なるチャネルのバンク入力は フィルタ操作を通して それぞれそのチャネル番号で駆動されます clk ast_sink_valid ast_sink_data[39:0] bankin_0[1:0] xin_0[7:0] bankin_1[1:0] xin_1[7:0] bankin_2[1:0] xin_2[7:0] bankin_3[1:0] xin_3[7:0] xout_v[0] xout_0[21:0] xout_1[21:0] xout_2[21:0] xout_3[21:0]

51 内部データ係数は 入力 address write data write enable read data および read valid 信号の Memory-Mapped インタフェースからアクセスされます Avalon Memory-Mapped(Avalon-MM) インタフェースは メモリ マップド システムのマスターとスレーブ コンポーネント上のリード / ライト インタフェースとして機能します メモリ マップド システムのコンポーネントは マイクロプロセッサ メモリ UART タイマ およびマスター インタフェースとスレーブ インタフェースを接続するシステム インタコネクト ファブリックが含まれています Avalon-MM インタフェースは 単純な 固定サイクルのリード / ライト転送をサポートする SRAM からバースト転送が可能なパイプライン インタフェースの複雑なまで コンポーネントのさまざまなことを説明します Read モードでは メモリ マップドの係数は 指定されたアドレス範囲を読み出されます Write モードでは 刑すが指定されたアドレス範囲で書き込まれます Read/Write モードでは 係数が指定されるアドレスの範囲で読み出しまたは書き込みできます このインタフェースには 別のバス クロックを使用することができます 係数のリロードのオプションが無効になっている時 プロセッサが指定されるアドレス範囲をアクセスできないで 係数データが読み出しまたは書き込みしません 係数のリロードがフィルタの実行時にいつでも開始されます ただし 予期しない結果を避けるために 希望するすべての出力データを得られた後にのみ 係数をリロードする必要があります 複数の係数バンクを使用している場合 使用されていない係数バンクをリロードすることができ また 係数のリロードが完了すると 新しい係数セットに切り替えることができます 新しいデータに係数をリロードする前に coeff_in_areset 信号をトグルする必要があります 新係数のデータは 係数リロードの処理が成功したかどうかを確認するために係数リロードの後に読み出されます coeff_in_we をデアサートすることにより係数のリロードが終了するとき 新係数をリロードされるフィルタにすぐに挿入されます 対称または抗対称フィルタは 少ない純粋な係数を持ち 少ないレジスタを使用して そして係数をリロードするためにより少ない書き込むの必要があります 例えば 37 タップのシンメトリカル フィルタのために 最初の 19 アドレスにのみ書き込みしなければなりません フィルタのアドレス空間の一部ではないため 全 37 のアドレスに書き込むときに 最後の 18 のアドレスは無視されます 同様に 最後の 18 アドレスから読み出す係数のデータも無視されます 複数の係数バンクが使用されたとき すべての係数のアドレスはバンク番号に応じて連続したオーダで配置されます 次の例では 4 係数バンクによる 37 タップのシンメトリカル / アンチ シンメトリカル フィルタを示します アドレス 0 18: バンク 0 アドレス 19 37: バンク 1 アドレス 38 56: バンク 2 アドレス 57 75: バンク 3 次の例では 2 係数バンクによる 37 タップの非シンメトリカル / アンチ シンメトリカル フィルタを示します アドレス 0 36: バンク 0 アドレス 37 73: バンク 1

52 係数ビット幅のパラメータが 16 ビット以下の場合 ライト データ幅は 16 ビットに固定されます 係数ビット幅のパラメータが 16 ビットより大きい場合 ライト データ幅は 32 ビットに固定されます 図 4 30 に Read/Write モードで係数リロードのタイミング図を示します このコンフィギュレーションでは 9 の係数があります 9 クロック サイクルのライト サイクルは 図 4 30 に示すようにすべての係数データ セットをリロードするために実行されます ライト サイクルを完了するには coeff_in_we 信号をアサートし 新しい係数データと共にアドレス ( ベース アドレスから最大アドレスまで ) を提供します 次 新しい係数データが係数のアドレスに対するメモリにロードします coeff_in_we 信号をアサートするとき 新しい係数データは 書き込みサイクル中に読み出されます coeff_out_valid 信号が High の時 リード データが coeff_out_data 上に使用可能です clk coeff_in_areset coeff_in_address[11:0] coeff_in_data[15:0] coeff_in_we[0] coeff_out_data[15:0] coeff_out_valid[0] 図 4 31 に Write モードで係数リロードのコンフィギュレーションのタイミング図を示します このモードでは 1 の係数データがリロードされます 新しい係数データ (123) は シングル アドレス (7) にロードされます clk coeff_in_areset coeff_in_address[11:0] coeff_in_data[15:0] coeff_in_we[0]

53 図 4 32 に Read モードで係数リロードのコンフィギュレーションのタイミング図を示します coeff_in_address が 3 のとき そのアドレスにある係数データを読み出します また 係数データ 80 は coeff_out_valid 信号が High になっているとき coeff_out_data 上に使用可能です clk coeff_in_areset coeff_in_address[11:0] coeff_out_data[15:0] coeff_out_valid[0] 図 4 33 に 複数の係数バンクと書き込み可能な係数によるフィルタのタイミング図を示します これは 対称で 13 タップのフィルタです フィルタは バンク 0 で実行されている間 バンク 1( アドレス 7-13) の係数データがリロードされます 係数のリロードが完了すると バンク 1 はフィルタのインパルス応答を生成するために使用され バンク 1 からの新しい係数データはフィルタ出力で観察することができます clk xin_v[0] bankin_0[0] xin_0[7:0] coeff_in_data[15:0] coeff_in_address[11:0] coeff_in_we[0] xout_v[0] xout_0[19:0]

54 表 4 2 に Avalon-ST インタフェースを持つ FIR コンパイラ II MegaCore ファンクションの入力および出力信号を示します clk 入力 1 reset_n 入力 1 coeff_in_clk 入力 1 coeff_in_areset 入力 1 ast_sink_ready 出力 1 ast_sink_valid 入力 1 クロック信号はすべての内部 FIR コンパイラ II フィルタ レジスタをクロックするために使用されます 非同期のアクティブ Low リセット信号です clk の立ち上がりエッジで FIR コンパイラ II フィルタの制御回路をリセットします 係数のリロード メカニズムのためのクロック信号です このクロックはシステム クロックよりも低いレートを設定できます 係数のリロード メカニズムのための非同期のアクティブ High リセット信号です 現在のクロック サイクルでデータを受け入れることができる FIR フィルタによってこの信号をアサートされます バックプレッシャがオフの場合 それが常にアサートされます データが有効であるとこの信号がアサートされます ast_sink_valid がアサートされていない場合 ast_sink_valid 信号を再アサートされるまでに FIR 処理は停止します

55 ast_sink_data 入力 ast_sink_sop 入力 1 ast_sink_eop 入力 1 ast_sink_error 入力 2 ( データ幅 + バンク幅 ) チャネル入力ワイヤの数 (PhysChanIn) ここで バンク幅 = Log2( 係数セットの数 ) サンプル入力データです マルチチャネル動作 ( チャネル入力ワイヤ > 1) の場合 ast_sink_data の最下位ビットは FIR コンパイラ II フィルタの xln_0 にマップされます ( 図 4 5 を参照 ) 例 : ast_sink_data[7:0] --> xln_0[7:0] ast_sink_data[15:8] --> xln_1[7:0] ast_sink_data[23:16] --> xln_2[7:0] 複数の係数バンクの場合 チャネル データの最上位ビットはバンク入力信号にマップされ チャネル データの最下位ビットはデータ入力信号にマップされます 例 4 係数バンクによるシングル チャネル : ast_sink_data[9:8] --> BankIn_0 ast_sink_data[7:0] --> xln_0 4 係数バンクによるマルチチャネル (4 チャネル ) ast_sink_data[9:8] --> BankIn_0 ast_sink_data[7:0] --> xln_0 ast_sink_data[19:18] --> BankIn_1 ast_sink_data[17:10] --> xln_1 ast_sink_data[29:28] --> BankIn_2 ast_sink_data[27:20] --> xln_2 ast_sink_data[39:38] --> BankIn_3 ast_sink_data[37:30] --> xln_3 受信サンプル グループの開始をマークします パケット開始 (SOP) はチャネル 0 からのサンプルとして解釈されます 受信サンプル グループの終了をマークします N チャネルに関連付けられているデータがある場合 サンプルが最後のチャネル ( つまり チャネル N - 1) に属するとき パケット終了 EOP(End of Packet) は High にドライブされ データ入力で表示されます シンク側の Avalon-ST プロトコル違反を示すエラー信号 : 00: エラーなし 01:SOP の欠落 10:EOP の欠落 11: 予期しない EOP 他のエラーは 11 にマークします