Spartan3A Starter Kit による DDR2 SDRAM コントローラの実装

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1 Spartan3A Starter Kit による DDR2 SDRAM コントローラの 実 装 小 野 雅 晃 筑 波 大 学 システム 情 報 工 学 等 技 術 室 ( 装 置 開 発 班 ) 茨 城 県 つくば 市 天 王 台 概 要 Spartan3A Starter Kit に 搭 載 されている FPGA (Field Programmable Gate Array) 上 に DDR2 SDRAM (Double Data Rate 2 Synchronous DRAM) のコントローラを 実 装 した Spartan3A Starter Kit には Xilinx 社 の Spartan3A FPGA と Micron Technology 社 の DDR2 SDRAM が 搭 載 されている DDR2 SDRAM のコントローラとは DDR2 SDRAM を 使 用 するためのインターフェース 回 路 である DDR2 SDRAM コントローラの 動 作 周 波 数 は 150 MHz で クロックの 立 ち 上 がりエッジと 立 ち 下 りエッジでデータがサンプルされる この 方 式 は 一 般 的 に DDR2-300 と 呼 ばれる DDR2 SDRAM のデータ 幅 は 16 ビットであるので 最 大 データ 転 送 レートは 600 MBytes/sec である DQS (Data Strobe) 信 号 を DDR2 SDRAM の Read データの 受 信 クロックとして 使 用 した これは Source-Synchronous clocking と 呼 ばれる 方 式 であ る Technology 社 の DDR2 SDRAM が 搭 載 されている この Spartan3A Starter Kit を 利 用 して DDR2 SDRAM コントローラを 実 装 することにした [1-4] 2.DRAM の 動 作 DDR2 SDRAM は DRAM の 一 種 である DRAM は スイッチ 用 トランジスタと 電 荷 を 貯 めるコンデンサ によって 構 成 される 一 般 的 な DRAM 素 子 の 構 造 の キーワード:FPGA, DDR2 SDRAM 1.はじめに DDR2 SDRAM は 現 在 のパーソナル コンピュー タに 搭 載 されているメイン メモリとして 広 く 使 用 されている DDR は Double Data Rate の 略 であり クロックの 立 ち 下 りと 立 ち 上 がりの 両 方 でデータを 読 み 書 きすることができる 例 えば DDR2-800 は 800 の 半 分 の 400 MHz で 動 作 する DDR2 SDRAM チ ップである DDR2 SDRAM チップのデータ 幅 は 4, 8, 16 ビットのものがある それぞれデータ 幅 が 異 なる のは データ 幅 と 目 標 とするメモリ 容 量 によって DDR2 SDRAM チップを 使 い 分 けるためである DDR2 は 4n プリフェッチと 呼 ばれ 一 度 にその DDR2 SDRAM チップのデータ 幅 の 4 倍 のデータを 読 み 書 きできる 構 造 になっている そのため DDR2 SDRAM 本 体 の DRAM 素 子 は DDR2 SDRAM コン トローラとのインターフェース 速 度 の 1/4 の 速 度 で 動 作 出 来 れば 良 い DRAM 素 子 の 速 度 の 向 上 が 難 し いため このような 手 段 は DDR3 SDRAM でも 使 用 されている DDR3 SDRAM は 8n プリフェッチとな って 一 度 に 8 倍 の 粒 度 でデータを 読 み 書 きする 必 要 がある DDR2 SDRAM はデータ 転 送 速 度 が 高 速 であるた め FPGA で 制 御 することが 難 しいデバイスである と 認 識 されている FPGA の 理 解 を 深 め FPGA の 限 界 を 極 める 方 法 を 模 索 するため DDR2 SDRAM コントローラを 作 製 することにした Xilinx 社 の 開 発 ボードである Spartan3A Starter Kit は FPGA (Spartan3A-700, xc3s700a-4fg484) と 512 Mbit (32M X 16bits, MT47H32M16BN-3:D) の Micron [3, 4] 図 1. DRAM 素 子 の 構 造 の 概 念 図 概 念 図 を 図 1 [3, 4] に 示 す 図 1 のコンデンサに 電 荷 がたまっている 場 合 は 論 理 1 電 荷 がたまっていない 場 合 は 論 理 0 となる DRAM からデータを 読 みだす 場 合 には Control に 電 圧 を 印 加 して その Control に 接 続 されているス イッチ 用 トランジスタを ON にして センスアンプ にデータを 読 み 込 む その 時 にコンデンサにたまっ た 電 荷 は 放 電 されて DRAM 素 子 にはデータが 無 く なる( 破 壊 読 みだし) この 状 態 になると COLUMN アドレスを 入 力 してセンスアンプのデータを 読 み 出 したり 書 き 込 んだりすることができる ある 一 定 の 時 間 が 過 ぎるとセンスアンプに 読 みだしたデータ を DRAM 素 子 に 再 書 き 込 み(プリチャージ)する 必 要 がある これらの 回 路 の 集 合 体 をバンクと 呼 んで 1

2 図 2. DDR2 SDRAM の 初 期 化 手 順 タイミングチャート いる 通 常 の DDR2 SDRAM にはバンクが 4 つ 入 っ ている 全 部 のバンクをアクティブにすれば COLUMN アドレスで 表 される 数 の 4 倍 のメモリ 領 域 に 連 続 的 (バースト)にアクセスすることができ る DRAM 素 子 が 論 理 1 の 場 合 にコンデンサに 蓄 えら れている 電 荷 は リーク 電 流 により 時 間 とともに 減 少 し 何 もしないと 論 理 0 となってしまう そのた め DRAM では リフレッシュと 呼 ばれるデータの 再 書 き 込 みが 欠 かせない リフレッシュには 集 中 リ フレッシュ 方 式 と 分 散 リフレッシュ 方 式 があるが DDR2 SDRAM のメーカーによっては 集 中 リフレッ シュ 方 式 を 使 用 できない 場 合 がある 今 回 製 作 した DDR2 SDRAM コントローラは 分 散 リフレッシュ 方 式 を 採 用 し 7.8 us に 1 回 のリフレッシュを 行 う リフレッシュを 行 う 場 合 は 全 バンクのプリチャー ジを 行 ってから リフレッシュを 行 う 3.EDO DRAM から DDR2 SDRAM までの 特 徴 DRAM は 2.1 DRAM の 動 作 で 述 べてきたとお りに 内 部 は 完 全 にアナログ 動 作 である EDO DRAM までは 入 出 力 タイミングが 非 同 期 動 作 だっ たが SDRAM になるとクロックに 同 期 して 入 出 力 するための 回 路 を DRAM に 付 加 した 構 造 となった DDR SDRAM は SDRAM のプリフェッチ 数 を 2n と して 2 倍 の 粒 度 でデータを 入 出 力 することができ るようにした SDRAM である そのため DRAM 素 子 の 速 さを 変 更 することなしに 2 倍 の 速 度 で 入 出 力 を 行 うことができる DDR SDRAM では DLL (Delay-Locked Loop) を 内 蔵 して クロック 入 力 から データ 出 力 までの 遅 延 をキャンセルすることができ るようになった DDR2 SDRAM では プリフェッチ 数 が 4n となっ て 4 倍 の 速 度 で 動 作 が 可 能 となった チップ 内 部 に On Die Termination を 内 蔵 し 任 意 のタイミング でターミネーターを 入 れることで 波 形 を 改 善 する ことができる 更 に Posted CAS をサポートして よ り 早 いタイミングで Write または Read コマンドを 入 れることが 可 能 となった [5] 4.DDR2 SDRAM の 動 作 4.1 DDR2 SDRAM の 初 期 化 DDR2 SDRAM は 最 初 に 使 用 するときに 初 期 化 が 必 要 となる 図 2 に DDR2 SDRAM のシミュレー ション 時 の 初 期 化 手 順 を 示 す 図 2 のタイミングチ ャートの 下 に 書 いてある 番 号 は 下 記 の 初 期 化 手 順 の 番 号 を 示 している 図 2 左 端 の ddr2_address はア ドレス ddr2_ba はバンク アドレス ddr2_rasb は /RAS (Row Address Strobe) ddr2_casb は /CAS (Column Address Strobe) ddr2_web は/WE (Write Enable) を 表 す 例 えば 図 2 のタイミングチャー トの 2 は 全 バンク プリチャージ コマンド (ddr2_addres[10]= 1, ddr2_rasb= 0, ddr2_casb= 1, ddr2_web= 0 ) を 示 している 1. 電 源 とクロックが 安 定 した(リセットが 解 除 さ れてから)200 us 後 に CKE を 1 にして NOP または DESECT コマンドを 入 力 する us 待 って 全 バンク プリチャージ コマン ドを 入 力 する 3. EMR(2)レジスタに 値 をセットする 4. EMR(3)レジスタに 値 をセットする 5. EMR レジスタに 値 をセットする(DLL をイネ ーブル) 6. MR レジスタに 値 をセットする(DLL をリセッ ト) 7. 全 バンク プリチャージ コマンドを 発 行 する 8. リフレッシュ コマンドを 2 回 発 行 する 9. MR レジスタに 値 をセットする(DLL リセット なし) 10. EMR レジスタに 値 をセットする(OCD Default) 11. EMR レジスタに 値 をセットする(OCD exit) 上 記 のように 複 雑 な 初 期 化 シーケンスを 踏 む 必 要 がある 6. で DLL をリセット 後 200 クロックして から ACT (bank ACTivate) WRIT (Write) READ (Read) PALL(Precharge of ALL banks) REF (Refresh) 等 のコマンドを 入 力 して 正 常 の 操 作 ができるよう になる 図 3. DDR2 SDRAM の Write, Read 動 作 タイミングチャート 2

3 4.2 DDR2 SDRAM の Write, Read 動 作 DDR2 SDRAM の Write, Read 動 作 の 一 例 を 図 3 に 示 す 図 3 の 左 端 の 信 号 名 の ddr2_clk は DDR2 SDRAM へ 入 力 されるクロック ddr2_clkb は ddr2_clk の 反 転 クロック ddr2_dq_sdram は DDR SDRAM に 入 出 力 するデータ ddr2_dqs_sdram は DDR2 SDRAM に 入 出 力 するデータ ストローブを 示 す 以 下 の 信 号 は 図 2 と 同 様 となる 図 3 のタイ ミングチャートの 下 の 番 号 が 下 に 示 す 番 号 の 動 作 を 表 している 1. ACT コマンドで ddr2_address に Row アドレス ddr2_ba にバンク アドレスを 指 定 してアクテ ィベートする 2. WRIT コマンドを 2 つ 入 力 して DDR2 SDRAM へ 2 バースト 転 送 でデータを Write する ddr2_dq_sdram と ddr2 _dqs_sdram には DDR2 SDRAM コントローラからデータとデータ ス トローブが 出 力 される 3. 次 に 書 き 込 むデータはバンクかまたは Row ア ドレスが 異 なるため 一 旦 PALL コマンドで 全 バンクをプリチャージする 4. WRIT コマンドを 1 つ 入 れて 単 一 転 送 でデー タを 書 き 込 む 5. READ コマンドを 2 つ 入 れて 2 バースト 転 送 でデータを Read する Read 時 には DQ と DQS は DDR2 SDRAM から 出 力 される 6. 単 一 転 送 の Read の 例 である Read コマンドを 1 回 発 行 している 4.3 DDR2 SDRAM の Write, Read 動 作 のタ イミング DDR2 SDRAM の Write 動 作 のタイミングチャー トを 図 4 [5] に 示 す 上 のブロックが FPGA 内 部 の 信 号 を 示 し 下 のブロックが DDR2 SDRAM での 信 号 を 示 している FPGA から DDR2 SDRAM に 到 達 す る 信 号 は IOB のバッファの 遅 延 や 配 線 遅 延 の 分 FPGA 内 部 信 号 より 遅 延 (FPGAtoDDR2_delay) して いる Write 動 作 時 に DQS DQS# DQ と DM を 入 れるタイミングには tdqss (NOM), tdqss (MIN), tdqss (MAX)の 3 通 りのタイミングがある 今 回 の DDR2 SDRAM コントローラでは tdqss (NOM) の タイミングを 使 用 している tdqss (NOM) のタイ ミングは WRIT コマンドを 入 れてから 2 クロック 目 のクロックの 立 ち 上 がりと 同 時 に DQS が 立 ち 上 が るタイミングとなる なお 図 4 の WL (Write Latency) は 2 クロックである Write コマンドから 1 クロック 後 に それぞれハイインピーダンス 状 態 か ら DQS が 0 DQS#が 1 にアサートされる その 後 CK 及 び CK#と 同 様 な 動 作 を 行 う DQ は DQS や DQS#よりも 位 相 が 90 度 進 んでいる DQ は S2 の 1/4 クロック 前 からデータが 有 効 になり 半 クロックご とにデータを 出 力 する DDR2 SDRAM の Read 動 作 のタイミングチャート を 図 5 [5] に 示 す Write 動 作 と 同 様 に 上 のブロック が FPGA 内 部 の 信 号 を 示 し 下 のブロックが DDR2 SDRAM での 信 号 を 示 している 今 FPGA から READ コマンドが 発 行 され FPGA2DDR2_delay だ け 遅 延 して DDR2 SDRAM に 到 達 する READ コマ ンドからデータが 出 てくるまでのレイテンシ(CL) は 3 クロックであるので DDR2 SDRAM に READ コマンドが 到 達 してから 3 クロック 後 に DQ が 出 始 める その DQ や DQS が DDR2 SDRAM から FPGA まで 到 達 する 遅 延 時 間 を DDR2toFPGA_delay とする FPGA が Read データを 受 ける 場 合 には FPGAtoDDR2_delay+ DDR2toFPGA_delay の 遅 延 が 発 生 することになるので Read データを 受 ける FIFO (First In First Out) の Write イネーブルのタイミング を 決 定 することが 困 難 となる そのため あらかじ め FPGA 内 部 の READ_timing を SD_LOOP_OUT か ら 出 力 し FPGA から DDR2 SDRAM までの 配 線 を 行 って 戻 って SD_LOOP_IN に 帰 ってきた READ_timing を 使 用 して FIFO の Write イネーブル とすればタイミングの 問 題 は 発 生 しない 5.DDR2 SDRAM コントローラ DDR2 SDRAM コントローラとは DDR2 SDRAM を 使 うためのインターフェース 回 路 である DDR2 SDRAM コントローラは FPGA 内 に 搭 載 されて DDR2 SDRAM との 間 で 初 期 化 処 理 や 書 き 込 み (Write) 読 み 出 し (Read) 動 作 を 行 う Spartan3A Starter Kit に は Xilinx 社 の Spartan3A-700 図 4. DDR2 SDRAM の Write 動 作 のタイミングチャート [5] 3

4 図 5. DDR2 SDRAM の Read 動 作 のタイミングチャート [5] (XC3S700A) という FPGA と Micron Technology 社 の DDR2 SDRAM が 搭 載 されている 今 回 作 製 した DDR2 SDRAM コントローラは FPGA に 実 装 されて Micron Technology 社 の DDR2 SDRAM との 間 でデー タの 転 送 を 行 う 5.1 DDR2 SDRAM コントローラの 開 発 に ついての 問 題 点 DDR2 SDRAM コントローラの 開 発 は 難 しい 理 由 は 高 速 のデータ 転 送 速 度 にある DDR2 SDRAM は 供 給 されたクロックの 立 ち 上 がりエッジと 立 ち 下 りエッジに 同 期 して データを 読 み 書 きする 例 え ば 今 回 作 製 した DDR2-300 のクロック 周 波 数 は 150 MHz である このクロックの 両 エッジでデータ をサンプルまたは 出 力 する そのデータ サンプル ウインドウ(データをサンプルすることができる 幅 ) は (1/150 MHz)/2 = 3.33 nsec となる 更 にクロック ジッタ データジッタやデータサンプル 用 の (Flip Flop) のデータ セットアップ 時 間 データ ホー ルド 時 間 で 削 られて いくらも 残 らなくなってしま う さらに DDR2 SDRAM コントローラと DDR2 SDRAM 間 のプリント 基 板 上 の 距 離 も 問 題 になって くる 一 般 的 に FR-4 のプリント 基 板 のマイクロス トリップラインの 伝 搬 遅 延 値 は 約 70 psec/cm [6] と 言 われている 例 えば FPGA から DDR2 SDRAM ま での 配 線 長 が 10 cm とすると FPGA が DDR2 SDRAM からのデータを Read する 場 合 のデータの 遅 れは 10 (cm) 2 70 (psec/cm) = 1.4 nsec となる よって 配 線 による 影 響 も 大 きく 配 線 長 も 考 慮 す る 必 要 がある さらに データとクロックのプリン ト 基 板 上 での 配 線 長 の 差 も 問 題 となる プリント 基 板 上 ではデータとクロックの 配 線 を 等 長 に 配 線 する 必 要 がある Spartan3A Starter Kit では 図 6 に 示 す ように 配 線 長 をそろえる 工 夫 がされている( 等 長 配 線 ) 等 長 配 線 がなされているとすると Read デ ータを 受 けるクロックを DQS にすれば データと 同 図 6. Spartan3A Starter Kit における 等 長 配 線 じ 配 線 遅 延 があるはずである よって DQS をデータ (DQ)よりも 1/4 周 期 遅 延 させることができれば Read データを 受 けることができる( 図 5 参 照 ) も う1つ 問 題 になるのは Read データが 来 るタイミン グである これは FPGA の DDR2 SDRAM コント ローラから Read コマンドを DDR2 SDRAM に 発 行 し て Read 動 作 を 行 わせる 場 合 である 何 も 工 夫 をし ないと 配 線 による 遅 延 時 間 や FPGA からのクロッ クの 出 力 遅 延 時 間 Read データが 入 ってくる FPGA の 入 力 用 の 遅 延 時 間 などで DDR2 SDRAM コン トローラはどのタイミングで Read データが 取 れる かがわからない Spartan3A Starter Kit には Read タ イミングを 伝 送 するための SD_LOOP_IN と SD_LOOP_OUT がある DDR2 SDRAM コントロー ラは 自 分 で Read のタイミング 信 号 を SD_LOOP_OUT から 出 力 して DDR2 SDRAM まで の 配 線 遅 延 を 追 加 した 信 号 を 再 度 SD_LOOP_IN か ら 入 力 することによって Read データの 来 るタイミ ングを 知 ることができる 4

5 SD_LOOP_OUT SD_LOOP_IN ユ ー ザ 回 ー 路 address, mask write_data read_data addr_fifo wrdata_fifo controller REFREQSM dcm_module async_fifo_rise rddata_afifo async_fifo_fall dq_io_pad dq_io_pad dq_io_pad dq_io_pad ddr2_cont_iob RAS#, CAS#, WE#, A12 ~A0, BA1, BA0 CK, CK# DQ15~0 DDR2 S DRAM dqs_io_pad dqs_io_pad UDQS, LDQS dqb_io_pad dqsb_io_pad UDQS#, LDQS# read_write_io dm_io_pad dm_io_pad UDM, LDM FPGA ddr2_sdram_cont 図 7. DDR2 SDRAM コントローラ ブロック 図 5.2 DDR2 SDRAM コントローラの 特 徴 今 回 作 成 した DDR2 SDRAM コントローラの 特 徴 を 以 下 に 述 べる 1. Xilinx 社 の IP の MIG (Memory Interface Generator)を 使 用 しないオリジナルの DDR2 SDRAM コントローラである MHz クロック 動 作 の DDR2-300 の 転 送 レー トを 持 ち データ 幅 が 16 ビットなので デー タ 転 送 レートは 600 MBytes/sec である 3. DDR2 SDRAM の Read データは 分 散 RAM (LUT(Look Up Table))を 使 用 した FIFO で 受 け られる 今 回 は IOB (Input Output Block)の 入 力 用 (Flip-Flop) を 使 用 していない 4. Read データのタイミングを 計 るために プリン ト 基 板 の 配 線 を 遅 延 線 として 使 用 している 5. Read 時 には DQS を IOB の 遅 延 素 子 で 遅 延 し て 位 相 を 90 度 ずらしたクロックとして 使 用 している 6. ACT コマンドでアクティベートしたバンクは プリチャージしないで 保 持 し 同 一 ROW アド レス 同 一 バンクの 時 には ACT コマンドを 発 行 せずに 直 接 Read Write コマンドを 発 行 する ことができる それ 以 外 の 場 合 は 一 旦 プリチ ャージして もう 一 度 対 応 する ACT コマンド を 自 動 的 に 入 力 することができる 5.3 DDR2 SDRAM コントローラの 構 成 DDR2 SDRAM コントローラは Xilinx 社 のアプリ ケーションノート XAPP253 [7] を 参 考 にして 作 製 した XAPP253 を 参 考 にしてはいるが 完 全 にオリジナル の設 計 となっている 使 用 言 語 は Verilog2001 であ る DDR2 SDRAM コントローラの 各 ブロックを 図 7 に 示 す DDR2 SDRAM コントローラは controller, addr_fifo, wrdata_fifo, rddata_afifo, read_write_io, dcm_module, そしてトップモジュールの ddr2_sdram_cont で 構 成 されている 各 モジュールに はサブモジュールを 持 つモジュールもある controller は REF_REQ_SM サブモジュール rddata_afifo は async_fifo_rise async_fifo_fall サブモ ジュール read_write_io は ddr2_cont_iob サブモジ ュールを 持 つ 更 に ddr2_cont_iob サブモジュールは その 下 に dq_io_pad, dqs_io_pad, dqsb_io_pad, dm_io_pad のサブモジュールを 持 っている dq_io_pad, dqs_io_pad, dqsb_io_pad, dm_io_pad サブ モジュールは DDR2 SDRAM の 各 IO に 対 応 してい る このようにファイルを 細 かく 分 けることで フ ロアプラン 時 にも 上 手 にフロアプランできるように 考 えて モジュールを 決 定 した controller は 全 体 の 制 御 を 行 う DDR2 SDRAM の 初 期 化 手 順 や Read, Write のタイミングなど 総 合 的 な 制 御 を 受 け 持 つ addr_fifo はアドレスを 入 力 す る FIFO で ユーザー 回 路 からの DDR2 SDRAM の アドレスを 入 力 する アドレスを 書 く 場 合 には 同 時 に R/W に Read か Write かを 書 き 込 む wrdata_fifo はユーザー 回 路 が write データを 書 き 込 む FIFO である DDR2 SDRAM にデータを Write する 場 合 には addr_fifo に 書 かれるアドレスと 同 時 に Write データを 書 くことになる read_write_io は Read, Write に 関 する DDR2 SDRAM への IO を 行 うモジュールである DQ, DQS, DM などの IO とインターフェースを 行 う rddata_fifo は Read データを 受 ける 非 同 期 FIFO (async_fifo_rise, async_fifo_fall) を 持 っている DQS 5

6 をクロックとして DQ のデータを 入 力 し 出 力 は 内 部 クロックを 基 準 としてデータを 出 力 する 非 同 期 FIFO を 使 って Read データを 内 部 クロックに 同 期 して 読 み 出 す このあたりの 非 同 期 FIFO の 取 り 扱 いがもっとも 苦 労 した 部 分 である 6.DDR2 SDRAM コントローラの 作 製 過 程 [8] 図 8. SD_LOOP_IN を 使 用 した DDR2 SDRAM の READ データの 受 信 回 路 ブロック 図 最 初 に 一 番 難 しい Read データをどう 受 けるかと いうところを 考 えた その 結 果 図 8 に 示 すように LUT の 分 散 RAM を FIFO 記 憶 素 子 として 用 いた 非 同 期 FIFO を 使 用 して DQ を 記 憶 することにした DQS は IOB 遅 延 素 子 や FPGA の 内 部 配 線 を 利 用 して DQ よりも 1/4 周 期 だけ 遅 延 させることとした さら に Read タイミング 信 号 を SD_LOOP_OUT に 出 力 し DDR2 SDRAM までの 往 復 の 配 線 遅 延 を 含 んだ 信 号 を SD_LOOP_IN に 入 力 する その 信 号 を 非 同 期 FIFO の Write イネーブルとして 使 用 することで Read データのタイミングを 検 出 することにした さ らに Write イネーブルの FPGA 内 の 配 線 は 低 スキ ュー 低 ディレイで 供 給 する 必 要 があったため 制 約 ファイルに MAXDELAY 制 約 MAXSKEW 制 約 を 付 加 して 一 定 のスキュー 値 ディレイ 値 に 抑 え た 動 作 周 波 数 は 150 MHz と 厳 しく 入 力 のセットア ップ 時 間 のタイミングもかなり 厳 しいため 最 初 の インプリメントは コントローラ 部 分 を 含 まない IO 部 分 だけで 実 現 の 可 能 性 があるかどうかを 確 かめて みた タイミング 制 約 をかけて 試 してみたが 非 同 期 FIFO の 最 初 の 分 散 RAM 素 子 までの 遅 延 が 2.2 nsec 程 度 ばらついてしまった これは 問 題 なので Floorplanner ツールによるフロアプランを 実 行 し 微 調 整 を 試 みた そうすると この 部 分 の 最 大 遅 延 差 は 142 psec に 収 めることができた そのフロアプ ランの 様 子 を 図 9 に 示 す 図 9 で IO パッドから 非 同 期 FIFO の 分 散 RAM 素 子 となる SLICEM の 位 置 を どこにすれば 遅 延 が 最 小 になるかを Timing Analyzer ツールで 確 認 しながらフロアプランを 行 っ た 当 初 標 準 IP の 非 同 期 FIFO を 使 用 していたが シミュレーションの 結 果 により 同 期 リセットであ ることがわかった DQS は 常 時 クロックが 出 ていな いので 同 期 リセットはシミュレーションが 困 難 で ある そこで 自 分 で 非 同 期 リセットの 非 同 期 FIFO [7] を 作 成 した これでシミュレーションがうま くできるようになり インプリメントにも 成 功 して IO テストモデルでの 作 業 は 終 了 した Advanced Write Clock Write Data Write Enable Binary Write address Dual-Port RAM Read Clock address Read Data Read Enable Read Binary GLAY GLAY address address BINARY BINARY Full Full Generation Empty Generation Empty [9] 図 10. 非 同 期 FIFO ブロック 図 図 9. 非 同 期 FIFO 分 散 RAM 素 子 のフロアプラン FPGA Design [9] を 参 考 にして 作 製 した 非 同 期 FIFO の 回 路 を 図 10 [9] に 示 す 非 同 期 FIFO は Write data と Read Data のクロックが 異 なり Write と Read が 競 合 する 場 合 があるためカウンタにグレイコード カウ ンタを 使 用 している グレイコード カウンタを 使 用 することで 1 つカウントが 進 むごとにカウンタ 値 が 1 ビットのみ 変 化 する このグレイコード 値 を 相 手 側 のクロックドメインに 渡 してバイナリデータ 6

7 に 変 換 することによって FIFO の Full や empty を 誤 りなく 検 出 することができた 相 手 側 のクロックド メインに 渡 されるグレイコード 値 は がメタステ ーブル 状 態 に 陥 るのを 防 ぐために 相 手 側 のクロッ クで 2 段 に 同 期 化 した 次 のステップとして IO テストモデルでの 作 業 後 にコントローラ全 体 を 作 成 し インプリメントする ことにし た 最 初 は 動 作 周 波 数 を 200 MHz としたか ったが Spartan3A-4 スピード グレードでは 無 理 され それぞれの 配 線 が 図 10 の の 3 段 目 から IO パッドまでの 配 線 より 短 くなる すべての 配 線 が 短 くなるとクリティカルパスの 遅 延 が 減 少 し 最 大 動 作 周 波 数 を 高 くすることができる このテクニック は 以 前 Virtex-4 の DDR2-400 の DDR2 SDRAM コ ントローラ を作 る 際 に 使 用 した これは 同 じ 信 号 をそれぞれの 位 置 が 離 れた IO パッドに 出 力 する 場 合 に 有 効 なテクニックであるが 今 回 は 出 力 する IO パッドが 近 距 離 でまとまっていたので このテクニ だということがわかった それで 動 作 周 波 数 のター ックを 使 わないでもタイミング 制 約 を 満 足 すること ゲットを 150 MHz に 変 更 した それでもかなり 厳 し ができた いので 動 作 タイミングの 変 更 などの 処 置 を 行 った いよいよ シミュレーションの 動 作 も 問 題 なしと その 結 果 何 とかタイミングエラーがない 状 態 まで なって 実 機 による 動 作 を 確 認 するところまで 持 っ 持 っていくことができて のツリー 上 の 複 製 は 使 ていくことができた 最 初 に 動 作 を 確 認 してみると 用 しないでもタイミング 制 約 を 満 足 することができ 動 作 しなかった いろいろトラブルシュートをして た みたが Read タイミングを 出 力 する SD_LOOP_OUT のツリー 状 の 複 製 とは が 何 段 かつながっ に出 力 する 部 分 のタイミング 制 約 がなく 最 終 段 の ている 状 態 で 最 終 段 の から 複 数 の 出 力 が 出 て いるときに 途 中 の をツリー 状 に 複 製 すること が IOB にマップされていないことがわかった このトラブルを 修 正 するとコントローラは 動 作 した を 言 う 例 えば FPGA の 中 で 3 段 の を 介 した 後 に 4 つの IO パッドに 出 力 しているとする のツ 7.まとめ Spartan3A Starter Kit に 搭 載 されている FPGA 上 に DDR2 SDRAM のコントローラを 実 装 した DDR2 FPGA SDRAM コントローラの 動 作 周 波 数 は 150 MHz で DDR2-300 動 作 となっている バーストテスト 回 路 において 30 分 間 ランダムなデータを Write して Read したデータを 元 のデータと 比 較 したところエ ラーは 発 生 しなかった これは データ 転 送 の 効 率 を 50%とすると 1.44 TBytes のデータを 読 み 書 きし てエラーを 調 べたことになる 今 後 は DDR3 SDRAM のコントローラの 実 現 にも 挑 戦 していきたい 図 11. のツリー 状 の 複 製 をしていない 場 合 リー 状 の 複 製 をしていない 場 合 を 図 11 に 示 す この 状 態 では 3 段 目 の から4つの IO パッドす べてに 対 して 配 線 が 伸 びている この 状 態 では 3 段 目 の をどの 位 置 に 配 置 しても 配 線 が 長 くなっ てしまう 一 方 のツリー 状 の 複 製 をした 場 合 を 図 12 に 示 す この 場 合 には がツリー 状 に 複 製 8. 謝 辞 シミュレーション 用 DDR SDRAM バーストテス トコードを 提 供 いただいた 菅 原 システムズの 菅 原 孝 幸 様 に 深 く 感 謝 いたします DDR SDRAM バースト テストコードを DDR2 SDRAM バーストテスト 回 路 に 変 更 して DDR2 SDRAM コントローラをテスト することができました FPGA 図 12. のツリー 状 の 複 製 をした 場 合 7

8 参 考 文 献 [1] 小 野 雅 晃, EDO-DRAM 制 御 モジュールの 実 現, 筑 波 大 学 技 術 報 告 No.19 (1999) [2] フリー 百 科 事 典 ウィキペディア(Wikipedia) Dynamic Random Access Memory Memory [3] マイコミジャーナル メモリ 技 術 解 説 (1) メモリの 基 本 SRAM/DRAM [4] SDRAM の 使 い 方, ユーザーズマニュアル, Document No.J0123N10 (Ver. 1.0), Elpida Memory, Inc. (2001) [5] DDR2 SDRAM データシート Rev.N 1/09 EN, Micron Technology, Inc. [6] 高 速 ボード レイアウト ガイド 2003 年 9 月 ver. 1.1, Altera Corporation [7] Synthesizable 400 Mb/s DDR SDRAM Controller, XAPP253 (v2.3) June , Xilinx Inc. [8] FPGA の 部 屋 まとめサイト Spartan3A Starter Kit [9] Steve Kilts, Advanced FPGA Design: Architecture, Implementation, and Optimization, Wiley-IEEE Press (2007) Implementation of a DDR2 SDRAM controller using the Spartan 3A Starter Kit Masaaki Ono Academic Service Office for Systems and Information Engineering, University of Tsukuba, Tennodai, Tsukuba, Ibaraki, Japan A double data rate 2 (DDR2) synchronous DRAM (SDRAM) controller was implemented on field-programmable gate arrays (FPGAs) provided by the Spartan 3A Starter Kit. The Spartan 3A Starter Kit includes the Spartan 3A FPGA device from Xilinx and DDR2 SDRAM from Micron Technology. A DDR2 SDRAM controller is an interface circuit for use of DDR2 SDRAM. The DDR2 SDRAM controller had an operating frequency of 150 MHz, and data were sampled at both the rising and falling edges of the clock. This format is typically known as DDR The DDR2 SDRAM used had a data width of 16 bits, so the maximum data transfer rate was 600 MBytes/sec. The DQS (Data Strobe) signal served as the DDR2 SDRAM s receive clock for Read data. This technique is known as source-synchronous clocking. Keywords: FPGA; DDR2 SDRAM 8