Intel Xeon Phi (60 ) IBM Cyclops (64 [7]) [1] 10nm Memory Wall [6] [9] FPGA SH-2 2. FPGA FPGA FPGA Xilinx Virtex-6 HXT XC6VHX565T FPGA 2

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きみえけいれい
6 years ago
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1 FPGA NoC 1,a) 1,b) FPGA SH-2 Design of FPGA-based Many-core Evaluation Platform and NoC Evaluation Hisanobu Tomari 1,a) Kei Hiraki 1,b) Abstract: We developed a platform for examining realistic behavior of many-core processor and verifying a design method that supports higher core count in a processor. Core functions and on-chip network design that can extract as much instruction throughput as possible is required. An interconnect between manycore processors also needs to scale to the higher core count. Evaluations based on simulated results are not always feasible for large number of cores. Synchronizations of emulated processor cores are one of the most time-consuming parts of the simulation, and accuracy of the simulation needs to be traded off for the simulation speed. In addition when the network congests the simulated performance is further inaccurate. On this paper we developed an FPGA board that we use to verify both on-chip and off-chip interconnects. We have implemented a processor with SH-2 compatible instruction set. Using the board and the processor, an on-chip network is evaluated, and resource usage for topologies of the on-chi network is measured The University of Tokyo a) tomari@is.s.u-tokyo.ac.jp b) hiraki@is.s.u-tokyo.ac.jp CPU Tilera TILE-Gx (36 [5]), Cavium Octeon II (32 ) Oracle SPARC T4 (8 [4]) 1

2 Intel Xeon Phi (60 ) IBM Cyclops (64 [7]) [1] 10nm Memory Wall [6] [9] FPGA SH-2 2. FPGA FPGA FPGA Xilinx Virtex-6 HXT XC6VHX565T FPGA 2

情報処理学会研究報告構成の柔軟性のためそれぞれの基板に FPGA は 1 つ実装したこれらの基板を任意数接続するためのネットワークポートが必要になる今回 Gigabit Ethernet では遅く通常の使い方では外部の MAC が必要になることからに準じる方式を用いることにしたは半二重で Virtex-6 では 3 Gbps までのサポートになる今回

3 情報処理学会研究報告構成の柔軟性のためそれぞれの基板に FPGA は 1 つ実装したこれらの基板を任意数接続するためのネットワークポートが必要になる今回 Gigabit Ethernet では遅く通常の使い方では外部の MAC が必要になることからに準じる方式を用いることにしたは半二重で Virtex-6 では 3 Gbps までのサポートになる今回トランシーバーに入力するクロックを標準の 150 MHz から 156 MHz に変更したためケーブルの上のデータレートは Gbps である利用する FPGA と基板面積の制約により 24 ポートを実装したは 2 対の差動信号ペアで構成されていて FPGA とコネクタの間には AC カップリング用のコンデンサを実装するのみで済むほかケーブルが安価に入手可能であるこ図 2 製作した基板の実装状況のケーブルはすべてストレートケーブルのため 24 ポートのコネクタは 12 本ずつホスト側のピン配置のも体的にはプッシュピンではなくネジ固定式のもので固のとデバイス側のピン配置のものに分かれている定金具の形状が単純なものを選択した製造した基板に他にコンソール用の RS-232C ポート起動イメージ転送用の Gigabit Ethernet 外部メモリとして 2 つの DDR3 SO-DIMM ソケットおよびデバッグ用の LED とスイッチ類を実装した基板のブロック図を図 1 に示す LGA1155 クーラーを実装し MicroATX ケースに固定した状態が図 2 である 3. コア基板をケーブルの届く範囲で多数安全に実装すメニーコアの構成要素であるコアとして SH-2 命令セッる方法として MicroATX ケースを用いることができるト [2] を持ったプロセッサを VHDL を用い実装した本プようにした MicroATX ケースは小型の PC ケースとしてロセッサの特徴は以下の通り安価に入手可能でこの箱に基板を実装するためには基 SH-2 命令セット (MAC 命令はエミュレータで対応) 板の大きさとネジ穴の位置を企画書の通りにする必要が 5 段パイプラインあった冷却対策として Intel の LGA1155 と同じ位置に 254 レベルの割り込みトラップに対応ヒートシンク固定用の穴を開け PC 用のクーラーが利用バスエラーからの復帰に対応 (仮想メモリサポート) する電源供給用のピンを実装した LGA1155 のクーラー命令データ分離キャッシュ合計 2KB も PC の CPU 用として様々な種類のものが安価に入手キャッシュは Direct-mapped, 16 bytes/line 可能であるただ Intel の LGA1155 に CPU を実装したライン単位で Write-back/Write-through, 書込禁止場合と Virtex-6 を基板にハンダ付けした場合では基板からヒートシンクの距離が異なるため高さの固定が容易に行えそうなデザインのクーラーを選択する必要がある具 Cache 禁止指定可能バスコントローラは DMA/バスマスタ転送に対応それぞれの特徴について以下で説明する我々は以前メニーコアのシミュレーションをと 8080, SH-2 命令セットを用い行ってきた [8] は当 Power Modules DE9M RJ45 初プログラミングの容易さと開発ツールの成熟度および機能の豊富さからシミュレーションに用いていたがハー GbE MAC ドウェアとして実装する際に FPGA では回路規模が大きくなりすぎる問題点が後から判明したそのため大幅に単純化しコア数を増やした場合のメニーコアの振る舞 CLK FPGA DDR3 いを調査する意味で 8080 をパイプライン化しコアあたりの処理性能を向上させたプロセッサとして SH-2 を用い Power Modules てシミュレーションを行い 8080 については既にハードウェア実装を行った SH-2 は命令が 16 ビット固定長であ ROM Switches and LEDs ROM JTAG りと命令形式ニモニックや一部命令のビット表現が似ている点などから移行先として選択した SH-2 は Power Connectors GCC/Binutils で対応しているためアセンブラコンパ図 1 製作した基板のブロック図 2013 Information Processing Society of Japan イラを新規に開発する必要がない SH-2 の命令は 2 オペ 3

4 2 2 MAC MAC GCC Dhrystone V2.1 5 SH R1W SH-2 SH-2 2 (PC), (VBR) (SR) rte PC SR rte OS SH-2 PC rte 2 2 MC68030 MMU MMU MMU 1 KB 16 bytes/line direct mapped write-back SH bit long word PC PC SH-2 16 bytes/line 8 SO-DIMM 8-byte DMA/ 4

5 CPU CPU 4. PE PE PE 4 KB PE [3] 2 PE PE PE PE 4 4 CPU KB PE 4 CPU CPU 4 PE PE PE PE PE0 P0 3 PE1 PE2 PEn-1 PE 0 CPU MC6850 (ACIA) RS-232C Gigabit Ethernet PE 0 ROM PE 1 3 CPU 50 MHz (20 ns) PE ns/hop CPU 50 MHz FPGA Tilera TILE-Gx36 1,200 MHz 36 70ns ns ns #PE 1 5

6 R) Ring P0 PE0 PE1 PE2 PE23 M) Mesh 0P P S) Shuffle Exchange 5 T) Torus FPGA Ring Mesh Torus Shuffle Exchange 53,724 55,358 58,576 55,721 CPU CPU FPGA 5 PE 4 Xilinx ISE 14.4 Number of occupied slices 1 XC6VHX565T 88,560 6 Shuffle Exchange Torus Mesh Ring P0 Ring 6. FPGA 4 FPGA Shuffle Exchange Mesh [1] Borkar, S.: Thousand core chips: a technology perspective, DAC 07: Proceedings of the 44th annual Design Automation Conference, New York, NY, USA, ACM, pp (online), DOI: (2007). [2] Hitachi America Ltd: SuperH RISC Engine SH-1/SH-2 Programming Manual (1996). [3] Lucci, S., Gertner, I., Gupta, A. and Hegde, U.: Reflective-memory multiprocessor, System Sciences, Proceedings of the Twenty-Eighth Hawaii International Conference on, Vol. 1, pp vol.1 (online), DOI: /HICSS (1995). [4] Shah, M., Golla, R., Grohoski, G., Jordan, P., Barreh, J., Brooks, J., Greenberg, M., Levinsky, G., Luttrell, M., Olson, C., Samoail, Z., Smittle, M. and Ziaja, T.: Sparc T4: A Dynamically Threaded Server-on-a-Chip, Micro, IEEE, Vol. 32, No. 2, pp (online), DOI: /MM (2012). [5] Tilera Corporation: Tile Processor Architecture Overview for the TILE-Gx Series, No. UG130 (2012). [6] Wulf, W. A. and McKee, S. A.: Hitting the memory wall: implications of the obvious, SIGARCH Comput. Archit. News, Vol. 23, No. 1, pp (online), DOI: (1995). [7] Zhang, Y. P., Jeong, T., Chen, F., Wu, H., Nitzsche, R. and Gao, G.: A study of the on-chip interconnection network for the IBM Cyclops64 multi-core architecture, Parallel and Distributed Processing Symposium, IPDPS th International, p. 10 pp. (online), DOI: /IPDPS (2006). [8] Vol. ARC 2010-ARC-190, No. 3 (2010). [9] 1600 Vol. ARC 2012-ARC-201, No. 6 (2012). 6

Cloud[2] (48 ) Xeon Phi (50+ ) IBM Cyclops[9] (64 ) Cavium Octeon II (32 ) Tilera Tile-GX (100 ) PE [11][7] 2 Nsim[10] 8080[1] SH-2[5] SH [8

Cloud[2] (48 ) Xeon Phi (50+ ) IBM Cyclops[9] (64 ) Cavium Octeon II (32 ) Tilera Tile-GX (100 ) PE [11][7] 2 Nsim[10] 8080[1] SH-2[5] SH [8 1600 1,a) 1,b) 8080 SH-2 8080 SH-2 Simulation of a Many-Core Architecture with 16 Million Processing Cores Hisanobu Tomari 1,a) Kei Hiraki 1,b) Abstract: 8080 and SH-2 processors are evaluated as building