特集新世代マイクロプロセッサアーキテクチャ ( 後編 ) 3. 実例 3 ユビキタスコンピューティング時代の組み込みマイクロコンピュータ, SuperH と M32R 清水徹 * 1 長谷川淳 * 2 服部俊洋 * 3 近藤弘郁 * 4 ( 株 ) ルネサステクノロジシステムソリューション統括本部

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ありみちかいて
4 years ago
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1 3. 実例 3 ユビキタスコンピューティング時代の組み込みマイクロコンピュータ, SuperH と M32R 清水徹 * 1 長谷川淳 * 2 服部俊洋 * 3 近藤弘郁 * 4 ( 株 ) ルネサステクノロジシステムソリューション統括本部システムコア技術統括部 * 1 shimizu.toru@renesas.com * 2 hasegawa.atsushi@renesas.com * 3 hattori.toshihiro@renesas.com * 4 kondo.hiroyuki@renesas.com コンピュータのダウンサイジング 1980 LSI SoC System on Chip 図 -1 1 LSI LSI RISC x86 PC SoC 1 LSI 性能能コンュー性能コンュー性能 1 ップ性能コンュー性能 1 ップ性能 1 ップ LSI 実性能メンー PC キス図 -1 コンピュータのダウンサイジングの進展 IPSJ Magazine Vol.46 No.11 Nov

2 1 LSI IBM CELL 1 1 LSI SoC SuperH M32R SoC SoC IP Intellectual Property SoC ユビキタスコンピューティングは, 人間インタフェースと実世界インタフェースのネットワーキング 1 1 LSI 1 LSI 1 LSI SuperH M32R 8 16 SuperH SH-X M32R SoC M32R ディジタルコンシューマ向けのプロセッサコア SH-X DVD TV AC SuperH SH-X SH-X 2 RTL Register Transfer Level 1.0V 200MHz 巻 11 号情報処理 2005 年 11 月

3 3. 実例 3. ユビキタスコンピューティング時代の組み込みマイクロコンピュータ,SuperH と M32R バージョン高速版低電力版プロセス 130nm CMOS 電源電圧 1.3V 1.0V 動作周波数 400MHz 200MHz コプロセッサ FPU DSP 性能 720MIPS 360MIPS 2.8GFLOPS 消費電力 80mW 1 次メモリ 32KB I/D キャッシュおよび 16KB RAM 2 次メモリ 256KB キャッシュまたは RAM 表 -1 SH-X の主な仕様 SH コ DSP/ FPU B DSP B DSP RAM/ LRAM 16KB C PU ーーバスーバスキャッシュ 32K B MMU 64 ンリ LB ーキャッシュ 32K B キャッシュ RAM バス URAM 256K B プショ図 -2 SH-X コアブロック図 SH バス Dhrystone MIPS 80mW 4500MIPS/W 1.3V 400MHz Dhrystone MIPS SH-X SuperHyway 表 -1 SH-X 図 -2 SH-X SH-X の低電力化機構 SH-X 図 A 3ms 10 A 100ms SH-X IPSJ Magazine Vol.46 No.11 Nov

4 図 -3 リジュームスタンバイモード図 -4 スプリットトランザクションバス SH-X SH-X SH-X 高性能化を支える SH-X の内部バス方式 SH-X IP SuperHyway 図 -4 SuperHyway R G 巻 11 号情報処理 2005 年 11 月

5 3. 実例 3. ユビキタスコンピューティング時代の組み込みマイクロコンピュータ,SuperH と M32R 図 -5 SH-Mobile アプリケーションプロセッサ図 -6 SH-X 搭載カーナビ向け SoC SH-X を搭載した携帯電話アプリケーションプロセッサとカーナビ SoC SH-X SoC SH-Mobile 図 -5 SH-X MPEG4 3D LCD SH-X SoC SoC 図 -6 SH-X 2D/3D GPS DVD US IPSJ Magazine Vol.46 No.11 Nov

6 SoC への組み込みやすさを指向した M32R ソフトマクロ SH-X SoC M32R SoC IP ARM CPU IP M32R CPU IP M32R CPU CPU 1 M32R EDA Electronics Design Automation SoC M32R ソフトマクロのカスタマイズを容易にする設計プラットフォーム SoC SoC CPU M32R SoC M32R HDL Hardware Description Language M32R 図 -7 SoC M32R CPU 4 DMAC SuperH SuperH と M32R のオープン化 IP 1 SoC SuperH M32R VDEC CPU IP 2 ユビキタス時代のマルチコアマイクロコンピュータ 1 LSI 図 -8 M32R 巻 11 号情報処理 2005 年 11 月

UART(1ch) M32Rソフトマクロ Arbit Arbit Customer-BIU SYSCONF 32 PBIU 32 esram I/F 16/32 32/128 Renesas Special IP M32Rソフトマクロ搭載のSoC I-Cache (4KB) D-Cache (4KB) M32RCPU Kernel Debug Support Unit (SDI-2)

7 3. 実例 3. ユビキタスコンピューティング時代の組み込みマイクロコンピュータ SuperH と M32R SiP SDRAM 外部 I/F F/F 有無 F/F 32/64/128 EXBIU Peripheral Bus PWM(2ch) CSC (8ch) SDRAMC(4ch) External Memory I/F SRAM 容量 SipSDRAM Interface WDT(1ch) UART(1ch) M32Rソフトマクロ Arbit Arbit Customer-BIU SYSCONF 32 PBIU 32 esram I/F 16/32 32/128 Renesas Special IP M32Rソフトマクロ搭載のSoC I-Cache (4KB) D-Cache (4KB) M32RCPU Kernel Debug Support Unit (SDI-2) チャネル数 DMA要因アサイン 2次元アドレッシング kaka-dmac (2ch) 3rdBus Master (2ch) Arbit F1port CPU Core CPU Bus Interface Peripheral-BIU GPIO(3ch) SDI-ICE Cache Control HSRAM (8KB) CSIO(2ch) フライバイ専用ポート Arbit ITIM(5ch) クロック制御機能外部空間アドレスアサイン F/F キャッシュ容量 8/16/32 ICU(64ch) モジュール有無チャネル数 ROM, RAM, SDRAMC, etc CPU Bus DMA-W Bus DMA-R Bus 3 rdmaster Bus 割り込み要因アサイン SiP SDRAM 3rd マスタIFの有無 TAP 32/64/128 バス幅 Renesas Special IP esram (512KB) SRAM 容量 MUX IP 接続ポート発生ユーザ空間アドレスアサイン User Dedicated I/O 図-7 M32Rソフトマクロの設計プラットフォームチップ全体 CPUコア図-8 1チップの対称型マルチプロセッサ称型マルチプロセッサ対応の M32R コアを 2 個搭載しこれらのコアと 512KB の内蔵共有メモリを 128 ビッアを実行することができるこのようなマルチタスク実行の性能向上とあわせてト幅のオンチップパイプラインバスで結合していユビキタス時代の組み込みマイクロコンピュータの必須る周辺 I/O 回路として割り込みコントローラク技術と考えられるのが人間インタフェースのコアと実ロックコントローラタイマシリアル I/O などを世界インタフェースのコアを複数組み合わせて 1 チップ搭載している内部バスと外部バスの制御を行うバスに搭載したヘテロジニアスマルチコアのマイクコントローラはパイプラインバスの調停 DMA 制ロコンピュータ技術であるこのヘテロジニアスマル御外部 SDRAM 制御の機能を備えている対称型マチコアでは人間インタフェースのソフトウェアの高性ルチプロセッサ対応の Linux OS を搭載することにより能化とともに実世界の多数のイベントを同時並列に CPU コア数を意識せずにマルチタスクのソフトウェチェックし処理することが重要になるそのためには IPSJ Magazine Vol.46 No.11 Nov

8 図 -9 ヘテロジニアスマルチコアの OS 技術図チップマルチコアの性能トレンド OS 1 図 -9 1 OS Linux OS OS ITRON OS 2 OS OS OS マルチコアマイクロコンピュータの性能トレンド 1 3mm 3mm 5mm 5mm mm 5mm 10 GIPS Giga Instruction Per Second 参考文献 1 Web japan.renesas.com/mpumcu/ 2 VDEC Web 図 LSI 巻 11 号情報処理 2005 年 11 月

SH2A-DUALコア搭載製品SH7265のご紹介

SH2A-DUALコア搭載製品SH7265のご紹介 SH2A-DUAL コア搭載製品 SH7265 のご紹介システムソリューション統括本部システムソリューション製品技術部 1 ルネサスのマルチコア化取組み (1) 業界動向ニーズ : 機器のさらなる性能向上高機能化対応策 : 微細化による大規模集積化高速化消費電力問題解の 1 つとしてマルチコア化の流れ (2) ルネサスのマルチコア化取組み状況適用分野別のマルチコア製品を開発中 1 マルチメディア処理向けマイクロプロセッサ