BSIM4 による 90nm n-channel MOSFET の Hot Electron の 劣 化 特 性 モデル 化 に 関 する 研 究 戸 塚 拓 也 * 青 木 均 安 部 文 隆 Khatami Ramin 新 井 薫 子 轟 俊 一 郎 香 積 正 基 王 太 峰 小 林 春 夫 ( 群 馬 大 学 ) BSIM4 Modeling of 90nm n-mosfet Characteristics Degradation Due to Hot Electron Takuya Totsuka*, Hitoshi Aoki, Fumitaka Abe, Khatami Ramin, Yukiko Arai, Shunichiro Todoroki, Masaki Kazumi, Wang Taifeng, Haruo Kobayashi (Gunma University) Abstract- The final purpose of this study is to model the drain current and /f noise degradation characteristics of n-channel MOSFETs. In this report, we present the implementation of hot carrier degradation into drain current equations of BSIM4 model. Then, we show simulation results of the DC drain current degradation, and also /f noise voltage density simulation results affected by the drain current degradation. We have extracted BSIM4 model parameters extensively with the measured data including I-V and /f noise measurement of our TEGs. キーワード:MOS トランジスタ, モデリング, ホットエレクトロン, /f 雑 音, 劣 化, BSIM4 (MOSFET, Modeling, Hot Electron, /f noise, degradation, BSIM4). はじめに nチャネルmosfetの 経 時, 温 度 劣 化 には, 飽 和 領 域 の 高 ドレ イン 電 流 において 起 こる,Hot Carrier Injection (HCI)や 正 本 研 究 の 最 終 目 的 はSTARC ISプログラム [] より 支 援 さ れている nチャネルmosfetの/fノイズ 熱 雑 音 信 頼 性 解 析 とシミュレーションモデル 開 発 である./fノイズはMOSFET, バイポーラトランジスタ,ダイオードなどの 能 動 素 子 で 発 生 するノイズであり, 特 に 低 周 波 数 帯 で 支 配 的 となるノイズで ある. /fノイズは, 比 較 的 古 くから 界 面 順 位 密 度 に 起 因 す ると 言 われており, Interfacial Trapが 影 響 するのは, MOSFETにおいて 弱, 中 反 転 領 域 から 飽 和 領 域 であるため, 高 電 流 での 電 流 パラメータには 影 響 しない. /fノイズの 経 時 温 度 劣 化 をモデル 化 するには,デバイス のバイアス 劣 化 についてモデル 化 することが 不 可 欠 である. これは,/fノイズモデル 式 にドレイン 電 流 の 項 があることか らも 明 らかである [2]. の 電 圧 ストレスを 長 時 間 かけることで 発 生 する Positive Bias Temperature Instability (PBTI) 現 象 がある. 筆 者 らは ここで より 支 配 的 であるとされるHCI 現 象 に 焦 点 を 当 て 特 性 解 析 化 を 行 う. 本 研 究 ではこのHCI 現 象 を 回 路 シミュレータSPICEで 回 路 設 計 者 がシミュレーションを 行 い, 劣 化 前, 劣 化 後 の 直 流 電 圧 電 流 特 性 を 事 前 に 予 想 できるよう,nチャネルMOSFETのデバ イスモデルに 組 み 込 むことを 目 的 としている. 本 研 究 で 使 用 するMOSFETモデルはBSIM4モデル [3] を 採 用 した. HCI 現 象 のモデル は, カリフォルニア 大 学 バークレイ 校 (UCB) のHu 教 授 によって 最 初 に 導 入 された.[4] 後 に 発 表 さ れたHCIモデル は,Hu 教 授 と 同 じ 理 論 に 基 づいているが, 異 なる 分 析 方 法 を 考 察 し,より 高 度 なCMOS 技 術 にモデルを 適 用
することを 意 図 している.[5] 本 HCIモデルはInterface Trap Number を 算 出 しており,キャリアの 移 動 度 についても 導 出 を が 作 成 されドレインから 拡 散 する.したがってH 原 子 は 界 面 ト ラップ 数 の 平 均 数 として 計 算 で 以 下 のように 表 せる. 行 っている.そこで 今 回 は 本 モデル 式 を 利 用 する.また,HCI 現 象 をSPICE 上 でシミュレーションするため,DC 劣 化 現 象 を BSIM4モデルに 取 り 込 む. 我 々が 使 用 しているSPICEモデルの BSIM4パラメータを 用 いて 計 算 を 行 えるようにする. 作 成 した トランジスタTEGを 用 いてフレッシュな 状 態 のモデルパラメ ータを 抽 出 し,シミュレーション 上 でチャネル 長 依 存 の 劣 化 N it = πw D H xt n 2A x (N Hx (0) [r r2 ]) dr tot 0 D Hx t πn = N x Hx (0) D 2L H x t (3) DC 特 性 を 示 す.また,DCでの 時 間 及 び 温 度 劣 化 に 影 響 される /fノイズのシミュレーションを 示 す. D Hx tはn H の 密 度,A tot ゲート 下 の 総 面 積, LはMOSFETの 長 さ, Wは 幅 を 示 している. 2. HCIによる 劣 化 式 の 検 討 ()(2)(3) 式 を 組 み 合 わせると 以 下 のようになる. 文 献 [5]のDCモデルの 式 は,0.25 mプロセスのcmosを 考 え ている. 今 回 使 用 するものはRDモデルと 呼 ばれ,2004 年 に Kufluoglu と Alamによって 開 発 された. [6] 本 RDモデルは トランジスタのドレイン 近 傍 で 発 生 するホットキャリア 効 果 を, 修 復 されることなくモデル 化 する 事 が 出 来 る.RDモデル はチャネル/ 酸 化 膜 界 面 及 びゲートの 接 合 部 分 付 近 の 水 素 拡 散 粒 子 の 生 成 を 方 程 式 で 表 しており, 劣 化 を 単 純 化 すること ができる.RDモデルではN itすなわち 界 面 トラップ 数,チャネ ル/ 酸 化 膜 界 面 での 水 素 反 応 式 は 以 下 のように 表 す 事 が 出 来 る. N H(0) N it k F k R N 0 () N it = ( k FN 0 nx +nx ) ( n xπk H k R 2L D +nx H) t +nx (4) 容 量 特 性 から, 界 面 トラップによる 電 荷 の 電 圧 依 存 特 性 は, しきい 値 電 圧 近 傍 のSub-threshold 特 性 カーブのずれとして 表 され, 以 下 のようになる. V thdegradation = C HCI ( k FN 0 nx +nx ) ( n xπk H k R 2L D +nx H) t +nx (5) D H は 水 素 原 子 の 密 度,tは 時 間, C HCI は 技 術 依 存 なパラメー タである. 式 (5)のしきい 値 電 圧 のずれを 移 動 度 モデルの 式 N H(0) は 界 面 における 水 素 濃 度 の 初 期 値,N it は 界 面 トラップ 数, k F は 酸 化 物 電 界 依 存 フォワード 解 離 速 度 定 数,k Rはアニ ーリング 速 度 定 数, N 0 はSi-H 結 合 の 初 期 値 を 示 している. n N Hx = k H N x H (2) に 代 入 できれば, 移 動 度 劣 化 現 象 もモデル 化 できる. BSIM4モデルの 移 動 度 モデル 式 は, 以 下 のように3 種 類 が 搭 載 されており,MOBMODというパラメータで 切 り 替 えて 使 用 可 能 である. N H は 体 積 あたりの 水 素 粒 子 の 濃 度, k H は 反 応 定 数,n x は 水 素 粒 子 あたりの 水 素 原 子 数 を 示 している. 界 面 トラップの 数 も 破 線 のSi-H 結 合 の 数 を 積 算 することによ り 算 出 することができ, 水 素 粒 子 は,ゲート 酸 化 膜 にそれら
MOBMOD= + (UA + UC V bseff ) ( V gsteff + 2V th ) f(l eff ) +UB( V gsteff +2V 2 th ) +UD( V th ) V gsteff +2V th MOBMOD=2 + (UA + UC V bseff ) 2 (6) [ V gsteff +C EU (7) 0( VTH0 VFB s) ] MOBMOD=3 + UD ( V 2 th V gsteff + 2V ) + ( + UC V bseff ) th の 劣 化 が 直 接 シミューションできる. 次 にしきい 値 電 圧 劣 化 をモデル 式 に 反 映 させる.BSIM4モデ ルのしきい 値 式 に 式 (5) の V th_degradation を 加 えることで, 直 接 しきい 値 を 可 変 にすることができる. V th = VTH0 + V th,body_effect V th,cargesharing V th,dibl + V th,reverse_short_cannel + V th,narrowwidth + V th,small_size V th,pocket_implant + V th_degradation (0) 3. シミュレーションでの 劣 化 DC 特 性 及 び /fノイズの 劣 化 特 性 BSIM4モデルのDCのモデルパラメータを 抽 出 最 適 化 して, その 劣 化 をSPICEによりシミュレートする. [UA( V gsteff +2V th f(l eff ) )+UB( V gsteff +2V th 式 (8) のf(L eff )は 以 下 の 式 で 表 す. f(l eff ) = UP exp ( L eff LP ) (9) 2 ) ] (8) 本 実 験 では,チャネル 長 依 存 の 劣 化 DC 特 性 をシミュートし ていく. 作 成 したTEGの,90 nmプロセスを 用 いたnチャネル MOSFETで,チャネル 幅 0.0 m,チャネル 長 0.0 mデバイス とチャネル 幅 0.0 m,チャネル 長 0.3 mデバイスの 測 定 デ ータを 使 用 した. チャネル 幅 0.0 m,チャネル 長 0.0 m デバイスをLarge,チャネル 幅 0.0 m,チャネル 長 0.3 mデ バイスをShortとして 示 す. [6]の 文 献 で 記 述 されている 式 (5)に65 nmのデバイスの 実 験 によるパラメータ 値 を 入 力 して, 室 温 300.5 Kでのしきい はキャリア 移 動 度,UAは 移 動 度 劣 化 の 一 次 係 数,UB 移 動 度 劣 化 の 二 次 係 数,UCは 移 動 度 劣 化 の 基 板 効 果 係 数,UDはクー ロン 散 乱 移 動 度 劣 化 係 数,UPは 移 動 度 チャネル 長 係 数,LPは 移 動 度 チャネル 長 指 数,は 電 気 ゲート 酸 化 膜 厚,VTH0は ドレイン 電 圧 がゼロにおけるしきい 値 電 圧,V th はしきい 値 電 圧,VFBはフラットバンド 電 圧, V gsteff はV gs-v thの 実 効 値, L eff は 実 効 チャネル 長,V bseff は 実 効 基 板 ソース 電 圧, s は 表 面 電 位, C 0 は 定 数 でnMOSのとき2.0,pMOSのとき2.5である. この3つの 移 動 度 モデルの 中 で,しきい 値 のパラメータが 直 接 使 用 されているのは 式 (7)のみである.よってMOBMOD=2 を 選 択 して,モデルパラメータを 抽 出 最 適 化 すれば 移 動 度 値 電 圧 劣 化 を,000 秒 後 について 求 めた.このしきい 値 電 圧 を BSIM4のVTH0に 加 えることで,,000 秒 後 の 劣 化 後 シミュレー ションを 行 った. 使 用 した 測 定 データに 比 べて,[6]の 実 験 デ ータはより 微 細 なプロセスを 用 いているため, 誤 差 が 発 生 し ている 可 能 性 がある. 図 ではLargeでのid-vg 特 性, 図 2では Shortでのid-vg 特 性 を 示 している. 図 3ではLargeでのid-vd 特 性, 図 4ではShortでのid-vd 特 性 を 示 している. 図,2を 比 べて,LargeとShortでは 電 流 量 としきい 値 に 短 チャネル 効 果 が 現 れている. 図 3,4を 比 べてみても 同 様 に 短 チャネル 効 果 により 電 流 量 が 約.0E-03[A] 変 化 している. 劣 化 後 のシミュ レーションは, 測 定 前 のシミュレーションと 比 べてズレが 生
じている.ズレの 大 きさは, 平 均 して 図 では.32 A, 図 2で は2.93 A, 図 3では.36 A, 図 4では2.5 Aとなっており, Shortのほうが 大 きく 影 響 を 受 けている.Vthのパラメータの みを 劣 化 させているのだが, 図,2のid-vg 特 性 ではしきい 値 だけでなく, 傾 きも 変 化 していることが 見 て 取 れる.これは, 主 に 移 動 度 のモデル 式 にもVTH0のパラメータが 用 いられてい るからであり, 移 動 度 の 劣 化 が 起 きていることを 示 す. 図 3, 4のid-vd 特 性 では, 電 流 量 の 減 少 がある.これは,HCIがドレ イン 端 の 高 電 界 によってチャネル 内 の 電 子 がホットエレクト ロンとなり,ゲート 酸 化 膜 への 注 入, 基 板 でのイオン 化 が 起 こりドレインチャネルに 到 達 する 電 子 が 減 少 するという 理 論 [2]に 一 致 している. 図 2. Short での 劣 化 前, 劣 化 後 の Ids-Vgs 特 性 (Vds = 0.0 V) Fig.2 Ids vs. Vgs characterizations of fresh and degraded n-mosfet of Short (Vds = 0.0 V) 図. Large での 劣 化 前, 劣 化 後 の Ids-Vgs 特 性 (Vds = 0.0 V) Fig. Ids vs. Vgs characterizations of fresh and degraded n-mosfet of Large (Vds = 0.0 V) 図 3. Large での 劣 化 前, 劣 化 後 の Ids-Vds 特 性 (Vbs = 0.0 V) Fig.3 Ids vs. Vds characterizations of fresh and degraded n-mosfet of Large (Vbs = 0.0 V)
図 5. 劣 化 前, 劣 化 後 の /f ノイズ 特 性 図 4. Short での 劣 化 前, 劣 化 後 の Ids-Vds 特 性 (Vbs = 0.0 V) Fig.5 /f noise characterizations of fresh and degraded n-mosfet Fig.4 Ids vs. Vds characterizations of fresh and degraded n-mosfet of Short (Vbs = 0.0 V) TEGでの 実 測 で/fノイズの 測 定 を 行 った. 図 5では/fノ イズ 特 性 を 示 している. 劣 化 させた 条 件 は 上 記 と 同 じとし, [6]の 文 献 で 記 述 されている 式 (5)に65 nmのデバイスの 実 験 によるパラメータ 値 を 入 力 して, 室 温 300.5 Kでのしきい 値 電 圧 劣 化 を,000 秒 後 についてである.このしきい 値 電 圧 を BSIM4のVTH0に 加 えることで,,000 秒 後 の 劣 化 後 シミュレー ションを 行 った. 劣 化 後 が 劣 化 前 に 比 べ,0.53[dB]ノイズが 大 きくなった. 現 段 階 ではノイズ 劣 化 の 測 定 環 境 に 制 限 があ り,ノイズにのみ 起 こりうる 劣 化 現 象 については 測 定 環 境 の 制 約 により 定 量 的 な 解 析 はできておらず 今 後 の 課 題 である. 4. まとめ 本 研 究 ではnチャネルMOSFETのHCI 現 象 を 回 路 シミュレー タSPICEを 用 い, 劣 化 前, 劣 化 後 の 直 流 電 圧 電 流 特 性 を 事 前 に 予 想 するための 手 法 を 開 発 した.nチャネルMOSFETのデバ イスモデルにはBSIM4モデルを 採 用 した.TEGを 設 計 し,DC 特 性 及 び/fノイズ 特 性 の 測 定 を 行 い,モデルパラメータの 抽 出 を 行 った.DC 特 性 のモデルパラメータをHCI 劣 化 式 で 計 算 する ことで 劣 化 をシュミレーションした.DC 特 性 及 び/fノイズ 特 性 では,しきい 値 が 劣 化 したときの 様 子 を 示 した. 本 論 文 では,HCI 現 象 による 直 流 電 流 に 関 する 経 時 劣 化 の シミュレーションを/fノイズ 特 性 に 適 用 させた. 今 後 は/f ノイズの 劣 化 測 定 解 析 を 行 って,/fノイズを 劣 化 させるメ カニズムを 解 析 し,/fノイズの 温 度 経 時 劣 化 モデルを 完 成 させていきたい. 参 考 文 献 [] 轟 俊 一 郎, 安 部 文 隆, ハタミラミン, 新 井 薫 子, 香 積 正 基, 戸 塚 拓 也, 青 木 均, 小 林 春 夫 nチャネルmosfetのゲート 電 圧 による/fノイズばらつきモデルの 検 討 電 気 学 会 電 子 回 路 研 究 会 ECT-4-00 金 沢 (204 年 月 23 日 ) [2] 青 木 均, 嶌 末 政 憲, 川 原 康 雄,CMOSモデリング 技 術, 丸 善 出 版,2006. [3] Information on http://www-device.eecs.berkeley.edu/bsim/ [4] C. Hu, et al, Hot-electron induced MOSFET degradation model, monitor, and improvement, IEEE Trans. Electron Devices, 32(2), 375-385, 985. [5] E. Maricau and G. Gielen, Analog IC Reliability in Nanometer CMOS, Springer Science+Business Media, New York, 203. [6] H. Kufluoglu, M.A.Alam, A unified modeling of NBTI and hot carrier injection for MOSFET reliability. 0th International Workshop on Computational Electronics,pp.28-29,Oct.2004.