Last Saved: 2010/04/24 22:17 / Edit: 1 特長 低入力オフセット電圧 : 50 µv max 低入力オフセット電圧ドリフト : 0.6 µv/ C max 超低バイアス電流 : 100 pa max 超高オープンループゲイン : 2000 V/mV min 低電源

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1 Last Saved: /4/24 22: / Edit: 特長 低入力オフセット電圧 : µv max 低入力オフセット電圧ドリフト :. µv/ C max 超低バイアス電流 : pa max 超高オープンループゲイン : V/mV min 低電源電流 ( アンプあたり ): 2 µa max 動作電源電圧 ±2 V ~ ± V 高同相電圧除去比 : db min アプリケーション ストレーン ゲージ ブリッジ アンプ高安定熱電対アンプ計装アンプフォト電流モニター高ゲイン リニアリティ アンプ長時間積分器 / フィルターサンプル アンド ホールド アンプピーク ディテクタログ アンプバッテリー駆動装置 概要 は高精度性能を省スペースの産業界標準 8 ピン SOIC に収納した初めてのデュアルオペアンプです デュアル は高性能 低消費電流 超低入力バイアス電流とつの特性が揃っており 幅広い分野のアプリケーションで有効に利用できます の高精度特性には超低オフセット (uv 以下 ) 低ドリフト (. µv/ C 以下 ) が含まれます オープン ループ ゲインは V/mV 以上あるのでほとんどのアプリケーションで高い直線性を維持できます 同相電圧除去比は db 以上あるので 同相信号による誤差が削除され 又バッテリ駆動装置で経験したオフセット電圧変化を最小限に抑えられます の消費電流は 2 µa 以下です の入力段はスーバー β 構造で さらにバイアス電流キャンセル回路を使用してますので 全温度範囲で pa レベルの入力バイアス電流を維持します この事は FET 入力オペアンプとは対照的です FET 入力オペアンプの場合 入力バイアス電流は 2 C では pa レベルですが 温度が C 上がるごとに2 倍になり 8 C 以上になると na レベルになります の入力バイアス電流は 2 C で pa 以下で 全軍用温度範囲で 4 pa 以下です 電源電圧は最低 2 V で動作します デュアル 低バイアス電流高精度オペアンプ INPUT CURRENT (pa) NUMBER OF UNITS 4 4 OUTA INA 2 INA V 4 ピン配置 A B 図. 8 V OUTB INB INB TEMPERATURE ( C) 4 I OS I B I B - V CM = V 図 2. 全温度範囲に渡って低バイアス電流 UNITS INPUT OFFSET VOLTAGE (µv) 図. 超低オフセット V CM = V には高精度 低消費電力 低バイアス電流の つの特性が揃っており 計装アンプ ログアンプ ホトダイオードプリアンプ 長時間積分器など数々のアプリケーションに適しています 個入りは OP9 を 4 個入りは OP49 をご覧ください -2 - REV. G アナログ デバイセズ社は 提供する情報が正確で信頼できるものであることを期していますが その情報の利用に関して あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません また アナログ デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません 仕様は 予告なく変更される場合があります 本紙記載の商標および登録商標は 各社の所有に属します 日本語データシートは REVISION が古い場合があります 最新の内容については 英語版をご参照ください Analog Devices, Inc. All rights reserved. 本社 / -89 東京都港区海岸 -- ニューピア竹芝サウスタワービル電話 (42)8 大阪営業所 / 2 大阪府大阪市淀川区宮原 新大阪トラストタワー電話 ()88

2 目次 特長... アプリケーション... 概要... ピン配置... 改訂履歴... エラー! ブックマークが定義されていません 仕様... 電気的特性... 絶対最大定格... 4 熱抵抗... 4 ESD の注意... 4 標準的な性能特性... アプリケーケーション情報... 9 AC 性能... 9 ガードとシールド... 9 オープン ループ ゲイン リニアリティー... アプリケーション回路... 高精度絶対値アンプ... 高精度電流供給回路... 高精度 正ピーク ディテクタ... 簡単なブリッジ信号処理アンプ... 非線形回路...2 外形寸法... エラー! ブックマークが定義されていません オーダー ガイド...4 改訂履歴 4/8 Rev. F to Rev. G Changes to Table 2 Conditions... Changes to Table 2 Power Supply Rejection Parameter... Changes to Figure, Figure, Figure... Changes to Figure... Updated Outline Dimensions... Changes to Ordering Guide / Rev. E to Rev. F Updated Format... Universal Changes to Features... Deleted Spice Macro Model Section... 9 Updated Outline Dimensions... Changes to Ordering Guide... 4 Rev. C to Rev. D Edits to Figure... Rev. B to Rev. C Edits to Specifications... 2 Deleted Wafer Test Limits... Deleted Dice Characteristics... Deleted Absolute Maximum Ratings... 4 Edits to Ordering Guide... 4 Updated Outline Dimensions... 2 / Rev. D to Rev. E Changes to TPCs and... 4 Edits to Figures 2 and Changes to Nonlinear Circuits Section... 8 Rev.G 2 /

3 仕様 電気的特性 特に指定のない限り VS V, TA 2 C. 表. E F G Parameter Symbol Conditions Min Typ Max Min Typ Max Min Typ Max Unit Input Offset Voltage V OS 2 8 µv Long-Term Input Voltage... µv/month Stability Input Offset Current I OS V CM = V pa Input Bias Current I B V CM = V ± ± ± pa Input Noise Voltage e n p-p. Hz to Hz... μv p-p Input Noise Voltage Density e n f OUT = Hz nv/ Hz f OUT = Hz nv/ Hz Input Noise Current Density i n f OUT = Hz fa/ Hz Input Resistance Differential Mode R IN MΩ Common-Mode R INCM GΩ Large Signal Voltage Gain A VO V OUT = ± V, 4 V/mV R L = 2 kω Input Voltage Range V CM ± ±4 ± ±4 ± ±4 V Common-Mode Rejection CMRR V CM = ± V db Power Supply Rejection PSRR V S = ±2 V to db ± V Output Voltage Swing V OUT R L = kω ± ±4 ± ±4 ± ±4 V R L = 2 kω ± ±. ± ±. ± ±. V Supply Current per Amplifier I SY No load µa Supply Voltage V S Operating range ±2 ± ±2 ± ±2 ± V Slew Rate SR V/µs Gain Bandwidth Product GBWP A V = khz Channel Separation CS V OUT = V p-p, db f OUT = Hz Input Capacitance C IN pf CMR テストによって保証されてます 特に指定のない限り, VS V, 4 C TA 8 C. 表エラー! メイン文書しかありません. E F G Parameter Symbol Conditions Min Typ Max Min Typ Max Min Typ Max Unit Input Offset Voltage V OS 8 4 μv Average Input Offset Voltage TCV OS μv/ C Drift Input Offset Current I OS V CM = V pa Input Bias Current I B V CM = V ±4 8 ± 8 ± pa Large Signal Voltage Gain A VO V OUT = ± V, R L = 2 kω V/mV Input Voltage Range V CM ± ±. ± ±. ± ±. V Common-Mode Rejection CMRR V CM = ± db Power Supply Rejection PSRR V S = ±2. V to db ± V Output Voltage Swing V OUT R L = kω ± ±.4 ± ±.4 ± ±.4 V Supply Current per Amplifier I SY No load μa Supply Voltage V S Operating range ±2. ± ±2. ± ±2. ± V CMR テストによって保証されてます Rev.G /

4 絶対最大定格 表 2. Parameter Rating Supply Voltage ± V Input Voltage ± V Differential Input Voltage 4 V Output Short Circuit Duration Indefinite Storage Temperature Range Z Suffix C to C P Suffix, S Suffix C to C Operating Temperature Range E (Z Suffix) 4 C to 8 C F, G (P Suffix, S Suffix) 4 C to 8 C Junction Temperature Z Suffix C to C P Suffix, S Suffix C to C Lead Temperature (Soldering, sec) C ±V 以下の電源電圧では 絶対最大入力電圧は電源電圧に等しい 熱抵抗 θ JA はワーストケース条件で規定 すなわち CERDIP と PDIP パッケージの場合 デバイスをソケットに装着した状態で θ JA を規定 ;SOIC パッケージの場合 デバイスを回路ボードにハンダ付けした状態で θ JA を規定されてます. 表. 熱抵抗 Package Type θ JA θ JC Unit 8 Lead CERDIP (Z Suffix) 4 2 C/W 8 Lead PDIP (P Suffix) 9 C/W 8 Lead SOIC (S Suffix) 4 C/W ESD の注意 ESD( 静電放電 ) の影響を受けやすいデバイスです 充電したデバイスや回路基板が検知されないまま放電する事があります 本製品は当社独自の ESD 保護回路を内蔵していますが デバイスが高エネルギーの静電放電を被った場合 回復不能の損傷を生じる可能性があります したがって 性能劣化や機能低下を防止するため ESD に対する適切な予措置を講じることをお勧めします 上記の絶対最大定格を超えるストレスを加えると デバイスに恒久的な損傷を与える可能性があります この定格はストレスについてのみを規定するものです ; デバイスの動作機能についてはこの定格あるいはこの仕様の動作部分に記載する規定値以上のいかなる条件についても定めたものではありません デバイスを長時間絶対最大定格の状態に置くと デバイスの信頼性に影響を与えることがあります 2kΩ V V Hz kω Ω V 2 CHANNEL SEPARATION = log V V 2 / -4 図 4. チャンネル間分離テスト回路 Rev.G 4 /

5 標準の性能特性 4 UNITS V CM = V 4 V CM = V NUMBER OF UNITS INPUT CURRENT (pa) I OS I B I B INPUT OFFSET VOLTAGE (µv) 図. 入力オフセット電圧の分布 TEMPERATURE ( C) 図 8. 入力バイアス オフセット電流対温度 -8 2 UNITS V CM = V 4 V CM = V NUMBER OF UNITS INPUT CURRENT (pa) I B I B I OS INPUT BIAS CURRENT (pa) 図. 入力バイアス電流の分布 - 4 COMMON-MODE VOLTAGE (V) 図 9. 入力バイアス オフセット電流対同相電圧 -9 NUMBER OF UNITS 4 UNITS V CM = V DEVIATION FROM FINAL VALUE (µv) ± ±2 ± V CM = V INPUT OFFSET CURRENT (pa) 図. 入力オフセット電流の分布 TIME AFTER POWER APPLIED (Minutes) 図. 入力オフセット電圧ウォームアップドリフト - Rev.G /

6 EFFECTIVE OFFSET VOLTAGE (µv) k k BALANCED OR UNBALANCED V CM = V C T A 2 C TOTAL SUPPLY CURRENT (µa) 9 NO LOAD T A = 2 C T A = 2 C T A = C T A = 2 C k k k M M SOURCE RESISTANCE (Ω) 図. 実効オフセット電圧対ソース抵抗 - 8 ± ± ± ± SUPPLY VOLTAGE (V) 図 4. 全電源電流対電源電圧 -4 EFFECTIVE OFFSET VOLTAGE DRIFT (µv/ C) BALANCED OR UNBALANCED V CM = V. k k k M M M SOURCE RESISTANCE (Ω) 図 2. 実効 TCV OS 対ソース抵抗 -2 COMMON-MODE REJECTION (db) k k k M FREQUENCY (Hz) 図. 同相電圧除去対周波数 - SHORT-CIRCUIT CURRENT (ma) 2 2 OUTPUT SHORTED TO GROUND T A = C T A = 2 C T A = 2 C T A = 2 C T A = 2 C T A = C 2 4 TIME FROM OUTPUT SHORT (Minutes) 図. 短絡電流対時間 温度 - POWER SUPPLY REJECTION (db) ΔV S = V p-p k k k M FREQUENCY (Hz) 図. 電源電圧除去対周波数 - Rev.G /

7 VOLTAGE NOISE DENSITY (nv/ Hz) k V S = ±2V TO ±V CURRENT NOISE VOLTAGE NOISE k CURRENT NOISE DENSITY (fa/ Hz) DIFFERENTIAL INPUT VOLTAGE (µv/div) R L = kω V CM = V T A = 2 C T A = 2 C T A = C k FREQUENCY (Hz) - OUTPUT VOLTAGE (V) - 図. 電圧ノイズ密度 電流ノイズ密度対周波数 図. 差動入力電圧対出力電圧 TOTAL NOISE DENSITY (nv/ Hz). V S = ±2V TO ±V Hz khz OUTPUT SWING (V p-p) 2 A VCL = % THD f OUT = khz khz. Hz k k k M SOURCE RESISTANCE (Ω) 図 8. 全ノイズ密度対ソース抵抗 M -8 k k LOAD RESISTANCE (Ω) 図 2. 出力振幅対負荷抵抗 -2 OPEN-LOOP GAIN (V/mV) k k T A = 2 C T A = C T A = 2 C V OUT = ±V OUTPUT SWING (V p-p) 2 A VCL = % THD f OUT = khz R L = kω LOAD RESISTANCE (kω) 図 9. オープン ループ ゲイン対負荷抵抗 -9 k k k FREQUENCY (Hz) 図 22. 最大出力振幅対周波数 -22 Rev.G /

8 8 GAIN C L = pf R L = MΩ k OPEN-LOOP GAIN (db) 4 PHASE T A = C 9 8 PHASE SHIFT (Degrees) OUTPUT IMPEDANCE (Ω) T A = 2 C 2 k k k M M FREQUENCY (Hz) 図 2. オープン ループ ゲイン対周波数 -2.. k k k M FREQUENCY (Hz) 図 2. オープン ループ 出力インピーダンス対周波数 -2 A VCL = V OUT = mv p-p EDGE OVERSHOOT (%) 4 EDGE k k LOAD CAPACITANCE (pf) 図 24. 小信号オーバーシュート対負荷コンデンサ -24 Rev.G 8 /

9 アプリケーション情報 全軍用温度範囲で超低入力バイアス電流の は 広い温度範囲での動作が要求されるサンプル ホールド アンプ ピークディテクタ ログアンプなどのアプリケーションに最適です の場合 入力抵抗はバランスがとれている必要はありません 例え入力抵抗がアンバランスでも オフセット電圧 TCV OS は高ソース抵抗によりわずかに減定格するだけです の入力端子は過大差動電圧に対して back-to-back ダイオードと電流制限抵抗により保護されてます 入力の同相電圧は広く 使用する電源電圧の全範囲にわたって変化する可能性あります は各電源レール付近までのわずかな動作領域でも動作可能で, 動作電源電圧は最低 ±2V まで規定しています 標準的には同相電圧範囲は各電源レールの V 以内まであります 出力は負荷抵抗 kω の時 標準的には各電源レールの V 以内まで振れます AC 性能 の AC 特性は全動作温度範囲に渡って高度に安定してます 図 2 にユニティー ゲイン小信号応答を示します 出力の容量負荷ドライブ能力は極めて高く 容量負荷が pf でも優れた応答特性を示します ( 図 2 を参照 ) 9 9 % mv ガードとシールド µs 図 28. 大信号過度応答 (A VCL = ) の超高入力インピーダンスを維持するためには 回路基板設計 製造において十分な注意が必要です 基板表面を十分に清潔にし 湿気がない状態にしなければなりません 湿気が入らないように適切なコーテング処理することを推奨します 清潔な PCB でさえ 基板上の隣接したパターン間で pa のリーク電流があるので 入力のまわりにガード リングを施す事が必要です 図 29 に示すようにガード リング パターンの電位を入力の電圧に近い値に設定すれば リーク電流は最小になります 非反転入力回路ではガード リングを反転入力端子 ( ピン 2) で同相電圧に接続します 反転入力回路では 両方の入力端子はグランド電位を維持するので ガード リング パターンはグランドに接続されるべきです ガード リング パターンを回路基板の両側に作成する必要があります UNITY-GAIN FOLLOWER -28 NONINVERTING AMPLIFIER % mv µs -2 図 2. 小信号過度応答 (C L = pf, A VCL = ) INVERTING AMPLIFIER MINI-DIP BOTTOM VIEW 8 9 B A % 図 29. ガード リング レイアウトと方法 -29 mv µs 図 2. 小信号過度応答 (C L = pf, A VCL = ) -2 Rev.G 9 /

10 オープン ループ ゲインリニアリティ は V/mVmin の超高ゲインと 安定したゲイン リニアリティを持ちます これらの特性により の精度が向上し 高いクローズド ループ ゲイン回路でも高精度が得られます 図 に の全軍用温度範囲での標準的なオープン ループ ゲイン リニアリティを示します DIFFERENTIAL INPUT VOLTAGE (µv/div) R L = kω V CM = V T A = 2 C T A = 2 C T A = C OUTPUT VOLTAGE (V) 図. のオープン ループ リニアリティ - Rev.G /

11 アプリケーション回路 高精度絶対値アンプ 図 に示す回路は入力インピーダンス MΩ の高精度絶対値回路です は高ゲイン 低 TCVOS なので uv レベルの入力信号でも高精度な動作を維持します この回路では入力信号はオペアンプに対し常に同相信号として入力します の CMR は db 以上あるので誤差は 2 ppm 以下です V IN V C2.µF V C pf C.µF 高精度電流供給回路 R kω D N448 D2 N448 R kω R2 2kΩ 図. 高精度絶対値アンプ V < V OUT < V 図 2 に示す高精度電流供給回路の最大出力電流は ma です. 電圧コプラインスは V 電源で V です 電流伝送回路の出力インピーダンスは ビット以上のリニアリティで MΩ 以上です この回路の抵抗 R~ R4 はマッチングしていなければなりません V IN R kω R2 kω R kω 2 R4 kω V 8 R kω V 図 2. 高精度電流供給回路 I OUT ma MAX V IN V IN I OUT = = = ma/v R Ω -2 - 高精度 正ピーク検出回路 図 で CH は誘電吸収とリーク電流を最小にするためにポリスチレン テフロン又はポリエチレンにする必要があります ドループレートは CH の大きさと のバイアス電流により決定されます N448 kω V.µF 2 kω V IN kω C H.µF RESET kω 2N9 V 図. 高精度 正ピーク検出回路 簡単なブリッジ信号処理アンプ V OUT 図 4 に を使った簡単なブリッジ信号処理アンプを示します 伝達関数は V OUT V REF R RF R R R REF4 はブリッジ用高精度 高安定の基準電圧源です 最高の回路精度を得るために RF には低温度係数で.% 以下の精度の抵抗を使用する必要があります V REF4 4 V REF R ΔR R F V OUT = V REF ΔR R ΔR V OUT 図 4. を使用した簡単なブリッジ信号処理アンプ R F R -4 - Rev.G /

12 非線形回路 は低入力バイアス電流なので 図 図 のように二乗回路や平方根回路のような非線形回路の理想的なログアンプになります 例として図 の二乗回路を使いトランジスタ Q, トランジスタ Q2, トランジスタ Q, トランジスタ Q4 を通した電圧関係式を書くことにより解析を始めます V T ln IN S V T2 ln IN S2 V T ln OUT S V T4 ln MAT4 に内蔵のすべてのトランジスタは高精度にマッチングが取れており又同じ温度の環境です 従って上記の式で IS と VT 項はキャンセルでき 下記の式になります 2lnIIN lniout lniref lniout REF 両サイドの式を指数に変換すると次の式が得られます I OUT I I IN REF 2 オペアンプ A2 は電流電圧変換回路になっており VOUT R2 IOUT が得られます 又 IIN の変わりにVIN/Rを代入すると IOUT に関する前の式は次のようになります V OUT R2 I REF V IN R 2 図 の平方根回路に対しても似たような解析を行う事により 下記の伝達関数が得られます V OUT R2 V I IN R REF C2 pf REF S4 V IN R kω C pf V V Q I OUT Q2 MAT4E 8 Q 図. 平方根アンプ R2 kω C2 pf 9 R kω 4 Q4 2 V R4 kω V OUT これらの回路で IREF は負電源の関数です 従って精度を保つためには 負電源電圧は十分安定していなければなりません 非常に高精度が要求されるアプリケーションには IREF を設定するのに 基準電圧源を使用する事もできます 二乗回路で注意しなければならない事は入力が大きすぎると出力アンプの出力が動作範囲を超過してしまうことです このような場合 IREF のスケールを抵抗 R4 で変えるか又は出力電圧を動作有効範囲に保つために R; R2 を変更する事ができます 平方根回路の無調整精度は mv to V の入力電圧範囲で.% 以上です 似たような入力電圧範囲で二乗回路の精度は.% 以上あります I REF - R2 kω 2 Q Q2 IOUT MAT4E V OUT V IN R kω C pf V V 8 Q 9 R kω V I REF R4 kω 4 Q4 2 - 図. 二乗アンプ Rev.G 2 /

13 外形寸法.4 (.). (9.2). (9.2).2 (.) MAX. (.8). (.). (2.92).22 (.).8 (.4).4 (.) 8. (2.4) BSC.28 (.).2 (.) 4.24 (.). (.8) MIN SEATING PLANE. (.) MIN. (.2) MAX. (.8) GAUGE PLANE.2 (8.2). (.8). (.2).4 (.92) MAX.9 (4.9). (.). (2.92).4 (.). (.2).8 (.). (.8). (.2).4 (.4) COMPLIANT TO JEDEC STANDARDS MS- CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN. CORNER LEADS MAY BE CONFIGURED AS WHOLE OR HALF LEADS. 図. 8 ピンプラスチック デュアル イン ライン パッケージ [PDIP] P-Suffix (N-8) 寸法 : インチ ( カッコ内 mm) -A. (.) MIN. (.4) MAX 8 4. (.8).2 (.9). (2.4) BSC. (.8) MAX.4 (.29) MAX. (.2). (.8). (8.).29 (.). (.8).2 (.8).2 (.8).4 (.). (.8). (.). (.8) MIN SEATING PLANE. (.8).8 (.) CONTROLLING DIMENSIONS ARE IN INCHES; MILLIMETER DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF INCH EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN. 図 8. 8 ピンセラミック デュアル イン ライン パッケージ [CERDIP] Z-Suffix (Q-8) 寸法 : インチ ( カッコ内 mm) Rev.G /

14 . (.98) 4.8 (.89) 4. (.4).8 (.49) 8 4. (.244).8 (.2284).2 (.98). (.4) COPLANARITY. SEATING PLANE.2 (.) BSC. (.88). (.2). (.). (.22) 8.2 (.98). (.). (.9).2 (.99).2 (.).4 (.) 4 COMPLIANT TO JEDEC STANDARDS MS-2-AA CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS (IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FOR REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN. 図 9. 8 ピン標準スモール アウトライン パッケージ [SOIC_N] ナローボディ S-Suffix (R-8) 寸法 :mm( カッコ内インチ ) 24-A オーダー ガイド Model Temperature Range Package Description Package Options EZ 4 C to 8 C 8 Lead CERDIP Q 8 (Z Suffix) FP 4 C to 8 C 8 Lead PDIP N 8 (P Suffix) FPZ 4 C to 8 C 8 Lead PDIP N 8 (P Suffix) FS 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) FS REEL 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) FS REEL 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) FSZ 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) FSZ REEL 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) FSZ REEL 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) GP 4 C to 8 C 8 Lead PDIP N 8 (P Suffix) GPZ 4 C to 8 C 8 Lead PDIP N 8 (P Suffix) GS 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) GS REEL 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) GS REEL 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) GSZ 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) GSZ REEL 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) GSZ REEL 4 C to 8 C 8 Lead SOIC_N R 8 (S Suffix) Z = RoHS Compliant Part. Rev.G 4 /