DRAM SRAM SDRAM (Synchronous DRAM) DDR SDRAM (Double Data Rate SDRAM) DRAM 4 C Wikipedia 1.8 SRAM DRAM DRAM SRAM DRAM SRAM (256M 1G bit) (32 64M bit)

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1 II ( ) DRAM RAM DRAM DRAM SRAM RAM SRAM SRAM SRAM SRAM DRAM SRAM SRAM DRAM SRAM 1.2 (DRAM, Dynamic RAM) (SRAM, Static RAM) (RAM Random Access Memory ) DRAM SRAM DRAM 4 DRAM 3 DRAM 2 C CDROM Dynamic RAM SRAM 1

2 DRAM SRAM SDRAM (Synchronous DRAM) DDR SDRAM (Double Data Rate SDRAM) DRAM 4 C Wikipedia 1.8 SRAM DRAM DRAM SRAM DRAM SRAM (256M 1G bit) (32 64M bit) (50 70 ns) (0.5 5 ns) IC % 20% 1 プロセッサ 大 容 量 低 速 メモリ 小 容 量 高 速 メモリ 1: 4 DDR2 SDRAM, DDR3 SDRAM 2

3 プロセッサ 命 令 メモリ データメモリ 大 容 量 メモリ( 主 記 憶 ) 2: (cache) CPU 1 3

4 キャッシュ 0mod 8 = 0 27 mod 8 = 3 31 mod 8 = 7 メインメモリ : KB GB (direct map) KB 4GB GB 32 4GB 32 4

5 20 アドレス インデックス 有 効 タグ データ キャッシュメモリ = データ ヒット 4: I (9) ALU 5

6 OS OS (PC-4) PC (consistency) (write-through) (write buffer) 1 (write-back) 7 8 OS 6

7 アドレス タグ インデックス bidx bofs 0x1234 0xFFE 1 0 0x5678 0x1 0 0 読 出 しの 例 書 込 みの 例 書 込 みデータ 0x x5678 有 効 書 込 タグ 1 0x1234 デマルチプレクサ x5555 キャッシュブロック 0x1111 0x2222 0x3333 0x xFFE 0xFFF キャッシュ メモリ 比 較 (=) マルチプレクサ ヒット 読 出 しデータ 0x :

8 CPU CPU CPU =(CPU + ) 9 LRU = 9 8

9 10 [ ] 2% 4% CPI % [ ] I 2% = I 2% 100 = 2.00 I 4% = I 36% 4% 100 = 1.44 I CPI 2 = 2 I I I = 5.44 I 2 I = [ ] 2 [ ] T clock A = 5.44I T clock B = 8.88I T clock 1 2 A B = CPU CPU CPI CPI clock per instruction 1 CPI p

10 CPI ( ) (fully associative) 12 (set associative) n n 6 4-way :1 12 TLB 10

11 アドレス キャッシュ メモリ インデッ クス 有 効 タグ データ 有 効 タグ データ 有 効 タグ データ 有 効 タグ データ = = = = ヒット 4:1 MUX データ 6: 4-way LRU(Least Recently Used) 2 (FF) FF 2 FF FF FF LRU

12 n=2 adr blk 0x fact: sub $sp, $sp, 8 0x sw $ra, 4($sp) 0x sw $a0, 0($sp) 0x010C 3 slt $t0, $a0, 1 0x beq $t0, $zero, L1 0x add $v0, $zero, 1 0x add $sp, $sp, 8 0x011C 7 jr $ra 0x L1: sub $a0, $a0, 1 0x jal fact 0x lw $a0, 0($sp) 0x012C 11 lw $ra, 4($sp) 0x add $sp, $sp, 8 0x mul $v0, $a0, $v0 0x jr $ra [ ] 4K [ ] log 4K = = K = 64K 2 = /2 log(4k/2) = = K = 64K 2 4 = / K = 72K = K = 112K 12

13 [ ] CPI 1 1 4GHz 100ns 1 2% 2 5ns 0.5% [ ] 100ns / 0.25ns = 400 clock cycle 1 CPI *400=9 8 CPI ns / 0.25 ns = 20 clock cycle 2% 1 0.5% 2 CPI = = /3.4 = 2.6 (associative memory) SRAM 1 4 ( ) ( ) ROM RAM SRAM ( ) ( ) (1or0) (Vcc) (Tr1) P P ( ) Tr1 P 13

14 SRAMのメモリセル 構 成 DRAMのメモリセル 構 成 7: SRAM DRAM MYCOM ) ,1,2,3,4,8,9,0,1,2,3,4,8,9,0,1,2,3,4,5,6,7,10,11,12,13,14,10,11,12,13, () m/h ( ) LRU 14

15 / () 0 (0) m 1 (0,1) m 2 (0,1,2) m 3 (0,1,2,3) m 4 (0,1,2,3,4) m 8 (0,1,2,3,4,8) m 9 (0,1,2,3,4,8,9) m 0 (1,2,3,4,8,9,0) h 0 1 (2,3,4,8,9,0,1) h 2 (3,4,8,9,0,1,2) h 3 (4,8,9,0,1,2,3) h 19 5 (8,9,0,1,2,3,4,5) m 6 (9,0,1,2,3,4,5,6) m LRU 8 7 (0,1,2,3,4,5,6,7) m 10 (1,2,3,4,5,6,7,10) m 11 (2,3,4,5,6,7,10,11) m 12 (3,4,5,6,7,10,11,12) m 13 (4,5,6,7,10,11,12,13) m 14 (5,6,7,10,11,12,13,14) m 10 (5,6,7,11,12,13,14,10) h (5,6,7,12,13,14,10,11) h 12 (5,6,7,13,14,10,11,12) h 13 (5,6,7,14,10,11,12,13) h 14 (5,6,7,10,11,12,13,14) h

16 2 ((),(),(),()) m/h / ((),(),(),()) 0 ((0),(),(),()) m 1 ((0),(1),(),()) m 2 ((0),(1),(2),()) m 3 ((0),(1),(2),(3)) m 4 ((0,4),(1),(2),(3)) m 8 ((4,8),(1),(2),(3)) m 9 ((4,8),(1,9),(2),(3)) m 0 ((8,0),(1,9),(2),(3)) m 1 ((8,0),(9,1),(2),(3)) h 2 ((8,0),(9,1),(2),(3)) h 3 ((8,0),(9,1),(2),(3)) h 4 ((0,4),(9,1),(2),(3)) m 8 ((4,8),(9,1),(2),(3)) m 9 ((4,8),(1,9),(2),(3)) h 0 ((8,0),(1,9),(2),(3)) m 1 ((8,0),(9,1),(2),(3)) h 2 ((8,0),(9,1),(2),(3)) h 3 ((8,0),(9,1),(2),(3)) h 4 ((0,4),(9,1),(2),(3)) m 5 ((0,4),(1,5),(2),(3)) m 6 ((0,4),(1,5),(2,6),(3)) m 7 ((0,4),(1,5),(2,6),(3,7)) m 10 ((0,4),(1,5),(6,10),(3,7)) m 11 ((0,4),(1,5),(6,10),(7,11)) m 12 ((4,12),(1,5),(6,10),(7,11)) m 13 ((4,12),(5,13),(6,10),(7,11)) m 14 ((4,12),(5,13),(10,14),(7,11)) m 10 ((4,12),(5,13),(14,10),(7,11)) h 11 ((4,12),(5,13),(14,10),(7,11)) h 12 ((4,12),(5,13),(14,10),(7,11)) h 13 ((4,12),(5,13),(14,10),(7,11)) h 14 ((4,12),(5,13),(14,10),(7,11)) h

17 (,,,,,,,) m/h / (,,,,,,,) 0 (0,,,,,,,) m 1 (0,1,,,,,,) m 2 (0,1,2,,,,,) m 3 (0,1,2,3,,,,) m 4 (0,1,2,3,4,,,) m 8 (8,1,2,3,4,,,) m 9 (8,9,2,3,4,,,) m 0 (0,9,2,3,4,,,) m 1 (0,1,2,3,4,,,) m 2 (0,1,2,3,4,,,) h 3 (0,1,2,3,4,,,) h 4 (0,1,2,3,4,,,) h 8 (8,1,2,3,4,,,) m 9 (8,9,2,3,4,,,) m 0 (0,9,2,3,4,,,) m 1 (0,1,2,3,4,,,) m 2 (0,1,2,3,4,,,) h 3 (0,1,2,3,4,,,) h 4 (0,1,2,3,4,,,) h 5 (0,1,2,3,4,5,,) m 6 (0,1,2,3,4,5,6,) m 7 (0,1,2,3,4,5,6,7) m 10 (0,1,10,3,4,5,6,7) m 11 (0,1,10,11,4,5,6,7) m 12 (0,1,10,11,12,5,6,7) m 13 (0,1,10,11,12,13,6,7) m 14 (0,1,10,11,12,13,14,7) m 10 (0,1,10,11,12,13,14,7) h 11 (0,1,10,11,12,13,14,7) h 12 (0,1,10,11,12,13,14,7) h 13 (0,1,10,11,12,13,14,7) h 14 (0,1,10,11,12,13,14,7) h

18 GB 4GB 8GB 32GB 14 64GB 8GB (virtual memory) 0 0 8GB 0 8G OS ( GB 4GB 0 4GB 4GB 0xF GB 2 18

19 仮 想 アドレス ページ0 物 理 アドレス ページ0 ページk ページn ページm 2 次 記 憶 :ハードディスク 8: ( ) 8 8 k

20 24 仮 想 アドレス 12 仮 想 ページ 番 号 ページ 内 オフセット 変 換 物 理 ページ 番 号 ページ 内 オフセット 物 理 アドレス 9: CPU 4KB 16KB 32KB 64KB MB 20

21 24 仮 想 アドレス 12 ページ 表 レジスタ 有 効 仮 想 ページ 番 号 物 理 ページ 番 号 ページ 内 オフセット + ページ 表 0ならページフォールト 1なら 物 理 ページ 番 号 20 物 理 ページ 番 号 12 ページ 内 オフセット 物 理 アドレス 10: OS 0 LRU 5 10,12,9,7,11,10 8 LRU LRU OS LRU

22 アドレス 上 位 メモリ 空 間 スタック 領 域 ~~ 下 に 伸 びる ~~ 上 に 伸 びる ヒープ 領 域 静 的 データ アドレス 下 位 プログラム 11: TLB 2 1 (Translation-Lookaside Buffer)TLB TLB TLB 22

23 仮 想 ページ 番 号 有 効 タグ 物 理 ページ TLB ページ 表 有 効 物 理 ページ ページ0 物 理 メモリ ページ0 ページn ページm 2 次 記 憶 :ハードディスク 12: (TLB) 1: TLB TLB % TLB TLB TLB TLB TLB 1 TLB 1 TLB LRU TLB TLB TLB TLB LRU 2 TBL LRU 1 TLB TLB LRU TLB TLB 13 23

24 仮 想 アドレス 仮 想 ページ 番 号 ページ 内 オフセット 有 効 24 ダーティ タグ 物 理 ページ 番 号 12 TLB ヒット TLB 20 タグ 部 分 は 連 想 メモリ 物 理 ページ 番 号 ページ 内 オフセット 物 理 アドレス 物 理 アドレスタグ バイト 16 キャッシュインデックス オフセット 14 2 有 効 タグ データ キャッシュ キャッシュ ヒット = 32 データ 13: TLB 13 TLB 14 TLB TLB TLB TLB TLB TLB TLB 14 TLB TLB TLB TLB TLB TLB

25 仮 想 アドレス Load block to cache TLBミス 例 外 処 理 no no TLBアクセス Hit? Cache read Hit? yes yes no 読 出 しデータ Write? no 書 込 保 護 例 外 処 理 物 理 アドレス yes Write allowed? Load block to cache yes Cache write no yes Hit? 書 込 み, TLBのダーティビットセット 14: TLB, 2.6 MIPS EPC 1 EPC 2.7 A B OS 0 25

26 OS OS OS OS OS OS OS OS OS A B A B OS 20 B A OS OS OS 21 26

定 義 アクセス 要 求 を 発 行 する 機 構 と,その 供 給 に 応 える 機 構 との 中 間 に 位 置 し,すべての 要 求 を 検 知 して 処 理 するよう 構 築 される. キャッシュは 選 択 されたデータの 局 所 的 なコピーを 保 持 し, 可 能 な 場 合 にはアクセ

定 義 アクセス 要 求 を 発 行 する 機 構 と,その 供 給 に 応 える 機 構 との 中 間 に 位 置 し,すべての 要 求 を 検 知 して 処 理 するよう 構 築 される. キャッシュは 選 択 されたデータの 局 所 的 なコピーを 保 持 し, 可 能 な 場 合 にはアクセ キャッシュとキャッシュ 技 術 71 定 義 アクセス 要 求 を 発 行 する 機 構 と,その 供 給 に 応 える 機 構 との 中 間 に 位 置 し,すべての 要 求 を 検 知 して 処 理 するよう 構 築 される. キャッシュは 選 択 されたデータの 局 所 的 なコピーを 保 持 し, 可 能 な 場 合 にはアクセス 要 求 にこたえる. 通 常 のメモリ 機 構 より 高 速

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1 1 (1) 1 1 1 (2) 1 (3) 3 3 4 4 2 6 (1) 6 (2) 6 6 6 7 3 7 (1) 7 7 9 10 10 11 (2) 12 12 14 16 (3) 17 17 18 (4) 18 18 18 1 1 (1) 1 1 1 (2) 1 (3) 3 3 4 4 2 6 (1) 6 (2) 6 6 6 7 3 7 (1) 7 7 9 10 10 11 (2) 12 12 14 16 (3) 17 17 18 (4) 18 18 18 ( ) 20 10 26 39 1 2 ( ) 3 338 4 5 6 22 10 7 50 60 8 600 400 600 400 9 10 454 11 45

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