DRAM SRAM SDRAM (Synchronous DRAM) DDR SDRAM (Double Data Rate SDRAM) DRAM 4 C Wikipedia 1.8 SRAM DRAM DRAM SRAM DRAM SRAM (256M 1G bit) (32 64M bit)
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- かおり やまがた
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1 II ( ) DRAM RAM DRAM DRAM SRAM RAM SRAM SRAM SRAM SRAM DRAM SRAM SRAM DRAM SRAM 1.2 (DRAM, Dynamic RAM) (SRAM, Static RAM) (RAM Random Access Memory ) DRAM SRAM DRAM 4 DRAM 3 DRAM 2 C CDROM Dynamic RAM SRAM 1
2 DRAM SRAM SDRAM (Synchronous DRAM) DDR SDRAM (Double Data Rate SDRAM) DRAM 4 C Wikipedia 1.8 SRAM DRAM DRAM SRAM DRAM SRAM (256M 1G bit) (32 64M bit) (50 70 ns) (0.5 5 ns) IC % 20% 1 プロセッサ 大 容 量 低 速 メモリ 小 容 量 高 速 メモリ 1: 4 DDR2 SDRAM, DDR3 SDRAM 2
3 プロセッサ 命 令 メモリ データメモリ 大 容 量 メモリ( 主 記 憶 ) 2: (cache) CPU 1 3
4 キャッシュ 0mod 8 = 0 27 mod 8 = 3 31 mod 8 = 7 メインメモリ : KB GB (direct map) KB 4GB GB 32 4GB 32 4
5 20 アドレス インデックス 有 効 タグ データ キャッシュメモリ = データ ヒット 4: I (9) ALU 5
6 OS OS (PC-4) PC (consistency) (write-through) (write buffer) 1 (write-back) 7 8 OS 6
7 アドレス タグ インデックス bidx bofs 0x1234 0xFFE 1 0 0x5678 0x1 0 0 読 出 しの 例 書 込 みの 例 書 込 みデータ 0x x5678 有 効 書 込 タグ 1 0x1234 デマルチプレクサ x5555 キャッシュブロック 0x1111 0x2222 0x3333 0x xFFE 0xFFF キャッシュ メモリ 比 較 (=) マルチプレクサ ヒット 読 出 しデータ 0x :
8 CPU CPU CPU =(CPU + ) 9 LRU = 9 8
9 10 [ ] 2% 4% CPI % [ ] I 2% = I 2% 100 = 2.00 I 4% = I 36% 4% 100 = 1.44 I CPI 2 = 2 I I I = 5.44 I 2 I = [ ] 2 [ ] T clock A = 5.44I T clock B = 8.88I T clock 1 2 A B = CPU CPU CPI CPI clock per instruction 1 CPI p
![44 I 2 I 2.72 5.44 2 = 2.72 11 [ ] 2 [ ] T clock A = 5.](/docs-images/50/20175605/images/page_9.jpg "44I T clock B = 8.88I T clock 1 2 A B = 1.23 2 1.")
10 CPI ( ) (fully associative) 12 (set associative) n n 6 4-way :1 12 TLB 10
11 アドレス キャッシュ メモリ インデッ クス 有 効 タグ データ 有 効 タグ データ 有 効 タグ データ 有 効 タグ データ = = = = ヒット 4:1 MUX データ 6: 4-way LRU(Least Recently Used) 2 (FF) FF 2 FF FF FF LRU
12 n=2 adr blk 0x fact: sub $sp, $sp, 8 0x sw $ra, 4($sp) 0x sw $a0, 0($sp) 0x010C 3 slt $t0, $a0, 1 0x beq $t0, $zero, L1 0x add $v0, $zero, 1 0x add $sp, $sp, 8 0x011C 7 jr $ra 0x L1: sub $a0, $a0, 1 0x jal fact 0x lw $a0, 0($sp) 0x012C 11 lw $ra, 4($sp) 0x add $sp, $sp, 8 0x mul $v0, $a0, $v0 0x jr $ra [ ] 4K [ ] log 4K = = K = 64K 2 = /2 log(4k/2) = = K = 64K 2 4 = / K = 72K = K = 112K 12
13 [ ] CPI 1 1 4GHz 100ns 1 2% 2 5ns 0.5% [ ] 100ns / 0.25ns = 400 clock cycle 1 CPI *400=9 8 CPI ns / 0.25 ns = 20 clock cycle 2% 1 0.5% 2 CPI = = /3.4 = 2.6 (associative memory) SRAM 1 4 ( ) ( ) ROM RAM SRAM ( ) ( ) (1or0) (Vcc) (Tr1) P P ( ) Tr1 P 13
14 SRAMのメモリセル 構 成 DRAMのメモリセル 構 成 7: SRAM DRAM MYCOM ) ,1,2,3,4,8,9,0,1,2,3,4,8,9,0,1,2,3,4,5,6,7,10,11,12,13,14,10,11,12,13, () m/h ( ) LRU 14
15 / () 0 (0) m 1 (0,1) m 2 (0,1,2) m 3 (0,1,2,3) m 4 (0,1,2,3,4) m 8 (0,1,2,3,4,8) m 9 (0,1,2,3,4,8,9) m 0 (1,2,3,4,8,9,0) h 0 1 (2,3,4,8,9,0,1) h 2 (3,4,8,9,0,1,2) h 3 (4,8,9,0,1,2,3) h 19 5 (8,9,0,1,2,3,4,5) m 6 (9,0,1,2,3,4,5,6) m LRU 8 7 (0,1,2,3,4,5,6,7) m 10 (1,2,3,4,5,6,7,10) m 11 (2,3,4,5,6,7,10,11) m 12 (3,4,5,6,7,10,11,12) m 13 (4,5,6,7,10,11,12,13) m 14 (5,6,7,10,11,12,13,14) m 10 (5,6,7,11,12,13,14,10) h (5,6,7,12,13,14,10,11) h 12 (5,6,7,13,14,10,11,12) h 13 (5,6,7,14,10,11,12,13) h 14 (5,6,7,10,11,12,13,14) h
16 2 ((),(),(),()) m/h / ((),(),(),()) 0 ((0),(),(),()) m 1 ((0),(1),(),()) m 2 ((0),(1),(2),()) m 3 ((0),(1),(2),(3)) m 4 ((0,4),(1),(2),(3)) m 8 ((4,8),(1),(2),(3)) m 9 ((4,8),(1,9),(2),(3)) m 0 ((8,0),(1,9),(2),(3)) m 1 ((8,0),(9,1),(2),(3)) h 2 ((8,0),(9,1),(2),(3)) h 3 ((8,0),(9,1),(2),(3)) h 4 ((0,4),(9,1),(2),(3)) m 8 ((4,8),(9,1),(2),(3)) m 9 ((4,8),(1,9),(2),(3)) h 0 ((8,0),(1,9),(2),(3)) m 1 ((8,0),(9,1),(2),(3)) h 2 ((8,0),(9,1),(2),(3)) h 3 ((8,0),(9,1),(2),(3)) h 4 ((0,4),(9,1),(2),(3)) m 5 ((0,4),(1,5),(2),(3)) m 6 ((0,4),(1,5),(2,6),(3)) m 7 ((0,4),(1,5),(2,6),(3,7)) m 10 ((0,4),(1,5),(6,10),(3,7)) m 11 ((0,4),(1,5),(6,10),(7,11)) m 12 ((4,12),(1,5),(6,10),(7,11)) m 13 ((4,12),(5,13),(6,10),(7,11)) m 14 ((4,12),(5,13),(10,14),(7,11)) m 10 ((4,12),(5,13),(14,10),(7,11)) h 11 ((4,12),(5,13),(14,10),(7,11)) h 12 ((4,12),(5,13),(14,10),(7,11)) h 13 ((4,12),(5,13),(14,10),(7,11)) h 14 ((4,12),(5,13),(14,10),(7,11)) h
17 (,,,,,,,) m/h / (,,,,,,,) 0 (0,,,,,,,) m 1 (0,1,,,,,,) m 2 (0,1,2,,,,,) m 3 (0,1,2,3,,,,) m 4 (0,1,2,3,4,,,) m 8 (8,1,2,3,4,,,) m 9 (8,9,2,3,4,,,) m 0 (0,9,2,3,4,,,) m 1 (0,1,2,3,4,,,) m 2 (0,1,2,3,4,,,) h 3 (0,1,2,3,4,,,) h 4 (0,1,2,3,4,,,) h 8 (8,1,2,3,4,,,) m 9 (8,9,2,3,4,,,) m 0 (0,9,2,3,4,,,) m 1 (0,1,2,3,4,,,) m 2 (0,1,2,3,4,,,) h 3 (0,1,2,3,4,,,) h 4 (0,1,2,3,4,,,) h 5 (0,1,2,3,4,5,,) m 6 (0,1,2,3,4,5,6,) m 7 (0,1,2,3,4,5,6,7) m 10 (0,1,10,3,4,5,6,7) m 11 (0,1,10,11,4,5,6,7) m 12 (0,1,10,11,12,5,6,7) m 13 (0,1,10,11,12,13,6,7) m 14 (0,1,10,11,12,13,14,7) m 10 (0,1,10,11,12,13,14,7) h 11 (0,1,10,11,12,13,14,7) h 12 (0,1,10,11,12,13,14,7) h 13 (0,1,10,11,12,13,14,7) h 14 (0,1,10,11,12,13,14,7) h
18 GB 4GB 8GB 32GB 14 64GB 8GB (virtual memory) 0 0 8GB 0 8G OS ( GB 4GB 0 4GB 4GB 0xF GB 2 18
19 仮 想 アドレス ページ0 物 理 アドレス ページ0 ページk ページn ページm 2 次 記 憶 :ハードディスク 8: ( ) 8 8 k
20 24 仮 想 アドレス 12 仮 想 ページ 番 号 ページ 内 オフセット 変 換 物 理 ページ 番 号 ページ 内 オフセット 物 理 アドレス 9: CPU 4KB 16KB 32KB 64KB MB 20
21 24 仮 想 アドレス 12 ページ 表 レジスタ 有 効 仮 想 ページ 番 号 物 理 ページ 番 号 ページ 内 オフセット + ページ 表 0ならページフォールト 1なら 物 理 ページ 番 号 20 物 理 ページ 番 号 12 ページ 内 オフセット 物 理 アドレス 10: OS 0 LRU 5 10,12,9,7,11,10 8 LRU LRU OS LRU
22 アドレス 上 位 メモリ 空 間 スタック 領 域 ~~ 下 に 伸 びる ~~ 上 に 伸 びる ヒープ 領 域 静 的 データ アドレス 下 位 プログラム 11: TLB 2 1 (Translation-Lookaside Buffer)TLB TLB TLB 22
23 仮 想 ページ 番 号 有 効 タグ 物 理 ページ TLB ページ 表 有 効 物 理 ページ ページ0 物 理 メモリ ページ0 ページn ページm 2 次 記 憶 :ハードディスク 12: (TLB) 1: TLB TLB % TLB TLB TLB TLB TLB 1 TLB 1 TLB LRU TLB TLB TLB TLB LRU 2 TBL LRU 1 TLB TLB LRU TLB TLB 13 23
24 仮 想 アドレス 仮 想 ページ 番 号 ページ 内 オフセット 有 効 24 ダーティ タグ 物 理 ページ 番 号 12 TLB ヒット TLB 20 タグ 部 分 は 連 想 メモリ 物 理 ページ 番 号 ページ 内 オフセット 物 理 アドレス 物 理 アドレスタグ バイト 16 キャッシュインデックス オフセット 14 2 有 効 タグ データ キャッシュ キャッシュ ヒット = 32 データ 13: TLB 13 TLB 14 TLB TLB TLB TLB TLB TLB TLB 14 TLB TLB TLB TLB TLB TLB
25 仮 想 アドレス Load block to cache TLBミス 例 外 処 理 no no TLBアクセス Hit? Cache read Hit? yes yes no 読 出 しデータ Write? no 書 込 保 護 例 外 処 理 物 理 アドレス yes Write allowed? Load block to cache yes Cache write no yes Hit? 書 込 み, TLBのダーティビットセット 14: TLB, 2.6 MIPS EPC 1 EPC 2.7 A B OS 0 25
26 OS OS OS OS OS OS OS OS OS A B A B OS 20 B A OS OS OS 21 26
システムLSIとアーキテクチャ技術 （part II：オンチップ並列 アーキテクチャ）
コンピュータ基礎記憶階層とキャッシュその2 テキスト第 10 章 天野英晴 hunga@am.ics.keio.ac.jp 記憶システム 膨大な容量を持ち アクセス時間 ( 読み出し 書き込み ) が短いメモリが欲しい! しかし 容量の大きい ( ビット単価が安い ) メモリは遅い 高速なメモリは容量が小さいお金にモノを言わせて高速なメモリをたくさん揃えても大容量化の段階で遅くなってしまう そこでアクセスの局所性
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2010 年 後 学 期 レポート 問 題 計 算 機 アーキテクチャ 第 二 (O) 4. シングルサイクルプロセッサの 実 装 とパイプライン 処 理 大 学 院 情 報 理 工 学 研 究 科 計 算 工 学 専 攻 吉 瀬 謙 二 kise _at_ cs.titech.ac.jp S321 講 義 室 月 曜 日 5,6 時 限 13:20-14:50 1 1. 1から100までの 加 算
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東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 13. メモリシステム ( 教科書 8 章 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ選択( 復習 ) MIPS の構造 PC 命令デコーダ 次 PC 計算 mux 32x32 ビットレジスタファイル
xi21-x.dvi
8 7 1 1 1 2018 12 21 2018 (2) : 50, 67, 60 ( ),, (8 7 1 1),, WWW ( ) (ID ) : WWW :, 1 11 ( ) MIPS x86 Mem[a,b], a b MIPS lw Rt,Imm(Rs) Rt = Mem[ Rs + sx(imm),4] sw Rt,Imm(Rs) Mem[ Rs + sx(imm),4] = Rt
cpu2007lectureno2.ppt
Cache Cache Cache cache cache 17.10.2007 1 17.10.2007 2 Cache Register:FF circuits Cache:Bipolar,CMOS SRAM Main Storage:SRAM,DRAM Disk Cache:DRAM 17.10.2007 3 SRAM Cell Structure (1 bit) 17.10.2007 4 temporal
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東北大学工学部機械知能 航空工学科 2017 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 13. メモリシステム ( 教科書 8 章 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ ジスタ( 復習 ) MIPS の構造 PC 次 PC 計算 メモリ 命令デコーダ 制御回路 選択演算選択レmux 32x32
テクニカルガイド「増設メモリ」(2006/09/15)
(2006/09/15) 1. 機能 型名 N8102-246 N8102-247 N8102-248 N8102-249 8GB (x2 枚 ) (x2 枚 ) (x2 枚 ) (x2 枚 ) DDR2-533 SDRAM-DIMM(Fully Buffered),ECC 駆動電圧 1.5V/1.8V 型名 N8102-250 N8102-251 N8102-252 (x2 枚 ) (x2 枚 )
26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1
FPGA 272 11 05340 26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1 FPGA skewed L2 FPGA skewed Linux
増設メモリ (2006/11/20)
(2006/11/20) 1. 機能 型名 N8102-246 N8102-247 N8102-248 N8102-249 8GB (x2 枚 ) (x2 枚 ) (x2 枚 ) (x2 枚 ) DDR2-533 SDRAM-DIMM(Fully Buffered),ECC 駆動電圧 1.5V/1.8V 型名 N8102-250 N8102-251 N8102-252 (x2 枚 ) (x2 枚 )
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東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 13. メモリシステム ( 教科書 8 章 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ ( 復習 ) MIPS の構造 PC 命令デコーダ 次 PC 計算 レジ選ス択タ mux 32x32 ビットレジスタファイル メモリ mux 制御回路
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オペレーティングシステム 第 8 回 講 義 内 容 並 行 プログラミング 相 互 排 除 (つづき) 哲 学 者 の 食 事 問 題 メモリ 管 理 と 仮 想 記 憶 主 記 憶 共 有 資 源 としてのメモリ 奈 良 先 端 科 学 技 術 大 学 院 大 学 宮 崎 純 miyazaki@is.naist.jp 1 デッドロック(1) 待 機 グラフ(wait for graph; WFG)
2 1997 1M SRAM 1 25 ns 1 100 250 1,000 DRAM 60 120 ns 50 5 10 50 10 20 ms 5,000,000 0.1 0.2 1
1 2 1997 1M SRAM 1 25 ns 1 100 250 1,000 DRAM 60 120 ns 50 5 10 50 10 20 ms 5,000,000 0.1 0.2 1 CPU 1 1 2 2 n CPU SRAM DRAM CPU 3 4 5 6 7 N+ N+ P SRAM DRAM 8 Computer Architecture 9 DRAM 3 4 10 11 Ta 2
定 義 アクセス 要 求 を 発 行 する 機 構 と,その 供 給 に 応 える 機 構 との 中 間 に 位 置 し,すべての 要 求 を 検 知 して 処 理 するよう 構 築 される. キャッシュは 選 択 されたデータの 局 所 的 なコピーを 保 持 し, 可 能 な 場 合 にはアクセ
キャッシュとキャッシュ 技 術 71 定 義 アクセス 要 求 を 発 行 する 機 構 と,その 供 給 に 応 える 機 構 との 中 間 に 位 置 し,すべての 要 求 を 検 知 して 処 理 するよう 構 築 される. キャッシュは 選 択 されたデータの 局 所 的 なコピーを 保 持 し, 可 能 な 場 合 にはアクセス 要 求 にこたえる. 通 常 のメモリ 機 構 より 高 速
計算機ハードウエア
計算機ハードウエア 209 年度前期 第 5 回 前回の話 (SH745) (32 bit) コンピュータバスの構成 インタフェース (6 bit) I/O (Input/ Output) I/O (22 bit) (22 bit) 割り込み信号リセット信号 コンピュータバスは コンピュータ本体 () と そのコンピュータ本体とデータのやり取りをする複数の相手との間を結ぶ 共用の信号伝送路である クロック用クリスタル
システムLSIとアーキテクチャ技術 （part II：オンチップ並列 アーキテクチャ）
コンピュータ基礎記憶階層とキャッシュテキスト第 10 章 天野英晴 hunga@am.ics.keio.ac.jp 記憶システム 膨大な容量を持ち アクセス時間 ( 読み出し 書き込み ) が短いメモリが欲しい! しかし 容量の大きい ( ビット単価が安い ) メモリは遅い 高速なメモリは容量が小さいお金にモノを言わせて高速なメモリをたくさん揃えても大容量化の段階で遅くなってしまう そこでアクセスの局所性
ｽﾗｲﾄﾞ ﾀｲﾄﾙなし
2019. 7.18 Ibaraki Univ. Dept of Electrical & Electronic Eng. Keiichi MIYAJIMA 今後の予定 7 月 18 日メモリアーキテクチャ1 7 月 22 日メモリアーキテクチャ2 7 月 29 日まとめと 期末テストについて 8 月 5 日期末試験 メモリアーキテクチャ - メモリ装置とメモリアーキテクチャ - メモリアーキテクチャメモリ装置とは?
6. パイプライン制御
6. パイプライン制御 パイプライン (Pipelining) 命令のスループットをあげて性能を向上する Program eection order Time (in instrctions) lw $, ($) fetch 2 4 6 8 2 4 6 8 Data access lw $2, 2($) 8 ns fetch Data access lw $3, 3($) Program eection
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# # この 資 料 は 情 報 工 学 レクチャーシリーズ オペレー ティングシステム 松 尾 啓 志 著 ( 森 北 出 版 株 式 会 社 )を 用 いて 授 業 を 行 うために 名 古 屋 工 業 大 学 松 尾 啓 志 津 邑 公 暁 が 作 成 しました パワーポイント7で 最 終 版 として 保 存 しているため 変 更 はできませ んが 授 業 でお 使 いなる 場 合 は 松 尾
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3 次元 DRAM プロセッサ積層実装を 対象としたオンチップ メモリ アーキテクチャの提案と評価 橋口慎哉 小野貴継 ( 現 ) 井上弘士 村上和彰 九州大学大学院システム情報科学府 九州大学大学院システム情報科学研究院 発表手順 研究背景 研究目的 ハイブリッド キャッシュ アーキテクチャ 評価実験 まとめと今後の課題 2 3 次元実装技術 研究背景 グローバル配線長の削減 チップ面積縮小 異なるプロセスを経て製造されたダイ同士の積層
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メモリ アーキテクチャ2 キャッシュメモリ 計 算 機 アーキテクチャ ( 第 14 回 目 ) 今 井 慈 郎 (imai@eng.kagawa-u.ac.jp) キャッシュメモリ(cache memory) CPU 内 部 (or 周 辺 )に 設 けられた 高 速 小 容 量 メモリ キャッシュメモリに 使 用 頻 度 の 高 いデータを 格 納. 低 速 な 主 記 憶 へのアクセスを 低
の 内 容 の 一 貫 性 )を 保 つために 用 いられるのが スヌープ キャッシュ 方 式 である. キャッシュメモリにおいて, 主 記 憶 のアドレスの 下 部 (インデックス)を 用 いてキャッシュメモリ 上 のインデックスを 求 める 方 法 を ダイレクトマッピング と 呼 ぶ.キャッシ
計 算 機 システムⅡ 試 験 問 題 学 科 学 籍 番 号 氏 名 1. 以 下 の 分 の 空 白 を 埋 めなさい.( 各 1 点 : 合 計 34 点 ) チャールズ バベッジによる 解 析 機 関,コンラッド ツーゼによる Z1, 初 期 の ENIAC,のうち, 条 件 分 岐 命 令 を 備 えていたものは, 解 析 機 関 である. ハワード エイケンが 作 成 した ASCC(ハーバード
計算機ハードウエア
計算機ハードウエア 2017 年度前期 第 4 回 前回の話 コンピュータバスの構成 データバス I/O (Input/ Output) CPU メモリ アドレスバス コントロールバス コンピュータバスは コンピュータ本体 (CPU) と そのコンピュータ本体とデータのやり取りをする複数の相手との間を結ぶ 共用の信号伝送路である CPU は バス を制御して 複数のデバイス ( メモリや I/O)
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コンピュータアーキテクチャ 第 11 週 制御アーキテクチャ メモリの仕組 2013 年 12 月 4 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ
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4. メモリ管理 (1) 概要メモリ管理の必要性静的メモリ管理と動的メモリ管理スワッピング, 仮想記憶ページングとセグメンテーション 2008/5/ 20 メモリ管理 (1) 1 メモリはコンピュータの 5 大構成要素 装置 ( キーボード, マウス ) CPU ( 中央演算装置 ) 出 装置 ( モニタ, プリンタ ) 主記憶装置 ( メインメモリ ) 外部記憶装置 (HDD) 2008/5/ 20
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知能制御システム学 画像処理の高速化 OpenCV による基礎的な例 東北大学大学院情報科学研究科鏡慎吾 swk(at)ic.is.tohoku.ac.jp 2007.07.03 リアルタイム処理と高速化 リアルタイム = 高速 ではない 目標となる時間制約が定められているのがリアルタイム処理である.34 ms かかった処理が 33 ms に縮んだだけでも, それによって与えられた時間制約が満たされるのであれば,
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システムプログラム概論 メモリ管理 (1) 第 x 講 : 平成 20 年 10 月 15 日 ( 水 ) 2 限 S1 教室 今日の講義概要 メモリ管理の必要性 静的メモリ管理と動的メモリ管理 スワッピング, 仮想記憶 ページングとセグメンテーション 中村嘉隆 ( なかむらよしたか ) 奈良先端科学技術大学院大学助教 y-nakamr@is.naist.jp http://narayama.naist.jp/~y-nakamr/
メモリ管理
メモリ管理 (1) メモリ 思い出そう プログラムの実行のために, ありとあらゆるものがメモリに格納されなくてはならなかったことを グローバル変数, 配列 局所変数 配列 ( スタック ) 実行中に確保される領域 (malloc, new) プログラムのコード メモリの 管理 とは 誰が, メモリの どの部分を, 今, 使ってよいかを記憶しておき, メモリ割り当て要求 にこたえることができるようにすること
16.16%
2017 (411824) 16.16% Abstract Multi-core processor is common technique for high computing performance. In many multi-core processor architectures, all processors share L2 and last level cache memory. Thus,
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メモリ アーキテクチャ 3 仮想記憶 計算機アーキテクチャ ( 第 15 回目 ) 今井慈郎 (imai@eng.kagawa-u.ac.jp) 仮想記憶とは コンピュータ上に実装されている主記憶よりも大きな記憶領域を仮想的に提供する仕組み メモリ空間の一部をハードディスク装置等の大容量外部記憶にマッピングし実装したメモリ量以上のメモリ空間を利用できる環境をユーザに提供 実装したメモリ : 実記憶
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システムプログラム概論 Memory management 1/2 2005/4/26 門林雄基 ( インターネット工学講座 ) 奈良先端科学技術大学院大学 今日の講義のポイント 問題は何か? memory hierarchy ( メモリ階層 ) この複雑な技術を 単純なプログラミングで使いこなせるようにできないか memory management in operating system 今日の講義のポイント
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東北大学工学部機械知能 航空工学科 2015 年度 5 セメスター クラス D 計算機工学 6. MIPS の命令と動作 演算 ロード ストア ( 教科書 6.3 節,6.4 節 ) 大学院情報科学研究科鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ間の演算命令 (C 言語 ) c = a + b; ( 疑似的な MIPS アセンブリ言語 )
4.1 % 7.5 %
2018 (412837) 4.1 % 7.5 % Abstract Recently, various methods for improving computial performance have been proposed. One of these various methods is Multi-core. Multi-core can execute processes in parallel
増設メモリ 1. 機能 型名 N N N N N GB 16GB 3 (x2 枚 ) (x2 枚 ) (x2 枚 ) (8GBx2 枚 ) (16GBx2 枚 ) DDR3-1066(PC3-8500) 動作クロック
(2009/10/28) 増設メモリ 1. 機能 型名 N8102-356 N8102-357 N8102-358 N8102-359 N8102-360 8GB 16GB 3 (x2 枚 ) (x2 枚 ) (x2 枚 ) (8GBx2 枚 ) (16GBx2 枚 ) DDR3-1066(PC3-8500) 動作クロック 533MHz( 差動 ) 1.5V 型名 N8102-351 N8102-352
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2018 年度 ( 平成 30 年度 ) 版 Ver. 2018-10-14a Course number: CSC.T363 コンピュータアーキテクチャ演習 (3) Computer Architecture Exercise(3) 情報工学系吉瀬謙二 Kenji Kise, Department co Computer Science kise_at_c.titech.ac.jp CSC.T363
増設メモリ 1. 機能 型名 N N N (x1 枚 ) (x1 枚 ) (x1 枚 ) DDR2-800(PC2-6400) 動作クロック 400MHz( 差動 ) 110Ge, 110Ge-S 型名 N N N810
(2008/11/14) 増設メモリ 1. 機能 型名 N8102-303 N8102-304 N8102-305 (x1 枚 ) (x1 枚 ) (x1 枚 ) DDR2-800(PC2-6400) 動作クロック 400MHz( 差動 ) 110Ge, 110Ge-S 型名 N8102-300 N8102-301 N8102-302 (x1 枚 ) (x1 枚 ) (x1 枚 ) DDR2-800(PC2-6400)
増設メモリ 1. 機能 型名 N N N (x1 枚 ) (x1 枚 ) (x1 枚 ) DDR3-1333(PC ) SDRAM-DIMM, Unbuffered,ECC 動作クロック 667MHz( 差動 ) 1.5V 型名 N8102
(2009/12/08) 増設メモリ 1. 機能 型名 N8102-339 N8102-340 N8102-341 (x1 枚 ) (x1 枚 ) (x1 枚 ) DDR3-1333(PC3-10600) SDRAM-DIMM, Unbuffered,ECC 動作クロック 667MHz( 差動 ) 1.5V 型名 N8102-330 N8102-331 N8102-332 N8102-333 8GB
増設メモリ (2010/06/17)
(2010/06/17) 1. 機能 型名 N8102-371 N8102-372 N8102-373 N8102-374 N8102-375 16GB (1GBx1 枚 ) (2GBx1 枚 ) (x1 枚 ) (x1 枚 ) (16GBx1 枚 ) 1.35V/1.5V 型名 N8102-387 N8102-388 N8102-389 N8102-390 N8102-391 2GB 16GB 32GB
増設メモリ 1. 機能 型名 N8102-G342 N8102-G343 N8102-G344 1GB (1GBx1 枚 ) (x1 枚 ) (x1 枚 ) SDRAM-DIMM, Unbuffered,ECC 1.5V 型名 N N N (1GBx1
(2010/04/26) 増設メモリ 1. 機能 型名 N8102-G342 N8102-G343 N8102-G344 1GB (1GBx1 枚 ) (x1 枚 ) (x1 枚 ) SDRAM-DIMM, Unbuffered,ECC 1.5V 型名 N8102-342 N8102-343 N8102-344 (1GBx1 枚 ) (x1 枚 ) (x1 枚 ) SDRAM-DIMM, Unbuffered,ECC
増設メモリ 1. 機能仕様 型番製品名備考 N GB 増設メモリボード (2x 4 GB/U) DDR3L-1333(PC3L-10600) SDRAM ECC 付 Registered, 2GBx2 枚の N GB 増設メモリボード DDR3L-1600(PC3
(2012/04/06) 増設メモリ 1. 機能仕様 型番製品名備考 N8102-435 8GB 増設メモリボード (2x 4 GB/U) DDR3L-1333(PC3L-10600) SDRAM ECC 付 Registered, 2GBx2 枚の N8102-468 4GB 増設メモリボード DDR3L-1600(PC3L-12800) SDRAM ECC 付 Registered, 2GBx2
untitled
13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);
増設メモリ 1. 機能 型名 N N N N GB (x1 枚 ) (x1 枚 ) (x1 枚 ) (8GBx1 枚 ) DDR3-1333(PC ) 動作クロック 667MHz( 差動 ) 1.5V 型名 N8102-3
(2010/01/22) 増設メモリ 1. 機能 型名 N8102-361 N8102-362 N8102-363 N8102-364 8GB (x1 枚 ) (x1 枚 ) (x1 枚 ) (8GBx1 枚 ) DDR3-1333(PC3-10600) 動作クロック 667MHz( 差動 ) 1.5V 型名 N8102-365 N8102-366 N8102-367 (x1 枚 ) (x1 枚 )
増設メモリ 1. 機能 型名 N N N N GB (x1 枚 ) (x1 枚 ) (x1 枚 ) (8GBx1 枚 ) DDR3-1066(PC3-8500) SDRAM-DIMM, Registered,ECC 動作クロック 53
(2009/07/24) 増設メモリ 1. 機能 型名 N8102-330 N8102-331 N8102-332 N8102-333 8GB (x1 枚 ) (x1 枚 ) (x1 枚 ) (8GBx1 枚 ) DDR3-1066(PC3-8500) SDRAM-DIMM, Registered,ECC 動作クロック 533MHz( 差動 ) 1.5V GT120a,T120a-E,T120a-M
.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P
, 0 (MSB) =2, =1/2, MSB LSB, LSB MSB MSB 0 LSB 0 0 P61 231 1 (100, 100 3 ) 2 10 0 1 1 0 0 1 0 0 100 (64+32+4) 2 10 100 2 5, ( ), & 3 (hardware), (software) (firmware), hardware, software 4 wired logic
テクニカルガイド 増設メモリ
(2012/09/19) 1. 機能仕様 型番 製品名 備考 N8102-513 32GB ボード N8102-512 16GB ボード N8102-511 8GB ボード (1x8GB/R) N8102-510 4GB ボード (1x4GB/U) N8102-509 2GB ボード DDR3L-1600(PC3L-12800) SDRAM ECC 付 Unbufferred (1x2GB/U) N8102-508
OS
Operatig System 仮想記憶 2017-12 記憶階層 高速 & 小容量 ( 高価 ) レジスタ アクセスタイム 数ナノ秒 容量 ~1KB ランダムアクセス ランダムアクセス CPU 内キャッシュ (SRAM) 主記憶 (DRAM) フラッシュメモリ 数ナノ秒 数十ナノ秒 1MB 程度 数 GB 程度 シーケンシャルアクセス 磁気ディスク (HDD) 光磁気ディスク (CD-R DVD-RW
SDRAM および DRAM の メモリ システムの概要
CHAPTER 製品番号 :MEM-NPE-3MB= MEM-NPE-64MB= MEM-NPE-8MB= MEM-SD-NPE-3MB= MEM-SD-NPE-64MB= MEM-SD-NPE-8MB= MEM-SD-NSE-56MB= MEM-NPE-400-8MB= MEM-NPE-400-56MB= MEM-NPE-400-5MB= NPE-00= NPE-50= NPE-75= NPE-00=
プロセッサ・アーキテクチャ
2. NII51002-8.0.0 Nios II Nios II Nios II 2-3 2-4 2-4 2-6 2-7 2-9 I/O 2-18 JTAG Nios II ISA ISA Nios II Nios II Nios II 2 1 Nios II Altera Corporation 2 1 2 1. Nios II Nios II Processor Core JTAG interface
テクニカルガイド 増設メモリ
(2012/07/26) 増設メモリ 1. 機能仕様 型番 製品名 備考 N8102-508 32GB 増設メモリボード DDR3L-1066(PC3L-8500) SDRAM ECC 付 Registered (1x32GB/R) N8102-507 16GB 増設メモリボード (1x16GB/R) N8102-506 8GB 増設メモリボード (1x8GB/R) N8102-505 4GB 増設メモリボード
増設メモリ 1. 機能仕様 型番 製品名 備考 N GB 増設メモリボード DDR3-1333(PC ) SDRAM, Unbuffered N GB 増設メモリボード DDR3-1333(PC ) SDRAM, Unbuffered N8
(2011/06/17) 増設メモリ 1. 機能仕様 型番 製品名 備考 N8102-342 1GB 増設メモリボード DDR3-1333(PC3-10600) SDRAM, Unbuffered N8102-343 2GB 増設メモリボード DDR3-1333(PC3-10600) SDRAM, Unbuffered N8102-344 4GB 増設メモリボード DDR3-1333(PC3-10600)
Operating System 仮想記憶
Operating System 仮想記憶 2018-12 記憶階層 高速 & 小容量 ( 高価 ) レジスタ アクセスタイム 数ナノ秒 容量 ~1KB CPU 内キャッシュ (SRAM) 数ナノ秒 1MB 程度 ランダムアクセス 主記憶 (DRAM) 数十ナノ秒 数 GB 程度 ランダムアクセス フラッシュメモリ (SSD) 約 100 万倍 シーケンシャルアクセス 磁気ディスク (HDD) 数十ミリ秒
「FPGAを用いたプロセッサ検証システムの製作」
FPGA 2210010149-5 2005 2 21 RISC Verilog-HDL FPGA (celoxica RC100 ) LSI LSI HDL CAD HDL 3 HDL FPGA MPU i 1. 1 2. 3 2.1 HDL FPGA 3 2.2 5 2.3 6 2.3.1 FPGA 6 2.3.2 Flash Memory 6 2.3.3 Flash Memory 7 2.3.4
この方法では, 複数のアドレスが同じインデックスに対応づけられる可能性があるため, キャッシュラインのコピーと書き戻しが交互に起きる性のミスが発生する可能性がある. これを回避するために考案されたのが, 連想メモリアクセスができる形キャッシュである. この方式は, キャッシュに余裕がある限り主記憶の
計算機システム Ⅱ 演習問題学科学籍番号氏名 1. 以下の分の空白を埋めなさい. CPUは, 命令フェッチ (F), 命令デコード (D), 実行 (E), 計算結果の書き戻し (W), の異なるステージの処理を反復実行するが, ある命令の計算結果の書き戻しをするまで, 次の命令のフェッチをしない場合, ( 単位時間当たりに実行できる命令数 ) が低くなる. これを解決するために考案されたのがパイプライン処理である.
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Course number: CSC.T341 コンピュータ論理設計 Computer Logic Design 10. シングルサイクルプロセッサのデータパス Datapath for Single Cycle Processor 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
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東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 6. MIPS の命令と動作 演算 ロード ストア ( 教科書 6.3 節,6.4 節命令一覧は p.113) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ間の演算命令 (C 言語 ) c = a + b; ( 疑似的な MIPS アセンブリ言語
cmpsys14w04_mem_hp.ppt
情報システム論 第 4 週! ハードウェアシステム! ( 主記憶装置 )! 根来 均 内容 n 単位の復習! n 記憶装置の階層構造! n 各階層での各役割! n 半導体メモリの分類とトランジスタの構造! n SRAM と DRAM の構造と種類! n メモリに関する技術他 単位の接頭語 10 18 エクサ exa- E 15 ペタ peta- P 12 テラ tera- T 9 ギガ giga-
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工学部講義 (5) 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに キャッシュ はじめに 本講義の目的 の基本を学ぶ 時間場所 火曜日 8:40-10:10 工学部 2 号館 241 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/ 教科書 坂井修一
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6 章半導体メモリ 広島大学岩田穆 1 メモリの分類 リードライトメモリ : RWM リードとライトができる ( 同程度に高速 ) リードオンリメモリ : ROM 読み出し専用メモリ, ライトできない or ライトは非常に遅い ランダムアクセスメモリ : RAM 全番地を同時間でリードライトできる SRAM (Static Random Access Memory) 高速 DRAM (Dynamic
c 2014 2 t WC 1 2: SRAM 1.2 DRAM DRAM DRAM DRAM 3 4M 1 DRAM 22 1 A0 A10 11 DRAM 22 DIN DOUT 1 DRAM
2014/4/22 1 1.1 SRAM SRAM 1 128K 1M 128K 8 17 8 SRAM CS 1 OE 2 WE 3 CS OE WE V CC V SS 1: SRAM SRAM 2 2 (a) t ACC t RC 1 2 (b) t CSW CS 1 chip select 2 output enable 3 write enable 1 c 2014 2 t WC 1 2:
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知能制御システム学 画像処理の高速化 東北大学大学院情報科学研究科鏡慎吾 swk(at)ic.is.tohoku.ac.jp 2008.07.22 今日の内容 ビジュアルサーボのようなリアルタイム応用を考える場合, 画像処理を高速に実装することも重要となる いくつかの基本的な知識を押さえておかないと, 同じアルゴリズムを実行しているのに性能が上がらないということがしばしば生じる 今日は, あくまで普通の
ごあいさつ
2004 11 7 10 00 2004 13:0014:00 16 00 2004 3 5N S24 29 34 39 44 49 54 59H1 6 11. URL 1 7 2005 2 1 1210 121 149 187 149 606 137 134 177 156 604 162 11 1 2004 2 1241 135 126 120 233 614 145 131 131 220 627
SCIMA アーキテクチャと性能評価 - SCIMA アーキテクチャの概要 - 中村宏東京大学先端科学技術研究センター
SCIMA アーキテクチャと性能評価 - SCIMA アーキテクチャの概要 - 中村宏東京大学先端科学技術研究センター nakamura@hal.rcast.u-tokyo.ac.jp nakamura@acm.org 第一部 :SCIMA アーキテクチャと性能評価 講演の流れ SCIMAアーキテクチャの概要 ( 東大 : 中村宏 ) NASPBを用いたSCIMAの評価 ( 東大 : 岩本貢 M2)
ディジタルシステム設計
Z80 Z80 Z80 Z80 ROM RAM I/O 8255 8251 Z80PIO Z80CTC Z80SIO R C L Tr OP TTL MCB Z MC Z Z80 Z80 TMPZ84015BF KL5C8012 64180 H8 H8 PIC Microchip Technology PIC Z80 F A A' ALU B D H C E L IX IY SP PC C E L
システムLSIとアーキテクチャ技術 （part II：オンチップ並列 アーキテクチャ）
今回は前回の続きでキャッシュの書き込みポリシー 性能の検討をやって 仮想記憶を紹介します 1 ではメモリの基本がわかったところでキャッシュの話をしましょう キャッシュとは頻繁にアクセスされるデータ ( 命令もデータの一種と考える ) を入れておく小規模高速なメモリを指します 小銭の Cash ではなく Cache( 貴重なものを入れておく小物入れ ) なのでご注意ください この言葉はコンピュータの世界で大変有名になったので
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東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 7. MIPS の命令と動作 分岐 ジャンプ 関数呼出し ( 教科書 7 章命令一覧は p.113) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 分岐 ジャンプ命令 条件文や繰り返し文などを実現するには, 命令の実行順の制御が必要 (C 言語
ex04_2012.ppt
2012 年度計算機システム演習第 4 回 2012.05.07 第 2 回課題の補足 } TSUBAMEへのログイン } TSUBAMEは学内からのログインはパスワードで可能 } } } } しかし 演習室ではパスワードでログインできない設定 } 公開鍵認証でログイン 公開鍵, 秘密鍵の生成 } ターミナルを開く } $ ssh-keygen } Enter file in which to save
講義計画 1. コンピュータの歴史 1 2. コンピュータの歴史 2 3. コンピュータの歴史 3 4. 論理回路と記憶, 計算 : レジスタとALU 5. 主記憶装置とALU, レジスタの制御 6. 命令セットアーキテクチャ 7. 演習問題 8. パイプライン処理 9. メモリ階層 : キャッシュ
計算機システム Ⅱ キャッシュと仮想記憶 和田俊和 講義計画 1. コンピュータの歴史 1 2. コンピュータの歴史 2 3. コンピュータの歴史 3 4. 論理回路と記憶, 計算 : レジスタとALU 5. 主記憶装置とALU, レジスタの制御 6. 命令セットアーキテクチャ 7. 演習問題 8. パイプライン処理 9. メモリ階層 : キャッシュと仮想記憶 ( 本日 ) 10. 命令レベル並列処理
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011-05-19 011 年前学期 TOKYO TECH 命令処理のための基本的な 5 つのステップ 計算機アーキテクチャ第一 (E) 5. プロセッサの動作原理と議論 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W61 講義室木曜日 13:0-1:50 IF(Instruction Fetch) メモリから命令をフェッチする. ID(Instruction Decode)
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(5) 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに 工学部講義 はじめに 本講義の目的 の基本を学ぶ 時間場所 火曜日 8:40-10:10 工学部 2 号館 241 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/ 教科書 坂井修一 (
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4 1 1 7 7 10 10 HDD 15 CD-ROM 15 FDD 16 16 17 18 BIOS 18 BIOS 18 OSWindowsXP 22 22 30 33 IC CPU ICAND,OR NOT IC CPU IC IC 1-1 (Hard Disk Drive) CD-ROM (Floppy Disk Drive) 1 Input Output CPU CPU CPU CPU
1 1 (1) 1 1 1 (2) 1 (3) 3 3 4 4 2 6 (1) 6 (2) 6 6 6 7 3 7 (1) 7 7 9 10 10 11 (2) 12 12 14 16 (3) 17 17 18 (4) 18 18 18
1 1 (1) 1 1 1 (2) 1 (3) 3 3 4 4 2 6 (1) 6 (2) 6 6 6 7 3 7 (1) 7 7 9 10 10 11 (2) 12 12 14 16 (3) 17 17 18 (4) 18 18 18 ( ) 20 10 26 39 1 2 ( ) 3 338 4 5 6 22 10 7 50 60 8 600 400 600 400 9 10 454 11 45
imai@eng.kagawa-u.ac.jp No1 No2 OS Wintel Intel x86 CPU No3 No4 8bit=2 8 =256(Byte) 16bit=2 16 =65,536(Byte)=64KB= 6 5 32bit=2 32 =4,294,967,296(Byte)=4GB= 43 64bit=2 64 =18,446,744,073,709,551,615(Byte)=16EB
ためのオーバーヘッドが課題となりつつある しかしこのオーバーヘッドに関する数値はほとんど公開されていない この論文ではこの cache coherency の時間を Linux カーネルで提供されている atomic_inc 関数を用いて測定する方法を新たに考案し 実測プログラムを作成した 実測はプ
Intel Xeon プロセッサにおける Cache Coherency 時間の測定方法と大規模システムにおける実測結果 Performance Measurement Method of Cache Coherency Effects on a large Intel Xeon Processor System 河辺峻 1 古谷英祐 2 KAWABE Shun, FURUYA Eisuke 要旨現在のプロセッサの構成は,
ex05_2012.pptx
2012 年度計算機システム演習第 5 回 2012.05.25 高水準言語 (C 言語 ) アセンブリ言語 (MIPS) 機械語 (MIPS) コンパイラ アセンブラ 今日の内容 サブルーチンの実装 Outline } ジャンプ 分岐命令 } j, jr, jal } レジスタ衝突 回避 } caller-save } callee-save 分岐命令 ( 復習 ) } j label } Jump
3 SIMPLE ver 3.2: SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE (main memo
3 SIMPLE ver 3.2: 20190404 1 3 SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE 1 16 16 (main memory) 16 64KW a (C )*(a) (register) 8 r[0], r[1],...,
GPU GPU CPU CPU CPU GPU GPU N N CPU ( ) 1 GPU CPU GPU 2D 3D CPU GPU GPU GPGPU GPGPU 2 nvidia GPU CUDA 3 GPU 3.1 GPU Core 1
GPU 4 2010 8 28 1 GPU CPU CPU CPU GPU GPU N N CPU ( ) 1 GPU CPU GPU 2D 3D CPU GPU GPU GPGPU GPGPU 2 nvidia GPU CUDA 3 GPU 3.1 GPU Core 1 Register & Shared Memory ( ) CPU CPU(Intel Core i7 965) GPU(Tesla
21 20 20413525 22 2 4 i 1 1 2 4 2.1.................................. 4 2.1.1 LinuxOS....................... 7 2.1.2....................... 10 2.2........................ 15 3 17 3.1.................................
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東北大学工学部機械知能 航空工学科 2015 年度 5 セメスター クラス D 計算機工学 5. 命令セットアーキテクチャ ( 教科書 6.1 節, 6.2 節 ) 大学院情報科学研究科鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 計算機の基本構成 メモリ プロセッサ データ領域 データデータデータ load store レジスタ PC プログラム領域
VNXe3100 ハードウェア情報ガイド
EMC VNXe VNXe300 P/N 300-02-289 03 Copyright 202 EMC Corporation. All rights reserved. 202 0 EMC Corporation EMC Corporation EMC EMC 2 EMC EMC EMC Corporation EMC Web 2 EMC VNXe300 VNXe300...... 2... 2...
OS
Operatig System 仮想記憶 2019-11 記憶階層 高速 & 小容量 ( 高価 ) レジスタ アクセスタイム 数ナノ秒 容量 ~1KB ランダムアクセス CPU 内 キャッシュ (SRAM) 主記憶 (DRAM) 数ナノ秒 数十ナノ秒 1MB 程度 数 GB 程度 ランダムアクセス フラッシュメモリ (SSD) 約 100 万倍 シーケンシャルアクセス 磁気ディスク (HDD) 数十ミリ秒
main.dvi
20 II 7. 1 409, 3255 e-mail: namba@faculty.chiba-u.jp 2 1 1 1 4 2 203 2 1 1 1 5 503 1 3 1 2 2 Web http://www.icsd2.tj.chiba-u.jp/~namba/lecture/ 1 2 1 5 501 1,, \,", 2000 7. : 1 1 CPU CPU 1 Intel Pentium
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MIPS R3000 Instruction Set Architecture (ISA) 計算機アーキテクチャ特論 (Advanced Computer Architectures) 2. スカラプロセッサ, スーパースカラプロセッサ Instruction Categories Computational Load/Store Jump and Branch Floating Point coprocessor
P33W・P28X カタログ
P33WP28X Windows 10 24 FC-PM IoT 24 Windows 10Windows 7 2 FC98-NXP33WP28X PC FC-PM P33WP28X PC ACC 1 1HDD1 1 2HDD2 1 AC 1 2 USB 3 USB3.0 USB 4 USB3.0 USB 5 USB3.0 USB 6 USB3.0 USB 7 USB3.0 USB 8 USB3.0
10-vm1.ppt
オペレーティングシステム ~ 仮想記憶 (1) ~ 山田浩史 hiroshiy @ cc.tuat.ac.jp 2015/06/19 OS の目的 裸のコンピュータを抽象化 (abstraction) し より使いやすく安全なコンピュータとして見せること OS はハードウェアを制御し アプリケーションの効率的な動作や容易な開発を支援する OS がないと メモリをアプリケーション自身が管理しなければならない
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高性能計算基盤 第 7 回 CA1003: 主記憶共有型システム http://arch.naist.jp/htdocs-arch3/ppt/ca1003/ca1003j.pdf Copyright 2019 奈良先端大中島康彦 1 2 3 4 マルチスレッディングとマルチコア 5 6 7 主記憶空間の数が 複数 か 1 つ か 8 ただしプログラムは容易 9 1 つの主記憶空間を共有する場合 10
~~~~~~~~~~~~~~~~~~ wait Call CPU time 1, latch: library cache 7, latch: library cache lock 4, job scheduler co
072 DB Magazine 2007 September ~~~~~~~~~~~~~~~~~~ wait Call CPU time 1,055 34.7 latch: library cache 7,278 750 103 24.7 latch: library cache lock 4,194 465 111 15.3 job scheduler coordinator slave wait
2005 1
25 SPARCstation 2 CPU central processor unit 25 2 25 3 25 4 DRAM 25 5 25 6 : DRAM 25 7 2 25 8 2 25 9 2 bit: binary digit V 2V 25 2 2 2 2 4 5 2 6 3 7 25 A B C A B C A B C A B C A C A B 3 25 2 25 3 Co Cin
&A : A = k j 1: 4-way., A set x, way y, way y LRU y, way., A (x,y).,,, L1( 1) L2, L3 3. L1., L2,L3., TLB(Translation Lookaside Buffer). OS,. TLB, ( ),
1?,. 1,.,,. n-way (n ). 1, 4-way, n-way n (way).,., 1., ( set x ) (x), n., 2, 2 s, 2 l (, s, l )., s + l s., s,., n s. n. s + l way, (set,way)., way,. way, LRU(Least Recently Used, ). way. way, (,...).
利用のためのＰＣ環境設定
利 用 のためのPC 環 境 設 定 電 子 入 札 に 参 加 するためには 下 記 のハードウェア ソフトウェアが 必 要 です ご 準 備 をお 願 いします ()ハードウェア Windows XP の 場 合 CPU PentiumⅢ800MHz 同 等 以 上 (.GHz 以 上 推 奨 ) メモリ 56MB 以 上 (5MB 以 上 推 奨 ) HDD ドライブの 空 きが 500MB
ソフトウェア基礎技術研修
命令と命令表現 ( 教科書 3.1 節 ~3.4 節 ) プロセッサの命令と命令セット 命令 : プロセッサへの指示 ( プロセッサが実行可能な処理 ) 加算命令 減算命令 論理演算命令 分岐命令 命令セット : プロセッサが実行可能な命令の集合 ( プログラマから見えるプロセッサの論理仕様 ) プロセッサ A 加算命令分岐命令 プロセッサ B 加算命令減算命令 命令セットに含まれない命令は直接実行できない!
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() 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに アウトオブオーダ処理 工学部講義 はじめに 本講義の目的 の基本を学ぶ 場所 火曜日 8:40-0:0 工学部 号館 4 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/ 教科書 坂井修一
3 57 210 57 JR 57325 132 28 IC JCT 28 4.1.1 4.1.1 4.1.2 4.1.2 4.1.1 11 35) 4.1.3 4.1.4 4.1.5 77 4.1.1 4.1.2 4.1.3 4.1.2 11 4.1.4 4.1.5 78 298 299 298 325 298 57 299 471 650 299 298 325 400m 640m 4.1.3
200Ma_ PDF
200Ma 200Ma 200Ma MN8100-832 MN8100-867 MN8100-869 Windows 2000Server *4 MN8100-832 MN8100-867 MN8100-869 SA8100-832 SA8100-867 SA8100-869 Windows 2000Server *4 SA8100-832 SA8100-867 SA8100-869 2B GHz
単位、情報量、デジタルデータ、CPUと高速化 ～ICT用語集～
CPU ICT mizutani@ic.daito.ac.jp 2014 SI: Systèm International d Unités SI SI 10 1 da 10 1 d 10 2 h 10 2 c 10 3 k 10 3 m 10 6 M 10 6 µ 10 9 G 10 9 n 10 12 T 10 12 p 10 15 P 10 15 f 10 18 E 10 18 a 10 21
Express5800/120Lf 1. Express5800/120Lf N N N Express5800/120Lf Express5800/120Lf Express5800/120Lf ( /1BG(256)) ( /1BG(256)) (
(2001/11/13) Express5800/120Lf 1. Express5800/120Lf N8100-748 N8100-751 N8100-754 Express5800/120Lf Express5800/120Lf Express5800/120Lf ( /1BG(256)) ( /1BG(256)) ( /1.26G(512)) CPU Hot-Plug Pentium (1.0BGHz)
ソフトウェア基礎技術研修
算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない
スライド 1
RX62N 周辺機能紹介データフラッシュ データ格納用フラッシュメモリ ルネサスエレクトロニクス株式会社ルネサス半導体トレーニングセンター 2013/08/02 Rev. 1.00 00000-A コンテンツ データフラッシュの概要 プログラムサンプル 消去方法 書き込み方法 読み出し方法 FCUのリセット プログラムサンプルのカスタマイズ 2 データフラッシュの概要 3 データフラッシュとは フラッシュメモリ
以 前 の 環 境 1.ハードウェア 構 成 新 機 器 導 入 前 の 構 成 を 示 す No 機 器 CPU メモリ ハードディスク 用 途 1 ノートPC 01 Pentium M 1.60 GHz 2 GB 60 GB 普 段 使 い 用 (ネット 動 画 再 生 等 ) 2 PC A P
構 築 計 画 1. 全 体 新 しい 機 器 が 追 加 されたことにより 環 境 の 再 構 成 を 実 施 し 効 率 化 を 図 る 以 前 の 環 境 構 築 から 時 間 もたっており 構 成 情 報 などが 不 鮮 明 のため 再 構 成 を 機 に 構 成 情 報 を 記 録 する 2.ハードウェア 構 成 現 状 の 機 器 を 用 いて 新 環 境 を 構 成 する ただし 利
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Home TOC -- Date: 2003-10-10, VA Linux Systems Japan Title - Slide Home TOC Title - Slide -- Home TOC Slide 1 of 32?? (zone, page), Home TOC Slide 1 of 32 -- Home TOC Slide 2 of 32 OS alloc_page Home TOC
C に必要なコンピュータ知識 C はコンピュータの力を引き出せるように設計 コンピュータの知識が必要
C プログラミング 1( 再 ) 第 5 回 講義では C プログラミングの基本を学び演習では やや実践的なプログラミングを通して学ぶ C に必要なコンピュータ知識 C はコンピュータの力を引き出せるように設計 コンピュータの知識が必要 1 コンピュータの構造 1.1 パーソナルコンピュータの構造 自分の ( 目の前にある ) コンピュータの仕様を調べてみよう パソコン本体 = CPU( 中央処理装置
Express5800/120Rb-1 (2002/01/22)
(2002/01/22) 1. N8100-764 N8100-765 N8100-783 ( /1BG(256)) ( /1.26G(512)) ( /1.40G(512)) CPU Pentium Pentium -S Pentium -S (1BGHz) 1( 2 ) (1.26GHz) 1( 2 ) (1.40GHz) 1( 2 ) L1 32KB L2 256KB 512KB 256MB(