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1 6 章半導体メモリ 広島大学岩田穆 1

2 メモリの分類 リードライトメモリ : RWM リードとライトができる ( 同程度に高速 ) リードオンリメモリ : ROM 読み出し専用メモリ, ライトできない or ライトは非常に遅い ランダムアクセスメモリ : RAM 全番地を同時間でリードライトできる SRAM (Static Random Access Memory) 高速 DRAM (Dynamic Random Access Memory) 大容量シーケンシャルアクセスメモリアドレス順にしかアクセスできないアクセス=リード ライトすること揮発性メモリ電源を切ると記憶内容が壊れる不揮発性メモリ電源を切っても記憶内容が壊れない (Nonvolatile Memory: NV memory) 広島大学岩田穆 2

3 半導体メモリの基本構成 メモリセルアレイ 行アドレス 行デコーダ ワード線 選択されたメモリセル ビット線 列デコーダ 列アドレス 2 次元のメモリセルアレイを構成する. 行アドレスをデコードしてワード線で1 行を選択する. 列アドレスをデコードしてビット線で1 列を選択する. ワード線, ビット線の交点のセル1ビットを選択する. 広島大学岩田穆 3

4 半導体メモリの書き込み ( リード ) 動作 書き込み回路 書き込みデータ 行アドレス 行デコーダ 選択されたセルにデータを書き込む. 列デコーダ 列アドレス 広島大学岩田穆 4

5 半導体メモリの読み出し ( リード ) 動作 行アドレス 行デコーダ 選択されたセルのデータを読み出す 列デコーダ 列アドレス 読み出し回路 読み出しデータ 広島大学岩田穆 5

6 64 ビット RAM の回路 (1) A2 A1 A 行アドレス A2 A1 A0 行デコーダ R0 メモリセル メモリセルアレイ R R R R R R R7 広島大学岩田穆 6

7 64 ビット RAM の回路 (2) メモリセルアレイ 書き込み回路 コラム選択信号 センスアンプ マルチプレクサ A5 A4 A C C1 C2 C3 C4 C5 C6 C7 書き込み回路 コラム選択信号 A5 A4 A3 列アドレス 列デコーダ 書き込みデータ読み出しデータ広島大学岩田穆 7

8 双安定回路を用いたメモリセル インバータ A Y 出力 Y Vdd 直流入出力特性 フリップフロップ インバータを 2 個用いて正帰還回路を構成 V2 0 "0" 入力 A Vdd インバータ 1 インバータ 2 V2 V1 V1 "1" 広島大学岩田穆 8

9 SRAM のメモリセル (CMOS 型 ) ワード線 Vdd 1 ビットを記憶する回路 CMOS インバータ 2 個で構成した正帰還ループ ( フリップフロップ ) とトランスファゲート 2 個で構成. TG TG フリップフロップの双安定状態 "1","0" で情報を記憶. ビット線 1 Gnd ビット線 2 書き込み, 読み出しは TG を介して行う. TG には n-mos 型を使用, セルの出力のハイレベルは V dd -V th となるが, センスアンプで 増幅されるので問題ない 広島大学岩田穆 9

10 SRAM のメモリセル ( 抵抗負荷型 ) ビット線 1 ワード線 Vdd 負荷抵抗 Gnd TG フリップフロップ ビット線 2 インバータのp-MOSの代わりに抵抗負荷を用いる. 高抵抗を使用. p-mos を使わないのでセル面積を縮小できる. 抵抗に定常電流が流れる. 高抵抗のプロセスが必要. メモリセルがハイレベルを出力する際には出力インピーダンスは負荷抵抗となり高いので, 動作速度が遅くなる. 広島大学岩田穆 10

11 SRAM 回路 書き込みデータ Vb TG2 TG3 TG2 アドレス情報 ワード線 ビット線 1 TG メモリセル フリップフロップ TG ビット線 2 TG4 TG4 センスアンプ 読み出しデータ 広島大学岩田穆 11

12 SRAM 回路 書き込みデータ Vb 書き込み TG2 TG3 TG2 アドレス情報 ビット線 1 TG ワード線 メモリセル TG ビット線 2 TG4 TG4 センスアンプ 広島大学岩田穆 12

13 SRAM 回路 TG2 TG3 Vb TG2 ビット線プリチャージ Vb ( 中点電位 ) ワード線 メモリセル ビット線 1 TG TG ビット線 2 TG4 TG4 センスアンプ 広島大学岩田穆 13

14 SRAM 回路 読み出し アドレス情報 TG2 Vb TG3 ワード線メモリセル TG2 読み出しの速度 Read Access Time 速い 1~10ns メモリセルが電源から電力をもらって出力する. ビット線 1 TG TG ビット線 2 TG4 TG4 センスアンプ 読み出しデータ 論理振幅を増幅 0~V dd 広島大学岩田穆 14

15 静電容量 ( キャパシタ ) を用いたメモリ 容量 C の電荷の有無で 1bit を記憶 書き込みデータ + "1" - "0" ワード線 記憶セル 記憶セル アドレス ビット線 TG1 C ビット線 TG1 C 読み出しデータ 読み出しデータ DRAM: ダイナミックランダムアクセスメモリ 広島大学岩田穆 15

16 ワード線 V D C D DRAM の記憶セル ( メモリセル ) ビット線 V C C S V C : 記憶容量の電圧 V D : ビット線の初期電圧 ビット線の電圧 V o = V C C S +C D V D C S + C D 読み出し信号電圧 :V o の変化 セルがアクセスされると C D V O C S V S = C S V C C S + C D 破壊読出であるので読出の後は再書き込みが必要 Cの電荷がリーク電流で減るので, リフレッシュが必要 広島大学岩田穆 16

17 DRAM メモリセルアレイ ワード線 ビット線電荷有り電荷無し + "1" の書き込み : 容量の電荷を充電 "0" の書き込み : 放電 "1" の読み出し : 容量をビット線に接続 ビット線電位が上昇 "0" の読み出し : ビット線電位が低下 広島大学岩田穆 17

18 DRAM セル断面図 1 ビット分の領域 A 拡散層 ( アクティフ ) A' ビット線 (Al) A-A 断面 ワード線 (2 層ポリ ) 容量電極 (1 層ポリ ) 拡散層 ( アクティフ ) 広島大学岩田穆 18

19 広島大学岩田穆 19

20 DRAM リードライト回路 書き込みデータ V ビット線初期電圧 D アドレス TG2 ワード線 TG3 記憶セル TG1: セル選択用 TG2: 書き込み用 TG ビット線 TG1 C S TG3: 初期設定用 TG TG4: 読み出し用 TG C D TG4 センスアンプ 読み出しデータ 広島大学岩田穆 20

21 DRAM リードライト回路 書き込みデータ V D ビット線初期電圧 ワード線 TG2 TG3 記憶セル TG1: セル選択用 TG2: 書き込み用 TG ビット線 TG1 C S TG3: 初期設定用 TG TG4: 読み出し用 TG C D TG4 センスアンプ 広島大学岩田穆 21

22 DRAM リードライト回路 アドレス 書き込みデータ TG2 ワード線 V ビット線初期電圧 D TG3 記憶セル TG1: セル選択用 TG2: 書き込み用 TG TG3: 初期設定用 TG TG4: 読み出し用 TG ビット線 C D TG1 C S メモリセルは受動回路電源から電力をもらわない C に充電された電荷のエネルギーのみ TG4 センスアンプ 読み出しデータ 広島大学岩田穆 22

23 セル面積 (um2) プレーナー トレンチ スタック セル面積 1 ビット電荷 (Q S ) ビット電荷 (fc) データ線容量 C D 500 電圧 (mv), 容量 (ff) 読み出し電圧 V S 記憶セル容量 C S V S = V C C S C S +C D K 64K 1M 16M 256M 4G 64G (8) (3) (1.3) (0.5) (0.25) (0.1) (0.04) 広島大学岩田穆 23

24 Vdd ビット線ワード線 ROM の記憶セル Vdd 抵抗 /MOS ソース, ドレインなし ワード線 ビット線 "ON" Vdd 低しきい値 "OFF" Vdd 高しきい値 出力 "0" "1" (a) 拡散層プログラム ビット線ワード線 ドレインのコンタクト有り 出力 Vdd "0" "1" GND Vdd (c) コンタクトプログラム ドレインのコンタクトなし 出力 "0" "1" (b) しきい値プログラム 電流が流れる経路があるかどうかで 1, 0 の情報を記憶する. チップを作る時に情報が書きこまれる. 情報の書き換えはできない. チップ面積は小さい 広島大学岩田穆 24

25 ROM メモリセル MOS 有り ビット線 MOS 無し ワード線 "1" "1" "1" "1" "0" "0" "0" "1" "1" 広島大学岩田穆 25

26 EPROM の記憶素子と断面図 制御ゲート 浮遊ゲート 制御ゲート ( ポリシリコン ) 浮遊ゲート ( ポリシリコン ) Al ソース (a) 記号 ドレイン n + n + ソースドレイン p 型基板 SiO 2 浮遊ゲートに電子を注入するかどうかで記憶する (b) 構造 情報書き込みは浮遊ゲートへの電子注入電子注入は制御ゲートの正の電圧を加えたときドレイン接合付近の高電界によるおこる電子なだれ現象, あるいはホットエレクトロンで電子を注入 消去 : 紫外線をあてて注入されている電子を放出する 広島大学岩田穆 26

27 EPROM の記憶素子電圧電流特性 電荷放出状態 ( データ "0") 電荷注入状態 ( データ "1") ドレイン電流 出力 0 読出し電圧 ΔV T ΔV T = -ΔQ F CG ΔQ F : 注入電荷量 C G : 浮遊ゲート容量 0 出力 1 V TH (1) V TH (0) 制御ゲート電圧 広島大学岩田穆 27

28 EEPROM の記憶セルと断面図 ( 電気的消去可能 EPROM) 記憶トランジスタ 選択トランジスタ ゲート制御ゲート 浮遊ゲートトンネル領域膜厚 10~20nm 選択トランジスタ 記憶トランジスタ n + n + n + n + ソースドレインソースドレイン SiO 2 p 型基板 制御ゲートに正電圧を加えてトンネル電流で浮遊ゲートへ電子を注入しきい値が上昇, オンしない, 出力電圧はハイ 1 制御ゲートに負電圧を加えてトンネル電流で浮遊ゲートの電子を放出しきい値が上昇しない, オンする, 出力電圧はロー 広島大学岩田穆 28

29 フラッシュメモリのセル構成 NOR 型 NAND 型 ビット線 ビット線 ワード線 ビット線 ビット線 Word3 SELC GND Word2 Word31 Word30 1bitセル Word1 GND Word0 GND Word1 Word0 SELG 広島大学岩田穆 29

30 各種メモリの特性 種類 セル構成 データの変更 書き込み方法 セル部分の書き込み時間 データ保持電流 EPROM 1MOS 紫外線消去 + 数 100μs 電気的書き込み 不要 EEPROM 1MOS + 1 トンネル領域 重ね書き 数 ms 不要 Flash Memory E 2 PROM 1MOS 電気的消去 ( 注 1) + 電気的書き込み 数 μs ( 注 2) 不要 DRAM 1 MOS +1 C 重ね書き 20μs ( 注 3) リフレッシュ が必要 SRAM 6 MOS 4 MOS + 2 R 重ね書き 数 ns ( 注 4) 保持電流必要 注 1:1M~16Mでチップ一括消去時間は1.5 秒から数 10 秒注 2:1バイトあたりの時間 ハードディスクと同じ512バイト単位で書き込む 注 3: デバイスとしての書き込み時間は数 10ナノ秒 注 4: デバイスとしての書き込み時間は数ナノ秒から数 10ナノ秒まで各種 広島大学岩田穆 30

31 宿題 SRAM と DRAM の動作原理と特徴を比較し, それぞれの適用領域を述べよ. 2.SRAM は高速動作できる理由を説明せよ. 3, 不揮発性メモリの記憶原理を説明せよ. 広島大学岩田穆 31