DDR3 SDRAMメモリ・インタフェースのレベリング手法の活用

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2 DLL (PVT compensation) 90 PLL PVT compensated FPGA fabric 90 Stratix III I/O block

3 Read Dynamic OC T FPGA Write Memory

4 Run Time Configurable Run Time Configurable Set at Compile dq0 dq1 dq2 dq3 dq4 dq5 dq6 dq7 dqs dq0 dq1 dq2 dq3 dq4 dq5 dq6 dq7 dqs

5 DQS in Offset Reference clock 100 to 400 MHz DLL Block Phase comparator Control signal 16 delay blocks Shifted DQS

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