Microsoft PowerPoint - Chap3 [Compatibility Mode]
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- のぶあき あいきょう
- 6 years ago
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1 計算機構成論 (Chap. (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見 ご要望 ご質問は 山下個人か ger@cs.ritsumei.ac.jp 受講者全員 ml-ca22@ml.ritsumei.ac.jp にメールください 情報システム学科次世代コンピューティング研究室山下茂
2 Chap. 3 のセルフチェック 以下の文章の意味がわからないなら 今から, 寝ないで聞いてみましょう 9 単一クロックサイクル方式では によって実行に本質的に必要な時間が異なる 2 単一クロック サイクル方式では性能があまりでない 2 マルチサイクル方式は単一サイクル方式に比べてサイクル方式に比べて2 つの利点がある 22 マルチサイクル方式では 情報を一時的に保持するレジスタが必要となる 23 マルチサイクル方式では 5サイクルかけて各を実行する 24 マルチサイクル方式では 制御回路を組み合わせ回路で実現できない 25 マイクロプログラミングという用語を知っている 26 プロセッサに関する用語として 例外 割り込みという用語を知っている
3 What to learn 単一クロックサイクルの問題点 Next Topic マルチサイクルの概要 考え方 単一クロックサイクルとの違い マルチサイクルの各サイクルの詳細. フェッチ 2. デコード +レジスタ フェッチ 3. 実行 メモリ アドレスの計算 or 分岐の完了 4. メモリ アクセス or R 形式の完了 5. メモリ読み出し完了 制御ユニットの詳細 ( 有限状態機械による方法 ) * マイクロプログラミングによる方法は用語程度 例外の実現 教材 この内容は教科書にはありません ( 一つ前の版の教科書にはあります ) 2
4 重要問題 以下の 2 つの方式について どちらが速いかを検討せよ ) 全てのが固定長の クロックサイクルで実現する 2) それぞれのが可変長のクロックを使用し を クロックサイクルで動作を実現する方式について クサイクルで動作を実現する方式に ただし メモリユニット 2ps と加算器 ps レジスタファイル ( 読出し / 書込み ) 5ps それ以外では遅延なしとする (* 次ページの表の値は, 後ほどの例とは違っていることに注意 ) また, ミックスはロード25%, ストア%, R 形式 45%, 分岐 5%, ジャンプ5% である 3
5 性能の計算方法 : 自力でできるように! 答 ) それぞれのが使用する機能ユニットとそのクリティカルパスの実行時間 タイプメモリレジスタ 操作データ メモリレジスタ合計時間 R 形式 語のロード 語のストア 分岐 ジャンプ 2 2 ) の場合 タイプの中で時間を最も要するクロックサイクルタイムが CPUクロックサイクルタイム=6ps 2) の場合 クロックサイクルタイムが変動するので その平均をとることにより CPU クロックサイクルタイムが求まる 平均 CPUクロックサイクルタイム = 6x x. + 4x x.5 + 2x.5 = 447.5ps 性能比 =6/447.5=.34 4
6 エッジトリガクロック方式 復習 エッジトリガクロック方式 : クロック信号のエッジのみで状態更新を行う方式同一クロックサイクルで 読み出し 書込みを両方行える 状態更新 clock ( 立ち上がり動作で 状態更新を行うとした場合 ) 状態論理要素書き込み読み出し組み合わせ論理回路 クロックの立ち上がりで更新 ( 立下りのシステムもあり ) ( それ以外では値を更新しない ) 5
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8 単一 ( クロック ) サイクルの問題点 によって 必要な処理時間が大幅に異なる ( 浮動小数点演算などの複雑なはもっと時間がかかる ) かといって 可変長のクロックは現実的には設計が非常に困難 その解決として マルチサイクルを用いた実現があります その詳細をこれから勉強していきます 7
9 What to learn 単一クロックサイクルの問題点 マルチサイクルの概要 考え方 単一クロックサイクルとの違い マルチサイクルの各サイクルの詳細. フェッチ Next Topic 2. デコード+レジスタ フェッチ 3. 実行 メモリ アドレスの計算 or 分岐の完了 4. メモリ アクセス or R 形式の完了 5. メモリ読み出し完了 制御ユニットの詳細 ( 有限状態機械による方法 ) * マイクロプログラミングによる方法は用語程度 例外の実現 教材 この内容は教科書にはありません ( 一つ前の版の教科書にはあります ) 8
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11 マルチサイクルの考え方 /2 タイプメモリレジスタ +α 操作データ メモリレジスタ +α 合計時間 R 形式 5 45 語のロード 語のストア 分岐 5 35 ジャンプ 5 5 単一クロックサイクルでは クロックサイクルを 6ps にするしか方法がない New Idea クロックを 5ps にしてもいいかも! ロードは 5 サイクル =75ps, ジャンプは サイクル =5ps 可変長ではないが それに近い効果!( メリット ) 注意 : 先の例と数値が違いますが別の例と思ってください
12 マルチサイクルの考え方 2/2 タイプメモリレジスタ +α 操作データ メモリレジスタ +α 合計時間 R 形式 5 45 語のロード 語のストア 分岐 5 35 ジャンプ 5 5 New Idea クロックを5ps にしてもいいかも! 各サイクルで やメモリは一つでいい!( メリット 2) But, 各サイクルの最後に ( 次のサイクルで必要となるデータ ) を覚えるためのレジスタが必要となる ( これが理解できれば マルチサイクルが分かったことになる : 後で確認してください )
13 重要なポイント 実行過程のクロック サイクルへの分割 このスライドはまとめスライドです 後で見て理解できれば OK 各クロックサイクルにおける作業量のバランスをとり クロックサイクル時間を最小にする クロックサイクルには 次のクサイクルには 3 種類の ) メモリアクセス 2) レジスタアクセス 3) 操作のうちの操作を高々 回しかしないものとして データパスを設計する 保存先 : PC, レジスタ ファイル, メモリ 一時レジスタ :A, B, MDR( メモリ データ レジスタ ), out, ( 書き込み制御付き ) レジスタ (instruction register): IR *IR のみ複数クロック保持されるので書き込み制御つき ( 他は クロック分データを覚えるのみ ) 2
14 実行過程のクロック サイクルへの分割 5 段のステップ ( 制御信号については省略 ) まとめ : 理解していれば問題なし. フェッチステップ IR = メモリ [PC]; PC=PC+4; ( フェッチとPCの計算 ) 2. デコードとレジスタフェッチのステップ A= レジスタ [IR[25-2]]; B= レジスタ [IR[2-6]]; (rs,rtフィールドの読込み) Out = PC+( 符号拡張 (IR[5-][ ] <<2)); ( 分岐先の計算 ) 3. 実行 メモリアドレスの計算または分岐の完了ステップ Out = A+ 符号拡張 (IR[5-]); ( メモリ参照の場合 ) Out = A 演算子 B; ;(R 形式の場合 ) if(a==b) PC=Out; ( 分岐 ) PC=PC[3-28] (IR[25-]<<2); ( ジャンプ ) 4. メモリアクセス または R 形式完了ステップ MDR = メモリ [Out]; ( ロードの場合 ) メモリ [Out]=B; ( ストアの場合 ) レジスタ [IR[5-]]=Out; ]] (R 形式の場合 ) 5. メモリ読出し完了ステップレジスタ [IR[2-6]]=MDR; ( ロード ) 3
15 各の各ステップでの動作のまとめ タイプ フェッチ デコードとレジスタフェッチ 実行 メモリアドレスの計算または分岐の完了 メモリアクセス または R 形式完了 メモリ読出し完了 R 形式 IR = メモリ [PC]; PC=PC+4; A= レジスタ [IR[25-2]]; B= レジスタ [IR[2-6]]; Out = PC+ ( 符号拡張 (IR[5-] <<2)); Out = A 演算子 B; レジスタ [IR[5-]] =Out; 語のロード R と同じ R と同じ Out = A+ 符号拡張 (IR[5-]); MDR = メモリ [Out]; レジスタ [IR[2-6]] =MDR; 語のストア R と同じ R と同じロードと同じメモリ [Out]=B; 分岐 R と同じ R と同じ if(a==b) PC=Out; ジャンプ R と同じ R と同じ PC=PC[3-28] (IR[25-]<<2); * 前ページの書きなおしです! 前のページを見ながら 自分で表を作れますよね? また それぞれの動作の意味も確認してください ( 自己確認クイズ : 空欄をうめよ ) 4
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17 一番時間がかるは何か? 2 5 つのステップのうち を使うステップは? お絵かきスペース 6
18 図 4.24 単一クロックサイクルのデータパス 復習 PC 4 加算 アドレス メモリ [3-] [25-] 2ビットジャンプ先アドレス [3- ] 左に 26 シフト 28 PC+4 [3-28] [3-26] [25-2] [2-6] M U X [5-] 制御 RegDst Jump Branch MemRead MemtoReg Op MemWrite Src RegWrite 2 ビット左にシフト 加算 M AND 読出読出 reg reg ゼロ判定読出 reg2 レジスタ 結果書込読出 reg reg2 アドレス M U 操作書込データデータ X 4 メモリ 書込データ M 読出データ M U X [5-] 6 符号拡張 32 制御 [5-] 7
19 マルチサイクル データパスの全体像 最後にもう一度確認してください クロックサイクルには ) メモリアクセス 2) レジスタアクセス 3) 操作のうち つの操作しかしないものとして データパスを設計する PC アドレスメモリデータ またはデータ レジスタ メモリ データレジスタ データ レジスタ番号 レジスタ番号レジスタ番号 レジスタ A B Out 単一サイクルデータパスとの差異 前のページと比較せよ 何が共有化されたか? 2 何が追加されたか? メモリ データメモリ つのメモリ つのと2つの加算器 つの 主要な機能ユニットの後ろに データ保持用のレジスタを追加 8
20 基本的を扱う MIPS 用のマルチサイクルデータパス PC M X アドレス メモリデータ 書込みデータ [25-2] 2] 読出レジスタ 読出 読出 データ [2-6] レジスタ2 [5-] レジスタ [5-] [5-] M M 書込レジスタ 書込データ 読出データ 2 レジスタ A B M M ゼロ判定 結果 Out メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト いくつかの機能ユニットが異なる目的のために共有される 既存のマルチプレクサの拡張 追加 例 ) 入力部分に マルチプレクサを用意し, 異なる目的に対応 9
21 基本的を扱う MIPS 用のマルチサイクルデータパス 追加されたレジスタ. レジスタ (IR: instruction register) フェッチしたを保存 2. メモリ データレジスタ (MDR: memory data register) メモリから読み出したデータを保存 3. A レジスタ B レジスタ 4. Out レジスタ レジスタファイルから読み出したレジスタ オペランドを保存 からの出力を保存 IR 以外は 次のクロックサイクルまで保存したらいい IRは複数サイクル保存しないといけないので これのみ書き込み制御線を持つ * 全ての制御線の勉強が終わったあとで確認すること 2
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23 マルチサイクル方式の全データバスと必要な制御線 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC M アドレス メモリ 書込みデータ データ [3-26] [25-2] [2-6] [5-] レジスタ [5-] メモリ データレジスタ [5-] M M 6 [25-] 読出レジスタ 読出レジスタ2 書込レジスタ書込 データ 符号拡張 32 読出データ 読出データ 2 レジスタ 2ビット左シフト [5-] A B 4 M U X M U 2 X ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M X 22
24 ミニクイズ 前のページの M( それぞれ ) の, 入力数と出力数は? 2- M の制御入力は, ビット 3- M の制御入力は,2 ビット 4- M の制御入力は,2 ビット 23
25 マルチサイクル方式の制御部分 IorD PCWriteCond PCWrite MemRead MemWrite MemtoReg IRWrite ゼロ判定 制御 PCSource Op SrcB SrcA RegWrite RegDst 24
26 マルチ サイクル : 各制御信号の働き II ビット制御信号 信号名ネゲートされたときの働きアサートされたときの働き RegDst 書込みレジスタのディスティネーションレジスタ番号が rt フィールド ( ビット 2-6) から得られる 書込みレジスタのディスティネーションレジスタ番号が rd フィールド ( ビット 5-) から得られる RegWrite なしレジスタにデータが書き込まれる SrcA の第 オペランドは PC の第 オペランドが A レジスタから得られる MemRead MemWrite MemtoReg IorD なし なし レジスタ書込みデータ入力へタ入力渡される値がOut から得られる メモリユニットへのアドレス指定に PC が使われる 読出しアドレスで指定されたデータメモリの内容がデータ出力へ 書込みアドレスで指定されたデータメモリへデータ入力の内容を書込む レジスタ書込みデータ入力へ渡される値がタ入力 MDRから得られる メモリユニットへのアドレス指定に Out が使われる IRWrite なし メモリからの出力が IR に書き込まれる PCWrite なし PCへ書き込むデータはPCSourceにより制御される PCWriteCond なし のゼロ判定出力もアサート時にPCに書込む 25
27 各制御信号の働き III 2 ビット制御信号 信号名値働き は加算を行う Op は減算を行う SrcB PCSource の機能コード フィールドにより の操作が決まる の第 2 入力が B レジスタから得られる の第 2 入力は定数の 4 の第 2 入力はIRの下位 6ビットを符号拡張したもの の第 2 入力は IR の下位 6 ビットを符号拡張して 2 ビットへ左シフトしたもの の出力 (PC+4) を PC への書込み用に送る Out の出力 ( 分岐先アドレス ) を PC への書込み用に送る ジャンプ先アドレス (IR[25-] を2 ビット左シフト PC+4[3-28] と連結 ) を PCへの書込み用に送る 26
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29 自己確認クイズ. マルチサイクルが単一サイクルに比べてよい点を 2 つ挙げよ 可変長サイクルに近い効果を得られる. ハードウェアが減る. 2. 単一サイクルに比べて マルチサイクルで追加されるハードウェアモジュールは? A, A B, MDR, Out,IR ( あと M) 3. 上記の中で 書き込み制御線のあるレジスタは何か? IR 4. 単一サイクルに比べて マルチサイクルで減ったハードウェアモジュールは? メモリ, 自分でまとめてください 28
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31 What to learn 単一クロックサイクルの問題点 マルチサイクルの概要 考え方 単一クロックサイクルとの違い マルチサイクルの各サイクルの詳細. フェッチ Next Topic 2. デコード+レジスタ フェッチ 3. 実行 メモリ アドレスの計算 or 分岐の完了 4. メモリ アクセス or R 形式の完了 5. メモリ読み出し完了 制御ユニットの詳細 ( 有限状態機械による方法 ) * マイクロプログラミングによる方法は用語程度 例外の実現 教材 この内容は教科書にはありません ( 一つ前の版の教科書にはあります ) 3
32 実行過程のクロック サイクルへの分割 5 段のステップ ( 制御信号については省略 ). フェッチステップ IR = メモリ [PC]; PC=PC+4; ( フェッチとPCの計算 ) 2. デコードとレジスタフェッチのステップ A= レジスタ [IR[25-2]]; B= レジスタ [IR[2-6]]; (rs,rtフィールドの読込み) Out = PC+( 符号拡張 (IR[5-][ ] <<2)); ( 分岐先の計算 ) 3. 実行 メモリアドレスの計算または分岐の完了ステップ Out = A+ 符号拡張 (IR[5-]); ( メモリ参照の場合 ) Out = A 演算子 B; ;(R 形式の場合 ) if(a==b) PC=Out; ( 分岐 ) PC=PC[3-28] (IR[25-]<<2); ( ジャンプ ) 4. メモリアクセス または R 形式完了ステップ MDR = メモリ [Out]; ( ロードの場合 ) メモリ [Out]=B; ( ストアの場合 ) レジスタ [IR[5-]]=Out; ]] (R 形式の場合 ) 5. メモリ読出し完了ステップレジスタ [IR[2-6]]=MDR; ( ロード ) 再掲 3
33 . フェッチステップ /2 ミニクイズ : このステップで活性化されるモジュールと必要な制御線を示せ PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC M アドレス メモリ 書込みデータ データ [3-26] [25-2] [2-6] [5-] レジスタ [5-] メモリ データレジスタ [5-] M M 6 [25-] 読出レジスタ 読出レジスタ2 書込レジスタ書込 データ 符号拡張 32 読出データ 読出データ 2 レジスタ 2ビット左シフト [5-] A B 4 M U X M U 2 X ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M X 32
34 . フェッチステップ /2 ミニクイズ : このステップで活性化されるモジュールと必要な制御線を示せ 予備 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC M アドレス メモリ 書込みデータ データ [3-26] [25-2] [2-6] [5-] レジスタ [5-] メモリ データレジスタ [5-] M M 6 [25-] 読出レジスタ 読出レジスタ2 書込レジスタ書込 データ 符号拡張 32 読出データ 読出データ 2 レジスタ 2ビット左シフト [5-] A B 4 M U X M U 2 X ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M X 33
35 . フェッチステップ 2/2 ミニクイズ 2: このステップで 必要な制御線の値を全て答えよ RegDst RegWrite SrcA MemRead MemWrite IR = メモリ [PC]; PC=PC+4; ( フェッチとPCの計算 ) MemtoRegg IorD IRWrite PCWrite PCWriteCond op SrcB Point: 書き込んでほしくないところは必ず書き込み制御線をにする PCSource 34
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37 2. デコードとレジスタフェッチのステップ /2 ミニクイズ 3: このステップで活性化されるモジュールと必要な制御線を示せ PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC M アドレス メモリ 書込みデータ データ [3-26] [25-2] [2-6] [5-] レジスタ [5-] メモリ データレジスタ [5-] M M 6 [25-] 読出レジスタ 読出レジスタ2 書込レジスタ書込 データ 符号拡張 32 読出データ 読出データ 2 レジスタ 2ビット左シフト [5-] A B 4 M U X M U 2 X ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M X 36
38 2. デコードとレジスタフェッチのステップ /2 予備 ミニクイズ 3: このステップで活性化されるモジュールと必要な制御線を示せ PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC M アドレス メモリ 書込みデータ データ [3-26] [25-2] [2-6] [5-] レジスタ [5-] メモリ データレジスタ [5-] M M 6 [25-] 読出レジスタ 読出レジスタ2 書込レジスタ書込 データ 符号拡張 32 読出データ 読出データ 2 レジスタ 2ビット左シフト [5-] A B 4 M U X M U 2 X ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M X 37
39 2. デコードとレジスタフェッチのステップ 2/2 ミニクイズ 4: このステップで 必要な制御線の値を全て答えよ RegDst RegWrite SrcA A= レジスタ [IR[25-2]]; [ B= レジスタ [IR[2-6]]; [ (rs,rtフィールドの読込み) MemRead Out = PC+( 符号拡張 (IR[5-] <<2)); ( 分岐先の計算 ) MemWrite MemtoReg g IorD IRWrite PCWrite PCWriteCond op SrcB もし が分岐でないと分かったら単に Out の値は後で使わなければいい もし レジスタ B は必要なければ単に後でつかわなければいい PCSource 38
40 お絵かきスペース 39
41 3. 実行 メモリアドレスの計算または分岐の完了ステップ / ミニクイズ 7: このステップで活性化されるモジュールと必要な制御線を示せ R 形式の場合 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 4
42 3. 実行 メモリアドレスの計算または分岐の完了ステップ / 予備 ミニクイズ 7: このステップで活性化されるモジュールと必要な制御線を示せ R 形式の場合 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 4
43 3. 実行 メモリアドレスの計算または分岐の完了ステップ2/ ミニクイズ 8: このステップで 必要な制御線の値を全て答えよ R 形式の場合 RegDst RegWrite SrcA MemRead MemWrite Out = A 演算子 B; MemtoRegg IorD IRWrite PCWrite PCWriteCond op SrcB PCSource 42
44 お絵かきスペース 43
45 3. 実行 メモリアドレスの計算または分岐の完了ステップ 3/ ミニクイズ 5: このステップで活性化されるモジュールと必要な制御メモリ参照の場合線を示せ PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC M アドレス メモリ 書込みデータ データ [3-26] [25-2] [2-6] [5-] レジスタ [5-] メモリ データレジスタ [5-] M M 6 [25-] 読出レジスタ 読出レジスタ2 書込レジスタ 書込データ 符号拡張 32 読出データ 読出データ 2 レジスタ 2ビット左シフト [5-] A B 4 M U X M ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M X 44
46 3. 実行 メモリアドレスの計算または分岐の完了ステップ 3/ 予備 ミニクイズ 5: このステップで活性化されるモジュールと必要な制御線を示せ メモリ参照の場合 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC M アドレス メモリ 書込みデータ データ [3-26] [25-2] [2-6] [5-] レジスタ [5-] メモリ データレジスタ [5-] M M 6 [25-] 読出レジスタ 読出レジスタ2 書込レジスタ 書込データ 符号拡張 32 読出データ 読出データ 2 レジスタ 2ビット左シフト [5-] A B 4 M U X M ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M X 45
47 3. 実行 メモリアドレスの計算または分岐の完了ステップ 4/ ミニクイズ 6: このステップで 必要な制御線の値を全て答えよ メモリ参照の場合 RegDst RegWrite SrcA MemRead MemWrite Out = A+ 符号拡張 (IR[5-]); MemtoRegg IorD IRWrite PCWrite PCWriteCond op SrcB PCSource 46
48 お絵かきスペース 47
49 3. 実行 メモリアドレスの計算または分岐の完了ステップ 5/ 分岐の場合 ミニクイズ 9: このステップで活性化されるモジュールと必要な制御線を示せ 成立の時 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 48
50 3. 実行 メモリアドレスの計算または分岐の完了ステップ 5/ 分岐の場合 予備 ミニクイズ 9: このステップで活性化されるモジュールと必要な制御線を示せ 成立の時 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 49
51 3. 実行 メモリアドレスの計算または分岐の完了ステップ6/ ミニクイズ : このステップで 必要な制御線の値を全て答えよ 分岐の場合 RegDst RegWrite SrcA MemRead MemWrite 成立の時 if(a==b) PC=Out; MemtoRegg IorD IRWrite PCWrite PCWriteCond op SrcB PCSource 5
52 お絵かきスペース 5
53 3. 実行 メモリアドレスの計算または分岐の完了ステップ7/ 分岐の場合ミニクイズ: このステップで活性化されるモジュールと必要な制御線を示せ不成立の時 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 52
54 3. 実行 メモリアドレスの計算または分岐の完了ステップ7/ 分岐の場合ミニクイズ: このステップで活性化されるモジュールと必要な制御線を示せ不成立の時 予備 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 53
55 3. 実行 メモリアドレスの計算または分岐の完了ステップ8/ ミニクイズ 2: このステップで 必要な制御線の値を全て答えよ 分岐の場合 RegDst RegWrite SrcA MemRead MemWrite 不成立の時 if(a==b) PC=Out; 成立の時と違うところはあるでしょうか MemtoRegg IorD IRWrite PCWrite PCWriteCond op SrcB PCSource 54
56 お絵かきスペース 55
57 3. 実行 メモリアドレスの計算または分岐の完了ステップ 9/ ミニクイズ 3: このステップで活性化されるモジュールと必要な制御線を示せ ジャンプの場合 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 56
58 3. 実行 メモリアドレスの計算または分岐の完了ステップ 9/ ミニクイズ 3: このステップで活性化されるモジュールと必要な制御線を示せ 予備 ジャンプの場合 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 57
59 3. 実行 メモリアドレスの計算または分岐の完了ステップ / ミニクイズ 4: このステップで 必要な制御線の値を全て答えよ ジャンプの場合 RegDst RegWrite PC=PC[3-28] (IR[25-]<<2); SrcA MemRead MemWrite MemtoRegg IorD IRWrite PCWrite PCWriteCond op SrcB PCSource 58
60 お絵かきスペース 59
61 4. メモリアクセス または R 形式完了ステップ /6 R 形式の場合ミニクイズ9: このステップで活性化されるモジュールと必要な制御線を示せ PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 6
62 4. メモリアクセス または R 形式完了ステップ /6 R 形式の場合ミニクイズ9: このステップで活性化されるモジュールと必要な制御線を示せ 予備 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 6
63 4. メモリアクセス または R 形式完了ステップ 2/6 ミニクイズ 2: このステップで 必要な制御線の値を全て答えよ R 形式の場合 RegDst RegWrite レジスタ [IR[5-]]=Out; ]] SrcA MemRead MemWrite MemtoRegg IorD IRWrite PCWrite PCWriteCond op SrcB PCSource 62
64 お絵かきスペース 63
65 4. メモリアクセス または R 形式完了ステップ 3/6 メモリ参照 ( ロード ) の場合ミニクイズ5: このステップで活性化されるモジュールと必要な制御線を示せ PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 64
66 4. メモリアクセス または R 形式完了ステップ 3/6 メモリ参照 ( ロード ) の場合ミニクイズ5: このステップで活性化されるモジュールと必要な制御線を示せ 予備 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 65
67 4. メモリアクセス または R 形式完了ステップ 4/6 ミニクイズ 6: このステップで 必要な制御線の値を全て答えよ RegDst RegWrite SrcA MemRead MemWrite MDR = メモリ [Out]; メモリ参照 ( ロード ) の場合 MemtoRegg IorD IRWrite PCWrite PCWriteCond Point: MDR は書き込み制御線なし op SrcB PCSource 66
68 お絵かきスペース 67
69 4. メモリアクセス または R 形式完了ステップ 5/6 メモリ参照 ( ストア ) の場合ミニクイズ7: このステップで活性化されるモジュールと必要な制御線を示せ PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 68
70 4. メモリアクセス または R 形式完了ステップ 5/6 メモリ参照 ( ストア ) の場合ミニクイズ7: このステップで活性化されるモジュールと必要な制御線を示せ 予備 PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 69
71 4. メモリアクセス または R 形式完了ステップ 6/6 ミニクイズ 8: このステップで 必要な制御線の値を全て答えよ RegDst RegWrite メモリ [Out]=B; メモリ参照 ( ストア ) の場合 SrcA MemRead MemWrite MemtoRegg IorD IRWrite PCWrite PCWriteCond 自己確認ポイント : ちなみに レジスタB の値はここまでの各ステップでどのような値になるか分かっていますか? * 書き込み制御線を持たないレジスタは各ステップの最後 = 次のステップの最初で更新されます op SrcB PCSource 7
72 お絵かきスペース 7
73 5. メモリ読出し完了ステップ /2 ミニクイズ 2: このステップで活性化されるモジュールと必要な制御線を示せ PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 72
74 5. メモリ読出し完了ステップ /2 予備 ミニクイズ 2: このステップで活性化されるモジュールと必要な制御線を示せ PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] M [3-26] M U アドレス読出 [25-2] レジスタ A X 読出 [2-6] 読出データ レジスタ2 M 書込メモリデータ レジスタ読出 [5-] [5-] ] X 書込データ 2 B M データ 4 書込みレジスタ 2 データ M レジスタ 3 [5-] メモリ データレジスタ 6 符号拡張 32 2 ビット左シフト [5-] ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] Out 2 M U X 73
75 5. メモリ読出し完了ステップ 2/2 ミニクイズ 22: このステップで 必要な制御線の値を全て答えよ RegDst RegWrite レジスタ [IR[2-6]]=MDR; ( ロード ) SrcA MemRead MemWrite MemtoRegg IorD IRWrite PCWrite PCWriteCond op SrcB PCSource 74
76 お絵かきスペース 75
77 What to learn 単一クロックサイクルの問題点 マルチサイクルの概要 考え方 単一クロックサイクルとの違い マルチサイクルの各サイクルの詳細. フェッチ 2. デコード +レジスタ フェッチ 3. 実行 メモリ アドレスの計算 or 分岐の完了 4. メモリ アクセス or R 形式の完了 5. メモリ読み出し完了 制御ユニットの詳細 ( 有限状態機械による方法 ) * マイクロプログラミングによる方法は用語程度 例外の実現 Next Topic 教材 この内容は教科書にはありません ( 一つ前の版の教科書にはあります ) 76
78 制御回路の設計 単一サイクルの場合 : 制御信号の真理値表を作成し それから制御回路を組み合わせ回路として作成する マルチサイクルの場合 : 各ステップ毎にデータパスを変更するので 単純な組み合わせ回路としては実現できない 今, どのステップにいるかを管理し 各ステップ毎に制御信号を整理する 順序回路 or マイクロプログラム 77
79 一般的な同期式順序回路 復習 順序回路 同じ入力に対して出力が異なる 記憶を持つ回路 過去の入力や計算結果を記憶 ループ ( サイクル ) を持つ回路 クロックのタイミングで記憶を更新 円 5 円 円 Q クロック 現在の投入金額を記憶 S R FFがS,Rの値を取り込む clock 78
80 お絵かきスペース 79
81 順序回路による制御ユニットの構成 組み合わせ制御論理 データパス制御出力 出力 入力 次ステート レジスタの操作コード フィールドからの入力 状態レジスタ 順序回路による制御ユニット組み合わせ論理回路と現ステートを保持するレジスタから構成可能 8
82 お絵かきスペース 8
83 順序回路の数学的モデル 有限状態機械による制御仕様の定義 開始 有限状態機械の制御の Overview フェッチとデコード及びレジスタのフェッチ メモリアクセス R 形式分岐ジャンプ 最初のステップはタイプに依存しない 開始 の矢印は 最初のがフェッチされたときの開始ステート 82
84 お絵かきスペース 83
85 各の各ステップでの動作のまとめ 再掲 ( 復習 ) タイプ フェッチ デコードとレジスタフェッチ 実行 メモリアドレスの計算または分岐の完了 メモリアクセス または R 形式完了 メモリ読出し完了 R 形式 IR = メモリ [PC]; PC=PC+4; A= レジスタ [IR[25-2]]; B= レジスタ [IR[2-6]]; Out = PC+ ( 符号拡張 (IR[5-] <<2)); Out = A 演算子 B; レジスタ [IR[5-]] =Out; 語のロード R と同じ R と同じ Out = A+ 符号拡張 (IR[5-]); MDR = メモリ [Out]; レジスタ [IR[2-6]] =MDR; 語のストア R と同じ R と同じロードと同じメモリ [Out]=B; 分岐 R と同じ R と同じ if(a==b) PC=Out; ジャンプ R と同じ R と同じ PC=PC[3-28] (IR[25-]<<2); 84
86 各に共通なフェッチ及びデコード部分 * 全ての制御線が書いているわけではありません 開始 フェッチ MemRead SrcA=A IorD= IRWrite SrcB= OP= PCWrite PCSource= デコード / レジスタのフェッチ SrcA= SrcB= OP= メモリ参照 FSM R 形式 FSM 分岐 FSM ジャンプ FSM これらの制御線の値は試験で聞かれるかも ( ちなみにスライドのどこを見ればわかる?) 85
87 メモリ参照 FSM と R 形式 FSM 2 ステート から 3 SrcA= SrcB= OP= MemRead IorD= メモリアドレスの計算 メモリアクセス (Op= SW ) メモリアクセス 5 MemWrite IorD= 6 ステート から 7 SrcA= SrcB= OP= RegDst= RegWrite MemtoReg= 実行 R 形式の完了 4 メモリ読出し完了ステップ RegWrite MemtoReg= RegDst= ステート へ ステート へ メモリ参照 FSM R 形式 FSM 86
88 お絵かきスペース 87
89 分岐 FSM とジャンプ FSM ステート からステート から 8 SrcA= SrcB= Op= PCWriteCond PCSource= 分岐完了 9 PCWrite PCSource= ジャンプの完了 ステート へステート へ 分岐 FSM ジャンプ FSM 88
90 データパスを制御する有限状態機械の全体図 開始 MemRead SrcA= IorD= IRWrite SrcB= OP= PCWrite PCSource= フェッチ SrcA= SrcB= OP= デコード / レジスタのフェッチ 2 メモリアドレスの計算 SrcA= SrcB= OP= 6 SrcA= SrcB= OP= 実行 分岐完了 8 SrcA= SrcB= Op= PCWriteCond PCSource= 9 PCWrite PCSource= ジャンプの完了 3 MemRead IorD= メモリアクセス (Op= SW ) メモリアクセス 5 MemWrite IorD= 7 RegDst= RegWrite MemtoReg= R 形式の完了 4 メモリ読出し完了ステップ RegWrite MemtoReg= RegDst= 89
91 お絵かきスペース 9
92 別の実現方法 : マイクロプログラミング 用語と概要は覚えよう詳細はスキップ マイクロ ( マイクロコード ) 実行すべきのあるステートでのデータパスで実行するのに必要な一群の制御信号を生成する具体的には どの制御信号をアサートするか 次にどのマイクロを実行するかなどを指定 マイクロプログラミングマシンの制御をマイクロで記述したプログラム通常 ROMなどに格納される複雑な制御も容易に実現可能 9
93 マイクロコード記憶には PLA または ROM が用いられる マイクロコード制御ユニットの構成 マイクロコード記憶 出力 データパス制御出力 発展 入力 マイクロプログラム カウンタ 順序制御 インクルメンタ アドレス選択論理 図 操作コード フィールドからの入力 スライド8と対比して 概要のみ理解しよう 92
94 お絵かきスペース 93
95 What to learn 単一クロックサイクルの問題点 マルチサイクルの概要 考え方 単一クロックサイクルとの違い マルチサイクルの各サイクルの詳細. フェッチ 2. デコード +レジスタ フェッチ 3. 実行 メモリ アドレスの計算 or 分岐の完了 4. メモリ アクセス or R 形式の完了 5. メモリ読み出し完了 制御ユニットの詳細 ( 有限状態機械による方法 ) * マイクロプログラミングによる方法は用語程度 例外の実現 Next Topic 教材 この内容は教科書にはありません ( 一つ前の版の教科書にはあります ) 94
96 例外 教科書 P356 例外 ( 割り込み ) プロセッサの中で生じる予期せぬ出来事 算術オーバーフロー 入出力装置からのリクエストなど 例外割り込み 例外と割り込みの定義は状況によるが 教科書では以下の2つの例外を考える 算術オーバーフロー 未定義のフェッチ オーバーフローとは何か?( 覚えてますか?) - 演算結果が表現可能な値の上限を超えること cf c.f. アンダーフロー : 表現可能な最小の値を下回ること 95
97 お絵かきスペース 96
98 例外が起こった時の処理 例外プログラムカウンタ (EPC)<= (PC ー 4) PC <= 8 8 Cause <=, if 未定義 Cause <=, if 算術オーバーフロー 例外は 算術オーバーフロー / 未定義で発生どこで何が起きたを知る必要がある 例外プログラムカウンタ (EPC) : 問題が起きたアドレスを退避する Causeレジスタ : 例外発生の理由を記録するレジスタ ( 未定義なら, 算術オーバーフローなら ) OSはCauseレジスタを見て例外要因を知り それに応じた処理を行う データパスに 例外用の制御信号を導入 97
99 例外処理を加えたマルチサイクル方式における全データバス PCWriteCond PCWrite IorD MemRead MemWrite MemtoReg IRWrite 制御 IntCause CauseWrite EPCWrite PCSource Op SrcB SrcA RegWrite RegDst PC [3-28] PC [25-] [3-26] M アドレス読出 メモリ 書込みデータ データ [25-2] [2-6] [5-] レジスタ [5-] メモリ データレジスタ [5-] M M 6 レジスタ 読出レジスタ2 書込レジスタ 書込データ 符号拡張 32 読出データ 読出データ 2 レジスタ 2ビット左シフト [5-] A B 4 M U X M ビット左シフト ゼロ判定 結果 制御 ジャンプ先アドレス [3-] 8 8 Out M 2 U X 3 M EPC Cause 98
100 例外処理のために追加された部分はどこか? お絵かきスペース 99
101 データパスを制御する有限状態機械の全体図 MemRead SrcA= IorD= IRWrite SrcB= OP= PCW it フェッチデコード / レジスタのフェッチ開始 SrcA= SrcB= OP= PCWrite PCSource= 2 SrcA= SrcB= OP= メモリアドレスの計算 6 SrcA= SrcB= OP= 実行 PCWrite PCSource= 9 ジャンプの完了 SrcA= SrcB= Op= PCWriteCond 8 分岐完了 3 5 メモリアクセスメモリアクセス (Op= SW ) 7 R 形式の完了 PCSource= IntCause= CauseWrite IntCause= MemRead IorD= MemWrite IorD= RegDst= RegWrite MemtoReg= SrcA= SrcB= OP= EPCWrite PCWrite PCSource= IntCause= CauseWrite SrcA= SrcB= OP= PCWrite EPCWrite PCSource= 数値オーバーフロー RegWrite MemtoReg= RegDst= 4 メモリ読出し完了ステップ RegDst
102 例外処理のために追加された部分はどこか? お絵かきスペース
103 Chap. 3 のセルフチェック 以下の文章の意味がわからないなら 講義で寝ていた ( 笑 ) かもしれませんね 9 単一クロックサイクル方式では によって実行に本質的に必要な時間が異なる 2 単一クロック サイクル方式では性能があまりでない 2 マルチサイクル方式は単一サイクル方式に比べてサイクル方式に比べて2 つの利点がある 22 マルチサイクル方式では 情報を一時的に保持するレジスタが必要となる 23 マルチサイクル方式では 5サイクルかけて各を実行する 24 マルチサイクル方式では 制御回路を組み合わせ回路で実現できない 25 マイクロプログラミングという用語を知っている 26 プロセッサに関する用語として 例外 割り込みという用語を知っている ちゃんと聞いていたのに, わからなければ質問しましょう! 2
104 Chap. 3 の試験に出るかもしれない用語集 単一 ( クロック ) サイクル マルチサイクル IR MDR フェッチ デコード レジスタ フェッチ 順序回路 有限状態機械 マイクロプログラミンググ マイクロ ( マイクロコード ) 例外 割り込み オーバーフロー 3
105 講義中にやって試験に出るかもしれないもの ( もちろん全く同じ形ではないですが ) 重要問題 ミニクイズ 自己確認クイズ ( 自分でやるのが基本 ) 章末問題 配布資料は試験中に提供予定 ( 詳細は講義中に説明します ) 4
106 章末問題 次ページの図は MIPSのマルチサイクルでの実現のデータパスの制御を行う有限状態機械の状態遷移図である 図中の制御信号の値を全て答えよ ( 便宜上全ての制御線の値が書かれているが 問題としてはその値を聞いていると思ってください ) 同じ図において 以下の問いを答えよ. R 形式のを実行する場合 開始からどの順番に状態遷移するか? 2. ストアの場合は? 3. ロードの場合は? 4. ジャンプの場合は? 5. 分岐の場合は? 5
107 データパスを制御する有限状態機械の全体図 開始 MemRead SrcA= IorD= IRWrite SrcB= OP= PCWrite PCSource= フェッチ SrcA= SrcB= OP= デコード / レジスタのフェッチ 2 メモリアドレスの計算 SrcA= SrcB= OP= 6 SrcA= SrcB= OP= 実行 分岐完了 8 SrcA= SrcB= Op= PCWriteCond PCSource= 9 PCWrite PCSource= ジャンプの完了 3 MemRead IorD= メモリアクセス (Op= SW ) メモリアクセス 5 MemWrite IorD= 7 RegDst= RegWrite MemtoReg= R 形式の完了 4 メモリ読出し完了ステップ RegWrite MemtoReg= RegDst= 6
108 お絵かきスペース 7
109 章末問題 2 次ページの図は MIPSのマルチサイクルでの実現のデータパスの制御を行う有限状態機械の状態遷移図である 図中の制御信号の値を全て答えよ 図中の制御信号の値を全て答えよ ( 便宜上全ての制御線の値がほとんど書かれているが 問題としてはその値を聞いていると思ってください ) 同じ図において 以下の問いを答えよ. R 形式のを実行してオーバーフローが起こった場合 開始からどの順番に状態遷移するか? 2. 未定義のをフェッチした場合はどうか? 8
110 データパスを制御する有限状態機械の全体図 MemRead SrcA= IorD= IRWrite SrcB= OP= PCW it フェッチデコード / レジスタのフェッチ開始 SrcA= SrcB= OP= PCWrite PCSource= ジャンプ 2 SrcA= SrcB= OP= メモリアドレスの計算 6 SrcA= SrcB= OP= 実行 PCWrite PCSource= 9 ジャンプの完了 SrcA= SrcB= Op= PCWriteCond 8 分岐完了 3 5 メモリアクセスメモリアクセス (Op= SW ) 7 R 形式の完了 PCSource= IntCause= CauseWrite IntCause= MemRead IorD= MemWrite IorD= RegDst= RegWrite MemtoReg= SrcA= SrcB= OP= EPCWrite PCWrite PCSource= IntCause= CauseWrite SrcA= SrcB= OP= PCWrite EPCWrite PCSource= 数値オーバーフロー RegWrite MemtoReg= RegDst= 4 メモリ読出し完了ステップ 9 RegDst
Microsoft PowerPoint - Chap4 [Compatibility Mode]
![Microsoft PowerPoint - Chap4 [Compatibility Mode]](/thumbs/78/77275427.jpg "Microsoft PowerPoint - Chap4 [Compatibility Mode]")
計算機構成論 (Chap. ) @C01 http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/comparch2012/index.html (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見
ソフトウェア基礎技術研修
マルチサイクルを用いた実現方式 ( 教科書 5. 節 ) マルチサイクル方式 () 2 つのデータパス実現方式 単一クロックサイクル : 命令を クロックサイクルで処理 マルチクロックサイクル : 命令を複数クロックサイクルで処理 単一クロックサイクル方式は処理効率が悪い. CLK 処理時間 命令命令命令命令命令 時間のかかる命令にクロック サイクル時間をあわさなければならない. 余り時間の発生 クロック
Microsoft PowerPoint - Chap2 [Compatibility Mode]
![Microsoft PowerPoint - Chap2 [Compatibility Mode]](/thumbs/96/126614139.jpg "Microsoft PowerPoint - Chap2 [Compatibility Mode]")
計算機構成論 (Chap. 2) @C http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/comparch22/index.html (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見 ご要望
Microsoft PowerPoint - Chap5 [Compatibility Mode]
![Microsoft PowerPoint - Chap5 [Compatibility Mode]](/thumbs/77/75265728.jpg "Microsoft PowerPoint - Chap5 [Compatibility Mode]")
計算機構成論 (Chap. 5) @C306 http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/comparch2012/index.html (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見
Microsoft PowerPoint - Sol7 [Compatibility Mode]
![Microsoft PowerPoint - Sol7 [Compatibility Mode]](/thumbs/96/126579889.jpg "Microsoft PowerPoint - Sol7 [Compatibility Mode]")
ミニクイズ 4 E ハザード ( つ前の命令の結果を必要とする状況 ) が発生する条件を つ挙げよ. また それぞれの時に 制御線 ForwardA, ForwardB はどのように設定すれば良いか? ( 回答 ) E/.RegWrite= かつ E/.RegisterRd = ID/.RegisterRs この時,ForwardA = と制御すれば良い. E/.RegWrite= かつ E/.RegisterRd
ソフトウェア基礎技術研修
算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない
スライド 1
順序回路 (2) 1 順序回路の設計 組合せ論理回路の設計法 構造や規則性に着目した手設計 ( 先人の知恵を使う ) 入力 出力の関係に基づく自動合成 ( カルノー図など ) 順序回路の設計法 構造や規則性に着目した手設計 ( 前回の各例 ) 入力 出力 状態の関係に基づく自動合成 2 同期式順序回路の入力 出力 状態の関係 x 1 x 2 組合せ回路 y 1 y 2 x n q 2 q p q 1
スライド 1
東北大学工学部機械知能 航空工学科 2018 年度クラス C3 D1 D2 D3 情報科学基礎 I 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x n ), i
計算機アーキテクチャ
計算機アーキテクチャ 第 11 回命令実行の流れ 2014 年 6 月 20 日 電気情報工学科 田島孝治 1 授業スケジュール ( 前期 ) 2 回日付タイトル 1 4/7 コンピュータ技術の歴史と コンピュータアーキテクチャ 2 4/14 ノイマン型コンピュータ 3 4/21 コンピュータのハードウェア 4 4/28 数と文字の表現 5 5/12 固定小数点数と浮動小数点表現 6 5/19 計算アーキテクチャ
スライド 1
東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x
-2 外からみたプロセッサ GND VCC CLK A0 A1 A2 A3 A4 A A6 A7 A8 A9 A10 A11 A12 A13 A14 A1 A16 A17 A18 A19 D0 D1 D2 D3 D4 D D6 D7 D8 D9 D10 D11 D12 D13 D14 D1 MEMR
第 回マイクロプロセッサのしくみ マイクロプロセッサの基本的なしくみについて解説する. -1 マイクロプロセッサと周辺回路の接続 制御バス プロセッサ データ バス アドレス バス メモリ 周辺インタフェース バスの基本構成 Fig.-1 バスによる相互接続は, 現在のコンピュータシステムのハードウェアを特徴づけている. バス (Bus): 複数のユニットで共有される信号線システム内の データの通り道
スライド 1
東北大学工学部機械知能 航空工学科 2015 年度 5 セメスター クラス D 計算機工学 6. MIPS の命令と動作 演算 ロード ストア ( 教科書 6.3 節,6.4 節 ) 大学院情報科学研究科鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ間の演算命令 (C 言語 ) c = a + b; ( 疑似的な MIPS アセンブリ言語 )
スライド 1
Dispatch 0 年後学期 計算機アーキテクチャ第二 (O) アウトオブオーダ実行プロセッサとバックエンド フロントエンド 命令ウィンドウ : 命令を格納するバッファ ALU Dispatch 命令フェッチ, デコード, リネーミング バックエンド ディスパッチ (dispatch) : 命令ウィンドウに命令を格納する動作 発行 (issue, fire) : 命令ウィンドウから, データ依存が解消された命令を機能ユニットに送り出す動作
スライド 1
東北大学工学部機械知能 航空工学科 2018 年度クラス C3 1 2 3 情報科学基礎 I 11. 順序回路の基礎 ( 教科書 4 章 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ回路と順序回路 x1 x2 xn 組合せ回路 y1 y2 ym 組合せ回路 : 出力は, その時点の入力の組合せのみで決まる x1 x2
Microsoft PowerPoint - Lec ppt [互換モード]
![Microsoft PowerPoint - Lec ppt [互換モード]](/thumbs/91/106557353.jpg "Microsoft PowerPoint - Lec ppt [互換モード]")
0 年後学期 アウトオブオーダ実行プロセッサの構成 計算機アーキテクチャ第二 (O) アウトオブオーダ実行プロセッサとバックエンド フロントエンド 命令ウィンドウ : 命令を格納するバッファ 命令ウィンドウ ALU レジスタファイル ALU スケジューラ等 Register Dispatch 命令フェッチ, デコード, リネーミング バックエンド アウトオブオーダ実行プロセッサの構成 ディスパッチ
6. パイプライン制御
6. パイプライン制御 パイプライン (Pipelining) 命令のスループットをあげて性能を向上する Program eection order Time (in instrctions) lw $, ($) fetch 2 4 6 8 2 4 6 8 Data access lw $2, 2($) 8 ns fetch Data access lw $3, 3($) Program eection
< B8CDD8AB B83685D>
() 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに アウトオブオーダ処理 工学部講義 はじめに 本講義の目的 の基本を学ぶ 場所 火曜日 8:40-0:0 工学部 号館 4 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/ 教科書 坂井修一
計算機アーキテクチャ
計算機アーキテクチャ 第 18 回ハザードとその解決法 2014 年 10 月 17 日 電気情報工学科 田島孝治 1 授業スケジュール ( 後期 ) 2 回 日付 タイトル 17 10/7 パイプライン処理 18 10/17 ハザードの解決法 19 10/21 並列処理 20 11/11 マルチプロセッサ 21 11/18 入出力装置の分類と特徴 22 11/25 割り込み 23 12/2 ネットワークアーキテクチャ
ディジタル回路 第1回 ガイダンス、CMOSの基本回路
1 前回教育用の RISC POCO を導入しました 今日はその Verilog 記述を紹介します まず この復習をやっておきましょう 2 最も重要な点は メモリの読み書きで レジスタ間接指定の理解です これはポインタと一緒なので 間違えないように修得してください 3 RISC なので 基本の演算はレジスタ同士でしかできません MV はレジスタ間のデータ移動なので気をつけてください 4 イミーディエイト命令は
コンピュータ工学Ⅰ
コンピュータ工学 Ⅰ Rev. 2018.01.20 コンピュータの基本構成と CPU 内容 ➊ CPUの構成要素 ➋ 命令サイクル ➌ アセンブリ言語 ➍ アドレッシング方式 ➎ CPUの高速化 ➏ CPUの性能評価 コンピュータの構成装置 中央処理装置 (CPU) 主記憶装置から命令を読み込み 実行を行う 主記憶装置 CPU で実行するプログラム ( 命令の集合 ) やデータを記憶する 補助記憶装置
コンピュータ工学Ⅰ
コンピュータ工学 Ⅰ 中央処理装置 Rev. 2019.01.16 コンピュータの基本構成と CPU 内容 ➊ CPUの構成要素 ➋ 命令サイクル ➌ アセンブリ言語 ➍ アドレッシング方式 ➎ CPUの高速化 ➏ CPUの性能評価 コンピュータの構成装置 中央処理装置 (CPU) 主記憶装置から命令を読み込み 実行を行う 主記憶装置 CPU で実行するプログラム ( 命令の集合 ) やデータを記憶する
MIPSのマイクロアーキテクチャ
今回はパイプラインの動作を妨げるハザードとその対処法をやります 1 前回紹介した構造ハザードは 資源の競合により起こるハザードで回避は簡単 ( というか複製しか手がない ) でした 今回はハザードの中のハザード データハザードを紹介します 2 パイプライン処理では 直前の命令の結果がレジスタファイルに書き込まれないうちに 後続の命令が読み出しを行うため この命令間にデータの依存性があると 誤って更新前の値を読み出してしまいます
問 2. タイミングチャート以下に示す VHDL コードで記述されている回路に関するタイミングチャートを完成させよ ) レジスタの動作 use IEEE.std_logic_64.all; entity RegN is generic (N : integer := 8 port ( CLK, EN
第 8 回中間試験前の演習 問.VHDL ソースコードを読む () 次の VHDL のソースコードが記述しているゲート回路の回路図を示せ. use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Logic is port ( A : in std_logic_vector(3
ex04_2012.ppt
2012 年度計算機システム演習第 4 回 2012.05.07 第 2 回課題の補足 } TSUBAMEへのログイン } TSUBAMEは学内からのログインはパスワードで可能 } } } } しかし 演習室ではパスワードでログインできない設定 } 公開鍵認証でログイン 公開鍵, 秘密鍵の生成 } ターミナルを開く } $ ssh-keygen } Enter file in which to save
2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE
差し替え版 第 7 回マイクロプロセッサの VHDL 記述 マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例である ただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンである
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到達目標 スーパバイザモード, 特権命令, 割り込み CPU の割り込みメカニズム 割り込みの種類ごとに, 所定の例外処理が呼び出される スーパーバイザモードに, 自動的に切り替わる 割り込み終了後に 元のモード に戻る ハードウエア割り込みについて 割り込み禁止 割り込み発生時の CPU の挙動 現在の処理を中断 例外処理用のプログラム ( ハンドラともいう ) が起動される プログラム実行の流れ
この方法では, 複数のアドレスが同じインデックスに対応づけられる可能性があるため, キャッシュラインのコピーと書き戻しが交互に起きる性のミスが発生する可能性がある. これを回避するために考案されたのが, 連想メモリアクセスができる形キャッシュである. この方式は, キャッシュに余裕がある限り主記憶の
計算機システム Ⅱ 演習問題学科学籍番号氏名 1. 以下の分の空白を埋めなさい. CPUは, 命令フェッチ (F), 命令デコード (D), 実行 (E), 計算結果の書き戻し (W), の異なるステージの処理を反復実行するが, ある命令の計算結果の書き戻しをするまで, 次の命令のフェッチをしない場合, ( 単位時間当たりに実行できる命令数 ) が低くなる. これを解決するために考案されたのがパイプライン処理である.
MIPSのマルチサイクル マイクロアーキテクチャ
MIPSのマルチサイクル マイクロアーキテクチャ 慶應義塾大学 天野 1 命令フォーマット 3種類の基本フォーマットを持つ 31 R-type opcode 31 I-type 21 20 rs 26 25 opcode 31 J-type 26 25 16 15 rt 21 20 rs 11 10 rd 5 16 15 rt 0 0 immediate 26 25 opcode 6 shift function
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完了した CP:1~19( 合計 19 個 ) 未達成の CP:20 [ 要旨 目的 ] CPU の製作を行う CPU の製作を通じて ハードウェア設計の流れを理解する CPU の構造について 理解を深める CPU 製作第 3 回の実験では 最終的なCPUの完成を目指す [ 原理 理論 ] まずは CPU の構造設計から行う 全体の構成は次のようになる 下の図では モニター回路は含まれない chattering
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計算機システムの基礎 ( 第 10 回配布 ) 第 7 章 2 節コンピュータの性能の推移 (1) コンピュータの歴史 (2) コンピュータの性能 (3) 集積回路の進歩 (4) アーキテクチャ 第 4 章プロセッサ (1) プロセッサの基本機能 (2) プロセッサの構成回路 (3) コンピュータアーキテクチャ 第 5 章メモリアーキテクチャ 1. コンピュータの世代 計算する機械 解析機関 by
命令セットの構成例 a) 算術 演算命令 例 )ADD dest, source : dest dest + source SUB dest, source : dest dest - source AND dest, source : dest dest AND source SHR reg, c
第 11 回機械語とアーキテクチャ コンピュータは, 記号で組み立てられ, 記号で動く機械 : ソフトウェアソフトウェア としても理解されなければならない ソフトウェアの最も下位レベルのしくみが ( 命令セット ) アーキテクチャ である 講義では命令符号 ( 機械語 ) の構成と種類についてまとめる また, 機械語を効率良く実行するために採用されている技術について紹介する 機械語とアセンブリ言語
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011-05-19 011 年前学期 TOKYO TECH 命令処理のための基本的な 5 つのステップ 計算機アーキテクチャ第一 (E) 5. プロセッサの動作原理と議論 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W61 講義室木曜日 13:0-1:50 IF(Instruction Fetch) メモリから命令をフェッチする. ID(Instruction Decode)
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組み合わせ回路と順序回路 論理回路 第 9 回フリップフロップ http://www.info.kindai.ac.jp/lc 38 号館 4 階 N-4 内線 5459 takasi-i@info.kindai.ac.jp 組み合わせ回路 ある時刻の信号が 現在の信号だけで決まる回路 順序回路 ある時刻の信号が 現在の信号だけでなく 過去の信号の影響も受ける回路 ( 回路内にバッファ メモリがある
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コンピュータアーキテクチャ 第 13 週 割込みアーキテクチャ 2013 年 12 月 18 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ ( 演算アルゴリズムと回路
QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは？
レジスタ アクセスの拡張機能 1. レジスタ アクセスの概要 Smart-USB Plus 製品で利用できるレジスタ アクセスとは FPGA 内にハードウエア レジスタを実装し ホスト PC の制御ソフトウエアから USB 経由でそれらのレジスタに値を設定したり レジスタの設定値を読み出すことができる機能です このレジスタ アクセス制御には USB バス仕様に基づく コントロール転送 を利用しています
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2019 年 4 月 26 日ハードウエア設計論 :3 ハードウエアにおける設計表現 ハードウエア設計記述言語 VerilogHDL ~ 種々の記述 ~ ALU の実装とタイミングに関して always @(A or B or C) Ubuntu を起動し verilog が実行できる状態にしておいてください 79 演習 4: 簡単な演算器 1 入力 A:8 ビット 入力 B:8 ビット 出力 O:8
ＶＬＳＩ工学
25/1/18 計算機論理設計 A.Matsuzawa 1 計算機論理設計 (A) (Computer Logic Design (A)) 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 3. フリップフロップ回路とその応用 25/1/18 計算機論理設計 A.Matsuzawa 2 25/1/18 計算機論理設計 A.Matsuzawa 3 注意 この教科書では記憶回路を全てフリップフロップと説明している
回路 7 レジスタ ( 同期イネーブル及び非同期リセット付 ) 入力データを保持するのに用いる記憶素子 使用用途として, マイクロプロセッサ内部で演算や実行状態の保持に用いられる Fig4-2 のレジスタは, クロック信号の立ち上がり時かつ 信号が 1 のときに外部からの 1 ビットデータ R をレ
第 4 回 VHDL 演習 2 プロセス文とステートマシン プロセス文を用いるステートマシンの記述について学ぶ 回路 6 バイナリカウンタ (Fig.4-1) バイナリカウンタを設計し, クロック信号に同期して動作する同期式回路の動作を学ぶ ⅰ) リスト 4-1 のコードを理解してから, コンパイル, ダウンロードする ⅱ) 実験基板上のディップスイッチを用いて, 発生するクロック周波数を 1Hz
COMET II のプログラミング ここでは機械語レベルプログラミングを学びます 1
COMET II のプログラミング ここでは機械語レベルプログラミングを学びます 1 ここでは機械命令レベルプログラミングを学びます 機械命令の形式は学びましたね機械命令を並べたプログラムを作ります 2 その前に プログラミング言語について 4 プログラミング言語について 高級言語 (Java とか C とか ) と機械命令レベルの言語 ( アセンブリ言語 ) があります 5 プログラミング言語について
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3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード
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東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 6. MIPS の命令と動作 演算 ロード ストア ( 教科書 6.3 節,6.4 節命令一覧は p.113) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ レジスタ間の演算命令 (C 言語 ) c = a + b; ( 疑似的な MIPS アセンブリ言語
また RLF 命令は 図 2 示す様に RRF 命令とは逆に 各ビットを一つずつ 左方向に回転 ( ローテイト ) する命令である 8 ビット変数のアドレスを A とし C フラグに 0 を代入してから RLF A,1 を実行すると 変数の内容が 左に 1 ビットシフトし 最下位ビット (LSB)
コンピュータ工学講義プリント (12 月 11 日 ) 今回は ローテイト命令を用いて 前回よりも高度な LED の制御を行う 光が流れるプログラム 片道バージョン( 教科書 P.119 参照 ) 0.5 秒ごとに 教科書 P.119 の図 5.23 の様に LED の点灯パターンが変化するプログラムを作成する事を考える この様にすれば 光っている点が 徐々に右に動いているように見え 右端まで移動したら
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東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 14. さらに勉強するために 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 0 と 1 の世界 これまで何を学んだか 2 進数, 算術演算, 論理演算 計算機はどのように動くのか プロセッサとメモリ 演算命令, ロード ストア命令, 分岐命令 計算機はどのように構成されているのか
出 アーキテクチャ 誰が 出 装置を制御するのか 1
出 アーキテクチャ 誰が 出 装置を制御するのか 1 が 出 装置を制御する メモリ ( 主記憶 ) 命令データ 出 装置 2 が 出 装置を制御する 命令 実 入出力装置を制御する命令を実行する メモリ ( 主記憶 ) 命令データ 制御 出 装置 3 が 出 装置を制御する メモリ ( 主記憶 ) 命令 実 制御 命令データ データを出力せよ 出 装置 4 が 出 装置を制御する メモリ ( 主記憶
VelilogHDL 回路を「言語」で記述する
2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4
コンピュータの仕組み（1）ハードウェア
Copyright 守屋悦朗 2005 コンピュータの仕組み (1) ハードウェア 2.1 CPU の基本原理 2 つの整数の和を出力するプログラムを考えよう main() { int a, b, c; /* 変数 a,b が整数値をとる変数であることを宣言する */ a = 1; /* a に 1 を代入する */ b = 2; /* b に 2 を代入する */ c = a+b; /* a と
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東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 14. さらに勉強するために 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 0 と 1 の世界 これまで何を学んだか 2 進数, 算術演算, 論理演算 計算機はどのように動くのか プロセッサとメモリ 演算命令, ロード
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Course number: CSC.T341 コンピュータ論理設計 Computer Logic Design 10. シングルサイクルプロセッサのデータパス Datapath for Single Cycle Processor 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
- VHDL 演習 ( 組み合せ論理回路 ) 回路 半加算器 (half adder,fig.-) 全加算器を構成する要素である半加算器を作成する i) リスト - のコードを理解してから, コンパイル, ダウンロードする ii) 実験基板上のスイッチ W, が, の入力,LED, が, の出力とな
第 回 VHDL 演習組み合せ論理回路 VHDL に関する演習を行う 今回は, 組み合せ論理回路の記述について学ぶ - 論理回路の VHDL 記述の基本 同時処理文を並べることで記述できる 部品の接続関係を記述 順番は関係ない process 文の内部では, 順次処理文を使う process 文 つで, つの同時処理文になる順次処理文は, 回路の動作を 逐次処理的 に ( 手続き処理型プログラム言語のように
授業のあとで 情報処理工学 : 第 3 回 10 進数を 16 進数に変換する方法と 16 進数を 10 進数に変換する方法は 標準的な方法でも良いですか? 履修申告は済みましたか? 割り算 方法 ) 54 余り 6 16 ) 3 余り 3 ) 0 第 4 回へ 201
授業のあとで 情報処理工学 : 第 3 回 10 進数を 16 進数に変換する方法と 16 進数を 10 進数に変換する方法は 標準的な方法でも良いですか? 履修申告は済みましたか? 割り算 方法 54 10 36 16 16 ) 54 余り 6 16 ) 3 余り 3 ) 0 第 4 回へ 2013/10/30 2 授業のあとで (#2) したがって 54 10 36 16 ここまでの復習 2/10/16
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仮想マシン () 仮想マシン 復習 仮想マシンの概要 hsm 仮想マシン プログラム言語の処理系 ( コンパイラ ) 原始プログラム (Source program) コンパイラ (Compiler) 目的プログラム (Object code) 原始言語 (Source language) 解析 合成 目的言語 (Object Language) コンパイルする / 翻訳する (to compile
目次 1. はじめに 1 2. マルチALUプロセッサ MAP MAP の構成 MAP 命令セットアーキテクチャ 並列 連鎖判定のアルゴリズムについて 5 3. Booth 乗算のアルゴリズム 次 Booth アルゴリズム 次 Bo
目次 1. はじめに 1 2. マルチALUプロセッサ MAP 2 2.1 MAP の構成 2 2.2 MAP 命令セットアーキテクチャ 3 2.3 並列 連鎖判定のアルゴリズムについて 5 3. Booth 乗算のアルゴリズム 7 3.1 1 次 Booth アルゴリズム 7 3.2 2 次 Booth アルゴリズム 8 3.3 3 次 Booth アルゴリズム 10 4. シミュレーションによる並列化の評価
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2010 年 後 学 期 レポート 問 題 計 算 機 アーキテクチャ 第 二 (O) 4. シングルサイクルプロセッサの 実 装 とパイプライン 処 理 大 学 院 情 報 理 工 学 研 究 科 計 算 工 学 専 攻 吉 瀬 謙 二 kise _at_ cs.titech.ac.jp S321 講 義 室 月 曜 日 5,6 時 限 13:20-14:50 1 1. 1から100までの 加 算
C プログラミング演習 1( 再 ) 2 講義では C プログラミングの基本を学び 演習では やや実践的なプログラミングを通して学ぶ
C プログラミング演習 1( 再 ) 2 講義では C プログラミングの基本を学び 演習では やや実践的なプログラミングを通して学ぶ 今回のプログラミングの課題 次のステップによって 徐々に難易度の高いプログラムを作成する ( 参照用の番号は よくわかる C 言語 のページ番号 ) 1. キーボード入力された整数 10 個の中から最大のものを答える 2. 整数を要素とする配列 (p.57-59) に初期値を与えておき
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論理回路 第 回多状態順序回路の設計 http://www.info.kindai.ac.jp/lc 38 号館 4 階 N4 内線 5459 takasii@info.kindai.ac.jp 不完全指定論理関数と完全指定論理関数 2 n 個の状態を持つ (n 個の FF を持つ ) 論理関数に対して 定義 3. ( 不完全指定論理関数 ) ある状態に対する状態遷移関数, 出力関数が定義されていない論理関数
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コンピュータアーキテクチャ 第 7 週命令セットアーキテクチャ ( 命令の表現 命令の実行の仕組 ) 2013 年 11 月 6 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現
MW100 Modbusプロトコルによるデータ通信の設定について
Modbus プロトコルによるデータ通信の設定について 概要 設定の手順 DAQMASTER の Modbus 通信について 設定の手順を説明します このマニュアルでは イーサネットを使った Modbus 通信 (Modbus/TCP) で 2 台の を接続し データの送受信をするまでの手順を取り上げます なお Modbus クライアント機能を使うには 演算機能 (/M1 オプション ) が必要です
QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは？
アルテラ FPGA 向け PLL リコンフィグの応用回路 1. PLL リコンフィグとは アルテラ FPGA は PLL 機能を内蔵しています PLL を利用して基本周波数を逓倍 分周したクロックを利用することができます 通常 FPGA 開発ツール Quartus2( 以下 Q2) の MegaWizard プラグインマネージャを利用して PLL を設定し 希望のクロック周波数を得ることができます
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FPGA の実験 Ⅱ 1. 目的 (1)FPGA を用いて組合せ回路や順序回路を設計する方法を理解する (2) スイッチや表示器の動作を理解し 入出力信号を正しく扱う 2. スケジュール項目 FPGAの実験 Ⅱ( その1) FPGAの実験 Ⅱ( その2) FPGAの実験 Ⅱ( その3) FPGAの実験 Ⅱ( その4) FPGAの実験 Ⅱ( その5) FPGAの実験 Ⅱ( その6) FPGAの実験 Ⅱ(
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プロセッサと 年次前次前期 ( 第 回 ) 進数の加減算 (overflow( overflow) 演習 次の ビット演算の結果は overflow か? () + + () + + 答 答 中島克人 情報メディア学科 nakajima@im.dendai.ac.jp () - = + + 答 進数の加減算 (overflow( overflow) 演習 次の ビット演算の結果は overflow
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コード生成 (2) http://cis.k.hosei.ac.jp/~asasaki /lect/compiler/2007-1211.pdf 1 概要 宣言文と記号表 ( 配列 ) 今日はやりません 2 宣言 a = 1; b = a+2; putint(b); int main(){ int a; int b; a = 1; b = a+2; putint(b); } PUSH 0 26 LDC
スライド 1
知能制御システム学 画像処理の高速化 OpenCV による基礎的な例 東北大学大学院情報科学研究科鏡慎吾 swk(at)ic.is.tohoku.ac.jp 2007.07.03 リアルタイム処理と高速化 リアルタイム = 高速 ではない 目標となる時間制約が定められているのがリアルタイム処理である.34 ms かかった処理が 33 ms に縮んだだけでも, それによって与えられた時間制約が満たされるのであれば,
Microsoft Word - 19-d代 試é¨fi 解ç�fl.docx
2019 年度ディジタル代数期末試験解答例 再評価試験は期末試験と同程度の難しさである. しっかり準備して受けるように. 1. アドレスが 4 バイトで表わされた画像処理専用プロセッサが幾つかのデータを吐き出して停まってしまった. そのデータの 1 つはレジスタ R0 の中身で,16 進表示すると (BD80) 16 であった. このデータに関して, 以下の問に対する回答を対応する箱内に書け. (1)
Microsoft Word - マイコン実験 doc
Ⅲ-2. マイクロコンピュータの実験 - 1 1. 目的 (1) 基本的なマイクロコンピュ-タの構成を学ぶとともに 各部の機能を理解する (2) マイクロコンピュ-タの機械語プログラムの理解を深める 2. マイクロコンピュ-タの動作図 1は 8ビットマイクロプロセッサ Z80 を用いたマイクロコンピュ-タシステムのブロック図である 以下に このマイクロコンピュ-タを例にとり 各部の動作を説明する 記憶部
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コンピュータアーキテクチャ 第 11 週 制御アーキテクチャ メモリの仕組 2013 年 12 月 4 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ
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C 言語講座第 2 回 作成 : ハルト 前回の復習基本的に main () の中カッコの中にプログラムを書く また 変数 ( int, float ) はC 言語では main() の中カッコの先頭で宣言する 1 画面へ出力 printf() 2 キーボードから入力 scanf() printf / scanf で整数を表示 / 入力 %d 小数を表示 / 入力 %f 3 整数を扱う int 型を使う
プログラミングA
プログラミング A 第 5 回 場合に応じた処理 繰り返し 2017 年 5 月 15 日 東邦大学金岡晃 前回の復習 (1) このプログラムを作成し実行してください 1 前回の復習 (2) このプログラムを作成し実行してください 2 前回の復習 (3) 3 前回の復習 演算子 代入演算子 インクリメント シフト演算子 型変換 4 場合に応じた処理 5 こういうプログラムを作りたい 5 教科のテスト
例 e 指数関数的に減衰する信号を h( a < + a a すると, それらのラプラス変換は, H ( ) { e } e インパルス応答が h( a < ( ただし a >, U( ) { } となるシステムにステップ信号 ( y( のラプラス変換 Y () は, Y ( ) H ( ) X (
第 週ラプラス変換 教科書 p.34~ 目標ラプラス変換の定義と意味を理解する フーリエ変換や Z 変換と並ぶ 信号解析やシステム設計における重要なツール ラプラス変換は波動現象や電気回路など様々な分野で 微分方程式を解くために利用されてきた ラプラス変換を用いることで微分方程式は代数方程式に変換される また 工学上使われる主要な関数のラプラス変換は簡単な形の関数で表されるので これを ラプラス変換表
ＪａｖａプログラミングⅠ
Java プログラミング Ⅰ 4 回目演算子 今日の講義で学ぶ内容 演算子とオペランド 式 様々な演算子 代表的な演算子の使用例 演算子とオペランド 演算子 演算の種類です例えば + - * / 掛け算の記号は ではなく *( アスタリスク ) を使います割り算の記号は ではなく /( スラッシュ ) を使います オペランド 演算の対象です例えば 5( 値 ) num( 変数 ) 式 演算子とオペランドの組み合わせにより構成される数式です式は演算結果をもちます
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仮想マシン (2), コード生成 http://cis.k.hosei.ac.jp/~asasaki /lect/compiler/2007-1204.pdf ( 訂正版 ) 1 概要 仮想マシン 概要 ( 復習 ) 制御命令 出力命令 コード生成 式のコード生成 文 文の列のコード生成 記号表 2 演習で作るコンパイラの例 test.hcc Int main() { int i j; i = 3;
C に必要なコンピュータ知識 C はコンピュータの力を引き出せるように設計 コンピュータの知識が必要
C プログラミング 1( 再 ) 第 5 回 講義では C プログラミングの基本を学び演習では やや実践的なプログラミングを通して学ぶ C に必要なコンピュータ知識 C はコンピュータの力を引き出せるように設計 コンピュータの知識が必要 1 コンピュータの構造 1.1 パーソナルコンピュータの構造 自分の ( 目の前にある ) コンピュータの仕様を調べてみよう パソコン本体 = CPU( 中央処理装置
Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用]
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2007.11.12 集積回路工学 Matsuzawa Lab 1 集積回路工学 東京工業大学 大学院理工学研究科 電子物理工学専攻 2007.11.12 集積回路工学 Matsuzawa Lab 2 1. 1. ハードウェア記述言語 (VHDL で回路を設計 ) HDL 設計の手順や基本用語を学ぶ RTL とは? Register Transfer Level レジスタ間の転送関係を表現したレベル慣例的に以下のことを行う
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前回まで コンピュータアーキテクチャ (8) 2010/11/24 山内担当クラス CPU の大まかな仕組を理解した 構成要素は何か? 汎用レジスタ プログラムカウンタ ALUとは何か など 命令はどのように実行されるか 命令の実行サイクルはどういうものか CPI MIPSとは何か 命令について理解した 命令 ( 語 ) の構成要素は何か オペランドとは何か 2 オペランドとは何か 様々なアドレッシングモードを説明せよ
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電気 電子計測 第 3 回 第 8 章ディジタル計測制御システムの基礎 http://cobayasi.com/keisoku/3th/3th.pdf 今日の学習の要点 ( テキスト P85~P94). 計算機の基本的なしくみを学ぼう 2. 外部機器とのデータのやりとりについて知ろう 3. 計算機によるディジタル計測制御システムの構成法 物理量. 計算機の基本的なしくみを学ぼう ディジタル計測制御システムセンサから得た情報を
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第 7 章デジタル演算回路 1 デジタル信号処理音声, 音楽, 通信信号 信号 = 符号付き 2 進データ 負の数値の表現方法 2 2 進数 n ビット n-1 =Σb i 2 i 0 2 の補数 +=2 n n-1 n-1 2 n =1+Σb i 2 i +Σb i 2 i 0 0 n-1 =2 n ー =1+Σb i 2 i 0 3 2 進数の補数 2 の補数 各桁のビットを反転した後で最下位に
C プログラミング 1( 再 ) 第 5 回 講義では C プログラミングの基本を学び演習では やや実践的なプログラミングを通して学ぶ
C プログラミング 1( 再 ) 第 5 回 講義では C プログラミングの基本を学び演習では やや実践的なプログラミングを通して学ぶ C に必要なコンピュータ知識 C はコンピュータの力を引き出せるように設計 コンピュータの知識が必要 コンピュータの構造 1. パーソナルコンピュータの構造 自分の ( 目の前にある ) コンピュータの仕様を調べてみよう パソコン本体 = CPU( 中央処理装置 ):
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5. メモリ管理 (2) 概要ページ管理 式ページ置換アルゴリズム 28/5/23 メモリ管理 (2) 1 ページング ( 復習 ) 仮想アドレス空間, 主記憶 ( 実アドレス空間 ) を固定サイズのページに分割 仮想アドレス空間のページを主記憶 ( メモリ ) のページに対応させる ページテーブル ( 変換表 ) を実メモリ上に保持 ページを単位としたアドレス変換 ( 仮想ページ番号, オフセット
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// システムプログラム概論 メモリ管理 () 今日の講義概要 ページ管理方式 ページ置換アルゴリズム 第 5 講 : 平成 年 月 日 ( 月 ) 限 S 教室 中村嘉隆 ( なかむらよしたか ) 奈良先端科学技術大学院大学助教 y-nakamr@is.naist.jp http://narayama.naist.jp/~y-nakamr/ // 第 5 講メモリ管理 () ページング ( 復習
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東北大学工学部機械知能 航空工学科 2019 年度クラス C D 情報科学基礎 I 7. MIPS の命令と動作 分岐 ジャンプ 関数呼出し ( 教科書 7 章命令一覧は p.113) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 分岐 ジャンプ命令 条件文や繰り返し文などを実現するには, 命令の実行順の制御が必要 (C 言語
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計算機構成論 II 第 1 回 ( 全 15 回 ) 2017 年 10 月 5 日 ( 木 ) 知能情報工学科 横田孝義 1 授業計画 10/6 10/12 10/19 10/28 11/2 11/9 11/16 11/21 12/7 12/14 12/21 1/11 1/18 1/25 2/1 2/8 定期テスト 2 テキスト 朝倉書院尾内理紀夫著 ISBN978-4-254-12701-0 C3341
情報工学Ⅰ-02
第 2 回コンピュータの構成 学習目標 最低でも コンピュータを構成する 5 つの要素について理解して欲しい そのステップをクリアできたなら それぞれの構成要素ごとに 具体的にどんな機器が用いられていて それぞれの機器がどんな特徴を持っているかを理解して欲しい 用語 キーワード CPU, 中央制御装置 入出力装置 補助記憶装置 主記憶装置 演算装 置 制御装置 バス マザーボード スロット コネクタ
講義計画 1. コンピュータの歴史 1 2. コンピュータの歴史 2 3. コンピュータの歴史 3 4. 論理回路と記憶, 計算 : レジスタとALU 5. 主記憶装置とALU, レジスタの制御 6. 命令セットアーキテクチャ 7. 演習問題 8. パイプライン処理 9. メモリ階層 : キャッシュ
計算機システム Ⅱ キャッシュと仮想記憶 和田俊和 講義計画 1. コンピュータの歴史 1 2. コンピュータの歴史 2 3. コンピュータの歴史 3 4. 論理回路と記憶, 計算 : レジスタとALU 5. 主記憶装置とALU, レジスタの制御 6. 命令セットアーキテクチャ 7. 演習問題 8. パイプライン処理 9. メモリ階層 : キャッシュと仮想記憶 ( 本日 ) 10. 命令レベル並列処理
4 分岐処理と繰返し処理 ( 教科書 P.32) プログラムの基本的処理は三つある. (1) 順次処理 : 上から下に順番に処理する ぶんきそろ (2) 分岐処理 : 条件が揃えば, 処理する はんぷく (3) 反復処理 : 条件が揃うまで処理を繰り返す 全てのプログラムは (1) から (3) の
4 分岐処理と繰返し処理 ( 教科書 P.32) プログラムの基本的処理は三つある. (1) 順次処理 : 上から下に順番に処理する ぶんきそろ (2) 分岐処理 : 条件が揃えば, 処理する はんぷく (3) 反復処理 : 条件が揃うまで処理を繰り返す 全てのプログラムは (1) から (3) の組み合わせで作れる. ここでは (2) と (3) について扱う. 4.1 分岐処理 4.1.1 if
プログラミングA
プログラミング A 第 5 回 場合に応じた処理 繰り返し 2019 年 5 月 13 日 東邦大学金岡晃 場合に応じた処理 1 こういうプログラムを作りたい 5 教科のテスト 100 点以上各科目の点数の合計が 100 点未満 おめでとう! これで 100 点越えのプレゼントを獲得! というメッセージを出力 残念!100 点越えのプレゼントまであと ** 点! というメッセージを出力 5 教科の点数の合計が
JAIST Reposi Title RTL とゲートレベルを混在させた最適な論理回路設計に 関する研究 Author(s) 張, 之飛 Citation Issue Date Type Thesis or Dissertation Text ver
JAIST Reposi https://dspace.j Title RTL とゲートレベルを混在させた最適な論理回路設計に 関する研究 Author(s) 張, 之飛 Citation Issue Date 2014-03 Type Thesis or Dissertation Text version author URL http://hdl.handle.net/10119/12013 Rights
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入出力,OS, 計算機の高速化 1 0 と 1 の世界 これまで何を学んだか 2 進数, 算術演算, 論理演算, 浮動小数点数 計算機はどのように動くのか プロセッサとメモリ 演算命令, ロード ストア命令, 分岐命令 計算機はどのように構成されているのか 組合せ回路 論理関数 論理式の標準形, 論理式の簡単化 順序回路 有限状態機械 メインメモリ, キャッシュメモリ 2 目次 プロセッサとメモリ
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仮想記憶 (2) 実際に存在する主記憶 ( 物理メモリ ) の容量に制限されない 仮想的な記憶空間 をユーザに提供する 仮想記憶の基本アイディア 主記憶に入りきらない大きなプログラムでも, ある時点で実行されているのはプログラムの一部のみ, 必要となるデータも一時には一部のデータのみ ( 参照の局所性 ) プログラム全体はディスク装置に入れておき, 実行時に必要な部分を主記憶にもってくればよい 主記憶容量
arduino プログラミング課題集 ( Ver /06/01 ) arduino と各種ボードを組み合わせ 制御するためのプログラミングを学 ぼう! 1 入出力ポートの設定と利用方法 (1) 制御( コントロール ) する とは 外部装置( ペリフェラル ) が必要とする信号をマイ
arduino プログラミング課題集 ( Ver.5.0 2017/06/01 ) arduino と各種ボードを組み合わせ 制御するためのプログラミングを学 ぼう! 1 入出力ポートの設定と利用方法 (1) 制御( コントロール ) する とは 外部装置( ペリフェラル ) が必要とする信号をマイコンから伝える 外部装置の状態をマイコンで確認する 信号の授受は 入出力ポート 経由で行う (2) 入出力ポートとは?
PowerPoint プレゼンテーション
コンピュータアーキテクチャ 第 6 週演算アーキテクチャ ( 続き ) ノイマン型コンピュータ 命令とは 命令の使い方 2013 年 10 月 30 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2
OS
Operatig Systems カーネルとデバイスドライバ 2019-03 1 OS の構成要素 シェル ワープロ ブラウザ さまざまなソフトウェア ] ^ _ Z ` a b c d e ` f Y Z [ \ プロセス管理通信制御ファイルシステム メモリ管理割込み制御タイマ管理 デバイスドライバ 管理プログラム 基本ライブラリ デバイスドライバ CPU メモリ ストレージ さまざまなハードウェア
<4D F736F F F696E74202D FEE95F18F88979D8B5A8F702E B93C782DD8EE682E890EA97705D205B8CDD8AB B83685D>
第 4 回情報処理技術講義 コンピュータ計算の基本概念 ( 論理ハードウェア ) 60 これはなんだと思いますか? 携帯電話の開発ボードだそうです 61 ソフト開発をする人でも, ハードウェア知識は必要不可欠である コンピュータの最も基本的要素は論理電子回路であるその中でも以下の3 素子が基本となる (AN, ORは組合して作れる ) NOT NAN NOR 注意 :MOS トランジスタによる実現
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1 章 C# の学習を始める前に プログラムの 01 基本 Keyword プログラムプログラミング言語 プログラムとは プログラムとは コンピューターへの命令の集まりです 学校の先生が プリントを持ってきて と生徒に指示した場合を考えてみましょう 先生をプログラマー ( プログラムの作成者 ) 生徒をコンピューターとしたとき プリントを持ってきて という指示がプログラムです 人間とは違い コンピューターは曖昧な指示を理解できません
SOPC Builder ペリフェラル 簡易ユーザ・ガイド - PIO (Parallel I/O)
ALTIMA Corp. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) ver.1.0 2010 年 8 月 ELSENA,Inc. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) 目次 1. はじめに... 3 2. PIO 概要... 3 2-1. PIO 概要... 3 2-2. PIO
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RL78/G13 周辺機能紹介安全機能 ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ 安全機能の概要 フラッシュ メモリ CRC 演算機能 RAM パリティ エラー検出機能 データの保護機能 RAM ガード機能 SFR ガード機能 不正メモリ アクセス機能 周辺機能を使用した安全機能 周波数検出機能 A/D
プログラミング基礎
C プログラミング Ⅰ 授業ガイダンス C 言語の概要プログラム作成 実行方法 授業内容について 授業目的 C 言語によるプログラミングの基礎を学ぶこと 学習内容 C 言語の基礎的な文法 入出力, 変数, 演算, 条件分岐, 繰り返し, 配列,( 関数 ) C 言語による簡単な計算処理プログラムの開発 到達目標 C 言語の基礎的な文法を理解する 簡単な計算処理プログラムを作成できるようにする 授業ガイダンス
PIC の書き込み解説 PICライターを使うときに間違った使い方を見受ける 書き込み失敗の原因は知識不足にある やってはいけないことをしている 単に失敗だけならまだしも部品を壊してしまう 正しい知識を身に着けよう 書き込みに必要なピンと意味 ICSPを意識した回路設計の必要性 ICSP:In Cir
PIC の書き込み解説 PICライターを使うときに間違った使い方を見受ける 書き込み失敗の原因は知識不足にある やってはいけないことをしている 単に失敗だけならまだしも部品を壊してしまう 正しい知識を身に着けよう 書き込みに必要なピンと意味 ICSPを意識した回路設計の必要性 ICSP:In Circuit Serial Programmming 原則論を解説 PIC の種類によって多少異なる 1
プログラミング実習I
プログラミング実習 I 03 変数と式 人間システム工学科井村誠孝 m.imura@kwansei.ac.jp 3.1 変数と型 変数とは p.60 C 言語のプログラム中で, 入力あるいは計算された数や文字を保持するには, 変数を使用する. 名前がついていて値を入れられる箱, というイメージ. 変数定義 : 変数は変数定義 ( 宣言 ) してからでないと使うことはできない. 代入 : 変数には値を代入できる.
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動的スケジューリング ( アウトオブオーダ実行 ) 計算機アーキテクチャ特論 (Advanced Computer Architectures) (1) DIV.D F0, F2, F4 (2) ADD.D F10, F0, F8 (3) SUB.D F12, F8, F14 9. アウトオブオーダプロセッサステートと例外回復 DIV.D とADD.Dの依存がパイプラインをストールさせ,SUB.D
ＪａｖａプログラミングⅠ
Java プログラミング Ⅰ 5 回目演算子の優先順位と変数の型変換 今日の講義で学ぶ内容 演算子の優先順位 優先順位の変更の方法 キャスト演算子と型変換 演算子の優先順位 演算子の優先順位 式を計算するときの演算の順序です例えば a=b*c+d; では乗算を先に計算するというルールです ( 主な演算子の優先順位 ) 演算子 名前 結合規則 ++ 後置インクリメント 左 -- 後置デクリメント 左!
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コンパイラとプログラミング言語 第 3 4 週 プログラミング言語の形式的な記述 2014 年 4 月 23 日 金岡晃 授業計画 第 1 週 (4/9) コンパイラの概要 第 8 週 (5/28) 下向き構文解析 / 構文解析プログラム 第 2 週 (4/16) コンパイラの構成 第 9 週 (6/4) 中間表現と意味解析 第 3 週 (4/23) プログラミング言語の形式的な記述 第 10 週