2ALU 以下はデータ幅 4ビットの ALU の例加算, 減算,AND,OR の4つの演算を実行する実際のプロセッサの ALU は, もっと多種類の演算が可能リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE

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はなえんの
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1 差し替え版第 7 回マイクロプロセッサの VHDL 記述マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例であるただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンであるこのままでプロセッサが作れるわけではないことに注意リスト 7-1 プロセッサの VHDL 記述 RESET= 0 use IEEE.std_logic_usiged.all; etity MPU is port( CLK, RESET : i std_logic; -- クロックとリセット信号 A_BUS : out std_logic_vector(7 dowto 0 -- アドレスバス D_BUS : iout std_logic_vector(7 dowto 0 -- データバス MR, MW : out std_logic ed MPU; -- 制御バス RESET= 1 Idle Fetch Executio アイドル RESET= 1 メツ命令フェッチメモリリードイネーブル信号 MR= 0 にして命令をレジスタ IR にリード命令実行命令を実行し, 演算結果をメモリにライトするため MW= 0 に次の命令をフェッチするため PC を +1 architecture RTL of MPU is sigal PC, IR : std_logic_vector(7 dowto 0 -- プログラムカウンタと命令レジスタ type type_state is (Idle, Fetch, Executio -- プロセッサの状態を表すデータ型を宣言 sigal state : type_state; -- state という状態を表わす信号を宣言 process(clk, RESET) -- プログラムカウンタ (PC) をプロセス文で記述 if (RESET = '0') the -- RESET=0 でリセット PC <= (others => '0' -- リセットがかかれば PC をゼロクリア elsif (CLK'evet ad CLK = '1') the -- クロック立上りで動作 if (state = Executio) the -- 実行 (Executio) 状態では, PC <= PC + 1; -- PC を1 増加, process(clk, RESET) if (RESET = '0') the state <= Idle; elsif (CLK'evet ad CLK = '1') the case state is whe Idle => if (RESET = '1') the state <= Fetch; -- プロセッサの状態を制御する回路をプロセス文で記述 -- リセットがかかったら, 待機 (Idle) 状態に -- 各状態での動作を whe 構文で記述 -- Idle 状態 -- RESET がかかっていなければ Fetch 状態に whe Fetch => -- Fetch 状態 IR <= D_BUS; --データバスのデータを命令レジスタ(IR) に入力 state <= Executio; -- 実行 (Executio) 状態に移行 whe Executio => -- Executio 状態 -- Executio Logic -- 命令実行用の回路を記述する ( ここでは省略 ) state <= Fetch; -- 命令実行が終わったら,Fetch 状態に移行 whe others => -- 上記以外の状態 state<=idle; ed case; A_BUS <= PC; 実行中は次に実行する命令の番地を指している 1 -- PC の内容はアドレスバスに接続 --メモリアクセス信号出力用マルチプレクサ MR <= '0' whe (state = Fetch) else -- メモリリード (MR) は Fetch の際は 0 にする '1'; -- ( アクティブロー ) MW <= '0' whe (state = Executio) else -- メモリライト (MW) は Executio の際は 0 にする '1'; -- ( アクティブロー ) マイクロプロセッサとインタフェース講義資料 7-1

2 2ALU 以下はデータ幅 4ビットの ALU の例加算, 減算,AND,OR の4つの演算を実行する実際のプロセッサの ALU は, もっと多種類の演算が可能リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEEE.STD_LOGIC_ARITH.ALL; 01 : 減算 use IEEE.STD_LOGIC_SIGNED.ALL; M etity ALU4 is 10 : AND : OR A, B : i std_logic_vector(3 dowto 0 -- データ入力 (4bit) A 1 M : i std_logic_vector(1 dowto 0 -- 制御入力 (2bit) S O : out std_logic_vector(3 dowto 0 -- 出力 (4bit) 4 ALU S : out std_logic -- 符号出力 (1bit) O 4 ed ALU4; B architecture RTL of ALU4 is sigal alu : std_logic_vector(4 dowto 0 -- ALU 内部データ (5bit に拡張 ) alu <= (A(3) & A) + (B(3) & B) whe (M = "00") else -- bit 拡張後に符号付き加算 (A(3) & A) - (B(3) & B) whe (M = "01") else -- bit 拡張後に符号付き減算 ('0' & A) ad ('0' & B) whe (M = "10") else -- AND 演算 ('0' & A) or ('0' & B O <= alu(3 dowto 0 S <= alu(4 -- OR 演算演習問題 1. リスト 7-2 の ALU に 1~3 のデータを入力した時の出力信号 O 及び S を,ALU 制御信号 M の全ての組み合わせに対して求めよ 1 A=0101,B= A=1001,B= A=1011,B=1101 解答欄 1 例 )A=0011,B=1111 のときマイクロプロセッサとインタフェース講義資料

3 2.ALU の VHDL 記述を,8 ビットデータ用に書き直せ ( 変更箇所のみ示すこと ) etity ALU8 is A, B : i std_logic_vector(7 dowto 0 -- データ入力 (8bit) M : i std_logic_vector(1 dowto 0 -- 制御入力 (2bit) O : out std_logic_vector(7 dowto 0 -- 出力 (8bit) S : out std_logic ed ALU8; -- 符号出力 (1bit) architecture RTL of ALU8 is sigal alu : std_logic_vector(8 dowto 0 -- ALU 内部データ (9bit に拡張 ) alu <= (A(7) & A) + (B(7) & B) whe (M = "00") else -- bit 拡張後に符号付き加算 (A(7) & A) - (B(7) & B) whe (M = "01") else -- bit 拡張後に符号付き減算 ('0' & A) ad ('0' & B) whe (M = "10") else -- AND 演算 ('0' & A) or ('0' & B O <= alu(7 dowto 0 S <= alu(8 -- OR 演算 3.[ 宿題 ] 2 つのビットのデータに, 加減算や乗算などの演算を施すと, その結果はビットには収まりきれないことがあるそこで,ALU 内部では, 演算の前にデータのビット数を増やすこれがビット拡張であるなぜリスト 7-2 のような操作をしているか考察せよ 3N ビットレジスタ N ビット幅のレジスタこの回路記述は geeric 宣言を用いていて, サブルーチンのように呼び出して使える呼び出す側の回路でデータ幅 N を指定する何も指定しない場合,N=8 とするリスト 7-3 N ビットレジスタ -- Auto-geerated module template: RegN -- etity RegN is geeric (N : iteger := 8 -- geeric 宣言, デフォルト値として N=8 CLK, EN : i std_logic; R : i std_logic_vector(n-1 dowto 0 Q : out std_logic_vector(n-1 dowto 0) ed RegN; architecture RTL of RegN is process(clk) if (CLK'evet ad CLK = '1') the if (EN = '1') the Q <= R; マイクロプロセッサとインタフェース講義資料 7-3

4 4 レジスタファイル N ビットレジスタが 2 M 個セットになったもの M ビットのアドレス入力により 1 つのレジスタを選択するリスト 7-4 レジスタファイル -- Auto-geerated module template: RegNxM use IEEE.std_logic_usiged.all; etity RegNxM is geeric (N : iteger := 8; M : iteger := 8-- geeric 宣言 ed RegNxM; CLK, WR : i std_logic; -- クロックと WR( 書込み ) 信号 A : i std_logic_vector(m-1 dowto 0 -- アドレス入力 (M bit) R : i std_logic_vector(n-1 dowto 0 -- データ入力 (N bit) Q : out std_logic_vector(n-1 dowto 0) -- データ出力 (N bit) architecture RTL of RegNxM is subtype REG is std_logic_vector(n-1 dowto 0 -- Nbit レジスタを REG とタイプ宣言 type ARRAY_REGS is array (0 to 2**M-1) of REG; -- 2 の M 乗個の REG sigal regfile : ARRAY_REGS; Q <= regfile(cov_iteger(a) -- Read, A を cov_iteger により整数に変換している process(clk) -- レジスタ動作のプロセス文による記述 if (CLK'evet ad CLK = '1') the if (WR = '1') the -- Write regfile(cov_iteger(a)) <= R; 5 プログラムカウンタ (re-loadable) プログラムカウンタ (PC) は, プロセッサが読み込む命令符号が格納されている番地を指定する以下のリスト 7-5 では, リスト 7-1 の記述と異なり,LOAD 信号により PC の内容を上書きできるようになっているリスト 7-5 プログラムカウンタ -- Auto-geerated module template: PC use IEEE.std_logic_usiged.all; etity PC is geeric (N : iteger := 8 CLK, RESET, LOAD : i std_logic; D : i std_logic_vector(n-1 dowto 0 C : out std_logic_vector(n-1 dowto 0) ed PC; architecture RTL of PC is sigal cout : std_logic_vector(n-1 dowto 0 process(clk, RESET) if (RESET = '0') the cout <= (others => '0' elsif (CLK'evet ad CLK = '1') the if (LOAD = '0') the cout <= D; --LOAD= 0 のとき外部信号 D の値を PC にセット else cout <= cout + '1'; C <= cout; A W R R CLK N M アドレス指定によりアクセス可能なレジスタ群 N Q 7-4 マイクロプロセッサとインタフェース講義資料

5 演習問題の解答例 1. リスト 7-2 の ALU に 1~3 のデータを入力した時の出力信号 O 及び S を,ALU 制御信号 M の全ての組み合わせに対して求めよ 1 A=0101,B= A=1001,B= A=1011,B=1101 解答欄 1 A = 0101, B = M=00( 加算 ): M=01( 減算 ): M=10(AND): M=11(OR): ALU の VHDL 記述を,8 ビットデータ用に書き直せ ( 変更箇所のみ示すこと ) リスト全体を示すコメント,etity 名,architecture 名などは合成される回路機能には関係ない etity ALU8 is A, B : i std_logic_vector(7 dowto 0 -- データ入力 (8bit) M : i std_logic_vector(1 dowto 0 O : out std_logic_vector(7 dowto 0 S : out std_logic ed ALU8; A = 1001, B = A = 1011, B = 制御入力 (2bit) -- 出力 (8bit) -- 符号出力 (1bit) 例 )A=0011,B=1111 のときビット拡張 A E = , B E = ,B E の 2 の補数 : M=00( 加算 ): M=01( 減算 ): M=10(AND): M=11(OR): ビット拡張 A E = , B E = ,B E の 2 の補数 : M=00( 加算 ): M=01( 減算 ): M=10(AND): M=11(OR): ビット拡張 A E = , B E = ,B E の 2 の補数 : architecture RTL of ALU8 is sigal alu : std_logic_vector(8 dowto 0 -- ALU 内部データ (9bit に拡張 ) alu <= (A(7) & A) + (B(7) & B) whe (M = "00") else (A(7) & A) - (B(7) & B) whe (M = "01") else ('0' & A) ad ('0' & B) whe (M = "10") else ('0' & A) or ('0' & B O <= alu(7 dowto 0 S <= alu(8 -- bit 拡張後に符号付き加算 -- bit 拡張後に符号付き減算 -- AND 演算 -- OR 演算マイクロプロセッサとインタフェース講義資料 7-5

6 3.[ 宿題 ] 2 つのビットのデータに, 加減算や乗算などの演算を施すと, その結果はビットには収まりきれないことがあるそこで,ALU 内部では, 演算の前にデータのビット数を増やすこれがビット拡張であるなぜリスト 7-2 のような操作をしているか考察せよ解説ビット拡張では, もとの数値データの MSB(2 進数として考えたときの最も大きな桁 : 最上位ビット ) を拡張したいビット数分だけ並べたものを, データの上位に追加するこれにより, もとのデータと同じ数値を表すデータが得られる例 (4 ビットを 8 ビットに拡張 ): , 今, ビットのデータが整数を表しているとしようこれを + m ビットに拡張する場合, 元のデータの MSB を v ビット並べたものをデータの頭に結合するこの操作により, 元のデータの整数値を保ったままデータ幅が拡張されるデータを D 1D 2 D0 とし, 場合分けして考えると, ⅰ) データが正のとき D 1 = 0 であり, 表している整数値は, D D D1 (1) これをビット拡張した, 00 0DD 2 D0 も,0 を加えているだけだから, 同じ値を表している ⅱ) データが負のとき D = 1 であり, 表している整数値は, D 2 + D D1 2 (2) これをビット拡張した, 11 1D 1D D0 が表している整数値は, + m 1 + m D 2 + D D1 + 2 (3) であるこの式を変形していくと, m m 1 m = D 2 + D D 2 + D 2 ( ) (4) D D1 = D 2 (5) となり, ビットのときと同じ値を表していることがわかる ( ここで, 2 = ( ) + 1よ m m 1 り, = 1 であることを用いた ) 2の補数について : ビットで整数を表す場合, 負の数の表現には, 2の補数を用いる ( 正式には 2 の補数と呼ぶべきものである ) x の 2の補数とは 2 x のこと ( x と加算すると 2 になる数のこと ) + m m m 1 m 2 負の数 a を 2 a で表す MSB=0 のときは, そのままの2 進数, MSB=1 のときはそのままの2 進数 - 2 を表している = ( 2 8 = 256 ),-20 をの2 進数で表す例 : 8 のとき 2 の補数はビット反転して 1 を加算操作で求まる! ある整数 x の符号を反転する場合も,2 の補数 = 2 x を求める補数足りない分で負数を表現 2 の補数を使うと減算が加算と同じ方法でできる! 2の補数を用いる整数表現で加減算を行う場合, + 1 ビット目への桁上げは無視する ( ただし, 結果がビットに収まる場合 ) の補数では 7-6 マイクロプロセッサとインタフェース講義資料

問 2. タイミングチャート以下に示す VHDL コードで記述されている回路に関するタイミングチャートを完成させよ ) レジスタの動作 use IEEE.std_logic_64.all; entity RegN is generic (N : integer := 8 port ( CLK, EN

問 2. タイミングチャート以下に示す VHDL コードで記述されている回路に関するタイミングチャートを完成させよ ) レジスタの動作 use IEEE.std_logic_64.all; entity RegN is generic (N : integer := 8 port ( CLK, EN 第 8 回中間試験前の演習問.VHDL ソースコードを読む () 次の VHDL のソースコードが記述しているゲート回路の回路図を示せ. use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Logic is port ( A : in std_logic_vector(3

2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE

2ALU 以下はデータ幅 4ビットの ALU の例加算, 減算,AND,OR の4つの演算を実行する実際のプロセッサの ALU は, もっと多種類の演算が可能リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE