Microsoft PowerPoint - 01-VerilogSetup-2019.pptx

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ふじきみたにしき
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1 2019 年 4 月 26 日ハードウエア設計論 :3 ハードウエアにおける設計表現ハードウエア設計記述言語 VerilogHDL ~ 種々の記述 ~ ALU の実装とタイミングに関して or B or C) Ubuntu を起動し verilog が実行できる状態にしておいてください 79

2 演習 4: 簡単な演算器 1 入力 A:8 ビット入力 B:8 ビット出力 O:8 ビット制御入力 CTR:4 ビット 0000: 加算 0001: 減算 1000: 論理積 1001: 論理和 1010: 排他的論理和 1011: 反転 1100: 1 ビット右シフト (0 で埋める ) 1101: 1 ビット左シフト (0 で埋める ), 1110: 1 ビット右ローテーション (MSB を LSB で埋める ), 1111: 1 ビット左ローテーション (LSB を MSB で埋める ) 入力はクロックの立ち上がりで取り込み 1 クロック後の立ち上がりで出力暗黙の了解 1: 定義していない制御入力の場合の出力は? ここでは 0 にする暗黙の了解 2: タイミング : ここではすべての入力はクロックの立ち上がりで内部の ( 入力 ) レジスターに取り込む演算結果はクロックの立ち上がりで内部の ( 出力 ) レジスターに取り込む ( 出力 ) レジスタの結果を出力として外部に出力する 80

3 簡単な演算器とは制御コード機能 Verilog 記述ほかの記述 0000 加算 A+B 0001 減算 A B 1000 論理積 A&B 1001 論理和 A B 1010 排他的論理和 A^B 1011 反転 ~A ビット右シフト A>>1 {1 b0,a[7:1]} ビット左シフト A<<1 {A[6:0],1 b0} ビット右ローテーション {A[0],A[7:1]} ビット左ローテーション {A[6:0],A[7]} 0010, 0011, 0100, 0101, 0110, 0111, 定義なし : 0 を出力 81

4 骨格 module alu(a,b,o,ctr,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O; reg [7:0] INA, INB, O; reg [3:0] C; wire [7:0] OUT; module alu.v 実装例 1 順序機械 1 ck) begin INA <= A; INB <= B; C <= CTR; O <= OUT; 継続代入で実現 assign OUT=(C== b0000? INA + INB : (C== b0001? INA - INB : (C== b1000? INA & INB : (C== b1001? INA INB : (C= b1010? INA ^ INB : (C== b1011? ~INA : (C== b1100? INA>>1 : (C== b1101? INA<<1 : (C== b1110? {INA[0],INA[7:1]} : (C== b1111? {INA[6:0],INA[7]} : 8 b0 )))))))))); 82

5 骨格 module alu(a,b,o,ctr,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O; reg [7:0] INA, INB, OUT, O; reg [3:0] C; module alu2.v 実装例 2 順序機械 ck) begin C <= CTR; INA <= A; INB <= B; case (C) b0000 : O <= INA + INB; b0001 : O <= INA - INB; b1000 : O <= INA & INB; b1001 : O <= INA INB; b1010 : O <= INA ^ INB; b1011 : O <= ~INA; b1100 : O <= INA>>1; b1101 : O <= INA<<1; b1110 : O <= {INA[0],INA[7:1]}; b1111 : O <= {INA[6:0],INA[7]}; case 83

6 骨格 module alu(a,b,o,ctr,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O; reg [7:0] INA, INB, OUT, O; reg [3:0] C; module alu21.v 実装例 2 1 順序機械 2 ck) begin C <= CTR; INA <= A; INB <= B; O <= OUT; or INA or INB) begin case (C) b0000 : OUT <= INA + INB; b0001 : OUT <= INA - INB; b1000 : OUT <= INA & INB; b1001 : OUT <= INA INB; b1010 : OUT <= INA ^ INB; b1011 : OUT <= ~INA; b1100 : OUT <= INA>>1; b1101 : OUT <= INA<<1; b1110 : OUT <= {INA[0],INA[7:1]}; b1111 : OUT <= {INA[6:0],INA[7]}; case 84

7 実装例 3:function を使用骨格 module alu(a,b,o,ctr,ck); input [7:0] A, B; input [3:0] CTR; input ck; output [7:0] O; reg [7:0] INA, INB, O; reg [3:0] C; module alu3.v 順序機械 2 ck) begin C <= CTR; INA <= A; INB <= B; O <= alufunc(ina,inb,c); function function [7:0] alufunc; input [7:0] A; input [7:0] B; input [3:0] C; case (C) b0000 : alufunc = A + B; b0001 : alufunc = A - B; b1000 : alufunc = A & B; b1001 : alufunc = A B; b1010 : alufunc = A ^ B; b1011 : alufunc = ~A; b1100 : alufunc = A>>1; b1101 : alufunc = A<<1; b1110 : alufunc = {A[0], A[7:1]}; b1111 : alufunc = {A[6:0], A[7]}; case function 85

8 課題 5 mul.v (multest2.vを使用) 演習 5: 乗算の実装あえてブロッキング代入 ( 逐次実行 ) で記述 86

9 乗算の実装 : 複数サイクルで実行入力 A, B, ck, start start=1 で A, B を内部レジスタ AIN, BIN に取り込み状態変数 st を 0 終了フラグ fin を 0 とする ck 毎に st をインクリメント以下のような演算を実行 st=7( 演算終了 ) で fin=1 とする st=8 で fin=0 とする start=1 st=0 st=1 st=2 st=3 st=4 st=5 st=6 st=7 <= <= <= <= <= <= <= <= <= 87

10 複数クロックでの実装 ck) begin if( start == 1 ) begin else begin module mul(a,b,o,ck,start,fin); input [7:0] A, B; input ck,start; output [16:0] O; output fin; 変数 ( レジスタ等 ) の定義 module 実行 88

11 multest.v 複数クロックでの実装 ( テストベンチ ) module multest; reg [7:0] A, B; reg ck; reg start; reg [3:0] st; wire [16:0] O; reg [16:0] OR; initial begin ck=0; start=0; st=0; mul always #10 ck = ~ck; ck) begin if( st == 0 ) start <= 1; else start <= 0; if( fin == 1 ) OR <= O; st <= st+1; A = $random; B = $random; MUL(A, B, O, ck, start,fin); module $monitor( "%t ta=%h, B=%h, CTR=%h, (OUT=%h) OUT=%h", $time, A, B, CTR, O, OR ); #1000 $finish; 全数チェックするには multest2.v (WEB から取得 ) 89

12 fifo.v 演習 6 8 ビット 16 段の FIFO を完成させよ (fifo.v をダウンロードして完成させ実行結果で確認 ) モジュール名 : fifo 入力 :8 ビット入力データ : Din, クロック : ck, データ入力フラグ : Wen, データ出力フラグ : Ren リセット : rst 出力 :8 ビット出力データ : Dout, FIFO エンプティフラグ : Fempty, FIFO フルフラグ : Ffull module fifo ( Din, Dout, Wen, Ren, rst, ck, Fempty, Ffull ); input [7:0] Din; output [7:0] Dout; input Wen, Ren, rst, ck; output Fempty, Ffull; reg [7:0] FMEM[0:15]; 以下変更なし assign f0 = FMEM[0]; メモリーの内容は通常は参照することができないアドレス毎に assign 文で切り分けてあげることでシミュレーション中に参照 ( デバッグ ) ができるようになるメモリの中身をシミュレーションで参照する仕組み wire [7:0] f0, f1, f2, f3, f4, f5, f6, f7, f8, f9, f10, f11, f12, f13, f14, f15; assign f0 = FMEM[0]; assign f1 = FMEM[1]; assign f2 = FMEM[2]; assign f3 = FMEM[3]; assign f4 = FMEM[4]; assign f5 = FMEM[5]; assign f6 = FMEM[6]; assign f7 = FMEM[7]; assign f8 = FMEM[8]; assign f9 = FMEM[9]; assign f10 = FMEM[10]; assign f11 = FMEM[11]; assign f12 = FMEM[12]; assign f13 = FMEM[13]; assign f14 = FMEM[14]; assign f15 = FMEM[15]; 90

13 演習 6:FIFO Ffull Fempty Wptr Rptr FMEM 91

14 FIFO の動作 92

15 演習 6:FIFO f0, f1,,, は FMEM[0..15] の内容を表す Wen=1 の時にはクロックごとに Din が内部に書き込まれる同時に Wptr がインクリメントされる Wen=1 の時にはクロックごとに FMEM の内容が Dout に出力される同時に Rptr がインクリメントされる 93

16 演習 6 fifo.v fifo.v の完成 (simfifo.v を使用 ) モジュール構成の理解 8 ビット 16 段の FIFO を完成させよ (fifo.v をダウンロードして完成させ実行結果で確認 ) モジュール名 : fifo 入力 :8 ビット入力データ : Din, クロック : ck, データ入力フラグ : Wen, データ出力フラグ : Ren リセット : rst 出力 :8 ビット出力データ : Dout, FIFO エンプティフラグ : Fempty, FIFO フルフラグ : Ffull 94

17 FIFO の動作 1(FIFO empty) Ren=1 の時に Wptr == Rptr(Fempty=1) だと FIFO が空っぽであるため読み出しは行われない 95

18 FIFO の動作 1(FIFO full) Wen=1 の時に Wptr == Rptr(Ffull=1) だと FIFO がいっぱいであるため書き込みは行われない 96

19 本日の出欠は本日正午 +δ までに WEB から課題 5~6 までを提出する 5 月 10 日ー 5 月 31 日は藤田先生の講義次回 (6 月 7 日までに演習 7-1 をやっておく ) 97

20 次回演習 7 簡単なマイクロプロセッサを作ってみよう命令 16 ビット加算減算右シフト左シフト論理和論理積論理反転排他的論理和ジャンプ条件分岐 ( ゼロ ) ロードストアー下位ビットセットデータ 16 ビットゼロフラグレジスタ :16 本ただし 0 番レジスタは常に 0 15 番レジスタはプログラムカウンタ命令語オペコードオペランド1 オペランド2 オペランド3 98

21 演習 7:CPU の構造 A バス B バス命令アドレス IA 命令 ID プログラムカウンター入力レジスタ PCi +1 プログラムカウンター R15(PC) レジスタ R0 R14 演算器ロードストアユニットアドレス DA データバス DD C バス 99

22 コンピュータアーキテクチャでは x A バス B バス x C バス実際には JUMP などが記載されていない LSU 100

23 命令オペコードオペランド1 演習 7: 命令セットオペランド 2 オペランド 3 命令の詳細加算 0000 RC RA RB [RA] + [RB] > [RC] 減算 0001 RC RA RB [RA] [RB] >[RC] 右シフト 0010 RC RA RB [RA] >> [RB] > [RC] 左シフト 0011 RC RA RB [RA] << [RB] > [RC] 論理和 0100 RC RA RB [RA] [RB] > [RC] 論理積 0101 RC RA RB [RA] & [RB] >[RC] 論理反転 0110 RC RA RB ~[RA] > [RC] 排他的論理和 0111 RC RA RB [RA] ^ [RB] >[RC] 下位ビットセット 1100 RC 即値データ { 8b0,IMM} > [RC] ジャンプ 1000 RC 0000 RB [RB] > [PC], [PC]+1 > [RC] 条件分岐 ( ゼロ ) RB If( flag ) [RB] > [PC] ロード 1011 RC 0000 RB #[RB] > [RC] ストアー RA RB [RA] > #[RB] 101

24 演習 7:CPU の動作 FUA FUB LSUA LSUB 1クロック目 : 命令フェッチ LSUc PCc 命令アドレスの番地から命令を取り込む 2クロック目 : 命令デコードレジスタ読み出し命令のOP2,OP3のレジスタを読み出しBUSA, BUSBへオペコード0xxxの場合に演算器の入力レジスタA, BにBUSA, BUSBの内容を取り込むオペコード101xの場合にロードストアユニットの入力レジスタA, Bに BUSA, BUSBの内容を取り込むオペコード1000の場合プログラムカウンタ入力レジスタPCiに BBUSの内容を取り込むオペコード1001かつフラグレジスタが1の場合プログラムカウンタ入力レジスタPCiに BBUSの内容を取り込むオペコードが100x 以外の場合にはプログラムカウンタ入力レジスタPCiに PC + 1を取り込む 3クロック目 : 演算実行オペコード0xxxの場合に xxxに応じた演算結果を演算器出力レジスタfucに取り込むオペコード101xの場合 LSUAをデータアドレスに x=1のとき RW=1, としデータバスの結果をLSUCに取り込む x=0のとき RW=0としデータバスにLSUAを出力するオペコード1000のときPC 出力レジスタPCcにPC+1 値を取り込む 4クロック目 : 書き込みオペコード0xxxの場合に演算器出力レジスタ値 FUcをCBUSに出力するオペコード101xの場合 LSU 出力レジスタ値 LSUcをCBUSに出力するオペコード1100の場合即値データIMMをCBUSに出力する ( ただし上位 8ビットは0とする ) オペコード1000のときPC 出力レジスタ値 PCcをCBUSに出力する CBUS 値をOP1のレジスタに書き込む PCにプログラムカウンタ入力レジスタ値を書き込む 102 FUc

25 演習 7-1:CPU の動作の状態遷移図を描いてみよう状態遷移図から VerilogHDL のひな型ができるはず 103

26 演習 7-1:CPU の動作の状態遷移図を描いてみよう 1 クロック目 STAGE=0 2 クロック目 STAGE=1 3 クロック目 STAGE=2 4 クロック目 STAGE=3 状態遷移図から VerilogHDL のひな型ができるはず CK) begin if( RST == 1 ) begin else begin if( STAGE == 0 )begin STAGE <= 1; else if( STAGE == 1 ) begin STAGE <= 2; else if( STAGE == 2) begin STAGE <= 3; else if( STAGE == 3 ) begin STAGE <= 0; 104

27 module mul(a,b,o,ck,start,fin); input [7:0] A, B; input ck,start; output [16:0] O; output fin; reg [3:0] st; reg [7:0] AIN, BIN; reg [16:0] O; reg fin; ck) begin if( start == 1 ) begin st <= 0; fin <= 0; AIN <= A; BIN <= B; O <= 0; else begin case (st) 0: O <= (O<<1) + AIN * BIN[7]; 1: O <= (O<<1) + AIN * BIN[6]; 2: O <= (O<<1) + AIN * BIN[5]; 3: O <= (O<<1) + AIN * BIN[4]; 4: O <= (O<<1) + AIN * BIN[3]; 5: O <= (O<<1) + AIN * BIN[2]; 6: O <= (O<<1) + AIN * BIN[1]; 7: begin O <= (O<<1) + AIN * BIN[0]; fin<= 1; 8: fin <= 0; case st <= st + 1; module 課題 5 mul.v (multest2.vを使用) 演習 5: 乗算の実装 module mul(a,b,o,ck,start,fin); input [7:0] A, B; input ck,start; output [16:0] O; output fin; reg [3:0] st; reg [7:0] AIN, BIN; reg [16:0] O, Y; reg fin; ck) begin if( start == 1 ) begin st <= 0; fin <= 0; AIN <= A; BIN <= B; Y <= 0; else begin case (st) 0: Y <= (Y<<1) + (BIN[7]==1? AIN : 0); 1: Y <= (Y<<1) + (BIN[6]==1? AIN : 0); 2: Y <= (Y<<1) + (BIN[5]==1? AIN : 0); 3: Y <= (Y<<1) + (BIN[4]==1? AIN : 0); 4: Y <= (Y<<1) + (BIN[3]==1? AIN : 0); 5: Y <= (Y<<1) + (BIN[2]==1? AIN : 0); 6: Y <= (Y<<1) + (BIN[1]==1? AIN : 0); 7: begin O <= (Y<<1) + (BIN[0]==1? AIN : 0); fin<= 1; 8: fin <= 0; case st <= st + 1; module module mul(a,b,o,ck,start,fin); input [7:0] A, B; input ck,start; output [16:0] O; output fin; reg [3:0] st; reg [7:0] AIN, BIN; reg [16:0] Y; reg fin; assign O = (fin == 1? Y : b 0); ck) begin if( start == 1 ) begin st <= 0; fin <= 0; AIN <= A; BIN <= B; Y <= 0; else begin case (st) 0: Y <= (Y<<1) + (BIN[7]==1? AIN : 0); 1: Y <= (Y<<1) + (BIN[6]==1? AIN : 0); 2: Y <= (Y<<1) + (BIN[5]==1? AIN : 0); 3: Y <= (Y<<1) + (BIN[4]==1? AIN : 0); 4: Y <= (Y<<1) + (BIN[3]==1? AIN : 0); 5: Y <= (Y<<1) + (BIN[2]==1? AIN : 0); 6: Y <= (Y<<1) + (BIN[1]==1? AIN : 0); 7: begin Y <= (Y<<1) + (BIN[0]==1? AIN : 0); fin<= 1; 8: fin <= 0; case st <= st + 1; module fin のタイミングと O への代入のタイミングがずれないように注意 105

28 mul3.v 演習 5: 蛇足 : パラメータ化 module mul(a,b,o,ck,start,fin); parameter wa=16; parameter wb=16; parameter ws=5; input [wa-1:0] A; input [wb-1:0] B; output [wa+wb:0] O; multest3.v `define wwa 8 `define wwb 8 `define wws 4 module multest; reg [`wwa-1:0] A; reg [`wwb-1:0] B; reg [`wws:0] st; wire [`wwa+`wwb:0] O; reg [`wwa+`wwb:0] OR; defparam MUL.wA=`wwA; defparam MUL.wB=`wwB; defparam MUL.wS=`wwS; 106

29 multest2.v 課題 6 のテストベンチ module multest; reg [7:0] A, B; reg [3:0] st; initial begin stが0になるまで待って (stは4ビットなので乗算は16 mul MUL(A, B, O, ck, start,fin); クロック以内に終わることを前提としているそうでな ck) begin いとテストベンチが誤動作 ) 演算実施 (=start 1) if( st == 0 ) start <= 1; else start <= 0; if( fin == 1 ) begin OR <= O; st <= 0; {B,A} <= {B,A} + 1; if( O!= A*B ) $finish; finが出力されると即次の演 if( A == 'h f && B == 'h f ) begin 算実施 (=start 1) $display( "OK n" ); $finish; else st <= st+1; 107

30 fifo.v 課題 6 fifo.vの完成 (simfifo.vを使用) module fifo ( Din, Dout, Wen, Ren, rst, ck, Fempty, Ffull ); input [7:0] Din; output [7:0] Dout; input Wen, Ren, rst, ck; output Fempty, Ffull; reg [7:0] FMEM[0:15]; reg [3:0] Wptr, Rptr; reg Fempty, Ffull; reg [7:0] obuf; wire [3:0] NWptr, NRptr; assign Dout = obuf; assign NWptr = Wptr + 1; assign NRptr = Rptr + 1; ck) begin if(!rst ) begin Wptr <= 0; Rptr <= 0; Fempty <= 1; Ffull <= 0; else begin if( Ren == 1 && Fempty!= 1 ) begin obuf <= FMEM[Rptr]; Rptr <= NRptr; Ffull <= 0; if( NRptr == Wptr ) Fempty <= 1; else Fempty <= 0; if( Wen == 1 && Ffull!= 1 ) begin FMEM[Wptr] <= Din; Wptr <= Wptr + 1; Fempty <= 0; if( NWptr == Rptr ) Ffull <= 1; else Ffull <= 0; module メモリの中身をシミュレーションで参照する仕組み wire [7:0] f0, f1, f2, f3, f4, f5, f6, f7, f8, f9, f10, f11, f12, f13, f14, f15; assign f0 = FMEM[0]; assign f1 = FMEM[1]; assign f2 = FMEM[2]; assign f3 = FMEM[3]; assign f4 = FMEM[4]; assign f5 = FMEM[5]; assign f6 = FMEM[6]; assign f7 = FMEM[7]; assign f8 = FMEM[8]; assign f9 = FMEM[9]; assign f10 = FMEM[10]; assign f11 = FMEM[11]; assign f12 = FMEM[12]; assign f13 = FMEM[13]; assign f14 = FMEM[14]; assign f15 = FMEM[15]; 108

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Microsoft PowerPoint - 01-VerilogSetup-2018.pptx 2018 年 4 月 13 日ハードウエア設計論 :2 ハードウエアにおける設計表現ハードウエア設計記述言語 VerilogHDL ~ 状態遷移と順序機械 ~ TA2 名 : 古賀杉山が担当します Ubuntu を起動し verilog が実行できる状態にしておいてください http://www.mos.t.u-tokyo.ac.jp/~ikeda/hwdesign/ 38 VerilogHDL