FPGA HW Design GL

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1 Lattice FPGA 実装設計と ボード設計の ガイドライン 本ドキュメントは主にラティス代理店 FAE を対象としています - 1 -

2 目次 1 はじめに 5 2 Lattice FPGA 各ファミリの電源設計要件 LatticeECP3 ファミリ 電源系統と推奨電圧範囲 電源のランプレート ( 傾き ) 立ち上がり時間 パワーオンリセット ( デバイス内部 ) 用の電圧検出閾値 電源オン オフ ( パワーサイクリング ) 時などの残留電圧 電源シーケンス LatticeXP2 ファミリ 電源系統と推奨電圧範囲 電源のランプレート ( 傾き ) 立ち上がり時間 パワーオンリセット ( デバイス内部 ) 用の電圧検出閾値 電源オン オフ ( パワーサイクリング ) 時などの残留電圧 電源シーケンス LatticeECP2/M ファミリ 電源系統と推奨電圧範囲 電源のランプレート ( 傾き ) 立ち上がり時間 パワーオンリセット ( デバイス内部 ) 用の電圧検出閾値 電源オン オフ ( パワーサイクリング ) 時などの残留電圧 電源シーケンス LatticeSC/SCM ファミリ 電源系統と推奨電圧範囲 電源のランプレート ( 傾き ) 立ち上がり時間 パワーオンリセット ( デバイス内部 ) 用の電圧検出閾値 電源オン オフ ( パワーサイクリング ) 時などの残留電圧 電源シーケンス MachXO ファミリ 電源系統と推奨電圧範囲 電源のランプレート ( 傾き ) 立ち上がり時間 パワーオンリセット ( デバイス内部 ) 用の電圧検出閾値 電源オン オフ ( パワーサイクリング ) 時などの残留電圧 電源シーケンス Lattice FPGA 各ファミリ固有の電源設計以外のガイドライン LatticeECP3 ファミリ

3 3.1.1 コンフィグレーション関連のピン処理 I/O ポート処理全般 SSO やクロストークを考慮したポート配置 LVCMOS ドライバ出力と PCB 配線のデザイン SERDES リセットシーケンス要件 FPGA 廻りの推奨 ( 参考 ) 回路例 LatticeXP2 ファミリ コンフィグレーション関連のピン処理 I/O ポート処理全般 SSO やクロストークを考慮したポート配置 FPGA 廻りの推奨 ( 参考 ) 回路例 LatticeECP2/M ファミリ コンフィグレーション関連のピン処理 I/O ポート処理全般 SSO とクロストークを考慮したポート配置 FPGA 廻りの推奨 ( 参考 ) 回路例 LatticeSC/SCM ファミリ コンフィグレーション関連のピン処理 I/O ポート処理全般 SSO とクロストークを考慮したポート配置 FPGA 廻りの推奨 ( 参考 ) 回路例 Mach XO ファミリ コンフィグレーション関連のピン処理 I/O ポート処理全般 推奨 FPGA 設計フロー ラティス推奨の基本的な FPGA 設計フロー 各設計要件 ガイドラインの補足 背景説明など 概要 I/O ポート配置ガイドライン 基本的な考慮事項 SSO の観点からの I/O ポート配置 電源設計に関して 単調増加 初期化電流 ( 突入電流 コンフィグレーション時電流 ) 電源フィルタとデカップリング 消費電力見積もりの意義

4 5.3.5 デバイス / パッケージ熱モデルに関して パワーカリキュレータとその活用 SEU と SED マクロ IBIS モデル JTAG チェイン設計に関する一般的なガイドライン 改訂履歴 47 7 Appendix Appendix-A PCB 設計チェックリスト Appendix-B 消費電流と使用環境のめやす LatticeXP MachXO Appendix-C 電源デカップリングの基礎的理解 Appendix-D バンクベースの SSO ガイドライン (Rev.1.0) Appendix-E LatticeECP2M の留意すべきピン 略語 EBR Embedded Block RAM( 組み込みブロック RAM/ メモリ ) ESR Effective Series Resistance( 等価直列抵抗 ) IBIS I/O Buffer Information Specification I/F Interface MTBF Mean Time Between Failure MTBFF Mean Time Between Functional Failure OBP On Board Power supply( オンボード電源 ) PCB Printed Circuit Board POL Point Of Load( 特定デバイス用に配置されるオンボード電源 ) POR Power On Reset( パワーオンリセット ) SED Soft Error Detection( ソフトエラー検出 ) SER Soft Error Rate( ソフトエラー率 ) SEU Single Event Upset( ソフトエラー [ によるビット ] 反転 ) SSN Simultaneous Switching Noise( 同時スイッチングノイズ ) SSO Simultaneous Switching Output( 同時スイッチング出力 ) WC Worst Case 定義アサート ; 信号が有効論理レベルに遷移する (High Active では High Low Active では Low) ネゲート ; 信号が無効論理レベルに遷移する (High Active では Low Low Active では High) - 4 -

5 1 はじめに本ユーザーズガイドは ラティスの FPGA を実装するプリント基板 (PCB) やシステムを設計する場合に焦点を当てて 要点 諸要件をまとめたものです 主な対象者は代理店 FAE とし お客様の技術サポート時の一助として活用されることを想定しています 特記する主な項目は以下の通りです 電源設計 I/O ポート配置 コンフィグレーション 電源シーケンス / ランプレート パワーオンリセット 初期時電流 高速 I/O の配置 同時スイッチング出力 (SSO) など 推奨回路例など 2 章は各デバイスファミリの電源設計要件をまとめています 3 章はピン配置など ファミリ固有の考慮すべき事項 ガイドラインをリストアップしています 4 章と 5 章では ラティスの推奨する FPGA 設計手順を示すと共に 各項目毎にそれら設計要件の背景となっている考え方や補足説明を記述します なお 本ドキュメントは各デバイスのデータシート (DS) と下記テクニカルノート (TN) をベースとし 必要に応じてその他関連 TN 資料を参照し かつ独自に内容を拡充したものです それらについては随時 言及するものとしますが 併せてご一読されることを勧めます 共通 LatticeECP3 TN1068 Power Decoupling and Bypass Filtering for Programmable Devices TN1114 Electrical Recommendations for Lattice SERDES DS1021 LatticeECP3 Family Data Sheet TN1189 Hardware Checklist LatticeXP2 DS1009 LatticeXP2 Family Data Sheet TN1143 Hardware Checklist LatticeECP2/M( 含 S version) DS1006 LatticeECP2/M Family Data Sheet TN1162 Hardware Checklist TN1159 Pin Assignment Recommendations LatticeSC/SCM MachXO DS1004 LatticeSC/M Family Data Sheet TN1167 Hardware Checklist TN1101 Power Estimation and Management for LatticeSC Devices DS1002 MachXO Family Data Sheet なお 本ドキュメントで言及する日本語版各種ユーザーズガイドなどは以下から入手可能です

6 2 Lattice FPGA 各ファミリの電源設計要件 2.1 LatticeECP3 ファミリ 電源系統と推奨電圧範囲 LatticeECP3 ファミリの動作に必要な電源系統は表 2-1 の通りです ( 参照電圧 VREF と終端電圧 VTT は除く ) 表 2-1 電源系統と電圧値 (DS1021, p.3-1, Recommended Operating Conditions 参照 ) 電源推奨電圧 [V] 記述 VCC 1.2V ± 5% FPGA コア用電源 VCCAUX 3.3V ± 5% 補助電源 ( 各種基準電源 ) SERDES 終端抵抗など VCCPLL [L,R] 3.3V ± 5% FPGA ファブリック内蔵 PLL 用電源 VCCIO 1.2/1.5/1.8/2.5/3.3V±5% 各 I/O バンク毎の電源 バンクは 0~3, 6~8 VCCJ 1.2/1.5/1.8/2.5/3.3V±5% JTAG I/F (TAP コントローラ ) 用電源 SERDES 部 VCCA 1.2V ± 5% PLL と基準クロック用バッファ トランシーバの電源 VCCIB 1.2V±5% 1.5V±5% 入力バッファ用電源 未使用チャネルはオープン VCCOB 1.2V±5% 1.5V±5% 出力バッファ用電源 未使用チャネルはオープン 注 :1 VCCIO または VCCJ が 1.2V の場合は VCC と同じ電源に 或いは 3.3V の場合は VCCAUX と 同じ電源にそれぞれ接続すること 2 VCCPLL はリニアレギュレータを用いてリップルを適切に除去することを強く推奨 PLL 未使用時も電源を供給する必要があるが この場合は VCCAUX と同じ電源から供給も可 3 SERDES 用の VCCA は供給元にリニアレギュレータを用いてかつ LC フィルタを用いる など リップルを適切に除去することを強く推奨 VCCIB と VCCOB にはチャネル毎に LC フィルタを用いる事を推奨 4 未使用チャネルの VCCIB と VCCOB 及び HDINP/N, HDOUTP/N はオープンとする 5 VCCIB や VCCOB に 1.5V で使用し かつ電源を供給する場合は常に VCCA にも 1.2V を供給 すること 6 I/O バンク 8 は主にコンフィグレーション関連ピンのバンク 電源のランプレート ( 傾き ) 立ち上がり時間 電源投入後に着目している供給電源が有効レベルに至るまでの傾き または時間に対する項目です LatticeECP3 では以下を守ることを推奨します なお VCC と VCCAUX は単調増加でなければなりません ( 必須 単調増加については を参照 ) 表 2-2 電源ランプレート 立ち上がり時間要件 電源 条件 最尐有効電圧に達するまでの電源要件 0 ~ 3.3V ほぼ線形に増加する場合 立ち上がり時間 100usec ~ 100msec VCCAUX 0 ~ 3.3V 非線形に増加する場合 立ち上がりレートが最大 30mV/usec VCC 0 ~ 1.2V 立ち上がり時間 100usec ~ 100msec VCCA,VCCIO8 0 ~ 規定値 立ち上がり時間 100usec ~ 100msec 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない - 6 -

7 2.1.3 パワーオンリセット ( デバイス内部 ) 用の電圧検出閾値 FPGA 内部にはコンフィグレーション制御回路や各ハードウェアを初期化するための制御信号であるパワーオンリセット (POR) があります VCC と VCCAUX 両電源が POR に関与しており 電源オン時の過渡状態では検出閾値が以下の表のようになります 前項で示したランプタイム要件と単調増加であることを共に満たした上での最悪値です 表 2-3 パワーオンリセット電圧閾値 電源条件電圧閾値 VCCAUX VCC VCCIO8 表 2-2 のランプ要件下 かつ単調増加 3.05V 以下 1.05V 以下 0.8V 以下 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない POR は VCC と VCCAUX 電源が全てそれぞれの閾値以上になると最悪でも POR がオフになり ( 解除され ) ますが 一方でもこの条件を満たさないと内部リセットがかかったままの可能性があります 最悪という意味は プロセスバラつきなどで検出電圧が異なる場合でも 回路動作の実力としてはこれ以上の電圧で POR がオフになることはないということです POR がオンの状態ではコンフィグレーションは開始されません VCCIO8 は POR 回路に直接関与しているのではなく コンフィグレーション関連ピンがバンク 8 であることから プルアップされた PROGRAMN ピンなどが有意の電圧になる必要があるための要件です 通常動作電位からこれら電源がオフに移行する際は 検出閾値にヒステリシスを持たせていますので いずれも本表に示す値より低い電圧値で POR がオンします しかし 電源状態を監視し 瞬断などの異常か発生したかどうかを判断する場合の目安としては 本表の値を用いることを推奨します この場合の対応については次項で記述します 電源オン オフ ( パワーサイクリング ) 時などの残留電圧 デバイスが動作中に VCC や VCCAUX 電源が瞬断などで一時的に低下した場合 或いは意図的にオフとオンの操作 / 制御 ( パワーサイクリング ) をする場合の要件です 電源が復帰した後の動作 ( 再コンフィグレーション ) を確実にするため 本表の残留電圧値以下にする事を推奨します 表 2-4 パワーサイクリング時の推奨最低電圧値 電源条件最低残留電圧値 [V] VCC VCCAUX 表 2-2 の ランプ要件下 1usec 以上の時間にわたり VCC が 0.5V 以下 または VCCAUX が 2.0V 以下となること 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 電源シーケンス これは複数系統を必要とする供給電源が有効レベルに達する ( パワーアップ ) 順序 もしくは電源オフ ( パワーダウン ) 時の順序についての要件です LatticeECP3 では特に守らなければならないシーケンス要件はありませんが デバイスとしての突入電流を最小にするという意味で 以下を推奨します VCCAUX VCCIO VCC VCCA - 7 -

8 2.2 LatticeXP2 ファミリ 電源系統と推奨電圧範囲 LatticeXP2 ファミリの動作に必要な電源系統は表 2-1 の通りです ( 参照電圧 VREF は除く ) 表 2-5 電源系統と電圧値 (DS1009, p.3-1, Recommended Operating Conditions 参照 ) 電源 推奨電圧 [V] 記述 VCC 1.2V ± 5% FPGA コア用電源 VCCAUX 3.3V ± 5% 補助電源 ( 各種基準電源 ) VCCPLL 3.3V ± 5% 内蔵 PLL 用電源 TQFP/PQFP パッケージのみ VCCIO 1.2/1.5/1.8/2.5/3.3V±5% 各 I/O バンク毎の電源 バンクは 0~7 VCCJ 1.2/1.5/1.8/2.5/3.3V±5% JTAG I/F (TAP コントローラ ) 用電源 注 :1 VCCIO または VCCJ が 1.2V の場合は VCC と同じ電源に 3.3V の場合は VCCAUX と同じ 電源にそれぞれ接続すること 2 VPLL はリニアレギュレータを用いてリップルを適切に除去すること PLL 未使用時 も電源を供給する必要があるが VCCAUX と同じ電源から供給しても可 3 外部 SPI フラッシュ使用時はその電源と I/O バンク7の VCCIO を同じ電圧とする 電源のランプレート ( 傾き ) 立ち上がり時間 電源投入後に着目している供給電源が有効レベルに至るまでの傾き または時間に対する項目です LatticeXP2 では以下を守ることを推奨します なお VCC と VCCAUX は単調増加でなければなりません ( 必須 単調増加については を参照 ) 表 2-6 電源ランプレート 立ち上がり時間要件 電源 条件 最尐有効電圧に達するまでの電源要件 0 ~ 3.3V ほぼ線形に増加する場合 立ち上がり時間 100usec ~ 100msec VCCAUX 0 ~ 3.3V 非線形に増加する場合 立ち上がりレートが最大 30mV/usec VCC 0 ~ 1.2V 立ち上がり時間 100usec ~ 100msec その他 0 ~ 規定値 立ち上がり時間 100usec ~ 100msec 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない パワーオンリセット ( デバイス内部 ) 用の電圧検出閾値 FPGA 内部にはコンフィグレーション制御回路や各ハードウェアを初期化するための制御信号であるパワーオンリセット (POR) があります VCC と VCCAUX 両電源が POR に関与しており 電源オン時の過渡状態では検出閾値が以下の表のようになります 前項で示したランプタイム要件と単調増加であることを共に満たした上での最悪値です 表 2-7 パワーオンリセット電圧閾値 電源条件電圧閾値 VCCAUX VCC 表 2-2 のランプ要件下 かつ単調増加 2.9V 以下 1.05V 以下 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない POR は VCC と VCCAUX 電源が全てそれぞれの閾値以上になると最悪でも POR がオフになり ( 解除され ) ますが 一方でもこの条件を満たさないと内部リセットがかかったままの可能性があります 最悪という意味は プロセスバラつきなどで検出電圧が異なる場合でも 回路動作の実力としてはこれ以上 - 8 -

9 の電圧で POR がオフになることはないということです POR がオンの状態ではコンフィグレーションは開始されません 通常動作電位からこれら電源がオフに移行する際は 検出閾値にヒステリシスを持たせていますので いずれも本表に示す値より低い電圧値で POR がオンします しかし 電源状態を監視し 瞬断などの異常か発生したかどうかを判断する場合の目安としては 本表の値を用いることを推奨します この場合の対応については次項で記述します 電源オン オフ ( パワーサイクリング ) 時などの残留電圧 デバイスが動作中に VCC や VCCAUX 電源が瞬断などで一時的に低下した場合 或いは意図的にオフとオンの操作 / 制御 ( パワーサイクリング ) をする場合の要件です 電源が復帰した後の動作 ( 再コンフィグレーション ) を確実にするため 本表の残留電圧値以下にする事を推奨します 表 2-8 パワーサイクリング時の推奨最低電圧値 電源条件最低残留電圧値 [V] VCC VCCAUX 表 2-2 のランプ要件下 VCC が 0.3V 以下 または VCCAUX が 1.0V 以下 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 電源シーケンス これは複数系統を必要とする供給電源が有効レベルに達する ( パワーアップ ) 順序 もしくは電源オフ ( パワーダウン ) 時の順序についての要件です LatticeXP2 では特に守らなければならないシーケンス要件はありませんが データシートでは参考として以下のような電源投入順序を推奨しています (page2-35 Typical sysio I/O Behavior During Power-up) VCCIO VCCAUX と VCC を ( ほぼ ) 同時 この背景はつぎの通りです 通常動作として FPGA はコンフィグレーションが完了するまでに I/O をハイインピーダンス状態に制御し その後解放してユーザ設定の動作を開始します VCCAUX と VCC が先に立ち上がって内部コンフィグレーションが完了した後に VCCIO が立ち上がると そのバンク内の I/O はハイインピーダンス制御が解除された状態でユーザモードに遷移することになります その際にインターフェイスしているデバイスの信号線のステートや設計によってはコンテンション ( 競合 ) を起こしたり 出力レベルが不確定になる ( 変動する ) 可能性があります 本推奨の順序では VCCIO が立ち上がるまでハイインピーダンス ( 論理的には High レベル ) に保持でき その後供給される VCCAUX と VCC によってコンフィグレーションが開始されますので 完了まで High 状態が維持できます 従って インターフェイスしているデバイスとの関係で問題になる可能性が最も尐ないと考えられます パワーダウンの場合もシーケンスとしての制約はありませんが VCCIO を初めにオフにし その後 VCCAUX と VCC をオフにすることが望ましいとしています - 9 -

10 2.3 LatticeECP2/M ファミリ 電源系統と推奨電圧範囲 LatticeECP2/M 全ファミリの動作に必要な電源系統は表 2-9 の通りです ( 参照電圧 VREF は除く ) 表 2-9 電源系統と電圧値 (DS1006, p.3-1, Recommended Operating Conditions 参照 ) 電源 推奨電圧 [V] 記述 VCC 1.2V ± 5% FPGA コア用電源 VCCAUX 3.3V ± 5% 補助電源 ( 各種基準電源 ) VCCPLL 1.2V ± 5% FPGA ファブリック内蔵 PLL 用電源 VCCIO 1.2/1.5/1.8/2.5/3.3V±5% 各 I/O バンク毎の電源 バンクは 0~8 VCCJ 1.2/1.5/1.8/2.5/3.3V±5% JTAG I/F (TAP コントローラ ) 用電源 LatticeECP2M/ECP2MS のみ適用 (SERDES 部 ) VCCAUX33 3.3V ± 5% 終端抵抗切り替え用電源 VCCP 1.2V ± 5% PLL と基準クロック用バッファの電源 VCCRX 1.2V ± 5% レシーバ用電源 VCCTX 1.2V ± 5% トランシーバ用電源 VCCIB 1.2V±5% 1.5V±5% 入力バッファ用電源 未使用チャネルはオープン VCCOB 1.2V±5% 1.5V±5% 出力バッファ用電源 未使用チャネルはオープン 注 :1 VCCIO または VCCJ が 1.2V の場合は VCC と同じ電源に また 3.3V の場合は VCCAUX と 同じ電源にそれぞれ接続すること 2 VCCPLL はリニアレギュレータを用いてリップルを適切に除去することを強く推奨 PLL 未使用時も電源を供給する必要があるが この場合は VCC と同じ電源から供給も 可 3 SERDES クワッド毎のVCCRXとVCCTX 及び VCCPは使用するしないに拘わらず与える 供給元にはリニアレギュレータを用いて LC フィルタを各チャネル毎に用いるなど リップルを適切に除去することを強く推奨 4 SPI / SPIm モードでは I/O バンク 8 の VCCIO は SPI フラッシュメモリの電源と同じ 電圧とする 電源のランプレート ( 傾き ) 立ち上がり時間 LatticeECP2/M ファミリでは以下を守ることを推奨します なお VCC と VCCAUX は単調増加でなければなりません ( 必須 単調増加については を参照 ) 表 2-10 電源ランプレート 立ち上がり時間要件 電源 条件 最尐有効電圧に達するまでの電源要件 0 ~ 3.3V ほぼ線形に増加する場合 立ち上がり時間 100usec ~ 100msec VCCAUX 0 ~ 3.3V 非線形に増加する場合 立ち上がりレートが最大 30mV/usec VCC 0 ~ 1.2V 立ち上がり時間 100usec ~ 100msec その他 0 ~ 規定値 立ち上がり時間 100usec ~ 100msec 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない パワーオンリセット ( デバイス内部 ) 用の電圧検出閾値 前章 LatticeXP2 と同様に 電源オン時の過渡状態では POR 検出閾値が表 2-11 のようになります LatticeECP2/M ファミリでも VCC と VCCAUX 両電源が POR に関与しており 前項で示したランプ要件と単調増加であることを共に満たした上での最悪値です

11 表 2-11 パワーオンリセット電圧閾値 電源条件電圧閾値 VCCAUX VCC 表 2-10 のランプ要件下 かつ単調増加 2.90V 以下 1.0V 以下 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない POR は VCC と VCCAUX 電源が全てそれぞれの閾値以上になると最悪でも POR がオフになり ( 解除され ) ますが 一方でもこの条件を満たさないと内部リセットがかかったままの可能性があります 最悪という意味は プロセスバラつきなどで検出電圧が異なる場合でも 回路動作の実力としてはこれ以上の電圧で POR がオフになることはないということです POR がオンの状態ではコンフィグレーションは開始されません 通常動作電位からこれら電源がオフに移行する際は 検出閾値にヒステリシスを持たせていますので いずれも本表に示す値より低い電圧値で POR がオンします しかし 電源状態を監視し 瞬断などの異常か発生したかどうかを判断する場合の目安としては 本表の値を用いることを推奨します この場合の対応については次項で記述します 電源オン オフ ( パワーサイクリング ) 時などの残留電圧 デバイスが動作中に VCC や VCCAUX 電源が瞬断などで一時的に低下した場合 或いは意図的にオフとオンの操作 / 制御 ( パワーサイクリング ) をする場合の要件です 電源が復帰した後の動作 ( コンフィグレーション ) を確実にするため 本表の残留電圧値以下にする事を推奨します 表 2-12 パワーサイクリング時の推奨最低電圧値 電源 条件 最低残留電圧値 [V] VCC VCCAUX 表 2-10のランプ要件下 VCC が 0.3V 以下 または VCCAUX が 1.0V 以下 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 電源シーケンス 注意事項が 2 点あります 1 バンク 8 にはコンフィグレーション関連の I/O ピンがありますが 特に CFG[2:0] INITN PROGRAMN DONE 各ピンはデバイスが立ち上がった時点で適切なロジックレベルに達している必要があります CFG は High/Low 共にあり得ますが 通常 INITN PROGRAMN DONE は VCCIO8 と同じ電源にプルアップ処理をします この際に VCCIO8 が VCCAUX や VCC よりも同時か先に立ち上がるようにしなければなりません 2 LatticeECP2S/ECP2MS では VCCAUX が立ち上がる前に VCC が 1.14V 以上に達していること を確実にする必要があります (Data Sheet, page3-1) LatticeECP2/M ではこのような要件はありません LatticeXP2 と同様にデータシートでは参考として以下のような推奨する電源投入順序を明記しています (Data Sheet, page2-42 Typical sysio I/O Behavior During Power-up) VCCIO VCCAUX と VCC を ( ほぼ ) 同時 パワーダウンの場合もシーケンスとしての制約はありませんが VCCIO を始めにオフにし その後 VCCAUX と VCC をオフにすることが望ましいと推奨しています

12 2.4 LatticeSC/SCM ファミリ 電源系統と推奨電圧範囲 LatticeSC/SCM ファミリの動作に必要な電源系統は表 2-13 の通りです ( 参照電圧 VREF は除く ) 表 2-13 電源系統と電圧値 (DS1004 page 3-1, Recommended Operating Conditions 参照 ) 電源 推奨電圧 [V] 記述 VCC 1.0V ~ 1.2V ± 5% FPGA コア用電源 VCCAUX 2.5V ± 5% 補助電源 ( 各種基準電源 ) VCC12 1.2V ± 5% コンフィグレーション用 FPGA コアの PLL SERDES の PLL などの電源 VCCIO1/4/5 1.2/1.5/1.8/2.5/3.3V±5% バンク 1, 4, 5 の各 I/O 電源 VCCIO2/3/6/7 1.2/1.5/1.8/2.5V±5% バンク 2, 3, 6, 7 の各 I/O 電源 VCCJ 1.8V - 5% ~ 3.3V + 5% JTAG I/F (TAP コントローラ ) 用電源 VTT 0.5V ~ VCCAUX -0.5V 並列終端用バイアス VCMT 使用時や未使用バンクではオープン SERDES 部用電源 VDDAX25 2.5V ± 5% 終端抵抗切り替え用電源 VDDIB 1.2V±5% 1.5V±5% 入力バッファ用電源 未使用チャネルはオープン VDDOB 1.2V±5% 1.5V±5% 出力バッファ用電源 未使用チャネルはオープン 注 :1 VCCIO や VCCJ が 2.5V の場合は VCCAUX と同じ電源に接続すること 2 VCC が 1.2V の場合は VCC12 との間に電圧差に注意 2.4.5を参照 3 VCC12 はリニアレギュレータを用いてリップルを適切に除去することを強く推奨 4 SERDES 入出力バッファ用の VDDIB と VDDOB は VCC12 と同じソースから LC フィルタを 各チャネル毎に用いて供給するなど リップルを適切に除去することを推奨 5 I/O バンク 1 の VCCIO は外部コンフィグレーション用デバイスの電源と同じ電圧とする 電源のランプレート ( 傾き ) 立ち上がり時間 電源投入後に着目している供給電源が有効レベルに至るまでの傾き または時間が本要件です LatticeSC/SCM では以下を守ることを推奨します なお 項で述べるように各電源は立ち上がり時に単調増加でなければなりません ( 必須 単調増加については を参照 ) 表 2-14 電源ランプレート 立ち上がり時間要件 電源 条件 最尐有効電圧に達するまでの電源要件 0 ~ 3.3V ほぼ線形に増加する場合 立ち上がり時間 100usec ~ 75msec VCCAUX VCCIO 0 ~ 3.3V 非線形に増加する場合立ち上がりレートが最大 30ms/V VCC 0 ~ 1.2V 立ち上がり時間 100usec ~ 75msec その他 0 ~ 規定値 なし (VCC12/VCCJ/VDDIB/VDDOB/VDDAU25/VTT) 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない パワーオンリセット ( デバイス内部 ) 用の電圧検出閾値 前章までのデバイスと同様に 電源オン時の過渡状態では POR 検出閾値が以下の表のようになります LatticeSC/SCM ファミリでは VCC と VCCAUX 両電源以外にも POR に関与する電圧があります 前項で示したランプタイム要件と単調増加であることを共に満たした上での最悪値です

13 POR は各電源が全てそれぞれの閾値以上になると最悪でも POR がオフになり ( 解除され ) ますが いずれかがこの条件を満たさないと内部リセットがかかったままの可能性があります 最悪という意味は プロセスバラつきなどで検出電圧が異なる場合でも 回路動作の実力としてはこれ以上の電圧で POR がオフになることはないということです POR がオンの状態ではコンフィグレーションは開始されません 表 2-15 パワーオンリセット電圧閾値 電源条件電圧閾値 VCCAUX VCC VCC12 VCCIOX (x: 1-7) VCCJ 表 2-14 のランプ要件下 かつ単調増加 1.6V 以下 0.7V 以下 0.7V 以下 0.5V 以下 0.5V 以下 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 通常動作電位からこれら電源がオフに移行する際は 検出閾値にヒステリシスを持たせていますので いずれも本表に示す値より低い電圧値で POR がオンします しかし 電源状態を監視し 瞬断などの異常か発生したかどうかを判断する場合の目安としては 本表の値を用いることを推奨します この場合の対応については次項で記述します 電源オン オフ ( パワーサイクリング ) 時などの残留電圧 デバイスが動作中に VCC や VCCAUX 電源が瞬断などで一時的に低下した場合 或いは意図的にオフとオンの操作 / 制御 ( パワーサイクリング ) をする場合の要件です 電源が復帰した後の動作 ( コンフィグレーション ) を確実にするため 本表の残留電圧値以下にする事を推奨します 表 2-16 パワーサイクリング時の推奨最低電圧値 電源 条件 最低残留電圧値 [V] 表 2-14のランプ要件下 VCC が 0.35V 以下 または VCCAUX が 0.50V 以下 VCC VCCAUX 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 電源シーケンス LatticeSC/SCM の各供給電源の立ち上がり時に関しては 基本的な要件が 1~3 になります また供給電源値や用途によっては 4~5 のような注意事項があります ( データシート DS1004, page2-33/3-1 DS1005 pp.2-37~2-38) 1 VCC VCC12 VCCAUX VCCIO VCCJ が全て単調増加であること ( コンフィグレーションが開始される条件は VCC 0.5V VCC12 0.5V VCCAUX 1.0V 全 VCCIO 0.5V VCCJ 0.5V の全てが満たされること ) 2 立ち上がりから推奨動作条件の最小値に達するまでの時間が 75ms 以下であることこれが守られないとコンフィグレーションが完了しない可能性があります ( 実力的には 100ms 程度まで余裕があります ) TN1101 pp.8-1~8-2 を参照願います 3 VCC 電源遷移時や VCC を 1.0V で使用する (VCC VCC12) 場合 VCC12 は VCC に対して常に等しいか高い電圧値であること VCC12 が低い場合でも最大 150mV 以下であること (TN1101, page 8-2) VCC を 1.2V で使用する場合でも 電源の立ち上がりや立ち下がりなど電圧が遷移する期間にこの条件を満たす事が必要です また LatticeSC/SCM は消費電力を低減するために FPGA

14 動作周波数がそれほど高くない場合 コア電圧 VCC を 1.0V±5% で使用することができます この場合 常時これが守られないとその期間過大な電流が流れる可能性があります 4 VCCIO が 1.2V/1.5V/1.8V の場合 VCCIO は VCCAUX よりも後に立ち上がること ( 遷移時に VCCAUX が VCCIO より常に高い ) これが守られないと 該当する VCCIO 電位が VCCAUX に引っ張られ ( 高くなり ) 電源が立ち上がったあとでも VCCIO 電源の電流供給能力によっては本来より多い電流 ( 数百 ma 程度 ) が流れる可能性があります 5 SERDES 使用時に VDDIB と VDDOB を 1.5V とする場合 1.5V が供給されている場合は常に 1.2V 系にも電源が供給されていること 立ち上がり 立ち下がりの過渡時は問わないが 長時間 1.5V が供給されてかつ 1.2V 系に供給されない状態にならないこと SERDES 関連の電源に関しては 表 2-8 に記した通り VCC12 と VDDAX25 には常時供給し VDDIB と VDDOB は使用するチャネルのみに供給します 使用しないチャネルの VDDIB と VDDOB 端子には 電源を供給しても問題はありませんがオープンにすることを推奨します パワーダウン ( 電源の立ち下がり ) 時の場合 以下のような要件 推奨があります 6 VCC VCC12 VCCAUX VCCIO VCCJ が全て単調減尐であること 7 VCC12 VCCIO VCCJ がオフになる前に VCC が 0.5V 以下 かつ VCCAUX が 0.95V 以下になっていること VCC と VCC12 は同時でも構わないが 3 の条件のように先に低下しないこと 8 VCCIO が 3.3V の場合 ( バンク 1/4/5) VCCAUX より低くならないこと 9 I/O のステートが任意で良い場合 その他に順序の制約はないが 単調減尐しつつ 200ms 以内に GND レベルまで降下することを推奨する 中間電位に相当時間滞留するような場合 やや大きい電流が流れる可能性がある なお ラティスでは LatticeSC/SCM の電源設計として パワーマネージャの併用を推奨しています これにより上記の種々要件を確実にかつ容易に満たすことが可能になります 以下にその例としてパワーマネージャ 2 pacpowr1014 を使用した場合の例を示します

15 図 2-1 pacpowr1014 を用いた LatticeSC/SCM 用電源制御回路を構成した例

16 2.5 MachXO ファミリ 電源系統と推奨電圧範囲 MachXO にはコアロジック電源用に内部レギュレータを内蔵している C バージョンと 内蔵しない E バージョンがあります MachXO ファミリの動作に必要な電源系統は表 2-17 の通りです 表 2-17 電源系統と電圧値 (DS1002, p.3-1, Recommended Operating Conditions 参照 ) 電源 推奨電圧 [V] 記述 1.2V ± 5% E バージョン FPGA コア用電源 VCC 1.8V - 5% ~ 3.3V + 5% C バージョン FPGA コア用電源 VCCAUX 3.3V ± 5% 補助電源 ( 各種基準電源 ) VCCIO 1.2/1.5/1.8/2.5/3.3V±5% 各 I/O バンク毎の電源 バンクは 0~7 注 :1 VCCIO や VCC は同じ電源電圧になる場合 同一の電源ソースから供給する 例えば VCCIC と VCC が 1.2V の場合は同一電源に 或いは 3.3V の場合は VCCAUX と同一電源にそれぞれ接 続すること 電源のランプレート ( 傾き ) 立ち上がり時間 電源投入後に着目している供給電源が有効レベルに至るまでの傾き または時間が本要件です MachXO では表 2-18 を守ることを推奨します なお で述べるように各電源は立ち上がり時に単調増加でなければなりません ( 必須 単調増加については を参照 ) 表 2-18 電源ランプレート 立ち上がり時間要件 電源 条件 最尐有効電圧に達するまでの電源要件 0 ~ 3.3V ほぼ線形に増加する場合 立ち上がり時間 100usec ~ 50msec VCCAUX VCC 0 ~ 3.3V 非線形に増加する場合 立ち上がりレートが最大 30ms/V 0 ~ 1.2V (E) 0 ~ 3.3V (C) ほぼ線形に増加する場合 立ち上がり時間 100usec ~ 50msec 非線形に増加する場合 立ち上がりレートが最大 30ms/V VCCIO 0 ~ 規定値 立ち上がり時間 100usec ~ 50msec 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない パワーオンリセット ( デバイス内部 ) 用の電圧検出閾値 FPGA 内部にはコンフィグレーション制御回路や各ハードウェアを初期化するための制御信号であるパワーオンリセット (POR) があります VCC と VCCAUX 両電源が POR に関与しており 電源オン時の過渡状態では検出閾値が以下の表のようになります 前項で示したランプタイム要件と単調増加であることを共に満たした上での最悪値です 表 2-19 パワーオンリセット電圧閾値 電源条件電圧閾値 VCC VCCAUX 表 2-18 のランプ要件下 かつ単調増加 1.0V 以下 3.0V 以下 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない

17 2.5.4 電源オン オフ ( パワーサイクリング ) 時などの残留電圧 デバイスが動作中に VCC や VCCAUX 電源が瞬断などで一時的に低下した場合 或いは意図的にオフとオンの操作 / 制御 ( パワーサイクリング ) をする場合の要件です 電源が復帰した後の動作 ( 再コンフィグレーション ) を確実にするため 本表の残留電圧値以下にする事を推奨します 表 2-20 パワーサイクリング時の推奨最低電圧値 電源条件最低残留電圧値 [V] VCC VCCAUX 表 2-18 のランプ要件下 VCC が 0.3V 以下 または VCCAUX が 0.5V 以下 注 : この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 電源シーケンス MachXO では特に守らなければならないシーケンス要件はありませんが データシート page3-1 では VCCAUX が 2.5V になる前に VCC が推奨最低電圧に達していることを求めています 特に -20 以下の低温で起動する必要がある用途では 留意する必要があります また参考として以下のような電源投入順序を推奨しています (page2-35, Typical sysio I/O Behavior During Power-up) VCCIO VCCAUX と VCC を ( ほぼ ) 同時 パワーダウンの場合もシーケンスとしての制約はありませんが VCCIO を初めにオフにし その後 VCCAUX と VCC をオフにすることが望ましいとしています

18 3 Lattice FPGA 各ファミリ固有の電源設計以外のガイドライン 3.1 LatticeECP3 ファミリ コンフィグレーション関連のピン処理 まず LatticeECP3 ファミリのコンフィグレーション関連ピンの処理について 確認事項を列挙します 1 JTAG インターフェイスを設け TMS を 4.7kΩ でプルアップし TCK を 4.7kΩ でプルダウンは必ず行う TDI と TDO も同様に 4.7kΩ でプルアップすることを推奨 2 CFG[2:0] ピンには弱い内部プルアップがあるが High レベルに設定する必要があるモードを選択する場合 外部で 4.7kΩ でプルアップすることを推奨 3 VCCIO8 には SPI フラッシュなど sysconfig に接続するデバイスと同じ電源電圧を供給する 4 PROGRAMN INITN DONE ピンを VCCIO8( と同じタイミングで立ち上がる電源 ) に 4.7kΩ ~10kΩ でプルアップする 5 コンフィグレーションの開始を遅らせる場合 PROGRAMN ピンではなく INITN ピンを制御に用いる 6 PROGRAMN ピンは再コンフィグレーション時にトグルする以外の目的には使用しない ( 電源立ち上がり時 PROGRAMN ピンを最初から ( リセット IC などで )LOW に保持したままにはしない また 電源立ち上がり後トグルする場合は フィグレーション完了を示す DONE がアサートされた後 数十 ~ 数百 msec 以上の十分な時間を確保する ) 7 SPI モード (CFG[2:0]=000) では D[0] / SPIFASTN ピンを適切にプル処理する また DI / CSSPI0N ピンをプルアップ処理 CCLK をプルダウン処理する (SPIm モード (CFG[2:0]=010) はサポートされないので 注意のこと ) 8 スレーブシリアル / スレーブパラレルモードでは CCLK 入力を DONE がアサートされた後も tmwc サイクル (128-min, 500-max) 供給する 9 スレーブパラレルモード (CFG[2:0]=111) では CSN CSN1 WRITEN( 必要に応じて BUSY D[0:7] も ) を VCCIO8 にプルアップする 10 スレーブパラレルモードでは D[0] を MSB D[7] を LSB として扱う 11 Dual Purpose ピンは基本的にユーザ I/O として使用しない ( やむを得ない場合 TN1169 page 15-2 にある注意事項を守り またコンフィグレーション進行中のピンの振る舞いを良く把握する なお SPI モードであるにも拘わらず SPI フラッシュを実装しないで電源を投入することがないように注意します JTAG ポートからのコントロールも何もできなくなる場合があります また ビットストリームを生成する際の指定に関する注意事項としては以下の点があります (1) SPI モードで かつデバイス動作 ( ユーザモード ) 中に SPI フラッシュにアクセスする必要がある場合 PERSISTENT 指定して SPI I/F 各ピンが有効になるようにする I/O ポート処理全般 次に LatticeECP3 ファミリ固有のポート処理全般について 確認事項を列挙します 1 XRES ピンに 10kΩ +/- 1% の抵抗を接続する 2 PLL (GPLL) や DLL に用いるクロック信号入力は GPLL_IN /_FB GDLL_IN /_FB を用い プライマリクロックには PCLK 入力ピンを使用する 3 GPLL_IN /_FB GDLL_IN /_FB ピンはデュアル ファンクションピンであるが 汎用出力としては使用できなく 入力のみであることに注意する ( ピンボール名で PLxxE_[A/B/C/D] のように E が番号の後に付随することで識別可能 )

19 4 DDR1 / DDR2 メモリインターフェイスでは DQS ピン配置を確認する また DQ, DM はそれぞれ該当する DQS のカバーする範囲 (DQS バススパン ) に収める さらに参照電圧は VREF2 を用いずに VREF1 のみを用いる 5 True LVDS ドライバはバンク 2 / 3 / 6 / 7 で かつ配置できるペアのみを使用する 該当バンクの VCCIO は 2.5V にする 6 プログラマブル PCI クランプはバンク 0 / 1 のみでサポートされているので注意 3.75V の入力絶対最大定格を超えないこと バンク 0 / 1 以外は常時 PCI クランプが ON であり 活線挿抜対応ではないので 注意すること 7 未使用ピンは全てオープンにする ( プルダウンしない ) 8 量産初期の ECP3-150EA TW 品は XRES ピン および SERDES HDINP/N 両ピンの ESD (CDM) 耐圧が低いので扱いに留意する ( エラッタあり ) なお 未使用 SERDES チャネルの HDOUT はトライステートになり 差動出力間に約 10kΩ の内部抵抗が接続される状態になります 汎用 DDR DDR1/2/3 メモリ インターフェイス設計においては E デバイス EA デバイスにより違いがあり また isplever バージョンとの兼ね合いで留意が必要です これは別途ドキュメントを用意しますので それを参照してください SSO やクロストークを考慮したポート配置 SSO についての全般的な推奨や記述は 項を参照してください ここでは LatticeECP3 ファミリ固有の注意事項をまとめます LatticeECP3 ファミリは他のデバイスファミリと異なり特別に注意するべきピンはありませんが ( 該当する I/O タイプでは ) スルーレートのデフォルトが Slow に設定されています 1 SERDES を用いる場合の基準クロック供給は 特別の理由がない限り専用ピンからとする FPGA ファブリックから供給せざるを得ない場合はクロック専用入力 PCLK を用いて プライマリクロックに確実にアサインされていることを確認する 2 VCCPLL ピンの周囲には極力何も配置しないことが望ましい やむを得ない場合に配置するのはスイッチングしない静的な信号 あるいは ( 周波数の低い ) 入力信号にする 3 エミュレート LVDS (LVDS25E) や LVPECL の使用時は スルーレートが Fast でドライブ電流が大きいため SSO 的には環境が悪化することに十分留意する また LVCMOS33D を使用する場合はドライブ電流を 4mA に設定し かつペア数も最小限度にすることを勧める 詳細は SSO ガイドラインドキュメント 本ドキュメント末尾の Appendix を参照してください ( 未整備 ) LVCMOS ドライバ出力と PCB 配線のデザイン isplever 8.0 より以前のバージョンを使用しないで下さい 特に LCVMOS25/33 で Fast Slew 弱いドライブ電流の組み合わせで かつ駆動する線路長が長い 或いは周波数が高い場合は信号品位 SI が確保できない可能性があります SERDES リセットシーケンス要件 ECP3 のレシーバは電源投入後の立ち上がり動作時 或いは動作後ロック状態から入力信号がケーブルが一旦外された後再度接続されて復帰した場合に CDR が再同期 ( 再ロック ) しない特性を持っています 従って これらの場合には TN1176 SERDES/PCS RESET 節にあるリセットシーケンスを適用する必要があります 後者の場合 電気 機械的にケーブルの接続状態を検出する手段を持たないボードやシステムでは 当該チャネルの RLOL を一定間隔でモニタしながら 非接続と判断した場合

20 に継続してリセットする回路構成をとる必要があります QUAD_RESET は同一クワッド内の全チャネルが初期状態になりますので これは電源起動時のみにシーケンスの一部として与えます 起動後は RRST と PCS_RESET を各チャネル毎に適用することになります 入力信号が存在する場合に RRST リセットが与えられた後 RLOL がアサートされる ( 再同期する ) までの時間は レシーバ基準クロック周波数に比例し 次式で与えられます x 1/fREF 例として Gpbs の CPRI では約 3.255ms となります (x10 モード ) 本式には既にマージンを含めていますが タイマー回路構成の都合により長くする場合 システム的に許容できる限り問題ありません さらに 複数チャネル ( クワッド ) をデザインで実装する場合は RRST の与え方に注意が必要です 例えば 8CH 使用時 最悪ケースは 1CH が動作していて 7CH が未接続の状態です アプリケーションにも依存しますが 特にこの場合でかつ受信パターンに 0 や 1 が比較的長く連続する動作 7CH に対して同時に RRST アクションをすると 動作中のチャネルに干渉し 受信エラーが生起する可能性があり得ます リセット回路としては 各チャネルに個別のタイミングで RRST を供給するようにしなければなりません FPGA 廻りの推奨 ( 参考 ) 回路例 次に個別のコンフィグレーションモードについて 参考回路例などを示します 基本的な記述 説明についてはテクニカルノート TN1114 を参照してください

21 3.2 LatticeXP2 ファミリ コンフィグレーション関連のピン処理 まず LatticeXP2 ファミリのコンフィグレーション関連ピンの処理について 確認事項を列挙します 1 JTAG インターフェイスを設け TMS を VCC にプルアップ処理 TCK をプルダウン処理する 2 SDM (Self Download Mode) では CFG[0] ピンを 1.2V~3.3V にプルアップ処理する 3 非 SDM(CFG[1:0]=00 または 10) では PROGRAMN INITN と DONE ピンを VCCIO7 にそれぞれプルアップ処理する 4 SPI フラッシュを用いる場合は VCCIO7 には SPI フラッシュと同じ電源電圧を供給する 5 非 SDM モードでコンフィグレーションの開始を遅らせたい場合 INITN ピンで制御する 6 非 SDM で PROGRAMN ピンは再コンフィグレーション時にトグルする以外の目的には使用しない ( 電源立ち上がり時 PROGRAMN ピンを最初から ( リセット IC などで )LOW に保持したままにはしない また 電源立ち上がり後トグルする場合は フィグレーション完了を示す DONE がアサートされた後 数十 ~ 数百 msec 以上の十分な時間を確保する ) 7 Dual Purpose ピンは基本的にユーザ I/O として使用しない ( やむを得ず使用する場合 TN1141 page 14-3 にある注意事項を守り またコンフィグレーション進行中のピンの振る舞いを良く把握する ) なお 非 SDM モード (CFG[1:0]=00 または 10) の場合 PROGRAMN INITN DONE 各ピンが有効になります I/O ポート処理全般 次に LatticeXP2 ファミリ固有のポート処理全般について 確認事項を列挙します 9 TOE ピンを 1.2V~3.3V にプルアップ処理する 10 PLL に用いるクロック信号入力は GPLL_IN /_FB を用い プライマリクロックには PCLK 入力ピンを使用する 11 DDR1 / DDR2 メモリインターフェイスでは DQS ピン配置を確認する また DQ, DM はそれぞれ該当する DQS のカバーする範囲 (DQS バススパン ) に収める さらに参照電圧は VREF2 を用いずに VREF1 のみを用いる 12 True LVDS ドライバはバンク 2 / 3 / 6 / 7 で かつ配置できるペアのみを使用する 該当バンクの VCCIO は 2.5V にする 13 PCI クランプはバンク 0 / 1 / 4 / 5 を使用し 3.75V の入力絶対最大定格を超えないことを確認する 14 未使用ピンは全てオープンにする ( プルダウンしない ) SSO やクロストークを考慮したポート配置 SSO についての全般的な推奨や記述は 項を参照してください ここでは LatticeXP2 ファミリ固有の注意事項をまとめます 1 VCCPLL ピンの周囲には極力何も配置しないことが望ましい やむを得ない場合に配置するのはスイッチングしない静的な信号 あるいは ( 周波数の低い ) 入力信号にする ( 出力は避けることを強く推奨するが リスクの増大を理解の上であれば振幅が小さい ドライブ強度が弱い かつ Slow スルーレートの信号を最小限度に配置するのもやむを得ない ) 2 LatticeXP2 ファミリは他のデバイスファミリに比較して SSO 特性に留意が必要 傾向としては QFP 系パッケージを除くと デバイス規模に拘わらず ftbga256 fpbga484 fpbga672 の順に特性が良くなる傾向がある PIO のデフォルト設定は I/O タイプが LVCMOS25 ドライブ電流が

22 12mA になっている I/O タイプを設計ターゲット用に設定変更する際に ドライブ電流は極力小さくすること またスルーレートはなるべく Slow に設定することを推奨する 3 特に ftbga256 については 出力ピンは特に理由がなければ全てスルーレートを Slow に設定して使用することを強く推奨する また可能な限りエミュレート LVDS (LVDS25E) や LVPECL の使用も避けることを推奨する LVCMOS33D を使用する場合はドライブ電流を 4mA に設定し かつペア数も最小限度にすることを勧める 4 前項に示したように VCCPLL が特にデバイスとしては注意するべきピンである これ以外の特定のピンはないので その他ユーザの設計依存となる 詳細は SSO ガイドラインドキュメント 本ドキュメント末尾の Appendix を参照してください FPGA 廻りの推奨 ( 参考 ) 回路例 次に個別のコンフィグレーションモードについて 参考回路例などを示します 基本的な記述 説明についてはテクニカルノート TN1141(LatticeXP2 sysconfig Usage Guide) を参照してください なお 以下の各例では PLL 用の電源としてリップルの尐ないリニアレギュレータ (LDO) を使用することを基本としています 図 3-1 LatticeXP2 の基本接続例 1 Self Download Mode (SDM)

23 図 3-2 LatticeXP2 の基本接続例 2 - Embedded Flash Boot (EFB) 図 3-3 LatticeXP2 の基本接続例 3 - EFB 外付け SPI フラッシュなし

24 図 3-4 LatticeXP2 の基本接続例 4 - SPI Flash Boot 3.3 LatticeECP2/M ファミリ コンフィグレーション関連のピン処理 LatticeECP2/M ファミリのコンフィグレーション関連ピンの処理について 確認事項を列挙します 12 JTAG インターフェイスを設けて TMS をプルアップ処理 TCK をプルダウン処理する 13 VCCIO8 には SPI フラッシュなど sysconfig の接続するデバイスと同じ電源電圧を供給する 14 PROGRAMN INITN DONE ピンを VCCIO8( と同じタイミングで立ち上がる電源 ) にプルアップ処理する 15 コンフィグレーションの開始を遅らせる場合 INITN ピンを制御に用いる 16 PROGRAMN ピンは再コンフィグレーション時にトグルする以外の目的には使用しない ( 電源立ち上がり時 PROGRAMN ピンを最初から ( リセット IC などで )LOW に保持したままにはしない また 電源立ち上がり後トグルする場合は フィグレーション完了を示す DONE がアサートされた後 数十 ~ 数百 msec 以上の十分な時間を確保する ) 17 SPI / SPIm モード (CFG[2]=0) では D[0] / SPIFASTN ピンを適切にプル処理する また DI / CSSPI0N ピンをプルアップ処理 CCLK をプルダウン処理する 18 スレーブシリアル / スレーブパラレルモードでは CCLK 入力を DONE がアサートされた後も tmwc (120) サイクル以上供給する 19 スレーブパラレルモード (CFG[2:0]=111) では CSN CSN1 WRITEN( 必要に応じて BUSY D[0:7] も ) を VCCIO8 にプルアップする 8 スレーブパラレルモードでは D[0] を MSB D[7] を LSB として扱う

25 9 Dual Purpose ピンは基本的にユーザ I/O として使用しない ( やむを得ない場合 TN1108 page 15-2 にある注意事項を守り またコンフィグレーション進行中のピンの振る舞いを良く把握する 10 LatticeECP2S / ECP2MS でかつ SPI / SPIm モードの場合 単独の SPI フラッシュを使用する もしくはチェインの先頭に置いて SPI フラッシュを直接接続する 11 LatticeECP2S / ECP2MS でスレーブパラレル / スレーブシリアル モードの場合 有効データ先頭のプリアンブル (= デバイス ID; 0xBAB3) のあと CCLK (JTAG 経由の場合 TCLK) を 1mSec 以上一時的に停止し その後ビットストリーム入力が再開できるようにする ( 図 3-10 参照 ) なお SPI / SPIm モードであるにも拘わらず SPI フラッシュを実装しないで電源を投入することがないように注意します JTAG ポートからのコントロールも何もできなくなる場合があります また ビットストリームを生成する際の指定に関する注意事項としては以下の点があります (2) SPI / SPIm モードで暗号化ビットストリームを使用する場合 CCLK 周波数をデータシート p.2-48 に示す設定にする (3) SPI / SPIm モード (CFG[2]=0) で かつデバイス動作 ( ユーザモード ) 中に SPI フラッシュにアクセスする必要がある場合 PERSISTENT 指定して SPI I/F 各ピンが有効になるようにする I/O ポート処理全般 次に LatticeECP2/M ファミリ固有のポート処理全般について 確認事項を列挙します 1 XRES ピンに 10kΩ +/- 1% の抵抗を接続する 2 PLLCAP ピンにコンデンサが必要な周波数で PLL を使用する場合 PLLCAP ピンに 5.6nF( チップタイプ推奨 ) を接続する ( 該当 PLL はデバイスの左右両サイドに各一つのみ ) 各サイドで該当する PLL がない場合 PLLCAP ピンはオープンにする 3 PLL や DLL に用いるクロック信号入力は SPLL_IN /_FB GPLL_IN /_FB DLL_IN /_FB ピンを プライマリクロックには PCLK 入力ピンを用いる SPLL には SPLL_IN /_FB を GPLL には GPLL_IN /_FB 入力を使用し データシート Figure 2-8 にあるクロスの接続は不可 特に ECP2-70 / fpbga672 では左右の中央にある SPLL 2 つの専用入力は存在しないので 注意のこと (isplever8.0 以降では正しく処理されるが それ以前ではあたかも専用配線が存在するかのように処理する問題がある ) 4 SERDES を使用する場合で特に送信ジッタが重要な用途では基準クロックは専用ピン REFCLKP / REFCLKN から入力する またピン間に終端抵抗は接続しない 5 使用しない SERDES チャネルの HDOUT / HDIN / VCCIB / VCCOB ピンはオープンにする (VCCIB /VCCOB は電源を供給しても良いが 推奨はオープン )

26 6 DDR1 / DDR2 メモリインターフェイスでは DQS ピン配置を確認し DQ, DM はそれぞれ該当する DQS のカバーする範囲 (DQS バススパン ) に収める また参照電圧は VREF2 を用いずに VREF1 のみを用いる 7 True LVDS ドライバはバンク 2 / 3 / 6 / 7 のピンで かつ配置できるペアのみ使用する 該当バンクの VCCIO は 2.5V にする 8 PCI クランプは ECP2 ではバンク 4 / 5 ECP2M ではバンク 4 / 5 / 6 / 7 を使用し 3.75V の入力絶対最大定格を超えないことを確認する 9 未使用ピンは全てオープンにする ( プルダウンしない ) SSO とクロストークを考慮したポート配置 SSO についての全般的な推奨や記述は 項を参照してください ここでは LatticeECP2/M ファミリ固有の注意事項をまとめます 1 特にデバイスとしては注意するべきピンは XRES および VCCPLL ピンの周囲には 項に示す 3x3 ルールや 5x5 ルールが適用される 極力信号を配置しないことを推奨する 特に出力は原則禁止とする やむを得ず配置する場合はスイッチングしない静的な信号で あるいは ( 周波数の低い ) 入力信号にする ( どうしても出力を配置せざるを得ない場合 静的な信号か テスト用など通常動作時スイッチングしない信号にすること リスクの増大を理解した上であれば 最小限度の振幅が小さい 或いはドライブ強度が弱くかつスルーレートが Slow の信号を配置することもあり得るが 推奨はしない ) 2 PLL の低周波数動作用に外部コンデンサを付加する場合 PLLCAP 端子も留意すべきピンに該当する ( 最低限 3x3 ルール ) 3 LatticeECP2M で SERDES を使用する場合 その当該チャネルやクワッドのある I/O バンク全体と電源ピン (VCCTX VCCRX VCCP VCCIB VCCOB) も注意すべきピンになる 使用する SERDES チャネルの電源ピンに近接する I/O には 5x5 ルールが適用される SSO 的に条件の悪い出力信号の配置は原則禁止とする ( 静的な信号か テスト用など通常動作時スイッチングしない信号はやむを得ない ) ECP2M20 ECP2M35 ではバンク 1 が該当し ECP2M50 ではバンク 1 と 4 ECP2M70 と ECP2M100 ではバンク 0 / 1 / 4 / 5 が該当する 4 特性的には QFP 系パッケージを除くと デバイス規模に拘わらず fpbga484 fpbga672 fpbga256 fpbga900 の順に特性が良くなる傾向がある PIO のデフォルト設定は I/O タイプが LVCMOS25 ドライブ電流が 12mA になっている I/O タイプを設計ターゲット用に設定変更する際に ドライブ電流は極力小さくすること またスルーレートはなるべく Slow に設定することを推奨する これ以外にはユーザの設計依存となります 詳細は別途 SSO ガイドラインドキュメント 本ドキュメント末尾の Appendix を参照してください FPGA 廻りの推奨 ( 参考 ) 回路例 次に個別のコンフィグレーションモードについて 参考回路例などを示します 基本的な記述 説明についてはテクニカルノート TN1108(LatticeECP2/M sysconfig Usage Guide) を参照してください なお 以下の各例では PLL 用の電源としてリップルの尐ないリニアレギュレータ (LDO) を使用することを基本としています

27 図 3-5 LatticeECP2 の基本接続例 1 SPI モード 図 3-6 LatticeECP2M の基本接続例 2 SPI モード (SERDES 使用時 )

28 図 3-7 LatticeECP2M の基本接続例 3 SPI モード (SERDES 未使用時 ) 図 3-8 FPGA ローダ (Mach XO) + LatticeECP2/M(FPGA は Slave Parallel モード )

29 図 3-9 LatticeECP2/M 基本接続例 4 Slave Parallel(SERDES 使用 PLL 使用 ) JTAG チェインを組む場合 図 3-11 の脚注にあるように S バージョンの LatticeECP2S/2MS ファミリの場合 スレーブシリアルとしてこのような構成はできません シリアル / パラレルに拘わらず スレーブモードに設定されるデバイスにはコンフィグレーション用クロック CCLK を外部から供給します S バージョンの場合 有効なビットストリームの先頭にあるデバイス ID(ECP2 ファミリでは 0xBAB3) とその後の暗号化されたビットデータの間に最尐 1m 秒の停止期間がなければなりません 本図のように JTAG チェインを組んだ場合 先頭の SPI モードに設定される FPGA は CCLK を出力するデバイスになりますが CCLK が連続出力になるため このような制御ができません S バージョンデバイスは (CCLK を出力する ) マスターモードにする 或いはスレーブモードの場合外部から CCLK 供給を制御できる機構を持つ必要があります 図 3-10 スレーブモードに設定される S バージョン デバイスの CCLK 要件

30 図 3-11 LatticeECP2M の JTAG チェイン接続例 1(FPGA は SPI モードと Slave Serial モード ) 図 3-12 LatticeECP2/M JTAG チェインの接続例 2(FPGA は Slave Parallel と Flow Through モード )

31 図 3-13 LatticeECP2/M JTAG チェインの接続例 3 (FPGA は Slave Parallel/Bypass と Slave Serial)

32 3.4 LatticeSC/SCM ファミリ コンフィグレーション関連のピン処理 LatticeSC/SCM ファミリのコンフィグレーション関連ピンの処理について 確認事項を列挙します 1 INITN PROGRAMN DONE 各ピンを VCCIO1( と同じ電源 ) にプルアップ処理する 2 SPI モードでは SCK 出力はプルダウン処理 SCSN (CSn) 出力はプルアップ処理する 3 スレーブパラレルモードで制御信号線は正しく処理する (CFGIRQ/MPI_IRQ はプルアップ CS0N はプルアップ CS1 はプルダウン ) 4 ( 他のモードに関しての記述を追加 ) 5 デバッグ時や何らかの問題が発生したときの解析のために JTAG インターフェイスを介してアクセスする ORCAstra を活用することを推奨する この場合 JTAG チェインの先頭になっているか 或いはジャンパ設定などでチェインの先頭か単独になるように考慮する 6 JTAG インターフェイスでは TMS 入力をプルアップ処理 TCK 入力をプルダウン処理する (TDI, TDO もプルアップ処理を推奨 ) I/O ポート処理全般 次に LatticeSC/SCM ファミリ固有のポート処理全般について 確認事項を列挙します 1 XRES ピンに 1kΩ +/- 1% の抵抗をグランド間に接続する 2 RESETN ピンと TSALLN( 旧名称 RDCFGN) ピンはプルアップ処理する 3 差動ドライバを使用するバンク毎 DIFFR ピンに 1kΩ +/- 1% のプルダウン抵抗を接続する ( 使用しないバンクではオープンで良い ) なお LVDS / RSDS 差動ドライバはバンク 1 に配置不可 True HLVDS / RSDS 差動ドライバはバンク 4/5 に配置不可 4 バンク 1/4/5 以外に 3.3V の I/O (LVCMOS33) を配置しない 5 LVDS 入力をバンク 1 に配置しない 6 PLL や DLL に用いるクロック信号入力は PLL_IN や DLL_IN プライマリクロックには PCLK 入力ピンを使用する また CLKDIV や PLL との併用のルールを確認する (TN1098, LatticeSC sysclock PLL/DLL User s Guide, Table 9 参照 ) 7 SERDES 用バイアスを与える RESP_ULC / RESP_URC ピンから 4.02kΩ +/- 1% の抵抗をグランドに接続する (LOC は位置を表す 未使用サイドの RESP_xxx ピンはオープンで良い ) 但し LatticeSC/SCM15 と LatticeSC/SCM25 の fpbga900 パッケージでは RESP_xxx ピンと RESPN_xxx ピン間に接続する (_ULC/_URC 同士 ) 8 使用する SERDES クワッドの REFCLKP / REFCLKN 入力ピン間直近に 100Ω の終端抵抗を接続する 9 PCI Express 用途では SERDES 用基準クロック (100MHz) を REFCLKP/N 入力ではなく FPGA ファブリックの PCLK ポートから PLL に供給する AIL 機能の使用 LatticeSC/M には SPI4.2 などで必須になるダイナミックアライメント機能を実現する AIL (Adaptive Input Logic) が PIO に備わっています 種々動作条件 環境の組み合わせによっては誤動作する可能性があることが報告されています 詳細は LSKK FAE までお問い合わせ下さい SSO とクロストークを考慮したポート配置 SSO についての全般的な推奨や記述は 項を参照してください ここでは LatticeSC/SCM ファミリ固有の注意事項をまとめます (2~4 は TN1114 Electrical Recommendations for Lattice SERDES, pp.4~7 参照 )

33 1 特性的にはデバイス規模によってやや異なるが fpbga900 fpbga256 fpbga1152 fpbga1020 の順に特性が良くなる傾向がある 一般的にスルーレートが Fast でかつ 16mA や 20mA ドライブに設定しないことを推奨する 2 VCC12 は各アナログ機能ブロックの電源のため デカップリングを十分に施すことに加えて SSO 的な配慮も必要である ボード設計上のヒントが TN1114 に記述されている 3 SERDES を使用する場合 fpbga256 パッケージではバンク 1 に配置する信号 fpbga900 パッケージではバンク 1/2/7 に配置する信号には SSO 的に条件の悪い出力信号は配置しないようにする 即ち静的或いは低速の信号や入力信号にし 出力信号を配置せざるを得ない場合はスルーレートを Slow とし 4mA ドライブを尐ない本数 (8 本以下 ) で などを配慮する エミュレートでない True の差動タイプであれば出力でも問題ないが 高速信号であるほど避けるのが良いことは変わらない 4 同様に SERDES を使用する場合で 3Gbps 以上の速度の用途では fpbga900 パッケージ以外の場合でも バンク 2 と 7 もある程度配慮することを推奨する 詳細は TN1114 SSO ガイドラインドキュメント 本ドキュメント末尾の Appendix などを参照してください FPGA 廻りの推奨 ( 参考 ) 回路例 以下に SPI モード時の参考外部接続例 PCI Express 適用時例などを示します ( 次版以降追加予定 ) 基本的な記述 説明についてはテクニカルノート TN1080(LatticeSC sysconfig Usage Guide) を参照してください 図 3-14 LatticeSC/M SPI モードの基本接続例 (MPU I/F はなし )

34 図 3-15 LatticeSC/M PCI Express の基本接続例 (SPI モード MPU I/F なし ) 以下の図は LatticeECP2/M とチェインを組んだ場合の例です ビットストリームのマージする場合に 図中脚注のように留意が必要です 図 3-16 SC/M と ECP2/M の JTAG チェイン接続例 (FPGA は SPI モードと Slave Serial モード )

35 3.5 Mach XO ファミリ コンフィグレーション関連のピン処理 まず MachXO ファミリのコンフィグレーション関連ピンの処理について 確認事項を列挙します 1 TAG インターフェイスでは TMS を該当バンクの VCCIO にプルアップ処理 TCK をプルダウン処理する I/O ポート処理全般 次に MachXO ファミリ固有のポート処理全般について 確認事項を列挙します 1 SLEEPN ピンは通常動作時は確実に High になるように VCC にプルアップする (C バージョン ) 2 TSALL ピンは通常動作時は確実に Low になるようにプルダウンする 3 GSRN ピンは通常動作時は確実に High になるように該当バンクの VCCIO にプルアップする 4 PLL に用いるクロック信号入力は SPLL_IN /_FB GPLL_IN /_FB DLL_IN /_FB ピンを プライマリクロックには PCLK 入力ピンを用いる 5 True LVDS ドライバは XO1200 と XO2280 左右辺のバンクのみであり かつ配置できるペアのみを使用する 該当バンクの VCCIO は 2.5V にする また True LVDS 入力の VIH は VCCIO を超えないこと 6 PCI クランプは XO1200 と XO2280 上辺のバンクのみであり 3.75V の入力絶対最大定格を超えないことを確認する 7 未使用ピンは全てオープンにする ( プルダウンしない )

36 4 推奨 FPGA 設計フロー ラティス推奨の基本的な FPGA 設計フロー ここでは FPGA デバイスの選定が終わっていると仮定し 論理回路のフィッティングとボードやシステムレベルの実装の観点から ラティスの推奨する基本 FPGA 設計フローを示します 1 コンフィグレーション方法の決定 ボードレベルの回路図作成 (FPGA と周辺デバイスとのインターフェイス仕様決定 ) ラティス技術サポート担当による回路図の確認 レビュー 2 基準クロックなど重要な I/O 信号のポート仮決めと その他信号の I/O バンク程度の大まかな決定 3 上位レベルモジュールの論理回路設計 4 初期段階での電力見積もりを実施 WC 解析で容量など電源設計 放熱設計に反映 5 I/O アシスタントによるバンクベースの SSO 解析を実施後 ポート配置を暫定的に決定 ラティス技術サポート担当によるポート配置の確認 レビュー 6 論理回路設計を完了前に 4 で暫定的に決定したポート配置でフィッティング ( 配置配線まで ) を実施し ボード設計用のポート配置を確定 ( エラーのないこと 問題になる Warning がないこと タイミング制約を満たすこと ) 7 機能検証ボードや試作用に論理設計完了後 配置配線後のネットリストを元に電力見積もりをして電源 放熱設計の妥当性を確認 8 IBIS シミュレーションなどボードレベルの信号品位 (Signal Integrity) を検証 9 SSO アナライザでピンベースの SSO 解析を実施し 問題が無いことを確認

37 5 各設計要件 ガイドラインの補足 背景説明など 5.1 概要 ここでは I/O ポート配置 電源設計 消費電力 電流見積もり SED マクロ IBIS モデル などについて補足的 或いは背景説明を記述します 5.2 I/O ポート配置ガイドライン 基本的な考慮事項 ユーザ回路の実装時に I/O ポート ( ピン ) 配置として考慮すべき事項としては以下が挙げられます I/O タイプなど 各 I/O バンクの VCCIO 電圧値との整合性 差動ドライバ / レシーバの配置 DDR1/2 メモリインターフェイスの場合は DQS の配置と DQS バス対 DQ 参照電圧を必要とする場合の VREF 配置 などデバイスのサポート / 実装ルールを良く理解する必要があります 同時スイッチング (SSO) 後述のように 双方向や出力に設定するピンが多数かつ同時にスイッチングする際には注意が必要です 一般にパッケージタイプ デバイスによって大きく特性が異なります isplever7.1 以降では デザインプランナの一機能である SSO アナライザを用いての事前チェックが可能です SSO アナライザの使い方は日本語ユーザーガイドを参照してください PLL や SERDES 用端子に対する配慮 デジタル回路の固まりである FPGA でも こうしたアナログ的な或いは高周波信号を扱うブロックが集積されています こうした機能用のピン 即ち電源 グランドや 入出力 ( 信号やクロック ) 付加するコンデンサなどには特に注意が必要です 周囲には高速信号や 特にアクティビティの高い出力やドライブ強度の大きい出力を配置することは避ける事を推奨します デュアル用途のコンフィグレーション用ピン デバイスには通常 コンフィグレーション用のみでなくユーザ I/O としても使用できるデュアル用途 (Dual Purpose) のポートがあります ユーザ I/O として使用する場合は インターフェイスという観点と共に コンフィグレーション中や供給電源の過渡時の振る舞いで問題が生じないことも確認する必要があります これらピンの状態 振る舞いは個々のデバイスやピンによって通常異なります 基本的な注意事項がテクニカルノートに記述されていますので参照してください 事情が許す限りデュアル用途のピンは使用しない方が望ましいと言えます 直流電流許容値 どのファミリのデータシートでも sysi/o Single-Ended DC Electrical Characteristics 仕様表の脚注には いかなる一組の GND ピンに対しても その間にある I/O に流れる平均直流電流値は 8mA を超えてはならない と規定しています 解釈によっては 特定のピンはこれ以上流しても問題ないようにも捉えることができますが それは推奨しません 背景は信頼性の観点 ( エレクトロマイグレーション ) から来ています いずれにしろ 平均 8mA 流すようなことはせず 相当数のポートに対して数 ma 以上のシンクやドライブをする必要がある場合は 外部トランジスタなどの付加で対応することが望まれます やむを得ない場合は それぞれ数 ma 以下に押さえることが妥当で また強いて言えばソースする ( ドライブする ) よりもシンクする ( 流し込む ) 方が良いでしょう

38 一般的に FPGA への論理回路のフィッティング試行 完了を待たずに I/O の配置決めを行い PCB 設計する場合が尐なくありませんが ラティスは基本的にこうした手順は勧めていません タイミング要件の厳しい場合や デバイス内部のハードマクロを使用する場合 クロッキングなど特定の設計仕様を満たすことが求められる場合は 特に当てはまります フィッティングを行う段になり 非常に苦労することもあり得ます まず I/O ポートの配置を含めて論理回路の実装に問題がないことを確認した後 PCB 設計に着手または確定することを推奨します 代替え手段としては 完全ではありませんが ある程度簡易な手順としては isplever のサポートする IO Assistant フローを実行することです これはチェック機能 (DRC) として I/O に関する配置ルールを殆どすべて含んでいます またこの場合に最低限必要なものは トップモジュールの RTL 各ポートのアサイン情報 I/O の属性 (I/O タイプ 電圧 ドライブ電流 等々 ) のみで トップモジュールの本体記述はブランク ( 最低ダミー一行 ) で構いません 但し 以下の点についてはチェックに限界があることを理解する必要があります (A) PLL やクロックネットワーク LatticeSC の Maco ブロックなど FPGA の特定内部リソースとの接続性という観点からのピン配置の妥当性は難しい (B) PIC(I/O 4 本の組 ) 内での配置ルールの適合性で メモリインターフェイスの DQS や差動ドライバの配置についてはチェックされるが LatticeSC/SCM の場合 AIL 使用の入力ポートに関しては ブランクモジュールではルールチェックできない (C) I/O との接続や FPGA 内部論理の動作という観点で タイミング制約の厳しい実装の場合は ポート配置が固定されていて変更できない場合 論理回路のフィッティングする段になって タイミングクロージャに困難が生じる可能性がある これらは RTL 記述がある程度実デザインを想定したものでないと現実的には網羅的なチェックはできません IO Assistant の使い方の詳細は日本語ユーザーガイドを参照してください SSO の観点からの I/O ポート配置 isplever 7.1 では業界初となる SSO アナライザというサポートツールが LatticeECP2/M 対象に提供されています LatticeXP2 と LatticeSC/SCM は SP1(Service Pack 1) 以降のサポートです ラティスとしては設計者がこれを有効活用することを強く推奨します 特に多ビットのソースシンクロナス インターフェイスやバス信号などを扱う用途では 慎重なポート配置が必要です ともすると こうしたグループの信号をまとめて配置する傾向がありますが SSO 的な観点からは好ましくありません SSO を考慮した場合の I/O ポート配置における推奨手順は 1SSO アナライザでバンクベースの解析を行い 各ポートのバンク単位の配置を決定する 2 マッピングと配置配線を行い ツールにポート配置を決定させる 3 再度 SSO アナライザでその配置結果を基にピンベースの解析を行い 問題がないことを確認し確定する 4 それ以降にフィッティングを繰り返し実施する場合にこの配置結果をもとにする 5 その後のマイナーなポート配置修正では適宜ピンベースの SSO チェックを行う といったものになります これら手順の全般をやや詳細に記述すると以下のようになります 1 設計仕様から定まる各 I/O ポートの属性を決定し 合わせて各出力ポートの容量負荷 (pf) PCB 設計上想定されるノイズマージン (mv) を ( 想定 見積もりし ) 決定する 2 それぞれの同時スイッチング グループを明らかにする ( 非同期関係にある任意の 2 クロックによって出力されるポートは同一グループに属するものとして定義する ) 3 各信号について 望ましいバンクを決定する 4 特定のグループに属するポート数が多数 ( 目安例 ;16 本以上 ) の場合 複数バンクに分割する

39 5 Pre-MAP Design Planner を立ち上げ 上記情報を全て入力した後 SSO アナライザでチェックを行う ( バンクベースの解析 = 最悪条件下での推測 ) 6 Fail とレポートされたバンクについてはその条件を緩和する対策 ( 次項で記述 ) を実施し 全て Pass するまで行う 7 その後マッピング 配置配線を実施し ツールにポート配置処置を実行させる ここで ステップ 5 以降を実施するためには 最低限トップモジュールの RTL が必要です なお バンクベースで Fail してもピンベースではバンクを変えることなく Pass する可能性は十分にあります これは 前者は最悪の配置関係を前提に見積もっているためです また PCB ノイズマージンとは PCB 設計上グランドや電源がプレーンであっても理想的なクリーンな状態にはなりませんので リップルや直流的ポテンシャルを持ってしまう場合を想定して その値を解析時に反映させるために用いられます 可能な対策としては 例えば以下が考えられます 全て対応する必要はありませんが 実現性や効果高いと考えられる順に示します (1) スルーレートを Slow にする (2) ドライブ電流を許容できる程度まで小さくする (3) 同一 SSO グループの信号を集中配置しないで バンク内で分散させる また なるべく複数バンクに分割して配置する (4) 同期関係にあるクロック間の位相 ( タイミング ) をずらす (5) 出力ポートに付加される容量性負荷を減らす (6) Aggressor をグランドや電源ピン (VCCAUX VCCPLL SERDES 用各電源ピンを除く ) の近傍に配置する (7) 影響を受けては困る信号の周囲に配置する信号に特に配慮する (8) 非同期の信号インターフェイス方式を避け 入力側デバイスではクロックで同期化する仕組みにして 非影響ピンのレベルの変動 ( グランドバウンスや電源ドロップによる入力閾値を瞬間的に超える状態 ) がそのまま論理回路動作の誤動作につながらないようにする (9) 出力ポート近傍に 10Ω~ 数十 Ω の直列ダンピング抵抗を挿入する 前述のように SERDES や PLL 用電源などの特に留意を要するピンがあります これらは可能な限り使用しないか やむを得ない場合はトグル頻度の尐ない信号 或いは入力信号に限定することを推奨します この場合のラティスの考え方として BGA 系パッケージ (csbga ftbga fpbga) では 3x3 ルールとか 5x5 ルールと呼んでいるものがあります 図 5-1 BGA 系パッケージのピン配置 3x3 / 5x5 ルール

40 各デバイスの項で明記したような SSO やクロストークの観点から配慮が必要なピンについては 以下の優先度でその配置を考慮することが望ましいでしょう (1) 信号を 5x5 の外に配置する考慮をし 次に やむを得ない場合 3x3 の外に配置する (2) 望ましい順序 ( 優先度 ) は静的な ( 論理 Low/High 固定 ) 信号 入力 出力の順 (3) 入力の場合でも低速なほど良い (4) 出力を配置せざるを得ない場合 シングルエンドやエミュレートタイプより True LVDS が良い また小振幅 (VCCIO が低い ) ほど良く スルーレートは Slow が必須 またドライブ電流も弱いほど好ましい 付加容量をなるべく小さく抑え 複数同時にスイッチングするような信号を避ける BGA 系でなく QFP 系のパッケージでは 配慮が必要なピンに隣接する 2 ピンが 3x3 に該当し さらにその両隣の 2 ピンが 5x5 に該当すると考えるものとします ポート配置での考慮に加えて PCB 上の配線も配慮が必要です これら信号に対して配線間でクロストーク ( 電磁結合 ) による干渉がおきないように 潜在的に影響の与える可能性がある信号の配線は近接しないようにします 現実的には SSO による影響とクロストークによる影響を識別することは非常に困難です またボードのスルーホールやビア 或いは FPGA I/O ポートの仮想グランド化などを活用してシールド効果 ( 干渉やクロストークに対するアイソレーション ) を得る技法もあります 詳細はテクニカルノート Pin Assignment Recommendation (ECP2/M; TN1159) を参照してください また SSO に関する全般的なガイドラインとしては次の資料があります Lattice Simultaneous Switching Design Guidelines (SSN Technote v2.4.pdf) 5.3 電源設計に関して 単調増加 電源要件の一つとして単調増加 ( 単調減尐 ) というのを挙げました これはデバイス内部の POR 回路を予期しない誤動作から防ぐための要求です 具体的な例として以下に図示します 図 5-2 単調増加 ( 左 ) と非単調増加 ( 右 ) の例 単調増加 ( 左 ) の例は A/B/C いずれも判りやすいと思います これ以外に直線的な増加も勿論問題ありません 非単調増加 ( 右 ) についてコメントすると以下のようになります D ~ 途中で電圧値がわずかの時間ながら減尐する期間がある ( 一箇所でもあれば良くない ) E ~ 一見単調増加に見えるが 途中である電位を保持し相当時間 ( 数十 ~ 百ミリ秒程度以上 ) が経過後増加に転じる場合であり これは推奨外の扱い F ~ D 同様 途中で一時的に減尐して増加している これ以外にも単調増加と呼べないケースがあり得ると思われますが 参考にしてください 単調減尐に関しては これと逆と捉えれば同じ考え方になります

41 特に D や F のような場合 落ち込みがごく短い時間だとしても その状態になる電圧値が POR 回路の検出閾値付近にあることが問題となります 初期化電流 ( 突入電流 コンフィグレーション時電流 ) 設計する電源の電流容量を決定する際に FPGA に関しては初期化時と動作時のそれぞれ最悪時の電流を予測する必要があります データシート中の Initialization Supply Current ( 初期化電流 ) は いわゆる突入電流と コンフィグレーション時の消費電流の二つを意図しています データシートにはそのいずれか大きい値を採用して掲載していますが 前者は FPGA 自身の突入電流成分はかなり小さい ( 支配的でない ) ため 実質的には後者の値です ただし 各電源の容量 ランプレート デカップリング コンデンサの総容量とそのタイプに大きく依存しますので留意が必要です ( 例えば 等価 ESR が小さい方がデカップリング効果は高いが 逆に突入電流は大きくなります ) 特に周囲温度が高温下では増大する傾向がありますので 最悪ケースの目安としては データシートの TYP 値に対して 3~4 倍を見込んでおけば大丈夫でしょう 電源フィルタとデカップリング ラティスの FPGA では供給電源に対して許容リップル ( 周波数やパルス幅 振幅など ) を定義していません 基本的な考え方は 供給電圧の誤差にリップルピーク電圧値を加味した状態で データシートの推奨動作電圧範囲内であれば良いというものです とは言え 電源フィルタやデカップリングをおろそかにしても良いというものでは勿論ありません 全般的な議論としては TN1068(Power Decoupling and Bypass Filtering for Programmable Devices) や TN1114 (Electrical Recommendation for Lattice SERDES) に詳しく述べられているので参照して下さい 供給電源に関する考え方を要約すると以下の通りです 電源 グランドは配線ではなく面 ( プレーン ) にする 0.1uF ~ 1uF のチップコンデンサで ESR( 等価抵抗成分 ) が小さいものを各電源ピン毎に 47uF ~ 100uF 以上の大きめの容量を電源系統ごとに接続 コンデンサは ( 可能な限り ) 各電源ピンの直近に配置する BGA の場合は通常デバイスの裏側になるが 電源用のビアを用いてインダクタンス成分をなるべく減らす また信号用ビアとの結合を避けるため 必要に応じてブラインドビアでアイソレーションすることを考慮 POL(OBP) を使用する場合はデバイス近傍に配置 通常 SERDES や PLL などアナログ的 高周波的な信号の関連する電源系統は 他のデジタル回路用電源系統とはアイソレーションして供給し かつ LC フィルタなどを介することが推奨されます 本 TN1068 Figure.1 で推奨されている例を以下に転記します 図 5-3 電源フィルタ (TN1068 より )

42 これと同程度のフィルタリングが現実としてできない場合は 以下の簡易な構成でも注意深く行えば 十分に効果があることが尐なくありません デジタル電源からフェライトを介して 10uF ~ 33uF のコンデンサをデバイスの近くに配置 以上はいずれもフェライトビーズを使用した例ですが インダクタを用いる場合もあり得ます その際は等価直流抵抗成分による電圧降下を良く吟味し 支障のない部品を使用する必要があります SERDES の使用という観点では 電源デカップリングやポート配置上の推奨に沿わないと次のような問題が生じる可能性があります * 送信ジッタの悪化 * 受信ジッタ耐性の悪化 * レシーバ (CDR) 再生クロックのジッタ増加 * CID(Consecutive Identical Digits ビット 0 やビット 1 が連続した場合に許容できるビット長 いわゆるゼロ連 ) 性能の悪化 消費電力見積もりの意義 消費電力 ( 電流 ) の見積もりをすることの意義は大きく 2 つあります 即ち 1 実装するユーザ論理回路の最悪条件下においてデバイスの動作保証最大ジャンクション温度を超えないことを確認すること および 2 ボードや装置 システムレベルの熱設計 電源回路設計に反映させること です 1 については FPGA は文字通りフレキシブルですので 実装する回路や使い方の観点で自由度が極めて大きく その条件によっては動作保証ジャンクション温度を上回ることがあり得るため 事前に検証しておく必要があります その意義が従来になく増加している背景としては デバイス集積規模の増大と テクノロジーのファインプロセス化に伴うトランジスタのリーク電流 ( スタティック電流 ) の増大が上げられます 特に後者はジャンクション温度に対し指数関数的に増大する特性を持つため 精度良く推定することはしばしば困難が伴います 過尐見積もりをした場合 最悪としてデバイスの焼損や電源回路 装置にダメージを与えるなど 深刻な障害となる可能性もあり得ます isplever にはパワーカリキュレータが含まれています ( 単独で動作するスタンドアローン版もラティスのウェブサイトからダウンロード可能です ) 設計者は 2 の目的のためにこうしたツールを活用することが今後は一層必須になるでしょう なお パワーカリキュレータの使用方法などの より詳細についてはテクニカルノートや 日本語ユーザーガイドを参照してください デバイス / パッケージ熱モデルに関して デバイスの 熱モデル はパワーカリキュレータに組み込まれています 現状では ユーザ回路を動作するための消費電流 ( ダイナミック電流 ) はジャンクション温度やプロセス条件による変動も無視できます これに対して実装するユーザ回路に拘わらず消費する電流 ( スタティック電流 = バイアス電流成分とリーク電流成分 ) はジャンクション温度 プロセス条件共に大きく影響を受けますので これを考慮したモデルになっています パワーカリキュレータで見積もりをする場合 プロセス条件を Worst と Typical のいずれかが選択できますが これはスタティック電流のみに対して作用します パッケージの熱モデルにはいわゆる 2 抵抗モデル が採用されています ( 今後の大規模デバイス対応にはより高精度のモデルが組み込まれる予定になっています ) 熱抵抗値は JEDEC 規格 JESD51 に

43 準拠して各パッケージとデバイスの組み合わせ毎に測定し得られた数値を採用しています ( テクニカルノート Thermal Management を参照 ) 或るパッケージを取り上げた場合 結果として得られる熱抵抗値はマウントされるシリコン (die) サイズとの間に一定の関係があるため 同一の数値になっているケースが見られます JEDEC 規格で規定されているボードは電源とグランドを含め 4 層 ( 2S2P) で かつサイズが約 10cm x 10cm( パッケージが 27mm 以上の場合 ) のため 実際の装置で使用されるボードでは実装条件が緩和されるのが通常です ラティスのパワーカリキュレータでは 見積もり時に JEDEC 以外にも 3 種類のボードサイズから選択することができます また ユーザが熱抵抗値を指定入力して見積もることも可能です 詳しくは日本語マニュアルを参照してください パワーカリキュレータとその活用 ラティスでは設計開始前や初期段階で大まかな目安を確認すること ( 見積もり ) と 設計完了時の配置配線後ネットリストを元により正確な推定 確認すること ( 計算 ) の 2 段階を踏むことを推奨しています 後者では実際に動作するデバイス内部各リソースの正確な抽出が可能ですので より正確になります ただし 誤差要因として常に留意しなければならないのはアクティビティ係数 AF( または活性化率 即ち FPGA 内部各ノードのスイッチング頻度 ) です 動作周波数とは異なり AF は極めて注意深く設定してもある程度の誤差は避けられませんが 細心の注意が必要です 救済策の一つとして パワーカリキュレータによる見積もり時に 係数 を導入できる工夫がされています これはダイナミック電流のみに作用します AF を慎重に設定した上で 例えばダイナミック電流全体にマージンとして 10% を見込みたい場合 1.10 を係数として設定します ( 電源系統毎に独立に設定可能です ) パワーカリキュレータを見積もりモード (Estimation Mode) で用いる場合 FPGA 内部の各リソース使用数はユーザが入力しなければなりません ネットリストを読み込む場合の違いはその正確さに加えて 配線リソースの使用率の扱いがあります FPGA 特有のリソースである配線リソースは見積もりモードではユーザが推測して入力することは現実的ではありません 従って パワーカリキュレータはユーザが入力するロジック ( スライス レジスタ ) や EBR の使用数から配線リソースを自動的に推定する機能を持っています さらにオプションとして 一般的にはデフォルト Medium で構いませんが データパス回路など実装回路の特質として配線が多くなることが経験的に知られている ( 或いは予測される ) 場合は High を選択することも可能です ラティスは見積もり精度の向上を常に心がけていますが 精度はプロセス条件 Typical(Nominal) のデバイスに対して 10~15% 以内でかつ実測値よりも小さくならないように デバイスのキャラクタライズデータを元に作り込まれています この際は勿論 対象リソースの AF が既知となるようにし 誤差要因を極力除外した方法で行われています 見積もり精度が Typical プロセスに対して定義されているのに対し 最悪条件下での消費電流は Worst プロセスを選択して見積もります 設計要件から得られる最大動作周囲温度にてデバイスのジャンクション温度を超えないことを確認します マージンが確保できない場合 端的にはデバイスの熱抵抗を下げる ( ヒートシンクの使用 強制冷却 など ) 方策が必要になります パワーカリキュレータはこうした推敲もできるように作られています 5.4 SEU と SED マクロ ソフトエラーは製造プロセスの微細化に伴い SRAM ベースの FPGA は用途によってはユーザレベルで対策することが避けられなくなってきました ラティス FPGA にはこれを検出することができるモジュール SED マクロを各ファミリで用意しており ユーザは容易に設計に取りこむことが可能です

44 使用方法は別途デバイスごとに用意している日本語ユーザーガイドを参照してください 本稿ではマクロを使用するに際して理解しておくべき事項を記述します ソフトエラーは NE 用語 -Tech On! によると 以下のように説明されています 狭義には放射線によって LSI の動作不良が引き起こされることで 従来 SRAM が高集積化されるに伴い広く認識されるようになった問題である 製造プロセスの微細化による電源電圧の低下とトランジスタの寸法の縮小がいずれも保持データの反転に必要な電荷量 ( 臨界電荷量 ) が低減する方向に働くため, ソフトエラーの影響が大きくなる ソフトエラーを引き起こす放射線は高エネルギー中性子 α 粒子 熱中性子の 3 種類である 現在の主因は高エネルギー中性子で,α 粒子や熱中性子の影響は小さくなっている しかし今後 微細化が進んで臨界電荷量が低減すれば 再び α 粒子の影響が顕在化する可能性も残されている まずテスト手法に関してですが ラティスでは JEDEC 規格 JESD89 に準じて実施しています 中性子線に対する測定の使用施設については 以前はロスアラモスにある LANSCE で行っていましたが 最近はブリティッシュコロンビア大学の TRIUMF が主になっています またアルファ線に対してはラティス本社内に施設を導入し アメリシウム (Americium; 50nCi, 5nCi) とトリウム (Thorium; 0.5nCi) に対して測定を実施しています 結果はラティスから信頼性レポートの一環としてデバイスファミリ毎に発行されています (SOFT ERROR RATE SUMMARY) ので 別途参照してください 特に着目している項目としては SER によってラッチアップが起きないことの確認 供給電圧依存性 機能的誤動作 (Functional Upset) が許容値以下で異常がないこと ( 対中性子線 ) 検出されたソフトエラーが均一である (EBR 以外に特定の場所 リソースに集中していない ) こと 等があります キャラクタライズの一環としてはいわゆる誤検出がないことを慎重に行っています ここで誤検出というのは ソフトエラーが発生していないにも拘わらず エラーフラグがアサートされる状況です システム内やボード上にごく限られた個数の FPGA しか用いられていなければ トータルとしての FIT 率はある程度許容限度以下である場合が尐なくありませんが 多数のデバイスが用いられている場合 トータルでは頻繁に発生してしまうため 誤検出は深刻な問題となりかねません 一般的な問題 トラブルの場合は尐なからず再現性があり それが解決策の手がかりを与えてくれます しかしソフトエラーという事象の特質として 再現性が極めて低い事が挙げられます エラーが通知された場合 用途に依っては再コンフィグレーション手順を起動するなど大がかりな対処が求められる場合もありますので 誤検出をせずに正常検出することが極めて重要になります デバイス内部でノイズ源とする回路を動作させ その温度 電圧などの動作環境を変えた上で 正常動作を確認することなど 万全を期しています ラティスの SED マクロは或る指定されたクロック速度や周期でコンフィグレーション用 SRAM セルをスキャンし コンフィグレーション ビットストリームの初期 CRC 値 ( 期待値 ) と異なるかどうかをチェックするのが基本動作になっています 期待値通りであればエラーなしと判断し 異なればエラーフラグをアサートして外部デバイスなどに通知します スキャン対象は EBR( 初期化データ ) を除くコンフィグレーション用 SRAM 全ビットです 一方で 現実としてエラーフラグがアサートされても デバイスのユーザ論理としては全く支障のない場合もなくはありません 通常 こうした場合 SED マクロの誤検出が真っ先に疑われる訳ですが 必ずしもそれが真実とは限りません ユーザが使用する FPGA リソースの割合は 100% ではなく 数十 % から多くて 80~90% 程度です 仮に未使用リソースに該当する部位で SRAM が反転した場合はどうなるでしょう SED マクロはエラーを通知しますが ユーザ論理を実装した FPGA としては何ら支障がない事になります SED マクロが誤動作しないことが大前提ですが こうしたことは十分あり得ます ラティスでは一般的な信頼性の指標である MTBF に対して MTBFF(Mean Time Between Functional Failure) を定義しています 機能的な障害を引き起こすまでの MTBF という考え方です SER の場合 概ね 10 対 1 程度の割合と見ています

45 以上のように ソフトエラー フラグが通知された場合に応用装置 ボードとしてどのような対処をするかは 慎重に決定する必要があります フラグがアサートされたら直ちに再コンフィグレーションするよりは これ以外の種々監視機構と組み合わせて実装することが望ましいと言えます 5.5 IBIS モデル ラティスは IBIS 規格 Ver.3.2 に準拠したモデルを提供しています ラティスの基本手順は デバイス回路設計データ (HSPICE モデル ) をベースにして生成したものをファイルバージョン 1.0 として isplever のエンジニアリング サンプル (ES) 対応版を用意します その後キャラクタライズのプロセスで 専用ボードを用いて各 I/O タイプ毎 終端条件ごとに実デバイスの波形を取得し 相関がとれたものに改善した後 ファイルバージョン 2.0 としてリリースします ファイルバージョンは各 IBIS ファイルを開くと [File Rev] 行がヘッダ ( コメント ) 部にありますので 判別できます まず生成された IBIS モデルに対して 実測波形で検証します 必要に応じて修正を加え その後 IBIS と HSPICE のシミュレーション結果を比較し相関をとります その指標として FOM(Figure Of Merit) を定義し 最終的に 90% 以上を条件にしています 波形測定のセットアップは以下の通りです 図 5-4 IBIS モデル検証用波形取得のセットアップ

46 以下は LatticeXP2 の波形例で 共に HSPICE と IBIS 各シミュレーション結果を重ねています 図 5-5 HSPICE-IBIS シミュレーション結果の相関例 (XP2, LVCMOS33) いずれも LVCMOS33 12mA Fast に対しての結果例で 左はピン近傍 50Ω 終端時 右は 10 インチの伝送線 (50Ω コントロールされた PCB 配線 ) 終端時です 5.6 JTAG チェイン設計に関する一般的なガイドライン 本稿ではラティス PLD 製品をボード実装するにあたり JTAG チェインを組む場合に留意すべき一般事項についてまとめます 1 電源投入時の TAP コントローラは デバイス内部 POR で期待通りに初期化される必要がありますので これまで述べているように各供給電源は単調増加で 所定のランプレート / 時間を守る必要があります 2 基本的にデバイスが多数のチェインや 複数ボードにまたがるチェインは組まないでください 潜在的な問題を誘起することもあり得ますし またデバッグ時に極めて非効率になります 3 デバイス総数や配線長 デバイスの供給電圧の組み合わせによってはボード上にバッファを追加する必要があります 配線が長い場合は特に波形の確認が必須です 場合によってダンピング抵抗の挿入を推奨します ラティスでは 5 個以上のデバイスが接続される場合を目安として TMS と TCK へのバッファ挿入を推奨しています またこれらバッファを複数並列に用いて負荷となるデバイスを分割する場合には 不要なタイミングスキューの原因とならないように負荷を均等にします 4 JTAG ポート / 機能を使用しない場合でも 推奨回路図例のように TMS のプルアップ TCK のプルダウンを強く推奨します 5 特に TCK は重要な信号です ノイズが乗ったり リンギングや波形のあばれがあると誤ラッチ / ダブルラッチしてしまう可能性があります ボード上の配線と処理には細心の注意が必要です 6 チェイン内各デバイスの JTAG インターフェイス電圧が混在する場合 通常は電圧の高いデバイスをチェインの先頭から接続します これにより TDO 出力が次のデバイスの TDI に正しく認識されます 勿論 3.3V と 1.8V のデバイスの混在など 電位差が大きい場合は VOH/VOL VIH/VIL 各値を確認しレベルコンバータを必要に応じて挿入します 特に最後尾のデバイスからの TDO レベルと JTAG ケーブルが認識できるレベルに留意が必要です

47 6 改訂履歴 表 6-1 改訂履歴 バージョン リリース日 改訂内容 Ver /7/8 ドラフト版リリース 電源設計要件 I/O 配置ガイドラインが主 コンフィグレーション部未記述 Ver /7/16 POR 要件記述追加 にリップル記述追加 その他など文章全般をマイナー修正 Ver /7/ 単調増加の定義記述追加 6 消費電流のめやすを追加 Ver /08/ に LVCMOS33D に関する記述を追加 (XP2) 3.2.3(ECP2/M) のコンフィグレーション関連記述追加 ( 未完成 ) Ver /8/18 各デバイスに推奨回路図を追加 SER 追加 XP2/XO 消費電力例を 6 章付録とし デカップリングについての記述追加 Ver /9/25 全図番の位置を修正 p.18 PLLCAP 記述追加 XP2 推奨回路図を全面的に更新 ポート配置に関してクロックポート使用の記述を修正 (XP2) 追加(ECP2/M SC/M) 5.5 に IBIS 記述追加 6 章付録 ( 消費電流目安 電源でカップリング ) を Appendix-B に変更 同時にチェックリスト SSO G/L 表と ECP2M package view 添付 ( いづれも pdf 版のみ ) Ver.0.8( 非発行 ) の文章一部修正 Ver /9/29 Page-11, Vcc12 と Vcc の電位差の記述を補足追加 Ver /2/ XP2 コンフィグレーション ピン記述 8を修正 ( 削除 ) 図 3.5 XP2 コンフィグレーション (Background) 削除 各デバイスのクロック入力に関する注意事項の記述更新 変更 5.6 JTAG チェイン設計に関するガイドラインを追加 Ver /3/4 SC/M ピン配置 差動ドライバ制約記述修正 SC/M 基本回路例追加 Ver /6/15 2.x.2 各節で単調増加についての補足を追加 ECP2M 基本接続回路例の各図で 誤解を避けるため またより安全を見込んで SERDES 用電源の供給方法を変更 (LC フィルタ リニアレギュレータ ) 電源フィルタとデカップリング ~ TN1114 参照を追記 Ver /7/14 各デバイスの 電源系統と推奨電圧範囲 の一覧表下部の注記に PLL SERDES 系統の電源供給についての記述を更新 リニアレギュレータ推奨と明記 参考回路図例 XP2 は全て PLL 電源をリニアレギュレータに変更 ECP2M も SERDES と PLL 電源を同様に変更し スレーブ構成での CCLK にプルダウン抵抗を追加 SC/M も SERDES 系をリニアレギュレータに変更 参考回路図例 ECP2M に FPGA ローダ例を追加 XO ピン処理に関する注意事項を追加 (3.5.1) Ver /07/28 正規版 ( 除く ECP3) チェックシート SSO GL にリンク Ver /10/30 ECP3 を各項目に追加 更新 各デバイスのピン処理章内で各節の順序を変更し コンフィグレーション関連の節を先頭に移動 ECP2/M IO ポート処理 ;ECP2-70/fpBGA672 の SPLL 入力について注意点を追記 AIL 記述追加

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49 7 Appendix 7.1 Appendix-A PCB 設計チェックリスト 次ページ以下は各デバイス毎の PCB 設計時の回路設計 ピン処理に関するチェックリストです Lattice より同様の TN が用意されていますが ここに示すのは TN を踏まえてより実際に有用なように追加 編集したものです ( このリストのオリジナルは Excel フォーマットになっていますので 実際に適用するときは別途入手して下さい CheckLists_LSKKrev1p0.xls )

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53 7.2 Appendix-B 消費電流と使用環境のめやす 本章では任意に決定した事例としてリソース使用率と動作条件を与えた場合の消費電力のめやすと 各デバイス パッケージの組み合わせに対して動作環境との関係を示すこととします LatticeXP2 Case-1/-2 共通条件 :( 以下デバイス規模ごとに異なる場合は XP2-5/-8/-17/-30/-40 の順で表記 ) VCC=1.20V; VCCIO=3.3V; Logic/FF= 使用率 80%; EBR(True DPR)= 使用率 100%; PLL 個数 =1/1/2/2/2(fIN=100MHz); クロックツリー数 ( クロック本数 )=3/3/4/6/6( 周波数は全て同じ ); User I/O=LVCMOS33 出力 12mA 15pF 負荷 使用率 80%( 入出力各 40% TR=50% が各 10% TR=5% が各 30%); 配線リソースは Medium Case-1;Logic/FF/EBR の動作クロック 75MHz AF=5% Case-2;Logic/FF/EBR の動作クロック 100MHz AF=10% ダイナミック電流結果 ( スタティック電流を除く ) を表 7-1 に示します 該当するダイナミック電流の消費を許容できる環境 ( 周囲温度 ボードサイズ 気流 ) を Ind./Comm. グレード別にそれぞれ表 7-2 に示します ( ヒートシンクなし Worst Case プロセス ) また 参考として各デバイス / パッケージの熱抵抗値を表 7-3 に示します 表 7-1 本例に於ける LatticeXP2 デバイス / パッケージ毎のダイナミック電流 DICC デバイス規模パッケージ Case-1 DICC [ma] Case-2 DICC [ma] XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 csbga ftbga PQFP TQFP csbga ftbga PQFP TQFP ftbga PQFP fpbga ftbga fpbga fpbga fpbga fpbga

54 表 7-2 LatticeXP2 デバイス / パッケージごとの許容最大 DICC と本例に対するマージン 周囲温度 Ta=60 と 70 の二通り 空冷 0LFM と 200LMF それぞれボードサイズを 4 通り 赤 ; マージンが全くない ( ヒートシンク使用や 気流 ボードサイズなど使用条件の緩和が必須 ) ピンク ;Case-1 でマージンがない 橙 ;Case-2 でマージンがない 水色 ; マージンあり (JEDEC ボードはサイズが小さいため 実デザインでは通常実効熱抵抗が小さくなり条件が良くなる ) 表 7-3 デバイス / パッケージごとの熱抵抗値 本数値は isplever7.1 の Power Calculator から抽出したもの JEDEC; 2S2P, 3 x 3 (package <27mm), 4 x 4 (package >27mm) Small; 8 x 8, Medium; 12 x 12, Large; 14 x 14 ( 注 : 2S2P とは 4 層基板で 電源とグランドがそれぞれ一層を用いている )

55 7.2.2 MachXO Case-1/-2 共通条件 :( 以下デバイス規模ごとに異なる場合は XO256/640/1200/2280 の順で表記 ) VCC=3.30V; VCCIO=3.3V; Logic/FF= 使用率 80%; EBR(True DPR)= 使用率 100%; PLL 個数 =0/0/1/1(fIN=100MHz); クロックツリー数 ( クロック本数 )=2/2/3/4( 周波数は全て同じ ); User I/O=LVCMOS33 出力 12mA 15pF 負荷 使用率 80%( 入出力各 40% TR=50% が各 5% TR=5% が各 35%); 配線リソースは Medium Case-1;Logic/FF/EBR の動作クロック 75MHz AF=5% Case-2;Logic/FF/EBR の動作クロック 100MHz AF=10% ダイナミック電流結果 ( スタティック電流を除く ) を表 7-4 に示します 該当するダイナミック電流の消費を許容できる環境 ( 周囲温度 ボードサイズ 気流 ) を Ind./Comm. グレード別にそれぞれ表 7-5 に示します ( ヒートシンクなし Worst Case プロセス ) また 参考として各デバイス / パッケージの熱抵抗値を表 7-6 に示します 表 7-4 本例に於ける MachXO デバイス / パッケージ毎のダイナミック電流 DICC デバイス規模パッケージ Case-1 DICC [ma] Case-2 DICC [ma] MachXO256 MachXO640 MachXO1200 MachXO2280 csbga TQFP csbga csbga TQFP TQFP ftbga csbga TQFP TQFP ftbga csbga TQFP TQFP ftbga ftbga

56 表 7-5 MachXO デバイス / パッケージごとの許容最大 DICC と本例に対するマージン 周囲温度 Ta=60 と 65 の二通り 空冷 0LFM と 200LMF それぞれボードサイズを 4 通り 赤 ; マージンが全くない ( ヒートシンク使用や 気流 ボードサイズなど使用条件の緩和が必須 ) ピンク ;Case-1 でマージンがない 橙 ;Case-2 でマージンがない 水色 ; マージンあり (JEDEC ボードはサイズが小さいため 実デザインでは通常実効熱抵抗が小さくなり条件が良くなる ) 表 7-6 デバイス / パッケージごとの熱抵抗値 本数値は isplever7.1 の Power Calculator から抽出したもの JEDEC; 2S2P, 3 x 3 (package <27mm), 4 x 4 (package >27mm) Small; 8 x 8, Medium; 12 x 12, Large; 14 x 14 ( 注 : 2S2P とは 4 層基板で 電源とグランドがそれぞれ一層を用いている )