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あつのうるしはた
5 years ago
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1 Page: 1 Lattice-XO2 基板設計時資料

2 はじめに本資料は Lattice 社 XO2 の基板設計時の注意事項使用時の注意事項をまとめたものです実際の動作等詳細最終の確認は別途データシートテクニカルノートを参照頂けるようお願い申し上げます Lattice 社データシートと本資料との間に差異があった場合には Lattice 社データシートを正としお取り扱い下さい Page: 2

3 目次ページ 1. 電源ピンの処理 1-1. 電源ピン説明注意事項 6 2. I/Oピンの処理 2-1. I/O Bank の構成クロック専用ピン PLL 専用ピン対応可能なI/OのI/F 一覧 ~シングルエンドI/O~ 対応可能なI/OのI/F 一覧 ~ 差動 I/O~ サポートする標準入力 I/Fについてプルアップ / プルダウンの抵抗値 Dual-Purpose I/Oのプルアップ / プルダウン Power-ON 時のI/Oの挙動ドライブ能力について差動 LVDS I/F 対応についてその他差動 I/Fについて同時スイッチングによるノイズの影響 DDR 関連の処理対応について CONFIGピンの処理 3-1. Dual-Purpose I/Oについて注意事項その他 I/Oポート処理全般参考回路 1SDMモードまとめ 4-1. バージョン管理 38 Page: 3

4 Page: 4 XO2 の電源ピンについて

5 1-1. 電源ピン説明ピン名電圧 (V) 備考 Vcc( 専用ピン ) 1.2 (±5%) ZE / HE デバイスコア用電源 2.5 / 3.3 (±5%) HC デバイスコア用電源 GND( 専用ピン ) - グランドピン VCCIO( 専用ピン ) 1.2/1.5/1.8/2.5/3.3 (±5%) 各バンク毎の I/O 電源使用するインターフェースによってバンク毎に入力する電源を決定します注 :1ZE/HE デバイスで VCCIO が 1.2V の場合或いは HC デバイスで VCCIO が 2.5V / 3.3V でコアと同じ場合は VCC と同じ電源にそれぞれ接続する 2 未使用 I/O バンクの VCCIO は VCC に接続する 3I/O バンク 0 はコンフィグレーション関連ピンを含むバンク Page: 5

1-2. 電源に関する注意事項電源シーケンス制御は必要ありませんデバイス起動に関しては問題ありませんが Vccio を先に立ち上げないと不定ドライブをしてしまう可能性があります電源のランプレートは下記の条件を満たしてください電源のランプレートは単調増加である必要があります電源オンオフ ( パワーサイクリング ) 時などの残留電圧

6 1-2. 電源に関する注意事項電源シーケンス制御は必要ありませんデバイス起動に関しては問題ありませんが Vccio を先に立ち上げないと不定ドライブをしてしまう可能性があります電源のランプレートは下記の条件を満たしてください電源のランプレートは単調増加である必要があります電源オンオフ ( パワーサイクリング ) 時などの残留電圧デバイスが動作中に VCC 電源が瞬断などで一時的に低下した場合或いは意図的にオフとオンの操作 / 制御 ( パワーサイクリング ) をする場合の要件です電源が復帰した後の動作 ( 再コンフィグレーション ) を確実にするため Vcc は以下を満たすことを推奨いたします時間 : 1usec 以上最低残留電圧値 : 0.6V 以下 Page: 6

7 XO2 の I/O Bank の概念及び汎用 I/O について Page: 7

8 2-1. I/O Bank の構成 MachXO MachXO および MachXO のバンク構造 MachXO2-256 MachXO2-640 および MachXO のバンク構造各バンクに VCCIO を 1 つずつ持っています True LVDS 出力に関しては TopBank[Bank 0] のみ対応可能です LVDS 入力に関してはすべての Bank で対応可能です ( ギアリングロジックを使用する場合 LVDS 送信は TopBank[Bank 0] LVDS 受信は BottomBank[Bank 2] の A/B ペアでのみ対応可能ですギアリングロジックの詳細は p 26 に記載があります ) 外部抵抗により LVDS LVPECL 等のエミュレーションは可能です Page: 8

2-2. クロック専用ピン PLL 専用ピンピン名 [LOC]_GPLL[T,C]_IN 説明 GPLL へのクロック入力ピン PLL 未使用時は通常 I/O として使用可能 [LOC]_GPLL[T,C]_FB GPLL へのフィードバック入力ピン PLL 未使用自は通常 I/O として使用可能 PCLK[T,C]_[n:0]

9 2-2. クロック専用ピン PLL 専用ピンピン名 [LOC]_GPLL[T,C]_IN 説明 GPLL へのクロック入力ピン PLL 未使用時は通常 I/O として使用可能 [LOC]_GPLL[T,C]_FB GPLL へのフィードバック入力ピン PLL 未使用自は通常 I/O として使用可能 PCLK[T,C]_[n:0] Global クロック入力ピンクロックピンとして使用しない場合通常 I/O として使用可能上記のピンは未使用時は OPEN で構いません [LOC] PLL のロケーション (L, R) [T/C] T(True) C(Complement) 差動の P/N 注意事項シングルエンドのクロックは必ず T 側のピンにアサインしてください Page: 9

2-3 対応可能な I/O の I/F 一覧 ~ シングルエンド I/O~ 規格バンク0(Top) バンク1 バンク2(Bottom) バンク3-5 - - PCI33 1 - LVTTL33 LVTTL33 LVTTL33 LVTTL33 LVCMOS33 LVCMOS33 LVCMOS33 LVCMOS33 LVCMOS25 LVCMOS25 LVCMOS25 LVCMOS25

10 2-3 対応可能な I/O の I/F 一覧 ~ シングルエンド I/O~ 規格バンク0(Top) バンク1 バンク2(Bottom) バンク PCI LVTTL33 LVTTL33 LVTTL33 LVTTL33 LVCMOS33 LVCMOS33 LVCMOS33 LVCMOS33 LVCMOS25 LVCMOS25 LVCMOS25 LVCMOS25 シングルエンドI/O LVCMOS18 LVCMOS18 LVCMOS18 LVCMOS18 LVCMOS15 LVCMOS15 LVCMOS15 LVCMOS15 LVCMOS12 LVCMOS12 LVCMOS12 LVCMOS12 SSTL25 2 SSTL25 2 SSTL25 2 SSTL25 2 SSTL18 2 SSTL18 2 SSTL18 2 SSTL18 2 HSTL18 2 HSTL18 2 HSTL18 2 HSTL PCI33 は MachXO2-640U と MachXO2-1200/U MachXO2-2000/U MachXO MachXO デバイスの Bottom バンクでのみ対応しています 2. SSTL Class II と HSTL Class II は入力にのみ対応しています Page: 10

2-4 対応可能な I/O の I/F 一覧 ~ 差動 I/O~ 規格バンク0(Top) バンク1 バンク2(Bottom) バンク3-5 LVDS 出力 1 - - - LVPECL33E 2 LVPECL33E 2 LVPECL33E 2 LVPECL33E 2 MLVDS25E 2 MLVDS25E 2 MLVDS25E 2 MLVDS25E 2 BLVDS25E 2 BLVDS25E

11 2-4 対応可能な I/O の I/F 一覧 ~ 差動 I/O~ 規格バンク0(Top) バンク1 バンク2(Bottom) バンク3-5 LVDS 出力 LVPECL33E 2 LVPECL33E 2 LVPECL33E 2 LVPECL33E 2 MLVDS25E 2 MLVDS25E 2 MLVDS25E 2 MLVDS25E 2 BLVDS25E 2 BLVDS25E 2 BLVDS25E 2 BLVDS25E 2 RSDS25E 2 RSDS25E 2 RSDS25E 2 RSDS25E 2 LVDS25E 2 LVDS25E 2 LVDS25E 2 LVDS25E 2 SSTL25D 出力 SSTL25D 出力 SSTL25D 出力 SSTL25D 出力 SSTL18D 出力 SSTL18D 出力 SSTL18D 出力 SSTL18D 出力 HSTL18D 出力 HSTL18D 出力 HSTL18D 出力 HSTL18D 出力 LVTTL33D 出力 LVTTL33D 出力 LVTTL33D 出力 LVTTL33D 出力 LVCMOS33D 出力 LVCMOS33D 出力 LVCMOS33D 出力 LVCMOS33D 出力 LVCMOS25D 出力 LVCMOS25D 出力 LVCMOS25D 出力 LVCMOS25D 出力 LVCMOS18D 出力 LVCMOS18D 出力 LVCMOS18D 出力 LVCMOS18D 出力 LVCMOS15D 出力 LVCMOS15D 出力 LVCMOS15D 出力 LVCMOS15D 出力差動 I/O LVCMOS12D 出力 LVCMOS12D 出力 LVCMOS12D 出力 LVCMOS12D 出力 LVDS 入力 LVDS 入力 LVDS 入力 3 LVDS 入力 LVPECL33 入力 LVPECL33 入力 LVPECL33 入力 LVPECL33 入力 MLVDS25 入力 MLVDS25 入力 MLVDS25 入力 MLVDS25 入力 BLVDS25 入力 BLVDS25 入力 BLVDS25 入力 BLVDS25 入力 RSDS25 入力 RSDS25 入力 RSDS25 入力 RSDS25 入力 SSTL25D 入力 SSTL25D 入力 SSTL25D 入力 SSTL25D 入力 SSTL18D 入力 SSTL18D 入力 SSTL18D 入力 SSTL18D 入力 HSTL18D 入力 HSTL18D 入力 HSTL18D 入力 HSTL18D 入力 LVTTL33D 入力 LVTTL33D 入力 LVTTL33D 入力 LVTTL33D 入力 LVCMOS33D 入力 LVCMOS33D 入力 LVCMOS33D 入力 LVCMOS33D 入力 LVCMOS25D 入力 LVCMOS25D 入力 LVCMOS25D 入力 LVCMOS25D 入力 LVCMOS18D 入力 LVCMOS18D 入力 LVCMOS18D 入力 LVCMOS18D 入力 LVCMOS15D 入力 LVCMOS15D 入力 LVCMOS15D 入力 LVCMOS15D 入力 LVCMOS12D 入力 LVCMOS12D 入力 LVCMOS12D 入力 LVCMOS12D 入力 1. 真の LVDS 出力は MachXO2-640U MachXO2-1200/U MachXO2-2000/U MachXO MachXO の Top バンクで対応しています 2. エミュレート出力規格は規格名の後ろに E がついています 3. 7:1LVDS の入力は Bottom バンクでのみ対応しております Page: 11

12 2-5. サポートする標準入力 I/F について LVCMOS 及び LVTTL I/O タイプの電圧混在への対応 5V トレラント入力はサポートしておりません XO2 デバイスの入力バッファは Mixed Voltage 対応となっており VCCIO,VREF に依存せず入力 I/F をとることが可能です (Mixed Voltage の使用方法につきましては p32 に記載がございます ) SSTLxx HSTL18 PCI33 をのぞく Vccio=1.2V の場合をのぞく差動入力規格の電圧混在への対応 Page: 12

13 2-6. プルアップ / プルダウンの抵抗値 MachXO2 ではデバイスの動作モードやコンフィグレーション状態にかかわらず内部で弱いプルアップ / プルダウン状態では等価抵抗値が以下のように算出されます従って内部プル処理の論理レベルと反対のレベルにする必要がある場合は以下の値を推奨します (LVCMOS, LVTTL など ) 内部処理が無い専用ピンにつける外部処理の抵抗値としては 4.7k~10kΩ を推奨します或いはフェールセーフ的な観点や設計要件によって内部プル処理と同じレベルで外部プル処理を行う場合も同様です Page: 13

2-7. Dual-Purpose I/O のプルアップ / プルダウン (1) 未書き込み XO2 デバイス SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : PROGRAMN Enabled Enabled Enabled Disabled Blank/Erase Device ピン名機能方向内部処理外部処理 PROGRAMN

14 2-7. Dual-Purpose I/O のプルアップ / プルダウン (1) 未書き込み XO2 デバイス SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : PROGRAMN Enabled Enabled Enabled Disabled Blank/Erase Device ピン名機能方向内部処理外部処理 PROGRAMN PROGRAMN 入力弱いPull-up INITN I/O ユーザ定義弱いPull-up DONE I/O ユーザ定義弱いPull-up MCLK/CCLK SSPI 入力弱いPull-up SN SSPI 入力弱いPull-up SI/SPISI SSPI 入力なし Pull-up/down SO/SOSPI SSPI 出力なし Pull-up/down CSSPIN I/O ユーザ定義弱いPull-up SCL I2C 双方向なし Pull-up/down SDA I2C 双方向なし Pull-up/down TDI TDI 入力弱いPull-up TDO TDO 出力弱いPull-up TCK TCK 入力なし Pull-down TMS TMS 入力弱いPull-up JTAGENB I/O ユーザ定義弱いPull-down (2) コンフィグ兼用ピンの設定をデフォルトで生成したファイルが内部 Flashに書き込まれたXO2 デバイス (Diamond2.0の場合) SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : Disabled Enabled Disabled Disabled Disabled User Default Pattern in Flash ピン名機能方向内部処理外部処理 PROGRAMN I/O ユーザ定義弱いPull-down INITN I/O ユーザ定義弱いPull-down DONE I/O ユーザ定義弱いPull-down MCLK/CCLK I/O ユーザ定義弱いPull-down SN I/O ユーザ定義弱いPull-down SI/SPISI I/O ユーザ定義弱いPull-down SO/SOSPI I/O ユーザ定義弱いPull-down CSSPIN I/O ユーザ定義弱いPull-down SCL I/O ユーザ定義弱いPull-down SDA I/O ユーザ定義弱いPull-down TDI TDI 入力弱いPull-up TDO TDO 出力弱いPull-up TCK TCK 入力なし Pull-down TMS TMS 入力弱いPull-up JTAGENB I/O ユーザ定義弱いPull-down 青枠はコンフィグモードで動作するピンを示しています赤字は外部 pull-up/down が必要なピンを示しています Page: 14

15 2-7. Dual-Purpose I/O のプルアップ / プルダウン (3-1) コンフィグ兼用ピンの設定を変更して生成したファイルが内部 Flash に書き込まれた XO2 デバイス例 1 SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : PROGRAMN Enabled Disabled Enabled Disabled User Default Pattern in Flash ピン名機能方向内部処理外部処理 PROGRAMN PROGRAMN 入力弱いPull-up INITN I/O ユーザ定義弱いPull-down DONE I/O ユーザ定義弱いPull-down MCLK/CCLK SSPI 入力弱いPull-up SN SSPI 入力弱いPull-up SI/SPISI SSPI 入力なし Pull-up/down SO/SOSPI SSPI 出力なし Pull-up/down CSSPIN I/O ユーザ定義弱いPull-down SCL I/O ユーザ定義弱いPull-down SDA I/O ユーザ定義弱いPull-down TDI TDI 入力弱いPull-up TDO TDO 出力弱いPull-up TCK TCK 入力なし Pull-down TMS TMS 入力弱いPull-up JTAGENB I/O ユーザ定義弱いPull-down (3-2) コンフィグ兼用ピンの設定を変更して生成したファイルが内部 Flash に書き込まれた XO2 デバイス例 2 SDM_PORT: PROGRAMN_DONE JTAG_PORT: Enabled I2C: Slave SPI : Master SPI : Enabled Disabled Disabled User Pattern in Flash [User Selection (Not Default)] ピン名機能方向内部処理外部処理 PROGRAMN b PROGRAMN 入力弱いPull-up INITN I/O ユーザ定義弱いPull-down DONE b DONE 双方向弱いPull-up MCLK/CCLK I/O ユーザ定義弱いPull-down SN I/O ユーザ定義弱いPull-down SI/SPISI I/O ユーザ定義弱いPull-down SO/SOSPI I/O ユーザ定義弱いPull-down CSSPIN I/O ユーザ定義弱いPull-down SCL I2C 双方向なし Pull-up SDA I2C 双方向なし Pull-up TDI TDI 入力弱いPull-up TDO TDO 出力弱いPull-up TCK TCK 入力なし Pull-down TMS TMS 入力弱いPull-up JTAGENB I/O ユーザ定義弱いPull-down 青枠はコンフィグモードで動作するピンを示しています赤字は外部 pull-up/down が必要なピンを示しています Page: 15

16 2-7. Dual-Purpose I/O のプルアップ / プルダウン (3-3) コンフィグ兼用ピンの設定を変更して生成したファイルが内部 Flash に書き込まれた XO2 デバイス例 3 SDM_PORT: JTAG_PORT: I2C: Slave SPI : Master SPI : PROGRAMN_DONE_INITN Disabled Disabled Disabled Disabled User Pattern in Flash [User Selection (Not Default)] ピン名機能方向内部処理外部処理 PROGRAMN PROGRAMN 入力弱いPull-up INITN INITN 双方向弱いPull-up DONE DONE 双方向弱いPull-up MCLK/CCLK I/O ユーザ定義弱いPull-down SN I/O ユーザ定義弱いPull-down SI/SPISI I/O ユーザ定義弱いPull-down SO/SOSPI I/O ユーザ定義弱いPull-down CSSPIN I/O ユーザ定義弱いPull-down SCL I/O ユーザ定義弱いPull-down SDA I/O ユーザ定義弱いPull-down TDI I/O ユーザ定義弱いPull-down TDO I/O ユーザ定義弱いPull-down TCK I/O ユーザ定義弱いPull-down TMS I/O ユーザ定義弱いPull-down JTAGENB JTAGENB 入力なし Pull-down 注意事項 JTAG_PORT を DISABLE にしたデータを書き込んだ場合 JTAGENB を外部から High にできなければ JTAG からの書込みが出来なくなるので注意が必要です JTAG_PORT を DISABLE にする場合には JTAGENB ピンは 0Ω 抵抗を GND 間に配置しかつプルアップ抵抗を実装出来るようにしておき万が一の時は JTAG ポートをコンフィグに使用できるようにしておくことを推奨します青枠はコンフィグモードで動作するピンを示しています赤字は外部 pull-up/down が必要なピンを示しています Page: 16

17 2-8. Power-ON 時の I/O の挙動 Vcc = VPORUPEXT(1.5V ~ 2.1V) 電源 ON Vccio = VPORUP(0.9V ~ 1.06V) Configuration 完了 Vcc, Vccio 電源 ON~VPORUPまでの期間 Configuration 中 Configuration 完了後コンフィグ兼用ピン状態 Blank/Erase Device (1) の状態 (p14) 開発ツール "Lattice Diamond" で設定している状態 (1) 未書き込みXO2デバイスの状態 (p14) (2), (3-1), (3-2),(3-3) の状態 (p14-p16) 通常 I/Oピン状態 Hiz, 内部プルダウン Hiz, 内部プルダウン開発ツール "Lattice Diamond" で設定している状態注意事項 Vcc は単調増加である必要があります XO2 デバイス起動前 / 起動時に I/O に電圧が印加されると 0 < VIN < VIH(MAX) の条件下では最大 1mA/ ピンの電流が流れる可能性がありますデータシート Hot Socketing Specifications をご参照下さい Page: 17

18 2-9. ドライブ能力について *XO2 DataSheet(sysIO Single-Ended DC Electrical Characteristics) より抜粋上記の表のように XO2 のドライブ電流値は可変させることが可能です設定した I/F によって設定できる値は異なりますのでデータシートで御確認ください XO2 の I/O バッファーのドライブ可能電流は以下のような制約があります The average DC current drawn by I/Os between GND connections, or between the last GND in an I/O bank and the end of an I/O bank, as shown in the logic signal connections table shall not exceed n * 8mA, where n is the number of I/Os between bank GND connections or between the last GND in a bank and the end of a bank. Bank の GND 間にある I/O もしくは I/O Bank 内にある最後の GND から I/O Bank の端までにある I/O の本数において ( その本数 ) 8mA のドライブ電流を超えてはいけない例えば XO のピンリストを見ますと右のようになっております赤枠を見ますと GND GND 間の I/O の本数が 9 本となっておりますよって 8mA 9 本 =72mA となり 9 本の I/O は合計で最大 72mA までドライブすることができます (1 本当たりの最大は 24mA となります ) 次に青枠をご覧下さい GND から BANK 端の I/O までの本数を数えますと 4 本になっておりますよって 8mA 4 本 =32mA となりこの 4 本の I/O は合計で最大 32mA までドライブすることができます例えばこの場合 Nol120 [PR2D] の I/O が 20mA ドライブする場合には残り 3 本は合計 12mA までしかドライブすることができません PAD Pin Function Bank 1 PL2A 3 63 GND - 64 PB11D 2 65 NC - 66 PB11A 2 67 PB11B 2 68 PB15A 2 69 PB15B 2 70 PB15C 2 71 PB15D 2 72 PB18A 2 73 PB18B 2 74 NC - 75 GND GND NC VCCIO PR2D PR2C PR2B NC PR2A VCC PT17D 0 XO2_1200 ピンリスト (TQFP144 / CSBGA132 / TQFP100 / WLCSP25) Page: 18

19 2-9. ドライブ能力について Diamond の SpreadsheetView もしくは lpf ファイルにてドライブ能力の設定が可能です Page: 19

20 2-10. 差動 LVDS I/F 対応について差動 LVDS 入力について差動 LVDS 入力は Top,Bottom,Right,Left 全てのバンクで使用可能です使用する I/O は必ず差動ペアにしてください < 例 > 右のピンリストの PL2A,/PL2B のような差動ペアをご使用ください Diamond の SpreadsheetView では True 側をアサインしてください差動 LVDS 入力で使用する場合外部に終端抵抗 100Ω が必ず必要になります (Bank2 のみ内部終端抵抗あり ) 差動 LVDS 入力としてアサインされた場合内部 Pull-up が無効となりますその為ケーブルが外れるようなアプリケーションの場合には Floating 防止の為外部でフェイルセーフ処理が必要になりますギアリングロジックを使用した LVDS の出力は Top バンクの A/B ペア入力は Bottom バンクの A/B ペアのみ対応しております PAD Pin/Ball Bank Dual Function Differential 1 PL2A 3 L_GPLLT_FB True_OF_PL2B 2 NC PL2B 3 L_GPLLC_FB Comp_OF_PL2A 4 NC PL2C 3 L_GPLLT_IN True_OF_PL2D 6 PL2D 3 L_GPLLC_IN Comp_OF_PL2C 7 NC PL3A 3 PCLKT3_2 True_OF_PL3B 9 PL3B 3 PCLKC3_2 Comp_OF_PL3A 外部終端抵抗 100Ω 必須 Diamond の SpreadsheetView もしくは lpf ファイルにて LVDS25 を設定してください (*LVDS25E は使用しないで下さい ) XO2 Device Page: 20

21 2-10. 差動 LVDS I/F 対応について差動 LVDS 出力について差動 LVDS 出力は真の LVDS と擬似 LVDS の 2 つが存在します真の LVDS 出力 - TopBank(Bank 0) バンクのみ対応しておりますピンリストで確認した場合 High Speed の項目に TRUE の記述がある I/O が真の LVDS 対応 I/O です使用する I/O は差動入力と同じく差動ペアにして下さい - 真の LVDS で使用する場合 VCCIO には 3.3V もしくは 2.5V を印加する必要がございます Diamond の SpreadsheetView もしくは lpf ファイルにて I/O Type を LVDS25 に設定してください - 外付け抵抗は必要ありません ( 終端抵抗のみ必要 ) PAD Pin/Ball Bank Dual Function Differential High Speed 1 PL2A 3 L_GPLLT_FB True_OF_PL2B PT17C 0 INITN True_OF_PT17D PT17B 0 - Comp_OF_PT17A TRUE 130 NC PT17A 0 - True_OF_PT17B TRUE 132 PT16D 0 - Comp_OF_PT16C PT16C 0 - True_OF_PT16D - 擬似 LVDS 出力 (Emulated LVDS) - Top,Bottom,Left,Right 全てのバンクで擬似 LVDS 出力として使用できます - 使用する I/O は差動入力と同じく差動ペアにして下さい ( 真の LVDS と違い TRUE の記述がありませんが問題ございません ) - 擬似 LVDS で使用する場合 VCCIO には 2.5V を印加する必要がございます必然的に LVDS を使用するこのバンクは 2.5V インターフェイスでしか使用できませんのでご注意ください - 開発ツール上では SpreadsheetView もしくは lpf ファイルにて I/O Type を LVDS25E に設定してくださいドライブ電流は 8mA にしてください - 外付け抵抗が必要になります詳細は次ページをご覧下さい Page: 21

22 2-10. 差動 LVDS I/F 対応についてこの外付け抵抗は擬似 LVDS のときのみ必要となります真の LVDS の時には必要ありませんこの終端抵抗は真の LVDS でも擬似 LVDS でも必要になります (Bank2 には終端抵抗が内蔵しているため外付けの終端抵抗は不要です ) Page: 22

23 2-11. その他差動 I/F について差動 BLVDS ブロック図 * 詳細はデータシートをご覧下さい Page: 23

24 2-11. その他差動 I/F について差動 LVPECL ブロック図 * 詳細はデータシートをご覧下さい差動 RSDS ブロック図 * 詳細はデータシートをご覧下さい Page: 24

25 2-12. 同時スイッチングによるノイズの影響 SSO 一般的に CPLD FPGA において同時にスイッチングする出力ピン及び双方向ピンを一箇所にかためてピンアサインをすると出力ピンが同時スイッチングする事による瞬時電流の変動でグラウンドバウンスが発生し回路が誤動作を起こす恐れがあります SSO ノイズ対策として以下の項目をご検討下さい SSO ノイズを考慮した設計方法出力ピンを同一 I/O バンク一箇所にかためない出力ピンの Slew Rate を Slow に設定する (Diamond にて設定可能 ) 出力先の負荷容量を小さくする SSO Analyzer による SSO ノイズ発生有無の確認 SSO Analyzer のユーザマニュアルにつきましては以下 URL にございます Page: 25

26 2-13. DDR 関連の処理対応についてギアリングロジックプログラマブル I/O(PIO) セルに組み込まれているハードマクロです高速汎用 DDR インターフェイスや 7:1LVDS のシリパラ / パラシリに使用されます MachXO2 デバイスでは I/O バンクの位置と論理規模に応じて 4 種類のギアリング比を設定できます ( 詳細は TN1203 TN1246 に記載がございます ) ギアリングロジックが使用できる Bank について (MachXO2-640U 1200/U ) 上記表で Yes と記載されている Bank にてギアリングロジックを使用することが可能です DDRx1 は全ての規模の MachXO2 デバイスで利用可能です Page: 26

27 XO2 のコンフィグレーションについて Page: 27

28 3-1. Dual-Purpose I/O について sysconfig ピンのうち Configuration 後に UserI/O としても使用できるピンを Dual Purpose ピンと呼んでいます次ページの処理を行うことにより User I/O として使用する事が可能ですピン名方向機能 JTAGENB I Diamond の SpreadsheetView にて JATAG_PORT の設定を DISABLE にした場合 JTAGENB ピンの High/Low の制御により JTAG 専用ピンを汎用 I/O として切り替えて使用することが可能です Low :TDI, TDO, TMS, TCK は汎用 I/O として機能します High :TDI, TDO, TMS, TCK は JTAG 専用ピンとして機能します JTAG_PORT の設定を ENABLE に設定している場合 JTAGENB ピンは汎用 I/O となります PROGRAMN I PROGRAMNに印加される信号がHighからLowに遷移するとデバイスがコンフィグレーションモードになりますデバイスのコンフィグレーション中には PROGRAMNピンをトグルしないでください ( 常時はPull-up しておきます ) INITN I/O SRAMのコンフィグレーション中にLowが出力されると SRAMの初期化中であることを表しまたHighになるとデバイスがコンフィグレーションデータの受け入れ準備ができたことを表しますまた INITNピンを外部からLowに保持することでデバイスはコンフィグレーションモードにはなりませんコンフィグレーションの開始後は INITNはビットストリームエラーの表示に使用されますコンフィグレーション中に何らかのエラーが検出されるとINITNピンはLowになりその後にDONEもLowのままになりデバイスがウェイクアップしません DONE I/O 電源の再投入またはPROGRAMNピンのトグルによってデバイスコンフィグレーションを起動すると DONEピンはコンフィグレーション中にLowになりコンフィグレーションが正常に完了するとHighに戻りますデバイスを初めてプログラムするときまたはデバイスを新しいパターンでプログラムするときは初期化中に Lowにならず LowからHighへの遷移が発生しません MCLK/CCLK I/O スレーブSPI(SSPI) でコンフィグレーションするためのクロック入力またはSPIおよびSPIm モードでコンフィグレーションするためのクロック出力です SN I スレーブSPIのLowアクティブなチップセレクト入力 CSSPIN I/O マスタSPIのLowアクティブなチップセレクト出力 SI/SISPI I/O スレーブSPIシリアルデータ入力およびマスタSPIシリアルデータ出力 SO/SPISO I/O マスタSPIシリアルデータ入力およびスレーブSPIシリアルデータ出力 SCL I/O スレーブI2Cクロック入力およびマスタI2Cクロック出力 SDA I/O スレーブI2Cデータ入力およびマスタI2Cデータ出力 Page: 28

3-2. Dual-Purpose I/O を通常 I/O として使用する方法 JTAGEN Diamond の Global Preferences より JTAG_PORT を ENABLE (Default) にすることで通常 IO として使用可能です TDI / TDO / TMS / TCK Diamond の Global Preferences より JTAG_PORT を

29 3-2. Dual-Purpose I/O を通常 I/O として使用する方法 JTAGEN Diamond の Global Preferences より JTAG_PORT を ENABLE (Default) にすることで通常 IO として使用可能です TDI / TDO / TMS / TCK Diamond の Global Preferences より JTAG_PORT を DISABLE に設定し JTAGEN を Low にすることで通常 IO として使用可能です JTAGEN が High の時には TDI/TDO/TMS/TCK はコンフィグ専用ピンになります PROGRAMN / INITN / DONE Diamond の Global Preferences より SDM_PORT を DISABLE (Default) に設定していただくことで PROGRAMN / INITN / DONE のピンは通常 IO として使用可能です MCLK/CCLK SN SI/SPISI SO/SOSPI CSSPIN Diamond の Global Preferences より SLAVE_SPI_PORT MASTER_SPI_PORT を DISABLE (Default) に設定していただくことで MCLK/CCLK SN SI/SPISI SO/SOSPI CSSPIN のピンは通常 IO として使用可能です SCL / SDA Diamond の Global Preferences より I2C_PORT を DISABLE (Default) に設定していただくことで SCL / SDA のピンは通常 IO として使用可能です Page: 29

30 3-3. コンフィグ端子の説明各コンフィグピンが使用されるコンフィグモード I/O タイプ内部 Pull 設定は以下となります注 1: Dual-Purpose ピンの仕様につきましては p24 をご参照ください注 2: Weak Pull-up/down の抵抗値につきましては p12 をご参照ください Page: 30

31 3-4. 注意事項 1 JTAG インタフェースを設けることを推奨します TCK は 2.2K で必ず外部プルダウン TMS は 4.7K-10.0K でプルアップすることを推奨します 2 JTAG インターフェイス未使用を選択した場合 (JTAG_PORT=DISABLE) JTAGEN ピンは 0Ω 抵抗を GND 間に配置しかつプルアップ抵抗を実装出来るようにしておき万が一の時は JTAG ポートをコンフィグに使用できるようにしておくことを推奨します 3 PROGRAMN,INITN,DONE ピンを有効にすることを推奨します Vccio0( と同タイミングで立ち上がる電源 ) に 4.7kΩ ~10kΩ でプルアップしてください 4 PROGRAMN ピンは再コンフィグレーション時にトグルする以外の目的には使用しないでください電源立ち上がり後トグルする場合はコンフィグレーション完了を示す DONE がアサートされた後数十 ~ 数百 msec 以上の十分な時間を確保します DONE が Low の状態で PROGRAMN をトグルしてはいけません 5 Dual Purpose ピンはできるだけユーザ I/O として使用しないことを推奨します Page: 31

3-5. その他 I/O ポート処理全般 1 PLL に用いるクロック入力信号は GPLL ピンを使用しますプライマリクロック用には PCLK ピンを使用します 2 DDR1/DDR2/LPDDR メモリインタフェースでは DQS ピン配置を確認しますまた DQ,DM はそれぞれ該当する DQS のカバーする範囲 (DQS バススパン ) に収めます差動 DQS を使用する場合は

32 3-5. その他 I/O ポート処理全般 1 PLL に用いるクロック入力信号は GPLL ピンを使用しますプライマリクロック用には PCLK ピンを使用します 2 DDR1/DDR2/LPDDR メモリインタフェースでは DQS ピン配置を確認しますまた DQ,DM はそれぞれ該当する DQS のカバーする範囲 (DQS バススパン ) に収めます差動 DQS を使用する場合は DQS#( 反転側 ) パッドには何も信号をアサインしないように注意します 3 未使用の汎用 IO につきましては内部でプルダウンされた Hi-z となっていますので全てオープンにします 4 5V トレラントには対応しておりません 4 Mix Voltage を使用する場合は以下 2 つの方法があります Hysterisis を N/A に設定します内部 Pull-up は設定不可です (Pull-down は可能 ) R タイプを用います ( 例.LVCMOS25R33 など ) この場合参照電圧を供給するためにバンク内に少なくとも一本以上の未使用ピンが必要です < 例.Vccio=3.3V を入力している Bank に LVCMOS25 を入力する場合 > VREF=1.25V を入力し IO_TYPE は LVCMOS25R33 に設定する事で Vccio=3.3V の Bank に LVCMOS25V を入力することが可能です Page: 32

33 3-6. 参考回路 1SDM モード (JTAG_PORT=ENABLE/DISABLE) JTAG_PORT=ENABLE 2.2k JTAG_PORT=DISABLE XO2 の ZE ( コア電源 1.2V) を使用し Vccio が全て 3.3V で使用する場合の例 2.2k < 再度ダウンロードを行う場合 > JTAGENB と GND をつなぐ 0Ω 抵抗を外す => JTAGENB が High となり TDO / TDI / TMS / TCK は専用ピンとなる Page: 33

3-6. 参考回路 2 外部 SPI Flash メモリからダウンロード 1. SPI Flash メモリに BITSTREAM ファイルの書込みを行います (VMsystem を使用し XO2 経由で SPI Flash メモリに BITSTREAM ファイルを書き込むことも可能です ) 2.

34 3-6. 参考回路 2 外部 SPI Flash メモリからダウンロード 1. SPI Flash メモリに BITSTREAM ファイルの書込みを行います (VMsystem を使用し XO2 経由で SPI Flash メモリに BITSTREAM ファイルを書き込むことも可能です ) 2. Diamond の SpreadsheetView で MASTER_SPI_Port を Enable CONFIGURATION を EXTERNAL に設定し生成した JEDEC ファイルを XO2 に書込みます 3. 電源を再投入もしくは PROGRAMN ピンをトグルすることで XO2 は SPI Flash メモリからコンフィグレーションを行います ( 詳細は TN1204 に記載がございます ) 上図 SPI Flash メモリのピン名はベンダにより異なります Page: 34

35 3-6. 参考回路 3Slave SPI(SSPI) から CFM の書き換えコントローラ (MCU など ) から SSPI を介して ( バックグランドで )CFM を書き換えが可能ですプルアップ / プルダウンはデバイスに依存しますが CCLK/CSN はノイズに留意してください 1. Diamond の SpreadsheetView にて SLAVE_SPI_PORT を ENABLE に設定し XO2 に書込みます ( 未書き込みの XO2 は SLAVE_SPI_PORT が ENABLE になっている状態と同様です ) 2. SPI Master から XO2 の CFM にコンフィグレーションデータの書込みを行います ( 詳細は TN1204 TN1246 に記載がございます ) 3. PROGRAMN ピンをトグルするか SSPI ポートから REFRESH コマンドを与えることで XO2 の再コンフィグレーションを行います Page: 35

36 3-6. 参考回路 4I2C から CFM の書き換えコントローラ (MCU など ) から I2C を介して ( バックグランドで )CFM を書き換えが可能です Diamond の SpreadsheetView にて I2C_PORT を ENABLE に設定し XO2 に書込みます ( 未書き込みの XO2 は I2C_PORT が ENABLE になっている状態と同様です ) 1. I2C Device から XO2 の CFM にコンフィグレーションデータの書込みを行います ( 詳細は TN1204 TN1246 に記載がございます ) 2. PROGRAMN ピンをトグルするか I2C ポートから REFRESH コマンドを与えることで XO2 の再コンフィグレーションを行います Page: 36

37 3-6. 参考回路 5JTAG 回路のチェイン構成例 4.7K-10KΩ 4.7KΩ TDO Lattice 社 FPGA Lattice 社 CPLD TCK TMS TDI TDO Lattice 社 FPGA Lattice 社 CPLD TCK TMS TDI Vccj ISP コネクタ Vcc GND TCK TMS TDI TDO Vcc,GND も繋ぐ必要があります 5 個以上のデバイスをチェインする場合もしくは配線長が 1m を超える場合には TCK TMS の信号が JTAG コネクタより遠くなるほど弱くなりノイズがのってしまう恐れがありますのでデバイス 5 個毎にバッファを 1 つ追加して下さいトレースが長い JTAG チェーンは可能であれば TDI TDO( シリアルライン ) にそれぞれ Damping 抵抗 (0 ohm) を付加してください 1 デバッグの際抵抗を外せば JTAG チェーンを容易に分けられます 2 反射等によるノイズを抑えたい場合抵抗値を変えればよいですその他詳細につきましては弊社作成のマニュアル JTAG 基板設計時資料をご覧下さい Page: 37

38 4-1. バージョン管理 Revision: Date: Author: Modify or Add: /11/27 Komiyama Initial Page: 38

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PowerPoint Presentation Page: 1 Lattice-XO3L 基板設計時資料はじめに本資料は Lattice 社 XO3L の基板設計時の注意事項使用時の注意事項をまとめたものです実際の動作等詳細最終の確認は別途データシートテクニカルノートを参照頂けるようお願い申し上げます Lattice 社データシートと本資料との間に差異があった場合には Lattice 社データシートを正としお取り扱い下さい Page: