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きょういちあきます
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2009 年後学期計算機アーキテクチャ第二 (O) Sim: 教育研究に有用な Linux が動く 5000 行の MIPS システムシミュレータ 10 コンピュータシステム藤枝直輝 ( 東工大 ) 渡邉伸平 ( 東工大 ) 吉瀬謙二 ( 東工大 ) 1 Agenda 3 開発の背景 4 開発の背景 Simの概要デモンストレーション Simの実装評価 -

Sim のモデル (v050) 6 命令セット : MIPS32 R2 のサブセット実装命令数は約 100 種 ( 浮動小数点命令を除くほぼ全て ) コード量 : 4,422 行 (v050) コメント, 空行を含む主要部分 (~v040) の開発期間 : 約 2 ヶ月半開発は学生 2 名休日などを含む 744 defineh 21 maincc 622

1 2009 年後学期計算機アーキテクチャ第二 (O) Sim: 教育研究に有用な Linux が動く 5000 行の MIPS システムシミュレータ 10 コンピュータシステム藤枝直輝 ( 東工大 ) 渡邉伸平 ( 東工大 ) 吉瀬謙二 ( 東工大 ) 1 Agenda 3 開発の背景 4 開発の背景 Simの概要デモンストレーション Simの実装評価 - シミュレーション時間 - 応用例 - メニーコアシミュレータへの組込み - まとめコンピュータシステムの複雑化システムシミュレータも同様シンプルで扱いやすいシステムシミュレータへの要求プロセッサの高速化コードをシンプルに保ちつつ現実的な速度でシミュレーションが可能シンプルさと可読性を重視した MIPS システムシミュレータ Sim Sim の概要 5 Sim のモデル (v050) 6 命令セット : MIPS32 R2 のサブセット実装命令数は約 100 種 ( 浮動小数点命令を除くほぼ全て ) コード量 : 4,422 行 (v050) コメント, 空行を含む主要部分 (~v040) の開発期間 : 約 2 ヶ月半開発は学生 2 名休日などを含む 744 defineh 21 maincc 622 boardcc 297 memorycc 227 simloadercc 899 mipscc 767 mipsinstcc 309 cp0cc 536 devicecc 4422 total Controll er n Cp0 Serial IO n Controll er Cp0 Sim Loader Serial IO Simstate Inst Device 生成参照

2 Sim の 2 つのモード 7 Demonstration 8 App モード (Application モード ) 静的リンクされたユーザプログラムを実行プロセッサシミュレータとしての利用 OS モード OS カーネルを動作させるモードあらかじめカーネルや RAM ディスクがロードされた状態を想定システムシミュレータとしての利用 App モードのデモ (2 種類 ) OS モードのデモ開発の段階 9 開発の段階 10 1 計算コア部分 (Appモード) の実装 2 制御コア (CP0) の機能について調査 3 CP0, 割り込み, シリアル (OSモード) の実装 4 デバッグと検証 5 コードの整理, 細かい機能の実装 1 計算コア部分 (Appモード) の実装 2 制御コア (CP0) の機能について調査 3 CP0, 割り込み, シリアル (OSモード) の実装 4 デバッグと検証 5 コードの整理, 細かい機能の実装 3,765 3,996 3,765 3,996 3,459 3,459 2,384 2,384 クラス MIPSの計算コア部分可読性のため, ハードウェアにはないクラスを追加レジスタファイルなどはクラス統計情報 ( 命令ミックスなど ) はSimstateクラス命令情報 ( デコード結果など ) はInstクラス Cp0 Inst 11 プロセッサのステージを意識した構成 int ::step_funct() fetch(); decode(); regfetch(); execute(); if (inst->attr & LOADSTORE) memsend(); memreceive(); writeback(); setnpc(); return ; 12

フェッチ, デコード 13 レジスタフェッチ, 実行, ライトバック 14 inline void ::fetch() mcid = mc->enqueue(addr, 4, NULL); inline void ::decode() inst->ir = mc->inst[mcid]data032; inst->decode(); addu rd,rs,rt opcode funct 0 rs

3 フェッチ, デコード 13 レジスタフェッチ, 実行, ライトバック 14 inline void ::fetch() mcid = mc->enqueue(addr, 4, NULL); inline void ::decode() inst->ir = mc->inst[mcid]data032; inst->decode(); addu rd,rs,rt opcode funct 0 rs rt rd void Inst::decode() opcode = (ir >> 26) & 0x3f; funct = ir & 0x3f; switch (opcode) case 0: switch (funct) case 33: op = ADDU ; attr = READ_RS READ_RT WRITE_RD; break; inline void ::regfetch() if (inst->attr & READ_RS) rrs = as->r[inst->rs]; if (inst->attr & READ_RT) rrt = as->r[inst->rt]; addu rd,rs,rt r[rd] = r[rs] + r[rt]; 0 rs rt rd inline void ::execute() switch (inst->op) case ADDU : rrd = rrs + rrt; break; inline void ::writeback() if (inst->attr & WRITE_RD) as->r[inst->rd] = rrd; 開発の段階 15 Linux の動くシミュレータにするために 16 1 計算コア部分 (Appモード) の実装 2 制御コア (CP0) の機能について調査 3 CP0, 割り込み, シリアル (OSモード) の実装 4 デバッグと検証 5 コードの整理, 細かい機能の実装 3,459 3,765 3,996 制御コア CP0(Coprocessor Zero) の実装例外 TLB(Translation Lookaside Buffer) MIPS ではソフトウェアによる制御アドレス変換割り込みコントローラの実装シリアル入出力の実装 2,384 Cp0 クラス 17 クラス 18 例外の取り扱い制御レジスタに例外に関する情報を記録例外ハンドラ ( 通常 0x ) から実行再開 TLB とアドレス変換 TLB<-> 制御レジスタ間データ授受命令の実装仮想ページ番号 (VPN) で TLB エントリを検索エントリなし TLBミス例外有効ビット無ページフォルトロードストアは必ずこのクラス経由アドレスを見て適切なクラスへのリードライトを行う Cp0 Cp0 Inst Inst

クラス 19 クラス 20 割り込みコントローラ el 8259 相当 (x2) 接続デバイス ( 現在はのみ ) から割り込みを受け取り,CP0 へ送るシリアル接続のコントローラ ns 16550 相当入力はキーボード ( 標準入力 ) から受け取り, 出力はコンソール ( 標準出力 ) へ CP0 0 1 2 3 4 5 6 7 8 9 10 11 12

ベンチマークはクイックソートを使用 22 Communication of Devices and Processor Communication of Devices and Processor How the processor directs the devices -mapped Portions of the high-order memory

OS Special instructions How the device communicates with the processor Polling the processor periodically checks the status of an device to determine its need for service Processor is

4 クラス 19 クラス 20 割り込みコントローラ el 8259 相当 (x2) 接続デバイス ( 現在はのみ ) から割り込みを受け取り,CP0 へ送るシリアル接続のコントローラ ns 相当入力はキーボード ( 標準入力 ) から受け取り, 出力はコンソール ( 標準出力 ) へ CP Cp0 Inst Serial IO std in std out Cp0 Inst Sim のシミュレーション時間 21 System の利用方法と割り込み Processor errupts Cache - Bus Disk Disk Graphics Network Xeon X5365(30GHz), gcc 412, icc 101 ベンチマークはクイックソートを使用 22 Communication of Devices and Processor Communication of Devices and Processor How the processor directs the devices -mapped Portions of the high-order memory address space are assigned to each device Read and writes to those memory addresses are interpreted as commands to the devices Load/stores to the address space can only be done by the OS Special instructions How the device communicates with the processor Polling the processor periodically checks the status of an device to determine its need for service Processor is totally in control but does all the work Can waste a lot of processor time due to speed differences errupt-driven the device issues an interrupts to the processor to indicate that it needs attention

Sim を用いたメニーコア研究 25 アーキテクチャモデル 26 マルチコアメニーコア近年の高性能汎用プロセッサのトレンドシミュレータを短期間で構築することが重要 Conventional Off chip memory modules (banks) & switch (0, 1) (0, 2) (0, 3) (0, 8) メニーコアシミュレータ SimMc のコア部分に Sim( の

2008) (1, 8) Node (2, 8) (3, 8) (8, 8) ノードの構成 27 ノードの構成 28 Sim( 無変更 ) Node(1,1) Node(1,1) Core(1,1) Node memory load/store Processing Element (PE) DMA (DMAC) mapped Core(1,1) Node memory load/store

5 Sim を用いたメニーコア研究 25 アーキテクチャモデル 26 マルチコアメニーコア近年の高性能汎用プロセッサのトレンドシミュレータを短期間で構築することが重要 Conventional Off chip memory modules (banks) & switch (0, 1) (0, 2) (0, 3) (0, 8) メニーコアシミュレータ SimMc のコア部分に Sim( の App モード ) を使用 Sim 側への変更は行わず Conv RISC Module (0, 0) (1, 1) (2, 1) (1, 2) (2, 2) (3, 1) (3, 2) (8, 1) (8, 2) 短期に, かつネットワーク部分に注力した開発が可能に植原ほか : シンプルで効率的なメニーコアアーキテクチャの開発, 情報処理学会研究報告 2008-ARC-180 (Oct 2008) (1, 8) Node (2, 8) (3, 8) (8, 8) ノードの構成 27 ノードの構成 28 Sim( 無変更 ) Node(1,1) Node(1,1) Core(1,1) Node memory load/store Processing Element (PE) DMA (DMAC) mapped Core(1,1) Node memory load/store Processing Element (PE) DMA (DMAC) mapped read/write read/write Router (1,1) Router (1,1) SimMc の可視化ツール 29 まとめと課題 30 チップ内ネットワークを流れるフリットの視覚化例 ) (2,2) (3,3) (4,4) シンプルで可読性の高い MIPS システムシミュレータ Sim を開発教育研究への有用性本日使用したバージョンはにて公開中 PUT (1,1) 今後の課題機能追加 : ネットワークなど ( v10) OS 等を含めた包括的な教育研究プラットフォームの構築 29

6 アプリケーションの開発フローアプリケーション C 言語コード MIPS クロスコンパイラ液晶操作ライブラリ itcfunc ELF バイナリマルチレベルストライド値予測機構による命令レベル並列性の向上 (JSPP 1999) MieruPC Verilog コードメモリイメージ MIPS システムシミュレータ Sim 論理合成ツール Configration file MieruPC 研究の背景真のデータ依存関係が命令レベル並列性を制限生産者から消費者へのデータの流れを解消する技術として値予測研究の背景真のデータ依存関係が命令レベル並列性を制限生産者から消費者へのデータの流れを解消する技術として値予測 Producer Time Producer Value Predictor Dependency Consumer Consumer Misprediction Recovery 関連研究 : 値生成のアルゴリズムストライド値予測機構 Last-value 予測最も近い過去に得られた値を予測値ストライド値予測最も近い過去に得られた 2 回の値の差分 Stride と Last-value の和を予測値 2 レベル値予測過去の n 個の履歴の中からひとつを選択ハイブリッド値予測複数のアルゴリズムから選択 Predicted Value = Last-value + Stride Instruction Address Tag Index Value History Table (VHT) Tag Value Stride State + Predicted Value = Prediction Valid

7 ストライド値予測機構 (cont) VHT miss/ Update value Init [Don t predict] Any stride/ Update value and stride Transient [Don t predict] Different stride/ Update value and stride Same stride/ Update value Steady [Predict] Same stride/ Update value Different stride/ Update value and stride State フィールドの推移と予測アルゴリズム Cache Index Valid Tag Caching: A Simple First Example Q1: Is it there? Compare the cache tag to the high order 2 memory address bits to tell if the memory block is in the cache 0000xx 0001xx 0010xx 0011xx 0100xx 0101xx 0110xx 0111xx 1000xx 1001xx 1010xx 1011xx 1100xx 1101xx 1110xx 1111xx Two low order bits define the byte in the word (32-b words) Q2: How do we find it? Use next 2 low order memory address bits the index to determine which cache block (block address) modulo (# of blocks in the cache) 38 MIPS Direct Mapped Cache Example Multiword Block Direct Mapped Cache One word/block, cache size = 1K words Hit Tag Index Index Valid Tag 20 Byte offset 32 Hit Four words/ block, cache size = 1K words Tag IndexValid Tag Byte offset 20 8 Index Block offset 課題 : Sim プロセッサシミュレータ課題 : Sim プロセッサシミュレータ 004_rand, 050_tokei を動作させ, 正しく動作していることを確認せよデータ値予測 (last-value predictor) の予測精度を測定する仕組みを追加し, 予測精度を測定せよレジスタに値を書く命令が対象 -e40m 004_randmex -e40m 050_tokeimex データキャッシュのヒット率を測定する仕組みを追加し, ヒット率を測定せよダイレクトマップ方式, ラインサイズは4ワードとするセット数を8,16,32,64,128,256に変更した場合のヒット率を示せこのキャッシュのヒット率を改善する任意の方式を実装し, その効果を示せ MieruPC 用の面白いアプリケーションを作成せよその魅力を示せソースコードは各自のディレクトリに格納すること MieruPC 用のアプリケーションとして利用させてください 1 月 25 日の講義開始時にレポートを提出 (el 系のプロセッサと Linux の利用を推奨 ) 追加したコードの主要部分の記述と説明実行結果はただしいか? その根拠を示せそれぞれの課題にどれくらいの時間を必要としたか? 感想, 苦労した点など Sim に対する要望など質問などは kise at cstitechacjp まで

8 Sim-055 の使い方などアナウンス講義スライド, 講義スケジュール wwwarchcstitechacjp 講義用の計算機 ( 情報工学科の演習室からは入れません ) ssh archo@ mkdir myname cd myname 43 44

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Microsoft PowerPoint - NxLec ppt 2010 年後学期計算機アーキテクチャ第二 (O) 10 アウトオブオーダ実行プロセッサフロントエンド 1 アウトオブオーダ実行プロセッサの構成命令フェッチユニット命令キャッシュ, 分岐予測などフロントエンドパイプラインレジスタ命令ウィンドウ : 命令を格納するバッファ ALU0 命令ウィンドウ ALU1 レジスタファイル ALU2 スケジューラ等 Fetch Decode Register