Microsoft PowerPoint - Lecture ppt [互換モード]

Size: px

Start display at page:

Download "Microsoft PowerPoint - Lecture ppt [互換モード]"

ひでかかなり
5 years ago
Views:

1 年前学期 TOKYO TECH 固定小数点表現計算機アーキテクチャ第一 (E) あまり利用されない小数点の位置を固定するデータ形式 (2) 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W641 講義室木曜日 13:20-14: 符号ビット小数点整数の表現のまとめ符号なし表現符号つき絶対値表現 1 の補数表現 2 の補数表現最上位ビットのみで正負判定が可能. 正負の反転が容易. ビット幅の異なるデータへの変換が容易. 符号なし整数と同じハードウェアで符号付き加算を実装浮動小数点表現 (1) 小数点位置が変動科学記数法で数値で先頭に0がこない正規化数を利用. 指数部 1.xxxxxxxxx 2 yyyy 仮数部符号指数部仮数部 2 5 実数少数を含む数値実数の例 (π) , 1.0 x ,155,760,000, x 10 9 単精度 (32 ビット ) 浮動小数点表現 (2) IEEE754 1 ビット 8 ビット 23 ビット符号指数部仮数部科学記数法 : 小数点の左側には数字を一つしか書かない. 科学記数法で書いた数値で先頭に 0 がこないものを正規化数と呼ぶ. 倍精度 (64 ビット ) 1 ビット 11 ビット 52 ビット符号指数部仮数部 3 6 1

浮動小数点表現 (3) 誤差実数は不可算無限決められたビットで表現できる数は有限丸め誤差が発生

MIPSCORE & I-Cache & Data Cache 8 11 プロセッサのデータパス ( シングル

2 浮動小数点表現 (3) 誤差実数は不可算無限決められたビットで表現できる数は有限丸め誤差が発生表現できないほど大きな数表現できないほど小さな数非常に大きな数と, 非常に小さな数の間の演算 10 進数で 0.10 は, 2 進数でどうすれば良いか? Packed decimal Video 7 10 プロセッサのデータパス ( シングルサイクル ) MIPSCORE & I-Cache & Data Cache 8 11 プロセッサのデータパス ( シングルサイクル ) 32bit RISC Processor No hardware divider software emulation No floating-point unit

load word 0 90 180 270 D_IN ExA/ExWE ExA DCACHE ExRSLT DCACHE I_IN rrs ExRSLT MaLDD ICACHE rrt

シングルサイクル版プロセッサの実装 Target hardware : MieruPC-2010 XILINX Spartan-3E XC3S250E (25 万ゲート相当 FPGA) 512KB

889 ns FPGA Card RC2 ( ただし,50 万ゲートの FPGA に変更 ) 14 17 XILINX Spartan-3E FPGA decode ExTPC n

3 VAX MIPS Spartan-3E FPGA ファミリ : データシートより 15 18 3

3 load word D_IN ExA/ExWE ExA DCACHE ExRSLT DCACHE I_IN rrs ExRSLT MaLDD ICACHE rrt decode ExTPC n posedge posedge negedge negedge , 90 positive edge, negative edge シングルサイクル版プロセッサの実装 Target hardware : MieruPC-2010 XILINX Spartan-3E XC3S250E (25 万ゲート相当 FPGA) 512KB SRAM load word D_IN ExA/ExWE ExA DCACHE ExRSLT DCACHE I_IN rrs ExRSLT MaLDD ICACHE rrt decode ExTPC n posedge posedge negedge negedge MHz, 55.5 ns 1/4 = ns FPGA Card RC2 ( ただし,50 万ゲートの FPGA に変更 ) XILINX Spartan-3E FPGA load word D_IN ExA/ExWE ExA DCACHE ExRSLT DCACHE I_IN rrs ExRSLT MaLDD ICACHE rrt decode ExTPC n posedge posedge negedge negedge , 90 positive edge, negative edge 18MHz, 13.3 VAX MIPS Spartan-3E FPGA ファミリ : データシートより

プロセッサのデータパス ( マルチサイクル ) パイプライン処理 (pipelining) IF ID EX MEM

4 エッジトリガ方式による設計パイプライン処理 (pipelining) State Element 1 Combinational logic State Element 2 Clock cycle プロセッサのデータパス ( マルチサイクル ) パイプライン処理 (pipelining) IF ID EX MEM WB プロセッサのデータパス ( マルチサイクル ) パイプライン処理 (pipelining) IF ID EX MEM WB

プロセッサの3つの実現方式シングルサイクルマルチサイクルパイプライン処理 Discussion RISC (Reduced Instruction Set Computer) MIPS, SPARC CISC (Complex Instruction Set Computer) IA(Intel Architecture)-32 or x8086, 25 28 オペランド数 IA-32

5 プロセッサの3つの実現方式シングルサイクルマルチサイクルパイプライン処理 Discussion RISC (Reduced Instruction Set Computer) MIPS, SPARC CISC (Complex Instruction Set Computer) IA(Intel Architecture)-32 or x8086, オペランド数 IA-32 Registers and Data Addressing 3オペランド MIPS, 2オペランド SuperH ADD Rm, Rn : Rn <- Rn + Rm Registers in the 32-bit subset that originated with Name Use 31 0 EAX GPR 0 ECX GPR 1 EDX GPR 2 EBX GPR 3 ESP GPR 4 EBP GPR 5 MIPS Arithmetic Instruction Format (R format): add $t0, $s1, $s2 ESI EDI CS GPR 6 GPR 7 Code segment pointer SS Stack segment pointer (top of stack) DS Data segment pointer 0 op rs rt rd shamt funct ES FS Data segment pointer 1 Data segment pointer 2 GS Data segment pointer 3 EIP Instruction pointer (PC) 26 EFLAGS Condition codes 29 基本記憶方式 general-purpose register architecture stack architecture queue architecture accumulator architecture IA-32 Typical Instructions Four major types of integer instructions: Data movement including move, push, pop Arithmetic and logical (destination register or memory) Control flow (use of condition codes / flags ) String instructions, including string move and string compare stack queue accumulator push pop enqueue dequeue

6 IA-32 instruction Formats Typical formats: (notice the different lengths) a. JE EIP + displacement Condition JE Displacement b. CALL 8 32 CALL Offset c. MOV EBX, [EDI + 45] MOV d w r/m Postbyte Displacement d. PUSH ESI 5 3 PUSH Reg e. ADD EAX, # ADD Reg w Immediate f. TEST EDX, # TEST w Postbyte Immediate 31 アナウンス講義スライドおよびスケジュール講義日程が変更になることがあるので頻繁に確認すること. 32 6

Microsoft PowerPoint - NxLecture ppt [互換モード]

Microsoft PowerPoint - NxLecture ppt [互換モード] 011-05-19 011 年前学期 TOKYO TECH 命令処理のための基本的な 5 つのステップ計算機アーキテクチャ第一 (E) 5. プロセッサの動作原理と議論吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W61 講義室木曜日 13:0-1:50 IF(Instruction Fetch) メモリから命令をフェッチする. ID(Instruction Decode)