Microsoft PowerPoint - Chap4 [Compatibility Mode]
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- えいしろう しもね
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1 計算機構成論 (Chap. (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見 ご要望 ご質問は 山下個人か [email protected] 受講者全員 [email protected] にメールください 情報システム学科次世代コンピューティング研究室山下茂 0
2 Chap. のセルフチェック 以下の文章の意味がわからないなら 今から, 寝ないで聞いてみましょう 27 パイプライン処理は流れ作業に良くたとえられる 28 パイプライン処理によりスループットは良くなるが レイテンシは良くならない 29 IPSのパイプライン ステージは 5 つある 30 パイプラインのステージ間で情報を伝えるために パイプライン レジスタが必要 31 パイプライン方式の制御線の値は単一サイクルの時と基本的に同じである パイプライン方式の制御線の値は必要があればパイプラインレジスタ経由で伝播する 1
3 What to learn パイプラインの概要とマルチサイクルとの違い パイプラインの各ステージの詳細 1. IF ステージ ( 命令フェッチ ) Next Topic 2. ID ステージ ( 命令デコードとレジスタフェッチ ) 3. E ステージ ( 命令実行 or アドレス生成 ). Eステージ ( ) 5. WB ステージ ( 書き込み ) パイプライン全体の動作 ( 上記が同時並列的に動作 ) パイプラインの制御 各命令の実行をマルチサイクルで行うことを 複数の行う命令に対して1サイクルずらして同時並列実行 教材 : 教科書 5.5 章と6.6 章 2
4 マルチサイクルの考え方 Chap3 の復習 命令タイプ命令メモリレジスタ +α 操作データ メモリレジスタ +α 合計時間 R 形式 語のロード 語のストア 分岐 ジャンプ New Idea クロックを150ps にしてもいいかも! 各サイクルで やメモリは一つでいい!( メリット 2) But, 各サイクルの最後に ( 次のサイクルで必要となるデータ ) を覚えるためのレジスタが必要となる ( これが理解できれば マルチサイクルが分かったことになる : 後で確認してください ) 3
5 命令実行過程のクロック サイクルへの分割 5 段のステップ ( 制御信号については省略 ) これは, マルチサイクルの復習 1. 命令フェッチステップ IR = メモリ []; =+; ( 命令フェッチとの計算 ) 2. 命令デコードとレジスタフェッチのステップ A= レジスタ [IR[25-21]]; B= レジスタ [IR[20-]]; (rs,rt フィールドの読込み ) Out = +( (IR[15-0] <<2)); ( 分岐先の計算 ) 3. 実行 メモリアドレスの計算または分岐の完了ステップ Out = A+ (IR[15-0]); ( メモリ参照の場合 ) Out = A 演算子 B; (R 形式命令の場合 ) if(a==b) =Out; ( 分岐 ) =[31-28] [31 (IR[25-0]<<2); 2); ( ジャンプ ). メモリアクセス またはR 形式命令完了ステップ DR = メモリ [Out]; ( ロードの場合 ) メモリ [Out]=B; ( ストアの場合 ) レジスタ [IR[15-11]]=Out; (R 形式命令の場合 ) 5. メモリし完了ステップレジスタ [IR[20-]]=DR; ( ロード )
6 お絵かきスペース 5
7 マルチサイクル v.s. パイプライン 命令タイプ命令メモリレジスタ読み込み 操作データ メモリ合計時間 R 形式 語のロード 語のストア 分岐 ジャンプ p305の例題の類題で以下の問題を考えます 今からの説明を聞いて 後で出てくる自己確認クイズに自分で回答してください 上の状況をマルチサイクル方式とパイプライン方式で実現した時の違いについて述べよ 6
8 パイプライン処理の考え方 1: ステージに分割 命令タイプ命令メモリレジスタ読み込み 操作データ メモリ合計時間 R 形式 語のロード 語のストア 分岐 ジャンプ IPS の場合 仕事のステップは 5 つにわかれている 仕事のステップのことを パイプライン処理の用語で ステージという 1. 命令メモリアクセス 2. レジスタ読み込み 3. で演算. データメモリアクセス 5. 7
9 パイプライン処理の考え方 2: 仕事が多い時を考える (1/3) 仕事のステップのことを パイプライン処理の用語で ステージという 1. 命令メモリアクセス 2. レジスタ読み込み 3. で演算. データメモリアクセス 5. IF ステージ ( 命令フェッチ ) ID ステージ ( 命令デコードとレジスタフェッチ ) E ステージ ( 命令実行 or アドレス生成 ) E ステージ ( ) WB ステージ ( 書き込み ) lw 命令を 1 つ実行する時 5 ステージ分の時間でできる ( マルチサイクルだと ) lw 命令を2つ実行する時 10ステージ分の時間でできる ( マルチサイクルだと ) IF ID E E WB IF ID E E WB 最初の命令 2 番目の命令 (Question) もっと早くできないか? 8
10 パイプライン処理の考え方 2: 仕事が多い時を考える (2/3) パイプライン処理複数のステップ ( ステージ ) からなる仕事を複数個 連続して行う時 各ステップ分ずらしながら 複数の仕事を同時並行的に行う処理 最初の命令 2 番目の命令 3 番目の命令 番目の命令 5 番目の命令 : IF ID E E WB IF ID E E WB IF ID E E WB IF ID E E WB IF ID E E WB IF ID E E WB 1 命令の処理には 5 サイクルを要するが 命令実行のは 1 サイクルごとに得られる 9
11 パイプライン処理の考え方 2: 仕事が多い時を考える (3/3) レイテンシ一つのタスク ( 今は一つの命令 ) の実行開始から完了までの時間スループット一定時間内に処理できる仕事の量 最初の命令 2 番目の命令 3 番目の命令 番目の命令 5 番目の命令 : パイプライン IF ID E E WB IF ID E E WB IF ID E E WB IF ID E E WB IF ID E E WB IF ID E E WB マルチサイクル レイテンシは 5 サイクル スループットは 1 命令 / サイクル レイテンシは 5 サイクル スループットは 命令 / サイクル 10
12 自己確認クイズ 1 命令タイプ命令メモリレジスタ読み込み 操作データ メモリ合計時間 R 形式 語のロード 語のストア 分岐 ジャンプ 上の状況をマルチサイクル方式とパイプライン方式で実現した時の違いについて述べよ 必ず レイテンシとスループットという用語を用いること例えば 依存関係のない lw 命令が 10 命令連続で続く場合を考えよ ( 注意 ) 教科書は 単一サイクル方式とパイプラインの比較 11
13 自己確認クイズ 1: 回答の方針 lw 命令が10 命令連続で続く場合 マルチサイクル方式 総実行時間 = 1000x10 = ps レイテンシ = 1000 ps スループット = 命令 / 200 ps パイプライン方式 総実行時間 = x9 = 2800ps レイテンシ = 1000 ps スループット = 1 命令 /200ps 非常に多くの命令がある場合 両者の実行時間の比は いくらになるか? ( スループットの比に等しい ) 1000m m = = + m
14 お絵かきスペース 13
15 単一クロック サイクルのデータパスの 5 分割 IF: 命令フェッチ ID: 命令デコード + レジスタ フェッチ E: 命令実行 or アドレス生成 E: アドレスデータデータメモリ 図
16 ミニクイズ : もし 5 クロックで行うなら 何を追加しないといけないか? マルチ サイクルの時, 何を追加したか思い出そう 点線のところにレジスタ アドレスデータデータメモリ 図
17 単一クロック サイクルのデータパスの 5 分割 IF: 命令フェッチ ID: 命令デコード + レジスタ フェッチ E: 命令実行 or アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図 35.35
18 パイプライン方式のデータパス IF: 命令フェッチ ID: 命令デコード + レジスタ フェッチ E: 命令実行 or アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 17
19 例外処理を加えたマルチサイクル方式における全データバス Chap3 の再掲 WriteCond Write IorD emread emwrite emtoreg IRWrite 制御 IntCause CauseWrite EWrite Source Op SrcB SrcA RegWrite RegDst [31-28] 命令 [25-0] 0 命令 [31-26] 0 アドレス 1 メモリ 書込みデータ データ 命令 [25-21] 命令 [20-] 命令 [15-0] 命令レジスタ 命令 [15-0] メモリ データレジスタ 命令 [15-11] レジスタ1 レジスタ2 データ 1 データ 2 レジスタ 2ビット左シフト 命令 [5-0] A B ビット左シフト 制御 ジャンプ先アドレス [31-0] Out E Cause 18
20 ミニクイズ 1 図.35や図.1を見たときに, マルチサイクルのデータパスの図と比べて, 大きく違うところは何か? 復習 : 単一サイクルとマルチサイクルの違い (Chap3) 命令メモリ データメモリ 1つのメモリ 1つのと2つの器 1つの 主要な機能ユニットの後ろに データ保持用のレジスタを追加 19
21 用語の確認 パイプライン ステージ IF ステージ ( 命令フェッチ ) ID ステージ ( 命令デコードとレジスタフェッチ ) E ステージ ( 命令実行 or アドレス生成 ) E ステージ ( ) WB ステージ ( 書き込み ) パイプライン レジスタ IF/ID レジスタ ID/E レジスタ E/E レジスタ E/WB レジスタ 後は 各ステージの動作を確認していくだけです ( 楽勝?) 20
22 自己確認クイズ 2 図.35は 単一クロックのデータパス ( 図.33) を5 分割して その分割の中間にレジスタを挿入している しかし それではパイプラインは正しくは動かないため それを修正した次のページのデータパス ( 図 1).1) でこれから勉強していきます では では 1. 図.35ではうまく処理できない命令は何か? 2. 図 と図 1.1 の違いは何か?( 修正点は何か?) ( 講義の後に解答を自分で考えてください ) 21
23 お絵かきスペース 22
24 What to learn パイプラインの概要とマルチサイクルとの違い パイプラインの各ステージの詳細 Next Topic 1. IF ステージ ( 命令フェッチ ) 2. ID ステージ ( 命令デコードとレジスタフェッチ ) 3. E ステージ ( 命令実行 or アドレス生成 ). Eステージ ( ) 5. WB ステージ ( 書き込み ) パイプライン全体の動作 ( 上記が同時並列的に動作 ) パイプラインの制御 各命令の実行をマルチサイクルで行うことを 複数の行う命令に対して1サイクルずらして同時並列実行 教材 : 教科書 5.5 章と6.6 章 23
25 重要問題 1 メモリの番地 からの内容が以下のようになっているとする. パイプライン方式で, クロックサイクル 100 で 番地の命令フェッチを開始するとする 注意! これ以降を理解するには,Chap3の内容の理解が必要 2
26 重要問題 番地の命令の実行のみに注目するとして ( この問題では他の命令のことを考えない ), クロックサイクルがクサイクルが 100~1010 の各時点で, 命令の実行に論理的に関わっているモジュールと結線に色を塗り, またその結線の値を答えよ. クロックサイクル100の時点で, $8 から $12 の値は全て 100, $13 から $20 の値は全て200とする. なお, パイプラインレジスタについては, 読みだす場合は右側, 書き込む場合は左側だけを塗ること 25
27 重要問題 1:clock = 100 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 26
28 重要問題 1:clock=100 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 27
29 重要問題 1:clock = 101 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 28
30 重要問題 1:clock=101 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 29
31 重要問題 1:clock = 102 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 30
32 重要問題 1:clock=102 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 31
33 重要問題 1:clock = 103 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1
34 重要問題 1:clock=103 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 33
35 重要問題 1:clock = 10 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 3
36 重要問題 1:clock=10 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 35
37 お絵かきスペース 36
38 自己確認クイズ3 重要問題 1と同じ状況で 1000 番地の命令の実行のみに注目するとして ( この問題では他の命令のことを考えない ), クロックサイクルが 101~ の各時点で, 命令の実行に論理的に関わっているモジュールと結線に色を塗り, またその結線の値を答えよ. 37
39 自己確認クイズ 3:clock = 101 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 38
40 自己確認クイズ 3:clock=101 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 39
41 自己確認クイズ 3:clock = 102 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 0
42 自己確認クイズ 3:clock=102 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 1
43 自己確認クイズ 3:clock = 103 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 2
44 自己確認クイズ 3:clock=103 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 3
45 自己確認クイズ 3:clock = 10 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1
46 自己確認クイズ 3:clock=10 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 5
47 自己確認クイズ 3:clock = 105 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 6
48 自己確認クイズ 3:clock=105 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 7
49 お絵かきスペース 8
50 自己確認クイズ 重要問題 1と同じ状況で 番地の命令の実行のみに注目するとして ( この問題では他の命令のことを考えない ), クロックサイクルが 102~ の各時点で, 命令の実行に論理的に関わっているモジュールと結線に色を塗り, またその結線の値を答えよ. 9
51 自己確認クイズ :clock = 102 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 50
52 自己確認クイズ :clock=102 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 51
53 自己確認クイズ :clock = 103 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 52
54 自己確認クイズ :clock=103 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 53
55 自己確認クイズ :clock = 10 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 5
56 自己確認クイズ :clock=10 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 55
57 自己確認クイズ :clock = 105 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 56
58 自己確認クイズ :clock=105 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 57
59 自己確認クイズ :clock = 106 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 58
60 自己確認クイズ :clock=106 ( 予備スライド ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 59
61 What to learn パイプラインの概要とマルチサイクルとの違い パイプラインの各ステージの詳細 1. IF ステージ ( 命令フェッチ ) 2. ID ステージ ( 命令デコードとレジスタフェッチ ) 3. E ステージ ( 命令実行 or アドレス生成 ). Eステージ ( ) 5. WB ステージ ( 書き込み ) パイプライン全体の動作 ( 上記が同時並列的に動作 ) パイプラインの制御 Next Topic 各命令の実行をマルチサイクルで行うことを 複数の行う命令に対して1サイクルずらして同時並列実行 教材 : 教科書 5.5 章と6.6 章 60
62 重要問題 2( これは少し難しいけど, 類題が試験に出るかも ) 重要問題 1と同じ状況で, クロックサイクル10の時の, パイプラインのデータパスの図のすべての結線において, 論理的に意味がある値が伝搬されている結線全ての値を示せる結線全値を. 61
63 パイプラインの実行の全体像ポイントパイプライン実行の全体像は, 実際には ( 最大 )5 命令の処理が同時並行的に行われている 最初の命令 2 番目の命令 3 番目の命令 番目の命令 5 番目の命令 : IF ID E E WB IF ID E E WB IF ID E E WB IF ID E E WB IF ID E E WB IF ID E E WB 62
64 お絵かきスペース 63
65 重要問題 2 回答用スライド :WB IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 6
66 IF: 命令フェッチ 重要問題 2 回答用スライド :WB ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: 予備 IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 65
67 重要問題 2 回答用スライド :E IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 66
68 IF: 命令フェッチ 重要問題 2 回答用スライド :E ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: 予備 IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 67
69 重要問題 2 回答用スライド :E IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 68
70 IF: 命令フェッチ 重要問題 2 回答用スライド :E ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: 予備 IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 69
71 重要問題 2 回答用スライド :ID IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 70
72 IF: 命令フェッチ 重要問題 2 回答用スライド :ID ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: 予備 IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 71
73 重要問題 2 回答用スライド :IF IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 72
74 IF: 命令フェッチ 重要問題 2 回答用スライド :IF ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: 予備 IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 73
75 重要問題 2 回答用スライド ( 全体の統合 ) IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 7
76 IF: 命令フェッチ 重要問題 2 回答用スライド ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: 予備 IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 75
77 What to learn パイプラインの概要とマルチサイクルとの違い パイプラインの各ステージの詳細 1. IF ステージ ( 命令フェッチ ) 2. ID ステージ ( 命令デコードとレジスタフェッチ ) 3. E ステージ ( 命令実行 or アドレス生成 ). Eステージ ( ) 5. WB ステージ ( 書き込み ) パイプライン全体の動作 ( 上記が同時並列的に動作 ) パイプラインの制御 Next Topic 各命令の実行をマルチサイクルで行うことを 複数の行う命令に対して1サイクルずらして同時並列実行 教材 : 教科書 5.5 章と6.6 章 76
78 まず, 単一サイクルの時の制御の復習 複数レベルによるデコード法 主制御ユニットでopコードから大体の命令のグループを解読し それから 2ビットの op(2 ビット ) を生成 + 他の制御信号を生成 制御ユニットで op(2ビット ) とfunct(6ビット ) から ビットの 制御信号を生成 77
79 単一サイクルのデータパスと制御 Chap2 の再掲 命令メモリ 命令アドレス 命令 [31-0] 命令 [31-26] 命令 [25-21] 制御 RegDst Branch emread emtoreg Op emwrite Src RegWrite 2ビット左にシフト 0 1 AND 命令 [20-] レジスタ 書込アドレス 操作 命令 [15-11] 1 データメモリ データ 1 0 命令 [15-0] 制御 図 命令 [5-0] 78
80 制御入力の構成 (1/2) Chap2 の再掲 命令操作コード Op 命令操作機能コード実行する演算 制御コード lw 00 load word add 0010 sw 00 store word add 0010 branch equal 01 branch equal subtract 0110 R 形式 10 add add 0010 R 形式 10 subtract t subtract t 0110 R 形式 10 AND and 0000 R 形式 10 OR or 0001 R 形式 10 set on less than set on less than
81 制御入力の構成 (2/2) Op 機能コードによる 制御入力の真理値表 Chap2 の再掲 Op 機能コード Op1 Op0 F5 F F3 F2 F1 F0 制御入力 ( 操作ビット ) 真理値表ができれば回路の合成は可能 80
82 図. 制御信号の詳細 Chap2 の再掲 信号名ネゲートされたときの働きアサートされたときの働き RegDst 書込みレジスタのディスティネーションレジスタ番号が rt フィールド ( ビット 20:) から得られる 書込みレジスタのディスティネーションレジスタ番号が rd フィールド ( ビット 15:11) から得られる RegWrite なしレジスタにデータが書き込まれる Src の第 2 オペランドがレジスタファイルの第 2 出力 の第 2 オペランドが命令の下位 ビットをしたものになる Src + を計算した器の値が に分岐先を計算した器の値が に emread emwrite emtoreg なし なし しアドレスで指定されたデータメモリの内容がデータ出力へ 書込みアドレスで指定されたデータメモリへデータ入力の内容を書込む レジスタ書込みデータ入力へタ入力 レジスタ書込みデータ入力へ渡される値がタ入力 渡される値がから得られる データメモリから得られる Branch : beq の時 1 となる制御信号 からのと Branch の論理積を Src へ op(2 ビット ) 00:(load,store), 01:beq 10: 機能コード functの演算 (6 ビット ) 81
83 制御ユニットの仕上げ ( 完全な仕様 ) Chap2の再掲 制御関数の真理値表 ( 完全な仕様 ) 入力 図.22 R lw sw beq ミニクイズ 2 Op Op Op Op Op 各制御線はどのステージで使用されるか? Op RegDst 1 0 E Src E emtoreg 0 1 WB RegWrite WB 出力 emread E emwrite E Branch E Op E Op E 82
84 お絵かきスペース 83
85 パイプラインのデータパス with 制御信号 Src 0 1 図.6 RegWrite 命令 [15-0] 命令 [20-] 6 2ビット左にシフト Src 制御 操作 Op Branch AND アドレス emwrite データメモリ データ emread emtoreg 1 0 命令 [15-11] 1 RegDst 8
86 パイプラインのデータパス with 制御信号 予備 Src 0 1 図.6 RegWrite 命令 [15-0] 命令 [20-] 6 2ビット左にシフト Src 制御 操作 Op Branch AND アドレス emwrite データメモリ データ emread emtoreg 1 0 命令 [15-11] 1 RegDst 85
87 パイプライン方式の制御 単一サイクルの時と制御の値は同じなお,とパイプライン レジスタに書き込み制御はなし単一サイクルの時, 制御の値はフェッチした命令から生成 パイプラインでは,IFステージでフェッチした命令から生成 必要な制御の値はそれを使用するステージにパイプラインレジスタを通じて供給 自己確認 5: 下図の各制御線の名前を答えよ. IF/ID ID/E E/E E/WB WB WB WB 制御 E E E E E E 86
88 Chap. のセルフチェック 以下の文章の意味がわからないなら 講義で寝ていた ( 笑 ) かもしれませんね 27 パイプライン処理は流れ作業に良くたとえられる 28 パイプライン処理によりスループットは良くなるが レイテンシは良くならない 29 IPSのパイプライン ステージは 5 つある 30 パイプラインのステージ間で情報を伝えるために パイプライン レジスタが必要 31 パイプライン方式の制御線の値は単一サイクルの時と基本的に同じである パイプライン方式の制御線の値は必要があればパイプラインレジスタ経由で伝播する ちゃんと聞いていたのに, わからなければ質問しましょう! 87
89 Chap. の試験に出るかもしれない用語集 パイプライン処理 IF ステージ ID ステージ Eステージ Eステージ WBステージ パイプライン レジスタ レイテンシ スループット 88
90 試験勉強頑張ってください! 重要問題 1 2 ミニクイズ全て 自己確認クイズ全て ( 自分でやるのが基本 ) ( 用語もチェック : 前のページ ) 89
91 章末問題 1 重要問題 1と同じ状況で 番地の命令の実行のみに注目するとして ( この問題では他の命令のことを考えない ), クロックサイクルが103~107の各時点で, 命令の実行に論理的に関わっているモジュールと結線に色を塗り, またその結線の値を答えよ. 90
92 自習用 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 91
93 自習用 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 92
94 自習用 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 93
95 自習用 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 9
96 自習用 IF: 命令フェッチ ID: 命令デコード + E: 命令実行 or レジスタ フェッチ アドレス生成 E: IF/ID ID/E E/E E/WB アドレスデータデータメモリ 図.1 95
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ミニクイズ 4 E ハザード ( つ前の命令の結果を必要とする状況 ) が発生する条件を つ挙げよ. また それぞれの時に 制御線 ForwardA, ForwardB はどのように設定すれば良いか? ( 回答 ) E/.RegWrite= かつ E/.RegisterRd = ID/.RegisterRs この時,ForwardA = と制御すれば良い. E/.RegWrite= かつ E/.RegisterRd
ソフトウェア基礎技術研修
マルチサイクルを用いた実現方式 ( 教科書 5. 節 ) マルチサイクル方式 () 2 つのデータパス実現方式 単一クロックサイクル : 命令を クロックサイクルで処理 マルチクロックサイクル : 命令を複数クロックサイクルで処理 単一クロックサイクル方式は処理効率が悪い. CLK 処理時間 命令命令命令命令命令 時間のかかる命令にクロック サイクル時間をあわさなければならない. 余り時間の発生 クロック
-2 外からみたプロセッサ GND VCC CLK A0 A1 A2 A3 A4 A A6 A7 A8 A9 A10 A11 A12 A13 A14 A1 A16 A17 A18 A19 D0 D1 D2 D3 D4 D D6 D7 D8 D9 D10 D11 D12 D13 D14 D1 MEMR
第 回マイクロプロセッサのしくみ マイクロプロセッサの基本的なしくみについて解説する. -1 マイクロプロセッサと周辺回路の接続 制御バス プロセッサ データ バス アドレス バス メモリ 周辺インタフェース バスの基本構成 Fig.-1 バスによる相互接続は, 現在のコンピュータシステムのハードウェアを特徴づけている. バス (Bus): 複数のユニットで共有される信号線システム内の データの通り道
計算機アーキテクチャ
計算機アーキテクチャ 第 11 回命令実行の流れ 2014 年 6 月 20 日 電気情報工学科 田島孝治 1 授業スケジュール ( 前期 ) 2 回日付タイトル 1 4/7 コンピュータ技術の歴史と コンピュータアーキテクチャ 2 4/14 ノイマン型コンピュータ 3 4/21 コンピュータのハードウェア 4 4/28 数と文字の表現 5 5/12 固定小数点数と浮動小数点表現 6 5/19 計算アーキテクチャ
ソフトウェア基礎技術研修
算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない
Microsoft PowerPoint - Lec pptx
Course number: CSC.T341 コンピュータ論理設計 Computer Logic Design 10. シングルサイクルプロセッサのデータパス Datapath for Single Cycle Processor 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
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011-05-19 011 年前学期 TOKYO TECH 命令処理のための基本的な 5 つのステップ 計算機アーキテクチャ第一 (E) 5. プロセッサの動作原理と議論 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W61 講義室木曜日 13:0-1:50 IF(Instruction Fetch) メモリから命令をフェッチする. ID(Instruction Decode)
計算機アーキテクチャ
計算機アーキテクチャ 第 18 回ハザードとその解決法 2014 年 10 月 17 日 電気情報工学科 田島孝治 1 授業スケジュール ( 後期 ) 2 回 日付 タイトル 17 10/7 パイプライン処理 18 10/17 ハザードの解決法 19 10/21 並列処理 20 11/11 マルチプロセッサ 21 11/18 入出力装置の分類と特徴 22 11/25 割り込み 23 12/2 ネットワークアーキテクチャ
ディジタル回路 第1回 ガイダンス、CMOSの基本回路
1 前回教育用の RISC POCO を導入しました 今日はその Verilog 記述を紹介します まず この復習をやっておきましょう 2 最も重要な点は メモリの読み書きで レジスタ間接指定の理解です これはポインタと一緒なので 間違えないように修得してください 3 RISC なので 基本の演算はレジスタ同士でしかできません MV はレジスタ間のデータ移動なので気をつけてください 4 イミーディエイト命令は
Microsoft PowerPoint - NxLec-2010-11-01.ppt
2010 年 後 学 期 レポート 問 題 計 算 機 アーキテクチャ 第 二 (O) 4. シングルサイクルプロセッサの 実 装 とパイプライン 処 理 大 学 院 情 報 理 工 学 研 究 科 計 算 工 学 専 攻 吉 瀬 謙 二 kise _at_ cs.titech.ac.jp S321 講 義 室 月 曜 日 5,6 時 限 13:20-14:50 1 1. 1から100までの 加 算
コンピュータの仕組み（1）ハードウェア
Copyright 守屋悦朗 2005 コンピュータの仕組み (1) ハードウェア 2.1 CPU の基本原理 2 つの整数の和を出力するプログラムを考えよう main() { int a, b, c; /* 変数 a,b が整数値をとる変数であることを宣言する */ a = 1; /* a に 1 を代入する */ b = 2; /* b に 2 を代入する */ c = a+b; /* a と
コンピュータ工学Ⅰ
コンピュータ工学 Ⅰ 中央処理装置 Rev. 2019.01.16 コンピュータの基本構成と CPU 内容 ➊ CPUの構成要素 ➋ 命令サイクル ➌ アセンブリ言語 ➍ アドレッシング方式 ➎ CPUの高速化 ➏ CPUの性能評価 コンピュータの構成装置 中央処理装置 (CPU) 主記憶装置から命令を読み込み 実行を行う 主記憶装置 CPU で実行するプログラム ( 命令の集合 ) やデータを記憶する
2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE
差し替え版 第 7 回マイクロプロセッサの VHDL 記述 マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例である ただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンである
MIPSのマイクロアーキテクチャ
今回はパイプラインの動作を妨げるハザードとその対処法をやります 1 前回紹介した構造ハザードは 資源の競合により起こるハザードで回避は簡単 ( というか複製しか手がない ) でした 今回はハザードの中のハザード データハザードを紹介します 2 パイプライン処理では 直前の命令の結果がレジスタファイルに書き込まれないうちに 後続の命令が読み出しを行うため この命令間にデータの依存性があると 誤って更新前の値を読み出してしまいます
QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは？
レジスタ アクセスの拡張機能 1. レジスタ アクセスの概要 Smart-USB Plus 製品で利用できるレジスタ アクセスとは FPGA 内にハードウエア レジスタを実装し ホスト PC の制御ソフトウエアから USB 経由でそれらのレジスタに値を設定したり レジスタの設定値を読み出すことができる機能です このレジスタ アクセス制御には USB バス仕様に基づく コントロール転送 を利用しています
ソフトウェア基礎技術研修
命令と命令表現 ( 教科書 3.1 節 ~3.4 節 ) プロセッサの命令と命令セット 命令 : プロセッサへの指示 ( プロセッサが実行可能な処理 ) 加算命令 減算命令 論理演算命令 分岐命令 命令セット : プロセッサが実行可能な命令の集合 ( プログラマから見えるプロセッサの論理仕様 ) プロセッサ A 加算命令分岐命令 プロセッサ B 加算命令減算命令 命令セットに含まれない命令は直接実行できない!
目次 1. はじめに 1 2. マルチALUプロセッサ MAP MAP の構成 MAP 命令セットアーキテクチャ 並列 連鎖判定のアルゴリズムについて 5 3. Booth 乗算のアルゴリズム 次 Booth アルゴリズム 次 Bo
目次 1. はじめに 1 2. マルチALUプロセッサ MAP 2 2.1 MAP の構成 2 2.2 MAP 命令セットアーキテクチャ 3 2.3 並列 連鎖判定のアルゴリズムについて 5 3. Booth 乗算のアルゴリズム 7 3.1 1 次 Booth アルゴリズム 7 3.2 2 次 Booth アルゴリズム 8 3.3 3 次 Booth アルゴリズム 10 4. シミュレーションによる並列化の評価
Microsoft Word - 実験4_FPGA実験2_2015
FPGA の実験 Ⅱ 1. 目的 (1)FPGA を用いて組合せ回路や順序回路を設計する方法を理解する (2) スイッチや表示器の動作を理解し 入出力信号を正しく扱う 2. スケジュール項目 FPGAの実験 Ⅱ( その1) FPGAの実験 Ⅱ( その2) FPGAの実験 Ⅱ( その3) FPGAの実験 Ⅱ( その4) FPGAの実験 Ⅱ( その5) FPGAの実験 Ⅱ( その6) FPGAの実験 Ⅱ(
計算機アーキテクチャ特論 後半第２回 アウトオブオーダー実行 Out-of-Order Execution
計算機アーキテクチャ特論 後半第 2 回 アウトオブオーダー実行 Out-of-Order Execution 講師加藤真平 本資料は授業用です 無断で転載することを禁じます 前回の理解度クイズ 問 1 マルチコア (CMP) 化が進んだ理由を簡潔に述べよ 答え消費電力や発熱の問題により 単一プロセッサの動作周波数を上げることができなくなったため 複数のプロセッサコアを並べることで性能を改善するようになった
Microsoft PowerPoint - 01-VerilogSetup-2019.pptx
2019 年 4 月 26 日ハードウエア設計論 :3 ハードウエアにおける設計表現 ハードウエア設計記述言語 VerilogHDL ~ 種々の記述 ~ ALU の実装とタイミングに関して always @(A or B or C) Ubuntu を起動し verilog が実行できる状態にしておいてください 79 演習 4: 簡単な演算器 1 入力 A:8 ビット 入力 B:8 ビット 出力 O:8
.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P
, 0 (MSB) =2, =1/2, MSB LSB, LSB MSB MSB 0 LSB 0 0 P61 231 1 (100, 100 3 ) 2 10 0 1 1 0 0 1 0 0 100 (64+32+4) 2 10 100 2 5, ( ), & 3 (hardware), (software) (firmware), hardware, software 4 wired logic
また RLF 命令は 図 2 示す様に RRF 命令とは逆に 各ビットを一つずつ 左方向に回転 ( ローテイト ) する命令である 8 ビット変数のアドレスを A とし C フラグに 0 を代入してから RLF A,1 を実行すると 変数の内容が 左に 1 ビットシフトし 最下位ビット (LSB)
コンピュータ工学講義プリント (12 月 11 日 ) 今回は ローテイト命令を用いて 前回よりも高度な LED の制御を行う 光が流れるプログラム 片道バージョン( 教科書 P.119 参照 ) 0.5 秒ごとに 教科書 P.119 の図 5.23 の様に LED の点灯パターンが変化するプログラムを作成する事を考える この様にすれば 光っている点が 徐々に右に動いているように見え 右端まで移動したら
COMET II のプログラミング ここでは機械語レベルプログラミングを学びます 1
COMET II のプログラミング ここでは機械語レベルプログラミングを学びます 1 ここでは機械命令レベルプログラミングを学びます 機械命令の形式は学びましたね機械命令を並べたプログラムを作ります 2 その前に プログラミング言語について 4 プログラミング言語について 高級言語 (Java とか C とか ) と機械命令レベルの言語 ( アセンブリ言語 ) があります 5 プログラミング言語について
Microsoft PowerPoint - 3.3タイミング制御.pptx
3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード
Microsoft PowerPoint ppt
仮想マシン () 仮想マシン 復習 仮想マシンの概要 hsm 仮想マシン プログラム言語の処理系 ( コンパイラ ) 原始プログラム (Source program) コンパイラ (Compiler) 目的プログラム (Object code) 原始言語 (Source language) 解析 合成 目的言語 (Object Language) コンパイルする / 翻訳する (to compile
情報処理演習 B８クラス
予定スケジュール ( 全 15 回 ) 1 1. 終了 プログラミング言語の基礎 2. 終了 演算と型 3. 終了 プログラムの流れの分岐 (if 文,switch 文など ) 4. 終了 プログラムの流れの繰返し (do, while, for 文など ) 5. 終了 中間レポート1 6. 終了 配列 7. 終了 関数 8. 終了 文字列 ( 文字列の配列, 文字列の操作 ) 9. 終了 ポインタ
MIPSのマルチサイクル マイクロアーキテクチャ
MIPSのマルチサイクル マイクロアーキテクチャ 慶應義塾大学 天野 1 命令フォーマット 3種類の基本フォーマットを持つ 31 R-type opcode 31 I-type 21 20 rs 26 25 opcode 31 J-type 26 25 16 15 rt 21 20 rs 11 10 rd 5 16 15 rt 0 0 immediate 26 25 opcode 6 shift function
ＶＬＳＩ工学
25/1/18 計算機論理設計 A.Matsuzawa 1 計算機論理設計 (A) (Computer Logic Design (A)) 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 3. フリップフロップ回路とその応用 25/1/18 計算機論理設計 A.Matsuzawa 2 25/1/18 計算機論理設計 A.Matsuzawa 3 注意 この教科書では記憶回路を全てフリップフロップと説明している
PowerPoint プレゼンテーション
電気 電子計測 第 3 回 第 8 章ディジタル計測制御システムの基礎 http://cobayasi.com/keisoku/3th/3th.pdf 今日の学習の要点 ( テキスト P85~P94). 計算機の基本的なしくみを学ぼう 2. 外部機器とのデータのやりとりについて知ろう 3. 計算機によるディジタル計測制御システムの構成法 物理量. 計算機の基本的なしくみを学ぼう ディジタル計測制御システムセンサから得た情報を
Microsoft PowerPoint - ProcML-12-3.ppt
プロセッサと 年次前次前期 ( 第 回 ) 進数の加減算 (overflow( overflow) 演習 次の ビット演算の結果は overflow か? () + + () + + 答 答 中島克人 情報メディア学科 [email protected] () - = + + 答 進数の加減算 (overflow( overflow) 演習 次の ビット演算の結果は overflow
ＪａｖａプログラミングⅠ
Java プログラミング Ⅰ 4 回目演算子 今日の講義で学ぶ内容 演算子とオペランド 式 様々な演算子 代表的な演算子の使用例 演算子とオペランド 演算子 演算の種類です例えば + - * / 掛け算の記号は ではなく *( アスタリスク ) を使います割り算の記号は ではなく /( スラッシュ ) を使います オペランド 演算の対象です例えば 5( 値 ) num( 変数 ) 式 演算子とオペランドの組み合わせにより構成される数式です式は演算結果をもちます
040402．ユニットテスト
2. ユニットテスト ユニットテスト ( 単体テスト ) ユニットテストとはユニットテストはプログラムの最小単位であるモジュールの品質をテストすることであり その目的は結合テスト前にモジュール内のエラーを発見することである テストは機能テストと構造テストの2つの観点から行う モジュールはプログラムを構成する要素であるから 単体では動作しない ドライバとスタブというテスト支援ツールを使用してテストを行う
スライド 1
RL78/G13 周辺機能紹介安全機能 ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ 安全機能の概要 フラッシュ メモリ CRC 演算機能 RAM パリティ エラー検出機能 データの保護機能 RAM ガード機能 SFR ガード機能 不正メモリ アクセス機能 周辺機能を使用した安全機能 周波数検出機能 A/D
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第 7 章デジタル演算回路 1 デジタル信号処理音声, 音楽, 通信信号 信号 = 符号付き 2 進データ 負の数値の表現方法 2 2 進数 n ビット n-1 =Σb i 2 i 0 2 の補数 +=2 n n-1 n-1 2 n =1+Σb i 2 i +Σb i 2 i 0 0 n-1 =2 n ー =1+Σb i 2 i 0 3 2 進数の補数 2 の補数 各桁のビットを反転した後で最下位に
QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは？
アルテラ FPGA 向け PLL リコンフィグの応用回路 1. PLL リコンフィグとは アルテラ FPGA は PLL 機能を内蔵しています PLL を利用して基本周波数を逓倍 分周したクロックを利用することができます 通常 FPGA 開発ツール Quartus2( 以下 Q2) の MegaWizard プラグインマネージャを利用して PLL を設定し 希望のクロック周波数を得ることができます
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コンピュータアーキテクチャ 第 11 週 制御アーキテクチャ メモリの仕組 2013 年 12 月 4 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ
命令セットの構成例 a) 算術 演算命令 例 )ADD dest, source : dest dest + source SUB dest, source : dest dest - source AND dest, source : dest dest AND source SHR reg, c
第 11 回機械語とアーキテクチャ コンピュータは, 記号で組み立てられ, 記号で動く機械 : ソフトウェアソフトウェア としても理解されなければならない ソフトウェアの最も下位レベルのしくみが ( 命令セット ) アーキテクチャ である 講義では命令符号 ( 機械語 ) の構成と種類についてまとめる また, 機械語を効率良く実行するために採用されている技術について紹介する 機械語とアセンブリ言語
ターゲット項目の設定について
Code Debugger CodeStage マニュアル別冊 ターゲット 項目の設定について Rev. 2.8 2018 年 4 月 13 日 BITRAN CORPORATION ご注意 1 本書及びプログラムの内容の一部または 全部を無断で転載することは プログラムのバックアップの場合を除き 禁止されています 2 本書及びプログラムの内容に関しては 将来予告なしに変更することがあります 3 当社の許可なく複製
PowerPoint プレゼンテーション
コンピュータアーキテクチャ 第 13 週 割込みアーキテクチャ 2013 年 12 月 18 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ ( 演算アルゴリズムと回路
MODBUS ユーザーズマニュアル 페이지 1 / 23
MODBUS ユーザーズマニュアル 페이지 1 / 23 目次 1. 概要... 1 2. GX7 サポートファンクションコード... 1 3. GX7 サポートリファレンス... 1 4. GX7 サポートリファレンスとファンクションコードの関係... 2 5. XD+ 内プロジェクト設定でオプション別の機能... 4 6. トラブルシューティング... 9 A. APPENDIX... 12 1.
回路 7 レジスタ ( 同期イネーブル及び非同期リセット付 ) 入力データを保持するのに用いる記憶素子 使用用途として, マイクロプロセッサ内部で演算や実行状態の保持に用いられる Fig4-2 のレジスタは, クロック信号の立ち上がり時かつ 信号が 1 のときに外部からの 1 ビットデータ R をレ
第 4 回 VHDL 演習 2 プロセス文とステートマシン プロセス文を用いるステートマシンの記述について学ぶ 回路 6 バイナリカウンタ (Fig.4-1) バイナリカウンタを設計し, クロック信号に同期して動作する同期式回路の動作を学ぶ ⅰ) リスト 4-1 のコードを理解してから, コンパイル, ダウンロードする ⅱ) 実験基板上のディップスイッチを用いて, 発生するクロック周波数を 1Hz
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コンピュータアーキテクチャ 第 7 週命令セットアーキテクチャ ( 命令の表現 命令の実行の仕組 ) 2013 年 11 月 6 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現
VelilogHDL 回路を「言語」で記述する
2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4
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プログラミング言語 2 第 04 回 (2007 年 05 月 14 日 ) 今日の配布物 片面の用紙 1 枚 今日の課題が書かれています 本日の出欠を兼ねています 1 今日やること http://www.tnlab.ice.uec.ac.jp/~s-okubo/class/language/ にアクセスすると 教材があります 2007 年 05 月 14 日分と書いてある部分が 本日の教材です 本日の内容
目次 １ I2Cとは １３ 結線写真 ２ センサの多くがI2Cに対応 １４ WHO_AM_I ３ マイコンでのI2C通信例 １５ I2C読込みプログラム ４ とは １６ I2C読込みスクリプト概要① ５ タイミングパラメータ １７ I2C読込みスクリプト概要② ６ 書込み １８ センサ読込みプログラ
第５回 Arduino入門 I2C通信編 プレゼン ｂｙ いっちー 目次 １ I2Cとは １３ 結線写真 ２ センサの多くがI2Cに対応 １４ WHO_AM_I ３ マイコンでのI2C通信例 １５ I2C読込みプログラム ４ とは １６ I2C読込みスクリプト概要① ５ タイミングパラメータ １７ I2C読込みスクリプト概要② ６ 書込み １８ センサ読込みプログラム ７ 読込み １９ センサ読込み概要①
SULMS簡単操作マニュアル
SULMS 簡単操作マニュアル ( 受講者編 ) 作成日 2017 年 1 月 12 日 目次 1 LMS とは... 2 2 SULMS とは... 2 2.1 SULMS の画面構成... 2 2.2 用語の説明... 4 3 ログイン... 5 4 資料ダウンロード... 6 5 課題レポートの提出... 7 5.1 提出する... 7 5.2 提出を確認する... 9 6 小テスト... 10
ディジタル回路 第1回 ガイダンス、CMOSの基本回路
1 CPU が外部とデータをやり取りするための装置を I/O と呼びます データをやりとりするため 一時的にデータを蓄えておくレジスタを持っています これをバッファと呼ぶ場合があります I/O は繋ぐ対象によって動作が様々なので授業で扱うのが難しいです しかし どの I/O も 1 まず CPU と接続しなければならず 2 外部とデータ転送を行わなければならないです なので この 2 点について押さえておこうと思います
スライド 1
RL78/G13 周辺機能紹介 ADC A/D コンバータ ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ ADC の概要 ソフトウエア トリガ セレクト モード 連続変換モードのプログラム サンプル紹介 2 ADC の概要 3 ADC のブロック図 パワー オフが可能 入力 選択 記憶 比較 基準電圧 変換結果
3 SIMPLE ver 3.2: SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE (main memo
3 SIMPLE ver 3.2: 20190404 1 3 SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE 1 16 16 (main memory) 16 64KW a (C )*(a) (register) 8 r[0], r[1],...,
04-process_thread_2.ppt
オペレーティングシステム ~ 保護とシステムコール ~ 山田浩史 hiroshiy @ cc.tuat.ac.jp 2015/05/08 復習 : OS の目的 ( 今回の話題 ) 裸のコンピュータを抽象化 (abstraction) し より使いやすく安全なコンピュータとして見せること OS はハードウェアを制御し アプリケーションの効率的な動作や容易な開発を支援する OS がないと 1 つしかプログラムが動作しない
C プログラミング演習 1( 再 ) 2 講義では C プログラミングの基本を学び 演習では やや実践的なプログラミングを通して学ぶ
C プログラミング演習 1( 再 ) 2 講義では C プログラミングの基本を学び 演習では やや実践的なプログラミングを通して学ぶ 今回のプログラミングの課題 次のステップによって 徐々に難易度の高いプログラムを作成する ( 参照用の番号は よくわかる C 言語 のページ番号 ) 1. キーボード入力された整数 10 個の中から最大のものを答える 2. 整数を要素とする配列 (p.57-59) に初期値を与えておき
はじめに Microsoft Forms( 以下フォーム ) は 九州産業大学の学生及び教職員が利用できる Office365 の機能の一つです アンケートやクイズ ( テスト ) を簡単な操作で作成することができます 作成したアンケートやクイズは マルチデバイスでの回答が可能で 回答は即時集計され
利用マニュアル 2017 年 9 月初版 Microsoft Forms は 2016 年 4 月に導入した Office365 のアプリのひとつです Forms を利用することで 教職員や学生がオリジナルのアンケートやクイズ ( テスト ) を簡単に作成することができます 作成したアンケートやクイズは マルチデバイスでの回答が可能です はじめに Microsoft Forms( 以下フォーム )
PowerPoint プレゼンテーション
コンピュータアーキテクチャ 第 6 週演算アーキテクチャ ( 続き ) ノイマン型コンピュータ 命令とは 命令の使い方 2013 年 10 月 30 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2
プログラミング基礎
C プログラミング Ⅰ 授業ガイダンス C 言語の概要プログラム作成 実行方法 授業内容について 授業目的 C 言語によるプログラミングの基礎を学ぶこと 学習内容 C 言語の基礎的な文法 入出力, 変数, 演算, 条件分岐, 繰り返し, 配列,( 関数 ) C 言語による簡単な計算処理プログラムの開発 到達目標 C 言語の基礎的な文法を理解する 簡単な計算処理プログラムを作成できるようにする 授業ガイダンス
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今さら聞けない高位合成 ~ 一から学ぶ高位合成 ~ シャープ株式会社電子デバイス事業本部副参事山田晃久 1 ハードウェア設計と抽象度 要求仕様 動作仕様設計制約 ( コスト 性能 消費電力 ) システムの実現方式を決定システム設計 ( 動作レベル設計 ) ( アーキテクチャ アルゴリズム ) システム分割 (HW/SW) 機能ブロック RTL 記述 機能設計 (RTL 設計 ) 論理合成 ハードウェアの処理を設計
スライド 1
はじめに プロセッサ シミュレータ プロセッサの挙動を再現するソフトウェア 1. ファンクショナル シミュレータ ( エミュレータ ) プログラマから直接見える機能のシミュレーションを行う 例 :VMWare,VirtualPC など 2. サイクル アキュレート シミュレータ プログラマからは直接見えないマイクロ アーキテクチャまでも含めて, サイクル アキュレートに再現 キャッシュ, 分岐予測,out-of-order
分析のステップ Step 1: Y( 目的変数 ) に対する値の順序を確認 Step 2: モデルのあてはめ を実行 適切なモデルの指定 Step 3: オプションを指定し オッズ比とその信頼区間を表示 以下 このステップに沿って JMP の操作をご説明します Step 1: Y( 目的変数 ) の
JMP によるオッズ比 リスク比 ( ハザード比 ) の算出と注意点 SAS Institute Japan 株式会社 JMP ジャパン事業部 2011 年 10 月改定 1. はじめに 本文書は JMP でロジスティック回帰モデルによるオッズ比 比例ハザードモデルによるリスク比 それぞれに対する信頼区間を求める操作方法と注意点を述べたものです 本文書は JMP 7 以降のバージョンに対応しております
- VHDL 演習 ( 組み合せ論理回路 ) 回路 半加算器 (half adder,fig.-) 全加算器を構成する要素である半加算器を作成する i) リスト - のコードを理解してから, コンパイル, ダウンロードする ii) 実験基板上のスイッチ W, が, の入力,LED, が, の出力とな
第 回 VHDL 演習組み合せ論理回路 VHDL に関する演習を行う 今回は, 組み合せ論理回路の記述について学ぶ - 論理回路の VHDL 記述の基本 同時処理文を並べることで記述できる 部品の接続関係を記述 順番は関係ない process 文の内部では, 順次処理文を使う process 文 つで, つの同時処理文になる順次処理文は, 回路の動作を 逐次処理的 に ( 手続き処理型プログラム言語のように