Spartan-6 FPGA PCB デザインおよびピン配置ガイド (UG393)

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1 Spartan-6 FPGA PCB デザインおよびピン配置ガイド

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3 目次 改訂履歴 このユーザーガイドについてユーザーガイドの内容 その他の資料 その他のリソース 第 1 章 : PCB 技術の基礎知識 PCB の構造 トレース プレーン ビア パッドとアンチパッド ランド 寸法 伝送ライン リターン電流 第 2 章 : 電源分配システム PCB デカップリングキャパシタ 各デバイスの推奨キャパシタ 必要な PCB キャパシタの数 キャパシタの仕様 PCB バルクキャパシタ PCB 高周波キャパシタ キャパシタをまとめる場合の条件 PCB キャパシタの配置と実装方法 PCB バルクキャパシタ セラミックキャパシタ セラミックキャパシタ PDS の基本的な考え方 ノイズの上限 インダクタンスの役割 キャパシタの寄生インダクタンス PCB 電流パスのインダクタンス キャパシタの実装によるインダクタンス プレーンのインダクタンス FPGA の実装によるインダクタンス PCB スタックアップと基板層の順序 キャパシタの有効周波数帯域 キャパシタの反共振 キャパシタの配置に関する基礎 VREF 安定化キャパシタ 電源の共通化 未接続の VCCO ピン シミュレーション方法 PDS の計測 ノイズ量の計測 ノイズスペクトラムの計測 デカップリングネットワークの最適化 Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 3

4 トラブルシューティング 例 1 : PCB 上のほかのデバイスからのノイズ 例 2 : プレーン ビア 接続トレースの寄生インダクタンス 例 3 : PCB の I/O 信号の強度が必要以上に大きい 例 4 : I/O 信号のリターン電流のパスが最適でない 第 3 章 : SelectIO のシグナリングインターフェイスの種類 シングルエンドインターフェイスと差動インターフェイス SDR インターフェイスと DDR インターフェイス シングルエンドシグナリング モードと属性 入力しきい値 第 4 章 : PCB 材料とトレース目的の帯域幅 誘電損失 比誘電率 誘電正接 表皮効果と抵抗損失 基板材料の選択 トレース トレースの形状 高速トランシーバにおけるトレースの特性インピーダンスデザイン トレース配線 プレーン分割 リターン電流 損失性伝送ラインのシミュレーション ケーブル コネクタ 導体間のスキュー 第 5 章 : 高速信号トランジションを考慮したデザイン過剰容量とインダクタンス TDR ( 時間領域反射測定 ) 法 BGA パッケージ SMT パッド 差動ビア P/N クロスオーバービア SMA コネクタ バックプレーンコネクタ マイクロストリップ / ストリップラインの曲げ角度 第 6 章 : I/O ピンおよびクロックの配置コンフィギュレーション コンフィギュレーションピンの配置に関する考慮事項 多機能コンフィギュレーション コンフィギュレーションオプション HSWAPEN ピンおよび V REF ピン メモリコントローラブロック MCB ピンの配置に関する考慮事項 MCB クロッキングに関する考慮事項 PCI japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

5 GTP トランシーバ GTP トランシーバピンの配置に関する考慮事項 GTP トランシーバのクロッキングに関する考慮事項 PCI Express その他の GTP トランシーバベースのツール グローバルクロッキングと I/O クロッキング GCLK ピンの割り当て BUFIO2 I/O クロックバッファの使用法 インターフェイスの種類に応じた BUFIO2 リソースの使用法の概要 双方向 I/O インターフェイスのシリアライズ ピン配置に関する考慮事項 シングルエンド SerDes 差動 SerDes パワーマネージメント - Suspend/Awake の使用 I/O 規格と I/O バンクの規則 同時スイッチ出力 (SSO) の管理 デザインルールチェックの実行 集積度の異なるデバイスへの移行 付録 A : 推奨する PCB デザインルール QFP パッケージでの推奨する PCB デザインルール BGA/CSP パッケージでの推奨する PCB デザインルール Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 5

6 6 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

7 このユーザーガイドについて このユーザーガイドでは PCB およびインターフェイスレベルのデザインを決定する際の指針を中心に Spartan -6 デバイスの PCB デザインに関する情報を提供します ユーザーガイドの内容 このガイドは 次の章から構成されています 第 1 章 PCB 技術の基礎知識 では 最新の PCB 技術の基礎について 特に物理的構造物と一般的な前提知識を中心に説明します 第 2 章 電源分配システム では Spartan-6 FPGA の電源分配システムについて デカップリングキャパシタの選択 電圧レギュレータの使用と PCB ジオメトリ シミュレーションおよび計測などの内容を詳しく説明します 第 3 章 SelectIO のシグナリング では SelectIO 規格 I/O トポグラフィ 終端を選択する際の指針 およびシミュレーションと計測の方法について説明します 第 4 章 PCB 材料とトレース では 信号劣化を抑えて高周波アプリケーションで最大限の性能を引き出すためのガイドラインを紹介します 第 5 章 高速信号トランジションを考慮したデザイン では 伝送ライン終端のインターフェイスについて説明します この章に記載された解析結果や例を参考にすると デザイン期間を大幅に短縮できます その他の資料 次の資料も からダウンロードできます Spartan-6 ファミリ概要 Spartan-6 ファミリの特徴と製品群の概要を説明しています Spartan-6 FPGA データシート : DC 特性およびスイッチ特性 Spartan-6 ファミリの DC 特性およびスイッチ特性の仕様が記載されています Spartan-6 FPGA パッケージおよびピン配置仕様 デバイス / パッケージの組み合わせおよび最大 I/O 数の表 ピン定義 ピン配置表 ピン配置図 機械的図面 温度仕様が記載されています Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 7

8 このユーザーガイドについて Spartan-6 FPGA コンフィギュレーションガイド この包括的なコンフィギュレーションガイドは コンフィギュレーションインターフェイス ( シリアルとパラレル ) マルチビットストリームの管理 ビットストリームの暗号化 バウンダリスキャンおよび JTAG コンフィギュレーション リコンフィギュレーションテクニックの各章で構成されています Spartan-6 FPGA SelectIO リソースユーザーガイド Spartan-6 の各デバイスで使用可能な SelectIO リソースについて説明しています Spartan-6 FPGA クロッキングリソースユーザーガイド Spartan-6 の各デバイスで使用可能な DCM や PLL などのクロッキングリソースについて説明しています Spartan-6 FPGA コンフィギャブルロジックブロックユーザーガイド Spartan-6 の各デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能について説明しています Spartan-6 FPGA ブロック RAM リソースユーザーガイド Spartan-6 デバイスのブロック RAM の機能について説明しています Spartan-6 FPGA DSP48A1 スライスユーザーガイド Spartan-6 FPGA の DSP48A1 スライスのアーキテクチャについて説明し コンフィギュレーション例も記載しています Spartan-6 FPGA メモリコントローラユーザーガイド Spartan-6 FPGA と一般的なメモリ規格のインターフェイスを大幅に簡略化する専用の組み込みマルチポートメモリコントローラ Spartan-6 FPGA メモリコントローラブロックについて説明しています Spartan-6 FPGA GTP トランシーバユーザーガイド Spartan-6 LXT FPGA で使用可能な GTP トランシーバについて説明しています その他のリソース シリコンやソフトウェア IP に関するアンサーデータベースを検索したり テクニカルサポートのウェブケースを開く場合は 次の Web サイトにアクセスしてください 8 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

9 第 1 章 PCB 技術の基礎知識 プリント回路基板 (PCB) は そこに実装される個別部品やデバイスと同じくらい複雑な電気的特性を持つ電気的システムです PCB の大部分は PCB 設計者が自由に決定できますが 技術的な理由によって形状 ( ジオメトリ ) や最終的な電気的特性に制約を受けることがあります ここでは FPGA を使用した PCB デザインについて 自由に決定できる部分と制約を受ける部分 デザインの手法などを説明します この章には 次のセクションがあります PCB の構造 伝送ライン リターン電流 PCB の構造 PCB の技術は数十年前からほとんど変わっていません 絶縁体となる基板材料 ( 通常は FR4 と呼ばれるガラスエポキシ基板 ) の両面に銅めっきを施し 銅箔の一部をエッチングで除去して導体の配線を形成します めっきやエッチングを施した基板層を 絶縁基板を間に挟んで貼り合わせて積層します そしてこの積層基板にドリルで穴を空けた後 これらの穴に導電性のめっきを施し エッチングされた銅箔を選択的に層間接続します 材料の特性 使用する基板層数 形状 ドリル加工技術 ( 一部の基板層のみを貫通する穴加工技術など ) のように PCB 技術自体に進歩はありますが PCB の基本構造は昔から変わっていません PCB 技術によって形成される構造物としては その物理的 / 電気的特徴によってトレース プレーン ( プレーンレット ) ビア パッドに大きく分類されます トレース トレースとは PCB の X-Y 座標上の 2 つ以上の点を電気的に接続する金属製 ( 通常は銅 ) の物理的な線状パターンをいいます トレースは これら点と点の間で信号を伝達する役割を果たします プレーン プレーンとは PCB の基板層全体を連続した面状の金属で覆ったものをいいます これと類似したもので PCB 基板層の一部のみを連続した面状の金属で覆ったものをプレーンレットといいます 通常 1 つの基板層には複数のプレーンレットがあります プレーンとプレーンレットは PCB 上の複数の地点に電源を供給する役割を果たします また これらはリターン電流の伝送媒体となるため トレースによる信号伝送にも非常に重要な意味を持ちます Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 9

10 第 1 章 :PCB 技術の基礎知識 ビア ビアは PCB の 2 つ以上の点を Z 方向で電気的に接続するための金属です ビアは PCB の層間で信号や電力を伝達する役割を果たします 現在のめっきスルーホール (PTH) 技術では PCB をドリルで貫通した穴の表面にめっきを施してビアを形成します HDI ( 高密度配線接続 ) とも呼ばれる最新のマイクロビア技術では レーザーを用いて基板材料を切除し 導電性のめっきを変形してビアを形成します マイクロビアは 1 2 層程度しか貫通できませんが スタックトビアやスタッガードビアの場合は板厚全体にまたがるビアを形成できます パッドとアンチパッド めっきスルーホールビアはビアの全長にわたって導電性があるため PCB の特定の基板層のトレース プレーン プレーンレットのみを選択的に電気接続するには何らかの方法が必要となります この役割を果たすのがパッドとアンチパッドです パッドとは あらかじめ指定された形状に配置した小さな銅箔部分をいいます アンチパッドとは あらかじめ指定した形状に銅箔を取り除いた小さな部分をいいます パッドは ビアと組み合わせることで 基板表面層で表面実装部品を取り付けるための導体として使用する場合があります アンチパッドは主にビアと組み合わせて使用します パッドは ビアとトレースまたは特定の基板層のプレーン形状とを電気的に接続するために使用します ビアと PCB 基板層のトレースを確実に接続するには パッドを使用して機械的安定性を確保する必要があります パッドのサイズは ドリルの許容公差 / 位置合わせの制約に合わせる必要があります アンチパッドはプレーンで使用します プレーンとプレーンレットの銅箔は連続した面状となっているため この銅箔をビアが貫通すると電気的に接続されてしまいます ビアとプレーンまたはプレーンレットを電気的に接続したくない場合は その層のビアが貫通する部分の周囲に 銅箔を除去したアンチパッドを設けます ランド 表面実装部品をはんだ付けするために表面層に設けたパッドを 特にランドまたははんだランドと呼びます 通常 ランドへの電気的な接続にはビアが必要です めっきスルーホールの場合 製造上の制約によりランド領域の内部にビアを配置することはほぼ不可能です そこで めっきスルーホールの場合は短いトレースを使用して表面パッドと接続します 接続トレースの最小長さは PCB メーカーから提供される最小寸法仕様によって決定します マイクロビアにはこの制約はなく はんだランド領域の内部にビアを直接配置できます 寸法 PCB の寸法を決める大きな要因としては PCB 製造上の制約 FPGA パッケージの形状 システム要件などがあります これ以外に DFM ( 設計容易化設計 ) や信頼性などの要因も制約となりますが これらは各アプリケーションによって異なるため このユーザーガイドでは取り上げません この項 ( PCB の構造 ) で説明する PCB 構造物の形状は FPGA パッケージの寸法と PCB 製造上の制約によって直接的または間接的にほぼ決定します したがって PCB 設計者は数多くの制約を受けることになります ランドパッドのレイアウトはパッケージのピンまたはボールピッチ (FG パッケージの場合 1.0mm) によって決定します また 現在の PCB 技術では 表面実装の最小フィーチャーサイズによってデバイス直下のビア配置が決定します 最小ビア直径 およびビア周囲のキープアウトエリアは各 PCB メーカーによって定義されています これらの直径が決定すると デバイス直下のビア配列部分で入出力信号の配線に利用できるビア間のスペースの大きさも決 10 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

11 伝送ライン 定します また デバイスの引き出し線の最大トレース幅もこれらの直径によって決定します 最小トレース幅と最小間隔は PCB 製造上の制約によって決定します FPGA の実装に必要な PCB 基板層の数は 信号層の数とプレーン層の数によって決定します 信号層の数は FPGA パッケージの I/O 信号トレースの数によって決定します ( 通常 アレイパッケージではパッケージのユーザー I/O の総数に従う ) プレーン層の数は FPGA への電源供給に必要な電源プレーンとグランドプレーン および信号層の参照電圧と絶縁用に必要な電源プレーンとグランドプレーンの数によって決定します 大規模な FPGA では 4 層 ~ 22 層程度の PCB を使用します 通常 基板全体の厚さはシステム要件によって決定します 使用する基板の層数も決まっているため 各層の最大厚さ そして信号層やプレーン層同士の Z 方向の間隔も決定します 信号トレース層同士の Z 方向の間隔はクロストークに影響を与え 信号トレース層と基準プレーン層の Z 方向の間隔は 信号トレースのインピーダンスに影響を与えます また プレーン層同士の Z 方向の間隔は電源システムの寄生インダクタンスに影響を与えます 信号トレース層と基準プレーン層の Z 方向の間隔 ( 板厚と基板層数によって決定 ) はトレースのインピーダンスを決定する大きな要因となります トレース幅 (FPGA パッケージのボールピッチと PCB ビアメーカーの制約によって決定 ) もトレースのインピーダンスに影響を与えます 特に FPGA 直下のビア配列部分では 設計者がトレースのインピーダンスを調整する余地はほとんどありません ビア配列の外では トレースを太くして目標とするインピーダンス ( 通常はシングルエンドで 50 ) に調整できます デカップリングキャパシタおよびディスクリート終端抵抗の配置もトレードオフで最適化する必要があります DFM の制約により FPGA ( デバイスのフットプリント ) の周囲には個別部品を配置できないキープアウトエリアが定められていることがあります このエリアは 組み立てや修正の際のスペースを確保するためのものです このため キープアウトエリアの外側には多くの部品が密集することになります どの部品を優先して配置するかは PCB 設計者が決定します デカップリングキャパシタの配置制約は 第 2 章 電源分配システム で説明します また 終端抵抗の配置制約は IBIS や SPICE を使用したシグナルインテグリティシミュレーションを行って指定する必要があります 伝送ライン 信号トレースと基準プレーンを組み合わせたものが伝送ラインとなります PCB システム内の I/O 信号はすべて伝送ラインを通って進みます シングルエンド I/O インターフェイスの場合 PCB 上の 2 点間で信号を伝送するには信号トレースと基準プレーンの両方が必要です 差動 I/O インターフェイスでは 2 本のトレースと基準プレーンで伝送ラインが形成されます 差動信号では厳密には基準プレーンは不要ですが 実際の PCB に差動トレースを実装する際には必要になります PCB システムで良好なシグナルインテグリティを得るには 伝送ラインのインピーダンスを制御する必要があります インピーダンスは トレースの形状および信号トレース周囲の材料や信号トレースと基準プレーン間の材料の誘電率によって決定します トレースと基準プレーン間の材料の誘電率は PCB 絶縁層の材料の特性で決定します 基板表面のトレースの場合は PCB を取り囲む気体または液体の特性で決定します 一般に PCB 積層板には FR4 の一種が使用されますが それ以外の場合もあります Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 11

12 第 1 章 :PCB 技術の基礎知識 絶縁層の誘電率はボードによって異なりますが 同一ボード内ではほぼ一定です したがって PCB の伝送ラインの相対インピーダンスはトレースの形状と許容値の影響を最も強く受けることになります 積層板を使用した絶縁層の局所局所にガラスが存在するかどうかによってインピーダンスのばらつきが生じますが これは高速 (>6Gb/s 以上 ) インターフェイス以外ではほとんど問題になりません リターン電流 伝送ラインとそのシグナルインテグリティを考える際に見落としがちなのが リターン電流です 信号トレースだけで伝送ラインが形成されるわけではありません 電流が信号トレースを流れる際は その下の基準プレーンにも同量の対となる電流が反対方向に流れます トレースと基準プレーンによって形成される伝送ラインの特性インピーダンスは トレースと基準プレーンの相対的な電圧と電流の関係によって決定します トレースの下にある基準プレーンの連続性が途切れても信号トレースが分断されることはありませんが 伝送ラインの性能や基準プレーンを共用しているすべてのデバイスの性能に影響が及びます 基準プレーンの連続性とリターン電流のパスには十分な注意が必要です 穴 スロット 絶縁分割などによって基準プレーンの連続性が妨害されると 信号トレースのインピーダンスに大きな不整合性が生じます 基準プレーンの不連続性はクロストークの大きな要因となるほか 電源分配システム (PDS) のノイズ源にもなります リターン電流のパスは非常に重要なので 十分に注意してください 12 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

13 第 2 章 電源分配システム この章では Spartan -6 FPGA の PDS ( 電源分配システム ) について デカップリングキャパシタの選択 配置 PCB 形状を中心に説明します さらに Spartan-6 ファミリの各デバイスについて シンプルなデカップリングの方法を紹介するだけでなく PDS デザインの基本原則 およびシミュレーションと解析の方法についても説明します この章には 次のセクションがあります PCB デカップリングキャパシタ PDS の基本的な考え方 シミュレーション方法 PDS の計測 トラブルシューティング PCB デカップリングキャパシタ 各デバイスの推奨キャパシタ Spartan-6 ファミリの各デバイスのシンプルな PCB デカップリングネットワークを表 2-1 に示します 表 2-1 に示した以外のデカップリング方法も可能ですが その場合はこのデカップリングネットワークと同等以上の性能のデカップリングネットワークを使用してください 別のネットワークを使用する場合 周波数 100kHz から 500MHz の範囲で推奨ネットワーク以下とする必要があります デバイスのキャパシタンス要件は CLB および I/O の使用状況によって異なるため PCB のデカップリングに関するガイドラインはデバイスごとに提供されます V CCINT と V CCAUX の各キャパシタはデバイス当たりの個数 V CCO キャパシタは I/O バンク当たりの個で指定されています これらの推奨ネットワークを使用した場合 デバイスを完全に使用した場合の性能はどのデバイスも等しくなります Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 13

14 第 2 章 : 電源分配システム 必要な PCB キャパシタの数 表 2-1 に 各 V CC 電源レール当たりの PCB デカップリングキャパシタのガイドラインを示します 表 2-1 : 各デバイスに必要な PCB キャパシタの個数 (1) (3) パッケージデバイス (XC6S) V CCINT (µf) V CCAUX (µf) V CCO バンク 0 (µf) V CCO バンク 1 (µf) V CCO バンク 2 (µf) V CCO バンク 3 (µf) V CCO バンク 4 (µf) V CCO バンク 5 (µf) TQG144 LX TQG144 LX CPG196 LX CPG196 LX CPG196 LX CSG225 LX CSG225 LX CSG225 LX CSG324 LX CSG324 LX CSG324 LX CSG324 LX25T CSG324 LX CSG324 LX45T FT(G)256 LX FT(G)256 LX FT(G)256 LX CSG484 LX CSG484 LX45T CSG484 LX CSG484 LX75T CSG484 LX CSG484 LX100T CSG484 LX CSG484 LX150T FG(G)484 LX FG(G)484 LX25T FG(G)484 LX 合計 (2) 14 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

15 PCB デカップリングキャパシタ 表 2-1 : 各デバイスに必要な PCB キャパシタの個数 (1) ( 続き ) (3) パッケージデバイス (XC6S) V CCINT (µf) V CCAUX (µf) V CCO バンク 0 (µf) V CCO バンク 1 (µf) V CCO バンク 2 (µf) V CCO バンク 3 (µf) V CCO バンク 4 (µf) V CCO バンク 5 (µf) FG(G)484 LX45T FG(G)484 LX FG(G)484 LX75T FG(G)484 LX FG(G)484 LX100T FG(G)484 LX FG(G)484 LX150T FG(G)676 LX FG(G)676 LX FG(G)676 LX75T FG(G)676 LX FG(G)676 LX100T FG(G)676 LX FG(G)676 LX150T FG(G)900 LX100T FG(G)900 LX FG(G)900 LX150T メモ : 1. PCB キャパシタの仕様は表 2-2 に記載しています 2. 合計欄には デバイスの I/O バンク数も考慮に入れた上で 電源すべてのキャパシタの総数を記載しています 3. このガイドラインでは 旧版にあった 100µF キャパシタのいくつかが取り除かれています また 4.7µF キャパシタが増えているため 必要な総個数も増えていることがあります 旧版 新版の両方とも有効であり どちらを使ってもかまいませんが ここに示した個数にすることにより 部品コストが抑えられます 合計 (2) Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 15

16 第 2 章 : 電源分配システム キャパシタの仕様 ここでは 表 2-1 に示したキャパシタの電気的特性について説明します 表 2-2 は PCB バルクキャパシタと高周波キャパシタの特性を一覧にしたもので 表の下にはほかのキャパシタで代用する場合のガイドラインを記載しています 各キャパシタの欄に記載した ESR ( 等価直列抵抗 ) の範囲は変更可能です ただしその場合 最終的な電源分配システムのインピーダンスを解析して共振インピーダンスのスパイクが発生しないよう注意する必要があります 表 2-2 : PCB キャパシタの仕様 理想値 値の範囲 (1) ボディサイズ (2) タイプ最大 ESL ESR 範囲 (3) 定格電圧 (4) 推奨製品番号 100µF C > 100µF µF C > 4.7µF 端子セラミック X7R または X5R 2 端子セラミック X7R または X5R 5nH 10m <ESR<60m 6.3V GRM32ER60J107ME20L 2nH 10m <ESR<60m 6.3V 0.47µF C > 0.47µF 0204 または 端子セラミック X7R または X5R 1.5nH 10m <ESR<60m 6.3V ほかの PCB キャパシタで代用する場合の条件 1. 値が仕様以上であること 2. ボディサイズが仕様以下であること 3. ESR が仕様の範囲内であること 4. 定格電圧が仕様以上であること PCB バルクキャパシタ バルクキャパシタの目的は 電圧レギュレータの動作周波数の上限 (~100kHz) から高周波キャパシタの動作周波数の下限 (~2MHz) までの低周波領域をカバーすることにあります 表 2-1 に示したように すべての FPGA 電源にバルクキャパシタが必要です レギュレータメーカーが指定する電圧レギュレータ出力キャパシタを使用しており FPGA とバルクキャパシタの間にインダクタ フェライトビーズ チョーク その他のフィルタがなければ 表 2-1 と表 2-2 のバルクキャパシタは不要です ただし FPGA バルクとレギュレータ出力の要件をマージした場合 このネットワークの総容量は表 2-1 と表 2-2 に記載したバルクの合計値以上でなければならず レギュレータメーカーの出力キャパシタ要件を満たしていなければなりません 表 2-1 に記載したバルク PCB キャパシタは 村田製作所のセラミックキャパシタです このキャパシタを選んだ理由は 値 サイズ コストの面で利点があるためです また この製品は RoHS 指令にも準拠しています 他社のキャパシタや別の種類のキャパシタ ( タンタルや高性能電解キャパシタ ) も 表 2-2 に記載の仕様を満たしていれば代用できます PCB 高周波キャパシタ 表 2-2 には 0805 パッケージの 4.7µF キャパシタと 0402 または 0204 パッケージの 0.47µF キャパシタの 2 種類の高周波キャパシタを記載しています 特性によって 代用できるものとできないものがあります 詳細は 表 2-2 の脚注を参照してください 16 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

17 PCB デカップリングキャパシタ キャパシタをまとめる場合の条件 複数の I/O バンクに 1.8V など共通の電圧から電源を供給することがありますが 推奨ガイドラインではこのような場合に複数のバルクキャパシタを必要とします 大規模なデバイスの V CCINT と V CCAUX についても同様です このような複数のキャパシタを値の大きい少数のバルクキャパシタにまとめることができますが その場合 代用するキャパシタの電気的特性 (ESR と ESL) が推奨キャパシタを並列に接続した場合の電気的特性と同じでなければなりません V CCO V CCINT V CCAUX のキャパシタをまとめる場合 ESL と ESR の値が十分に小さい大型のバルクキャパシタ ( セラミック タンタル または高性能電解キャパシタ ) は容易に入手できます 高周波キャパシタの場合 アクセスする PCB ビアの数によってキャパシタの効果が変化するため 複数のキャパシタを 1 つにまとめることはできません 例ここでは ある FPGA のインターフェイスが 3 つの I/O バンクにまたがっており これらすべての I/O バンクが共通の電圧で動作する場合を例に説明します 表 2-1 には 各バンクに 100µF の PCB キャパシタが 1 つ必要と記載されています この場合 330µF のキャパシタを使用すれば 100µF のキャパシタ 3 つを 1 つにまとめることができます このとき 次のことが言えます 代用キャパシタの ESL は指定キャパシタの 1/3 でなければなりません 5nH のキャパシタ 3 つは 1.7nH のキャパシタ 1 つに相当します つまり 330µF のキャパシタの ESL が 1.7nH 未満なら代用可能です 代用キャパシタの ESR は指定キャパシタの 1/3 でなければなりません 10m ~ 60m の範囲のキャパシタ 3 つは 3.3m ~ 20m の範囲のキャパシタ 1 つに相当します つまり 330µF のキャパシタの ESL がこの範囲であれば代用可能です ESL が 3nH ESR が 20m の 100µF のキャパシタ 3 つは ESL が 0.5nH ESR が 15m の 330µF のキャパシタ 1 つで代用できます PCB キャパシタの配置と実装方法 ここでは キャパシタの仕様 に記載したキャパシタの種類ごとに配置と実装の方法を説明します PCB バルクキャパシタ バルクキャパシタはサイズが大きく FPGA の近くに配置しにくいことがあります しかし バルクキャパシタがカバーする低周波のエネルギーはキャパシタの位置による影響を受けにくいため このことは大きな問題にはなりません バルクキャパシタは PCB の任意の位置に配置できますが 可能な限り FPGA の近くに配置してください キャパシタを実装する際は 通常の PCB レイアウトガイドラインに従い 複数のビアを使用してできる限り広く短い形状で電源プレーンに接続します Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 17

18 第 2 章 : 電源分配システム 0805 セラミックキャパシタ 4.7µF の 0805 キャパシタは中間の周波数領域をカバーします このキャパシタは 配置する位置によって性能が変化します 可能な限り FPGA の近くに配置してください デバイスの外縁から 2 インチ以内の配置としてください キャパシタの実装 ( はんだランド トレース ビア ) はインダクタンスが小さくなるように最適化する必要があります ビアとパッドは直接接するように配置します 図 2-1 の (B) に示すようにビアはパッドの両端にも配置できますが 図 2-1 の (C) に示すようにパッドの側面に配置した方が良い結果が得られます ビアをパッドの側面に配置するとビア相互の誘導性結合が大きくなり 実装による全体的な寄生インダクタンスが低減します 図 2-1 の (D) に示すようにパッドの両側面にビアを配置するダブルビアにすると寄生インダクタンスをさらに抑えることができますが リターン電流が小さくなります X-Ref Target - Figure mm (24 mils) mm (24 mils) 1.27 mm (50 mils) 0.61 mm (24 mils) 0.61mm (24 mils) 0.61 mm (24 mils) 0.61mm (24 mils) 1.07 mm (42 mils) 1.12 mm (44 mils) 1.12 mm (44 mils) (A) (B) (C) (D) UG393_c2_01_ 図 2-1 : 0805 キャパシタのランドと実装の形状例 18 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

19 PCB デカップリングキャパシタ 0402 セラミックキャパシタ 0.47µF の 0402 キャパシタは中 ~ 高周波数領域をカバーします これらのキャパシタでは 配置と実装が特に重要となります できる限り FPGA の近くに実装して 寄生インダクタンスを最小限に抑えるようにしてください 板厚 < 1.575mm (62mil) の PCB の場合 最適な配置場所は PCB 裏面のデバイスフットプリント内部 ( ビアのない十字型の領域 ) となります 目的の電源に対応した V CC ビアと GND ビアがビア配列の中で識別できるようにしておいてください スペースに余裕がある場合は 0402 実装パッドを追加してこれらのビアに接続します 板厚 > 1.575mm (62mil) の PCB の場合 PCB の表面が最適な配置場所となる場合もあります この場合 PCB スタックアップにおける目的の V CC プレーンの深さで判断します 一方 V CC プレーンが PCB スタックアップの上半分にある場合は キャパシタを PCB 表面に配置するのが最適です V CC プレーンが PCB スタックアップの下半分にある場合は キャパシタを PCB 裏面に配置するのが最適です 0402 キャパシタをデバイスフットプリントの外側に配置する場合は デバイスの外縁から 0.5 インチ以内に配置します (PCB 表面 裏面いずれの場合も ) キャパシタの実装 ( はんだランド トレース ビア ) はインダクタンスが小さくなるように最適化する必要があります ビアとパッドは 間にトレースを挟まず 直接接するように配置します これらのビアは 図 2-2 の (C) に示すように 可能な限りパッドの側面に配置してください ビアをパッドの側面に配置するとビア相互の誘導性結合が大きくなり 実装による寄生インダクタンスが低減します 図 2-2 の (D) に示すようにパッドの両側面にビアを配置するダブルビアにすると寄生インダクタンスをさらに抑えることができますが リターン電流が小さくなります 多くの製造ルールでは PCB 表面で FPGA から 0.1 インチ以内にデバイスを実装することが禁止されています また 製造ルールによっては裏面の実装が禁止されているか ビア間の狭いスペースに実装パッドを配置するだけの形状が確保できず確実なはんだ付けができないといった理由で PCB 裏面のデバイスフットプリント内にキャパシタを配置できないことがあります これらのルールがあるとキャパシタ配置の選択肢が狭くなりますが できる限りザイリンクスの配置ガイドラインに適合する方法を検討してください 問題がある場合は PCB 製造 組み立て 品質管理部門と話し合うようにしてください Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 19

20 第 2 章 : 電源分配システム X-Ref Target - Figure mm (24 mils) mm (15 mils) mm (25 mils) mm (15 mils) 0.61mm (24 mils) mm (15 mils) 0.61mm (24 mils) 1.07 mm (42 mils) mm (30 mils) mm (30 mils) (A) (B) (C) (D) UG393_c2_02_ 図 2-2 : 0402 キャパシタのランドと実装の形状例 PDS の基本的な考え方 ノイズの上限 ここでは PDS の目的および各部品の特性について説明します キャパシタの配置と実装 PCB 形状 PCB の推奨スタックアップなどの要点についても説明します システム内のデバイスには電源システムによって消費される電流量の要件があるのと同様に クリーンな電源に関する要件もあります クリーンな電源に関する要件とは 電源に存在するノイズ量を規定したもので これは通常リップル電圧 (V RIPPLE ) と呼ばれます ほとんどのデジタルデバイスがそうですが Spartan-6 FPGA でも V CC 電源の変動は標準 V CC 値の ±5% 以内でなければなりません つまり V RIPPLE の Peak-to-Peak 値が標準 V CC の 10% を超えてはならないことになります 以下 V CC という用語は FPGA の電源 V CCINT V CCO V CCAUX V REF の総称として使用します ここでは 標準 V CC はデータシートに記載されている標準値と同じ値と仮定します そうでない場合は V RIPPLE を調整して 10% 未満に調整する必要があります デジタルデバイスが消費する電力は時間によって変動しますが この変動はあらゆる周波数帯で発生するため 広帯域の PDS によって電圧の安定性を維持することが必要になります 消費電力変動の低周波成分は 主にデバイスまたはデバイスの大部分が有効または無効になることによって生じます この大きさは短いもので数ミリ秒 長いもので数日の幅があります 消費電力変動の高周波成分は デバイス内部の個々のスイッチングイベントによって発生します これは クロック周波数およびその最初の数次高調波 ( 最大約 1GHz) で発生します デバイスの V CC の電圧レベルは一定であるため 必要な電力量の変化は必要な電流量の変化として現れます PDS では 電源電圧の変化が最小限になるように電流変動を調整する必要があります 20 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

21 PDS の基本的な考え方 実際にデバイスが要求する電流量が変化した場合 PDS はその変動に即座には反応できません このため PDS が反応するまでの短時間に デバイス側での電圧が変化します PDS が反応するまでに時差が発生する主な要因は 2 つあり PDS の 2 つの主要部品である電圧レギュレータとデカップリングキャパシタがこれらに該当します PDS を構成する中心的な部品となるのが電圧レギュレータです 電圧レギュレータは出力電圧を監視し 供給電流量を調整することによって出力電圧を一定に保ちます 一般的な電圧レギュレータは この調整をミリ秒からマイクロ秒単位で行います 電圧レギュレータは 種類にもよりますが DC から数百 khz まですべての周波数のイベントに対して出力電圧を一定に維持する効果があります ( 数 MHz まで整流効果のあるレギュレータもあります ) この範囲を超える周波数で発生する過渡状態では 新たに必要となった電流レベルに対する応答に遅延が生じます たとえば デバイスが要求する電流レベルが数百ピコ秒の間に増加した場合 電圧レギュレータによって必要なレベルの電流が供給されるまで デバイスの電圧が低下します この遅延は数マイクロ秒から数ミリ秒に及ぶことがあります そこで この遅延の間 電圧の降下を防ぐためにレギュレータの役割を果たす部品が別途必要になります PDS を構成するもう 1 つの主要な部品となるのが デカップリングキャパシタ ( バイパスキャパシタ ) です デカップリングキャパシタはデバイスの近くでエネルギーを局所的に蓄える役割を果たします ただしキャパシタが蓄えるエネルギーは少量なので DC 電力は供給できません (DC 電力は電圧レギュレータから供給されます ) 局所的にエネルギーを貯蔵することによって 電流要求レベルの変化にすばやく反応します キャパシタが電源電圧を維持できるのは 数百 khz ~ 数百 MHz ( ミリ秒からナノ秒 ) の範囲です この範囲外ではデカップリングキャパシタは効果がありません たとえば デバイスが要求する電流レベルが数ピコ秒の間に増加した場合 デカップリングキャパシタが必要な電流をデバイスに供給できるまで デバイスの電圧が低下します デバイス内の電流に対する要求が変化し その状態が数ミリ秒続く場合は バイパスキャパシタと同時に機能している電圧レギュレータの出力が変化し 新しい電流を供給します 図 2-3 に PDS の主な構成要素である電圧レギュレータ デカップリングキャパシタ 電力の供給を受けるアクティブなデバイス (FPGA) を示します X-Ref Target - Figure 2-3 L REGULATOR L DECOUPLING + V C DECOUPLING FPGA UG393_c2_03_ 図 2-3 : PDS 回路の簡略図 図 2-4 に さらに単純化した PDS 回路を示します この図には 周波数に依存する抵抗に分解したすべての無効成分を示しています Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 21

22 第 2 章 : 電源分配システム X-Ref Target - Figure 2-4 l TRANSIENT + V Z P (f) + V RIPPLE FPGA ug393_c2_04_ 図 2-4 : さらに簡略化した PDS 回路図 インダクタンスの役割 キャパシタや PCB の電流パスには 電流の流れを妨げるインダクタンスという特性があります 過渡電流や 有効範囲より高い周波数で発生した変化にキャパシタが瞬時に反応できないのは このインダクタンスが原因です インダクタンスは電荷の運動量と考えることができます 電荷が導体を移動すると 電流が流れます 電流レベルが変化すると 電荷の移動速度が変化します この電荷には運動量 ( 蓄えられた磁界エネルギー ) があるため 電荷の速度が変化するには時間とエネルギーが必要です インダクタンスが大きいほど電荷変化に対する抵抗が大きくなり 電流レベルの変化に時間が必要となります そして 電流レベルが変化する際に インダクタンスの両端に電圧が発生します PDS は レギュレータと数段のデカップリングキャパシタで構成されており デバイスの要求電流レベルの変化に可能な限りすばやく反応します 要求されるレベルの電流を供給できないと デバイスの電源の両端にかかる電圧が変化します これがノイズとして観察されます キャパシタの電流パスに大きなインダクタンスがあるとデカップリングキャパシタは要求される電流レベルの変化にすばやく反応できなくなるため 最小限に抑える必要があります 図 2-3 に示したように インダクタンスは FPGA デバイスとキャパシタの間 そしてキャパシタと電圧レギュレータの間に発生します これらのインダクタンスは キャパシタ内およびすべての PCB 電流パスに対して寄生インダクタンスとして発生するため 各インダクタンスを最小にすることが重要です キャパシタの寄生インダクタンス 通常 バイパスキャパシタで最も重要な特性と考えられるのが容量 ( キャパシタンス ) です 電源システムアプリケーションでは 寄生インダクタンス (ESL) もそれに劣らず重要な特性とされます 寄生インダクタンスの量は キャパシタのパッケージ寸法 ( ボディサイズ ) によって決定します 一般に 物理的なサイズが小さいキャパシタほど寄生インダクタンスの値が小さくなります デカップリングキャパシタは 以下の基準で選択します 容量が決まっている場合は パッケージサイズが最小のものを選択する または パッケージサイズが決まっている場合は ( すなわちインダクタンスが同じ ) 容量が最大のものを選択する 22 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

23 PDS の基本的な考え方 キャパシタの中で最も小型なのはチップ型の表面実装キャパシタです ディスクリートデカップリングキャパシタを使用する場合はこのタイプのものを選択するようにしてください 0.01µF のきわめて容量の小さいものを含め 100µF 以下の容量には 一般に X7R または X5R タイプのキャパシタを使用します これらのキャパシタは寄生インダクタンスと ESR が小さく 温度特性も条件を満たします 100µF ~ 1000µF の大きな容量では タンタルキャパシタを使用します これらのキャパシタは寄生インダクタンスが小さく ESR は中程度です このためファクタ Q が小さく きわめて広範囲の周波数で効果があります 入手性やその他の理由でタンタルキャパシタを使用できない場合は 低 ESR 低インダクタンスの電解キャパシタを使用できますが ESR と ESL がタンタルキャパシタと同等でなければなりません 特性が同じなら その他の新技術によるキャパシタ (Os-Con POSCAP ポリマー電解 SMT など ) も利用できます どのような種類のキャパシタも 実際には容量以外にインダクタンスと抵抗という特性があります 図 2-5 に 実際のキャパシタの寄生モデルを示します 実際のキャパシタは 抵抗 (R) インダクタ (L) キャパシタ (C) を直列に接続した RLC 回路として扱う必要があります X-Ref Target - Figure 2-5 ESR ESL C ug393_c2_05_ 図 2-5 : 理想ではなく実際のキャパシタの寄生モデル 図 2-6 は 実際のキャパシタのインピーダンス特性を示したものです グラフには キャパシタの容量と寄生インダクタンス (ESL) も破線で表しています これら 2 つの線を組み合わせると RLC 回路の全インピーダンス特性が得られ その先端の鋭さはキャパシタの ESR によって決定します X-Ref Target - Figure 2-6 (E (C) ug393_c2_06_ 図 2-6 : 全インピーダンス特性に対する寄生成分の影響 容量が大きくなると容量を表す線は左下方向へ移動します 一方 寄生インダクタンスが小さくなると インダクタンスを表す線は右下方向へ移動します パッケージが同じならキャパシタの寄生インダクタンスは一定であるため インダクタンスを表す線は固定されます Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 23

24 第 2 章 : 電源分配システム したがって 同一パッケージで異なるキャパシタを選択する場合 容量を表す線は図 2-8 に示したように固定されたインダクタンスの線に沿って上下に移動します 低周波帯域におけるキャパシタのインピーダンスを小さくするには キャパシタを大きくします 高周波帯域のインピーダンスを小さくするには キャパシタのインダクタンスを小さくします 同じパッケージで容量の大きなものを指定可能な場合がありますが あるパッケージでキャパシタのインダクタンスを小さくするには キャパシタを追加して並列に接続する必要があります キャパシタを並列に接続するとその分寄生インダクタンスが分割され 同時に容量も増加します こうすると 高周波帯域と低周波帯域のインピーダンスを同時に小さくできます PCB 電流パスのインダクタンス PCB の電流パスにおける寄生インダクタンスの原因には 次の 3 つがあります キャパシタの実装 PCB の電源プレーンとグランドプレーン FPGA の実装 キャパシタの実装によるインダクタンス キャパシタの実装とは PCB 上でのキャパシタのはんだランド ランドとビアの間のトレース ( ないこともある ) ビアをいいます 形状にもよりますが 2 端子キャパシタの場合 ビア トレース キャパシタ実装パッドによって 300pH ~ 4nH のインダクタンスが生じます 電流パスのインダクタンスは電流が流れるループの面積に比例するため この面積を最小にすることが重要です 図 2-7 に示すように ループは一方の電源プレーンからビア 接続トレース ランドを通ってキャパシタへ至り そこからもう一方のランド 接続トレース ビアを通ってもう一方のプレーンに至るまでのパスで形成されます X-Ref Target - Figure GND PCB V CC 図 2-7 : キャパシタを実装した PCB の断面図 ( 例 ) UG393_c2_07_ japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

25 PDS の基本的な考え方 接続トレースの長さは実装による寄生インダクタンスに特に大きな影響を与えるため 使用する場合はできる限り広く短くします 可能な限り 図 2-1 の (A) のような接続トレースの使用は避け 図 2-1 の (B) のようにビアとランドを直接接するように配置してください 図 2-1 の (C) のようにキャパシタのランド側面にビアを配置するか 図 2-1 の (D) のようにビア数を倍にすると 実装による寄生インダクタンスがさらに抑えられます PCB 製造工程によっては 寄生インダクタンスを抑える形状としてパッド内にビアを配置できる場合があります 1 つのランドに複数のビアを使用する方法は キャパシタ本体の端ではなく側面に太い端子を配置した逆アスペクト比のキャパシタなど 超低インダクタンスのキャパシタで特に重要になります 複数のキャパシタで 1 つビアを共用し 狭い面積に多くの部品を実装しようとする PCB レイアウトをよく見かけますが こうした手法はいかなる場合においても使用しないでください 既にキャパシタが接続されているビアに別のキャパシタを接続しても PDS の特性はほとんど改善されません キャパシタの総数を減らし ランドとビアの数を 1:1 の比で使用する方がよい特性が得られます 一般に キャパシタの実装 ( ランド トレース ビア ) によるインダクタンスは キャパシタ自体の寄生自己インダクタンスと同じかそれ以上になります プレーンのインダクタンス PCB の電源プレーンとグランドプレーンからもインダクタンスが発生します この大きさは プレーンの形状によって決定します 電源およびグランドプレーンでは 電流はある 1 点から別の 1 点へと流れる際に広がりながら進みます ( これは表皮効果と似た特性によるものです ) このため プレーンのインダクタンスは拡散インダクタンス ( 単位は H/square) で表されます このインダクタンスの大きさはプレーンのサイズではなく形状によって決定するため 面積は重要ではありません 拡散インダクタンスは通常のインダクタンスと同じように作用し 電源プレーン ( 導体 ) の電流量の変化に抵抗を与えます インダクタンスがあるとデバイスの過渡電流に対するキャパシタの反応が遅くなるため この値を可能な限り小さくする必要があります プレーンの X-Y 方向の形状は設計者では調整できないため 拡散インダクタンス値を調整します この値は 電源プレーンとグランドプレーンを絶縁している誘電体の厚さによって決定します 高周波の電源分配システムの場合 電源プレーンとグランドプレーンはペアとして作用し それぞれのインダクタンスが一体化して存在します このペアの拡散インダクタンスは 電源プレーンとグランドプレーンの間隔によって決定します 間隔が近い ( 誘電体の厚さが薄い ) ほど拡散インダクタンスは小さくなります 表 2-3 に 厚さの異なる FR4 誘電体の拡散インダクタンスの概算値を示します 表 2-3 : 厚さの異なる FR4 誘電体の電源プレーンとグランドプレーンの間の容量と拡散インダクタンス 誘電体の厚さ インダクタンス 容量 ( ミクロン ) (mil) (ph/square) (pf/in 2 ) (pf/cm 2 ) Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 25

26 第 2 章 : 電源分配システム V CC プレーンと GND プレーンの間隔が近いほど拡散インダクタンスの値は小さくなるため PCB スタックアップでは 可能な限り V CC プレーンと GND プレーンを隣接させてください V CC プレーンと GND プレーンを隣接させた構造をサンドイッチと呼ぶことがあります 従来の技術 ( リードフレーム ワイヤボンドパッケージ ) では V CC と GND のサンドイッチ構造は必ずしも必要ありませんでしたが 高速 高密度のデバイスで要求される速度と電力に対応するために最近では必要となるケースが増えています 電源プレーンとグランドプレーンをサンドイッチ構造にすると 電流パスのインダクタンスが小さくなるだけでなく 高周波のデカップリング容量が大きくなります これは プレーンの面積が大きくなり 電源プレーンとグランドプレーンの間隔が狭くなるためです 表 2-3 には 平方インチ当たりの容量の値も示してあります FPGA の実装によるインダクタンス FPGA の電源ピン (V CC と GND) を接続する PCB のはんだランドとビアも 全体的な電源回路における寄生インダクタンスの要因となります 従来の PCB 技術では はんだランドの形状とドッグボーン形状はほぼ固定されており これらの寄生インダクタンスはほとんど変化しません ビアの寄生インダクタンスは ビアの長さと反対方向の電流パス同士の間隔によって決定します ここでのビアの長さとは FPGA のはんだランドから V CC または GND プレーンまで過渡電流を伝達するビアの長さをいいます ビアのその他の部分 ( 電源プレーンから PCB 裏面まで ) はビアの寄生インダクタンスには影響しません ( はんだランドから電源プレーンまでのビアの長さが短いほど寄生インダクタンスは小さくなります ) FPGA の実装によるビアの寄生インダクタンスを小さくするには V CC プレーンと GND プレーンをできる限り FPGA に近接 (PCB スタックアップの表面に近づける ) させます 反対方向の電流パス同士の間隔は デバイスのピン配置によって決定します V CC と GND ビアのペアに流れる電流など 反対方向の電流には常にインダクタンスが発生します 2 つの反対方向のパス同士の誘導性結合が大きいほど ループの総インダクタンスは小さくなります したがって 可能な限り V CC と GND のビアを近くに配置します FPGA 直下のビア領域には多くの V CC および GND ビアがあり 総インダクタンスはビア同士の間隔によって決定します コア電源 (V CCINT および V CCAUX ) の場合 V CC ピンと GND ピンが反対方向の電流となります I/O 電源 (V CCO ) の場合 任意の I/O とそのリターン電流のパス (V CCO または GND ピン ) が反対方向の電流となります 寄生インダクタンスを小さくするには 次の方法があります V CCINT と GND を BGA パッケージの中心部に格子状に配置する V CCO ピンと GND ピンを I/O ピンの間に分散して配置する BGA パッケージでは FPGA のピン配置によって PCB ビアの配置が決定します PCB 設計者は反対方向の電流パスの間隔を決定できませんが キャパシタの実装によるインダクタンスと FPGA の実装によるインダクタンスのトレードオフによって調整できます どちらの実装によるインダクタンスも 電源プレーンを PCB スタックアップの上半分に配置し キャパシタを PCB 表面に配置してキャパシタのビア長を短くすることで小さくできます 電源プレーンを PCB スタックアップの下半分に配置する場合は PCB の裏面にキャパシタを配置する必要があります この場合 FPGA 実装用のビアが長くなるので キャパシタを PCB 表面に配置してキャパシタ実装用ビアも長くするのは得策ではありません PCB 裏面と電源プレーンの距離が短いため キャパシタは裏面に実装するようにします 26 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

27 PDS の基本的な考え方 PCB スタックアップと基板層の順序 V CC と GND プレーンを PCB スタックアップのどこに配置するか ( 基板層の順序 ) によって電流パスの寄生インダクタンスは大きく変化します このため 基板層の順序はデザインの初期段階で十分に検討しておく必要があります 優先度の高い電源は FPGA の近く (PCB スタックの上 ) に配置する 優先度の低い電源は FPGA から遠く (PCB スタックの下 ) に配置する 電源の過渡電流が大きい場合は V CC プレーンを PCB スタックアップの表面 (FPGA 側 ) 近くに配置します これにより 電流が V CC および GND プレーンに到達するまでに流れる V CC ビアと GND ビアの長さ ( 垂直方向の距離 ) を短くできます 拡散インダクタンスを小さくするには PCB スタックアップ内のすべての V CC プレーンの隣に GND プレーンを配置します 高周波電流は表皮効果によって密に結合し V CC プレーンに隣接する GND プレーンには V CC プレーンと対になる電流の大半が流れるようになります このため 隣接する V CC プレーンと GND プレーンはペアとして扱われます 一般に PCB スタックは誘電体の厚さとエッチング後の銅箔エリアを中心として対称でなければならないという製造上の制約があるため V CC プレーンと GND プレーンのペアをすべて PCB スタックアップの上半分に配置できない場合があります そこで PCB 設計者は V CC と GND プレーンのペアの優先度を決定する必要があります 過渡電流の大きなペアの優先度を高くしてスタックアップのできる限り上に配置し 過渡電流の小さなペア ( またはノイズ耐性の高いペア ) の優先度を低くしてスタックアップの下半分に配置します キャパシタの有効周波数帯域 すべてのキャパシタで デカップリングキャパシタとして有効周波数帯域は限られています この周波数帯の中心周波数をキャパシタの自己共振周波数 (F RSELF ) といいます 有効な周波数帯域はキャパシタごとに異なります キャパシタの ESR によってキャパシタの Q ファクタが決定し Q ファクタによって有効な周波数帯域が決定します 一般に タンタルキャパシタは有効周波数帯域が非常に広いのが特長です セラミックチップキャパシタは ESR が小さく 有効周波数帯域が非常に狭い傾向があります 理想的なキャパシタは容量成分のみで構成されますが 現実のキャパシタはこのように ESL ( 寄生インダクタンス ) や ESR ( 寄生抵抗 ) の成分も含みます これらの寄生成分が直列に作用して RLC 回路が形成されます ( 図 2-5) RLC 回路の共振周波数がキャパシタの自己共振周波数となります RLC 回路の共振周波数は式 2-1 で求められます 1 F = LC 式 2-1 自己共振周波数を求めるもう 1 つの方法として 等価 RLC 回路のインピーダンス曲線の最小点を見つけるという方法があります インピーダンス曲線は SPICE シミュレータで周波数スイープを用いて計算または生成できます インピーダンス曲線を求めるその他の方法については シミュレーション方法 を参照してください キャパシタの自己共振周波数と キャパシタをシステムの一部として実装した場合の実効共振周波数 (F RIS ) は区別して考える必要があります 後者は キャパシタの寄生インダクタンスに加え ビア プレーン そしてキャパシタと FPGA を接続するトレースのインダクタンスを含めた共振周波数を表します Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 27

28 第 2 章 : 電源分配システム キャパシタの自己共振周波数 F RSELF 値 ( キャパシタのデータシートに記載 ) は システムに実装後の実効共振周波数 F RIS よりもかなり高くなります 重要なのは実装した場合のキャパシタの性能であるため PDS で使用するキャパシタを評価する際は実効共振周波数を使用します 実装後の寄生インダクタンスは キャパシタの寄生インダクタンスと PCB ランド 接続トレース ビア 電源プレーンのインダクタンスを合計したものです キャパシタを PCB の裏面に実装した場合は PCB スタックアップの厚さと同じ長さのビアを通ってデバイスに接続されます 最終的な板厚が 1.524mm (60mil) の PCB の場合 ビア同士の間隔にもよりますが約 300pH ~ 1,500pH がキャパシタの実装による寄生インダクタンス (L MOUNT ) として生じます ビア同士の間隔と PCB の厚さが広くなると インダクタンスが大きくなります システムにおけるキャパシタの総寄生インダクタンス (L IS ) を求めるには キャパシタの寄生インダクタンス (L SELF ) と実装による寄生インダクタンス (L MOUNT ) を合計します L IS = L SELF + L MOUNT 式 2-2 たとえば 0402 サイズの X7R セラミックチップキャパシタを使用した場合は次のようになります C=0.01 F( ユーザーが選択 ) L SELF =0.9nH( キャパシタのデータシート記載のパラメータ ) F RSELF =53MHz( キャパシタのデータシート記載のパラメータ ) L MOUNT = 0.8nH (PCB 実装の形状に基づく ) システムにおける実効寄生インダクタンス (L IS ) を求めるには ビアの寄生成分を加えます L IS =L SELF +L MOUNT =0.9nH+0.8nH L IS =1.7nH 式 2-3 例に示した値を使用して 実装後のキャパシタの共振周波数 (F RIS ) を求めます 式 2-1 より 次のとおりとなります F RIS = 式 L IS C 1 6 F RIS = = Hz H F 式 2-5 F RSELF は 53MHz ですが F RIS はそれよりも低く 38MHz となります 実装によるインダクタンスを加えると 実効周波数帯域は低くなります デカップリングキャパシタは 共振周波数付近の狭い周波数帯域でのみ有効であるため 複数のキャパシタを組み合わせてデカップリングネットワークを形成する際は 共振周波数を考慮してキャパシタを選択する必要があります このように キャパシタの実効周波数は本来の共振周波数よりもはるかに高くなったり低くなったりします 前述のように キャパシタは容量が異なってもパッケージが同一の場合はインダクタンス曲線が同じになります 図 2-8 に示すように キャパシタがインダクタとして働く部分の周波数特性はすべてのキャパシタで同じです 28 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

29 PDS の基本的な考え方 X-Ref Target - Figure 2-8 F 2 Z μf (Z) μf 図 2-8 : 実効周波数の例 F 2 ug393_c2_08_ キャパシタの反共振 FPGA の PDS で複数のキャパシタを組み合わせた場合 PDS 全体のインピーダンスに反共振スパイクが生じるという問題があります このスパイクは PDS 内のエネルギー蓄積素子 ( 固有容量 ディスクリートキャパシタ 寄生インダクタンス 電源 / グランドプレーン ) の不適切な組み合わせによって発生します 反共振は 高周波 PCB キャパシタと PCB プレーンのキャパシタンスの間で発生します 一般に 電源プレーンとグランドプレーン間のキャパシタンスは Q ファクタが高くなります 高周波 PCB キャパシタの Q ファクタも高いと 高周波のディスクリートキャパシタとプレーンのキャパシタンスが交差する点で高インピーダンスの反共振ピークが発生することがあります この周波数で FPGA が ( スティミュラスとして ) 大きな過渡電流を必要とする場合 ノイズ電圧が大きくなります この問題を解決するには 高周波の個別のキャパシタの特性または V CC と GND プレーンの特性を変更するか あるいは FPGA のアクティビティを共振周波数から離れた別の周波数に移動する必要があります キャパシタの配置に関する基礎 デカップリング機能を有効にするには キャパシタをデカップリング対象のデバイスの近くに配置する必要があります FPGA とデカップリングキャパシタの間隔が大きくなると 電源プレーンとグランドプレーンで電流の流れる距離が長くなり デバイスとキャパシタ間の電流パスのインダクタンスも大きくなります この電流パス ( キャパシタの V CC 側から FPGA の V CC ピン そして FPGA の GND ピンからキャパシタの GND 側へと電流が流れるループ ) のインダクタンスは ループの面積に比例します この面積を小さくするとインダクタンスも小さくなります デバイスとデカップリングキャパシタの距離を短くするとインダクタンスが小さくなり 過渡電流が流れやすくなります ただし一般的な PCB のサイズを考えると この横方向の移動よりも FPGA のノイズ源と実装済みキャパシタの位相関係の方が重要になります Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 29

30 第 2 章 : 電源分配システム キャパシタがどの程度有効であるかは FPGA のノイズ源と実装済みキャパシタの位相関係によって決定します キャパシタが特定の周波数 ( たとえばキャパシタの共振周波数 ) で過渡電流を供給できるようにするには 位相関係がその周波数に対応する周期の整数分の 1 以内でなければなりません キャパシタの配置によって キャパシタと FPGA の伝送ラインとなるインターコネクト ( この場合は電源プレーンとグランドプレーンのペア ) の長さが決定します このインターコネクトで生じる伝搬遅延が重要な要素となります FPGA のノイズはいくつかの周波数帯域で発生しますが デカップリングキャパシタが対応する周波数帯域はそのサイズによって異なります キャパシタの配置は 各キャパシタの有効周波数に基づいて決定します FPGA の要求電流レベルが変化すると 電源プレーンとグランドプレーンのある一点で局所的に PDS 電圧にわずかな乱れが生じます これに対処するには デカップリングキャパシタはまず電圧の変化を検知する必要があります FPGA の電源ピンで電圧に変化が生じてからキャパシタがそれを検知するまでの間には有限の遅延 ( 式 2-6) が発生します Distance from the FPGA power pins to the capacitor Time Delay = Signal propagation speed through FR4 dielectric 式 2-6 FR4 は 電源プレーンが埋め込まれている PCB の誘電体です これとは別に 補償電流がキャパシタから FPGA に流れる際にも同じ長さの遅延が発生します つまり FPGA で過渡電流が発生してから FPGA 側でその過渡状態が解消されるまでに 往復分の遅延が生じることになります 配置要求される周波数の波長の 1/4 よりも間隔が広い場合 FPGA にはほとんどエネルギーが伝達されません FPGA に伝達されるエネルギーは 波長の 1/4 で 0% で 距離が 0 のときに 100% となります FPGA 電源ピンから波長の 1/4 の整数分の 1 にあたる距離にキャパシタを配置すると FPGA に効果的にエネルギーが伝達されます この波長の 1/4 に対する比率は小さい値とする必要があります これは キャパシタは共振周波数をわずかに越える周波数 ( 短い波長 ) でも有効であるためです 実際のアプリケーションでは 1/4 波長の 1/10 が目安となります つまり デカップリング対称となる電源ピン波長の 1/40 以内の距離にキャパシタを配置します この波長は 実装済みキャパシタの共振周波数 F RIS に対応します 多数の外付け終端抵抗やトランシーバの受動電源フィルタを使用する場合は デカップリングキャパシタよりもこれらの配置を優先します デバイスを中心とする同心円状に まず終端抵抗とトランシーバ電源フィルタをデバイスの最も近くに配置し 次にデカップリングキャパシタを値の小さいものから順に配置します V REF 安定化キャパシタ V REF 電源を安定化するには 各ピンに 1 つのキャパシタを使用し できる限り V REF ピンの近くに配置します キャパシタは 0.022µF ~ 0.47µF の範囲のものを使用します V REF キャパシタの最大の役割は V REF ノードのインピーダンスを抑え これによってクロストークのカップリングを低減させることにあります 低周波のエネルギーは不要なため 値の大きなキャパシタは必要ありません 30 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

31 シミュレーション方法 電源の共通化 V CCAUX 電源のノイズレベルには V CCAUX と V CCO 電圧レールに別々の電源を用います ただし Spartan-6 FPGA データシート に記載された V CC 入力の推奨動作条件が満たされている場合は V CCAUX ピンと V CCO ピン (2.5V または 3.3V) の電源を共通にしてもかまいません 同じ条件で 1.2V の V CCO を使用する場合は V CCO と V CCINT の電源を共通にできます GTP トランシーバの V CC ピンの電源は ボード上のほかの電源レールとは一緒にしないでください 未接続の V CCO ピン FPGA の I/O ピン数がデザインで必要なピン数よりもはるかに多い場合など FPGA の I/O バンクが 1 つ以上未使用のままとなることがあります このようなときは そのバンクに関連する V CCO ピンを未接続のままにする方が PCB レイアウトの制約が緩和される場合があります ( 電源およびグランドプレーンにビアアンチパッドによるクリアランスが少なくなる ピン付近での入出力信号パスの障害物が少なくなる プレーン層として使用していた銅箔をほかのプレーンレットに使用できるなど ) 未使用の I/O バンクの V CCO ピンをフロート状態にしておくと これらのピンやバンク内の I/O ピンに対する ESD 保護のレベルも緩和できます BGA ピン配置の内側の列では はんだボールを未接続でも ESD イベントが発生する可能性は低いため リスクはそれほど高くありません しかし QFP パッケージの周囲に露出したピンでは ESD イベントが発生する可能性があります このようなパッケージでは 未使用 I/O バンクの V CCO ピンを隣接する I/O バンクの V CCO に接続してください シミュレーション方法 PDS の特性を予測するためのシミュレーション方法には 非常にシンプルなものから複雑なものまでさまざまです 正確なシミュレーション結果を得るには 非常に高度なシミュレータで長時間のシミュレーションを行う必要があります 最もシンプルなシミュレーション方法の 1 つに 基本的な RLC を一括して扱うシミュレーションがあります この方法では PDS の分布定数モデルとしては考慮されませんが 大きな反共振が起こらないようにデカップリングキャパシタの選択と検証を行う用途には役立ちます RLC を一括して扱うシミュレーションは SPICE などの回路シミュレータを用いて行う方法と MathCAD や Microsoft Excel などの数学系ツールを用いて行う方法があります Istvan Novak 氏は RLC を一括して扱うインピーダンス計算を行うための無料 Excel スプレッドシートをはじめ PDS シミュレーションに役立つ各種ツールを以下の Web サイトで公開しています 表 2-4 にも示すように EDA ツールベンダーからも PDS のデザインとシミュレーション用のツールが提供されています これらのツールは 簡単なものから複雑なものまでさまざまな種類があります 表 2-4 : PDS のデザインとシミュレーションのための EDA ツール ツール ベンダー Web サイト ADS Agilent Siwave HFSS Ansoft Specctraquest Power Integrity Cadence Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 31

32 第 2 章 : 電源分配システム 表 2-4 : PDS のデザインとシミュレーションのための EDA ツール ( 続き ) ツールベンダー Web サイト Speed 2000 PowerSI PowerDC OptimizePI Sigrity Hyperlynx PI Mentor PDS の計測 PDS が適切かどうかは 計測によって判断できます PDS のノイズ計測は非常に特殊な作業であり 多くの特別な手法が開発されています ここでは ノイズの大きさとスペクトラムの計測について説明します ノイズ量の計測 ノイズの計測は 現実に即したテストパターンを実行中のデザインに対して 広帯域のオシロスコープ (3GHz 以上のオシロスコープと 1.5GHz のプローブまたは同軸ケーブルによる直接接続 ) を用いて行う必要があります 測定点はデバイスの電源ピンか High または Low に駆動した未使用の I/O ピンとします ( これをスパイホール計測と呼びます ) V CCINT と V CCAUX は PCB の裏面にあるビアでのみ計測可能です V CCO もこの方法で計測できますが 同一のバンクの未使用 I/O ピンで静的 ( ロジックレベルの固定された ) 信号を計測した方が正確な結果が得られます PCB の裏面でノイズを計測する際は 計測点と FPGA の間のパスにあるビアの寄生要素を考慮する必要があります 一般に このパスで発生する電圧降下はノイズと反対方向であるため オシロスコープでの計測では考慮されません PCB 裏面のビアの計測には潜在的な問題もあります それは デカップリングキャパシタがデバイス直下に実装されていることが多く その場合 キャパシタのランドが PCB 表面のトレースで V CC および GND ビアに直接接続されているという点です これらのキャパシタは 高周波 AC 電流のショート回路として作用するため 計測が難しくなります このようなキャパシタを計測サイトから取り除き 計測時にショートしないようにしてください ( その他のキャパシタは 実際のシステムの動作を反映するために残します ) V CCO のノイズを計測する際は ロジック 1 またはロジック 0 を駆動するように設定した I/O ピンを測定点とできます 通常 この スパイホール にはバンク内のほかの信号と同じ I/O 規格を使用してください 静的なロジック 0 を計測すると ビクティム側に発生したクロストーク ( ビアフィールド PCB 配線 パッケージ配線 ) を観察できます 静的なロジック 1 を計測しても同じクロストーク成分を見ることができますが それ以外に I/O バンクの V CCO ネットに存在するノイズも観察できます 静的ロジック 1 で計測したノイズから静的ロジック 0 で計測したノイズを ( 時間の一貫性を維持したまま ) 差し引くと ダイにおける V CCO のノイズがわかります 正確な結果を得るには 静的ロジック 0 と静的ロジック 1 のノイズを同じ I/O で計測する必要があります つまり 両ロジック状態の時間領域の波形情報を保存しておき MATLAB や Excel などの算術計算ツールで後処理を行い 2 つの波形の減算を実行します 32 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

33 PDS の計測 オシロスコープでの計測方法 オシロスコープで電源システムのノイズを測定するには基本的に 2 つの方法がありますが これらはそれぞれ目的が異なります 1 つは可能性のあるすべてのノイズイベントを調べる方法で もう 1 つは個々のノイズ源を調べるのに役立つ方法です オシロスコープを無限残光モードに設定し 長時間 ( 数秒 ~ 数分 ) のノイズをすべて測定します デザインに複数のモードがあり 使用するリソースの種類や量が異なる場合は オシロスコープでノイズを計測中にこれらすべてのモードで動作させ それぞれの状態でのノイズを測定する必要があります オシロスコープをアベレージモードに設定し 既知のアグレッサイベントでトリガします これによりアグレッサイベントと相関のあるノイズ量がかかります ( アグレッサに対して非同期のイベントはすべて平均化処理によって除去されます ) 電源システムのノイズは 局所的なノイズ現象の影響を除去するため FPGA のいくつかの位置で測定してください サンプルデザインの V CCO ピンのノイズをアベレージモードで計測した結果を図 2-9 に示します この例では I/O バスインターフェイスのクロックをトリガとして 250Mb/s で パターンを送出しています X-Ref Target - Figure 2-9 ug393_c2_09_ 図 2-9 : 複数の I/O によって 250Mb/s でパターンを送出し V CCO 電源をアベレージモードで計測した結果 Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 33

34 第 2 章 : 電源分配システム 同じデザインでさらに多くの種類の I/O パターンを送出し 無限残光モードでノイズを計測した結果を図 2-10 に示します 無限残光モードでは プライマリアグレッサとの相関の有無にかかわらず長時間にわたるすべてのノイズイベントが計測されるため 電源システムのすべての逸脱が表示されます X-Ref Target - Figure 2-10 ug393_c2_10_ 図 2-10 : 同じ電源を無限残光モードで計測した結果 図 2-9 と図 2-10 に示した計測結果は Peak-to-Peak のノイズを表しています このノイズが仕様の許容電圧範囲 ( データシートに記載された V CC の ±5%) を超えている場合 デカップリングネットワークが不適切であるか PCB レイアウトに問題があることになります ノイズスペクトラムの計測 デカップリングネットワークを改善するには ノイズの量を計測するだけでは不十分です ノイズが発生する周波数を特定するには ノイズの電源スペクトラムを計測する必要があります これは スペクトラムアナライザ または広帯域のオシロスコープと数学手法の FFT の組み合わせによって行います FFT 数値演算関数をオシロスコープに組み込むこともできますが 多くの場合 これらの関数では十分な分解能が得られず ノイズスペクトラムを明確に把握できません もう 1 つの方法として オシロスコープで時間領域のデータを長時間にわたって収集し MATLAB など FFT をサポートしたソフトウェアで後処理を行い周波数領域に変換する方法もあります この方法には ユーザーの目的に合わせて自由に分解能を設定できるという利点があります これらの数学的方法を利用できない場合は 時間領域の波形を観測してノイズ個々の周期性を推定し ノイズの周波数成分を近似的に求めることができます スペクトラムアナライザは 入力された電圧信号の周波数を示す周波数領域用の測定器です これを使用すると PDS の不適切な周波数帯域を正確に特定できます 34 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

35 PDS の計測 ある特定の周波数でノイズが過剰な場合 その周波数ではデバイスの過渡電流条件に対して PDS のインピーダンスが高すぎることを示しています この情報を利用して PDS がその周波数での過渡電流に適切に対応するようにデザインを変更できます 具体的には 実効周波数がノイズの周波数に近いキャパシタを追加するか またはクリティカルな周波数における PDS のインピーダンスを小さくします ノイズスペクトラムの計測も Peak-to-Peak のノイズ計測と同様 デバイスの直下で静的な High または Low に駆動するよう設定されている I/O で行います スペクトラムアナライザでは アクティブプローブではなく 50 のケーブルで計測データを取り込みます 計測ケーブルを接続する方法としては 同軸コネクタをデバイス近くの電源プレーンとグランドプレーンに接続するという方法が考えられます しかし実際にこの方法を利用できることはほとんどありません そこでもう 1 つの方法として デバイス近くのデカップリングキャパシタを 1 つ取り除き そのランドに計測ケーブルを接続します ケーブルの芯線とシールドはキャパシタのランドに直接はんだ付けします あるいは プローブステーションを用いて 50 の RF プローブでデカップリングキャパシタのランドに触れるという方法もあります スペクトラムアナライザのフロントエンド回路は敏感なため 保護のために DC ブロッキングキャパシタまたはアッテネータ ( 減衰器 ) を直列に挿入します これにより スペクトラムアナライズがデバイスの電源電圧から保護されます 図 2-11 は 複数の I/O から 100MHz でパターンを送出した場合の V CCO 電源におけるノイズをスペクトラムアナライザで測定したものです X-Ref Target - Figure 2-11 UG393_c2_11_ 図 2-11 : スペクトラムアナライザによる V CCO の計測画面 Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 35

36 第 2 章 : 電源分配システム デカップリングネットワークの最適化 高度に最適化された PDS が必要な場合は プロトタイプシステムの計測およびシミュレーション結果を PDS デザインに反映するようにします プロトタイプシステムで発生するノイズスペクトラム およびシステムの電源システムのインピーダンスを把握することで デザイン固有の過渡電流を決定して それに対応できる PDS が設計できます デザインの動作時のノイズスペクトラムを計測するには スペクトラムアナライザを使用するか オシロスコープと FFT を組み合わせて使用します 電源システムのインピーダンスは計測またはシミュレーションで直接求めることもできますが 多くの変数や未知数があるのでこれら 2 つを組み合わせて求める場合もあります ノイズスペクトラムとインピーダンスはどちらも周波数の関数です これら 2 つの比を求めると 周波数の関数としての過渡電流が得られます ( 式 2-7) If Vf FromSpectrumAnalyzer = Zf From Network Analyzer 式 2-7 データシートに記載されている最大リップル電圧の値を使用すると すべての周波数で必要なインピーダンスの値を求めることができます これにより 周波数の関数としての目標インピーダンスを得ることができます この結果を使用すると デザインの過渡電流に適切に対応するようにキャパシタネットワークを設計できます トラブルシューティング これまでに説明してきた方法でも デザインでノイズの問題が解消されないことがあります ここでは 可能性として考えられる原因とその解決方法を紹介します 例 1 : PCB 上のほかのデバイスからのノイズ グランド / 電源プレーンを複数デバイスで共用している場合 適切にデカップリングされていないデバイスからのノイズがほかのデバイスの PDS に影響を与えることがあります 一般的なノイズ源としては以下のものがあります メモリインターフェイス 一時的な競合の周期的な発生または大電流ドライバにより 過渡電流が非常に大きくなる傾向があります 大型の ASIC これらデバイスで許容量を超えるノイズが計測される場合 部分的な PDS とそのデカップリングネットワークを解析する必要があります 例 2 : プレーン ビア 接続トレースの寄生インダクタンス デカップリングネットワークの容量が十分でも キャパシタから FPGA までのパスに大きなインダクタンスが生じている場合があります これには 次の原因が考えられます デカップリングキャパシタの接続トレースの形状またははんだランドの形状が適切でない キャパシタから FPGA までのパスが長すぎる または PCB スタックアップの厚さが大きく 電源ビアの電流パスが長すぎる 36 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

37 トラブルシューティング 接続トレースの形状とキャパシタランドの形状が適切でない場合は 電流パスのループインダクタンスを確認します 図 2-1 の (A) のようにデカップリングキャパシタ用のビアと PCB 上にあるキャパシタのはんだランドの間隔が数ミリメートルあると 電流のループ面積が必要以上に大きくなります 電流のループ面積を小さくするには 図 2-1 の (B) のようにビアがキャパシタのはんだランドに直接接するように配置します 図 2-1 の (A) のようにビアとランドをトレースで接続することは避けてください 図には示していませんが 形状を改善する方法としては パッドの中にビアを作る ( 実際には はんだランドの下にビアを配置 ) や図 2-1 の (C) のようにビアをランドの端ではなく横に配置する方法があります また 図 2-1 の (D) のように 2 つのビアを使用すると 接続トレースの形状とキャパシタランドの形状を改善できます ボードが非常に厚い (> 2.3mm または 90mil) 場合 ビアの寄生インダクタンスが大きくなります 寄生インダクタンスを小さくするには 問題となる V CC プレーンと GND プレーンのサンドイッチを FPGA が配置されている PCB 表面近くにし 最も周波数の高いキャパシタを PCB 表面に配置します 例 3 : PCB の I/O 信号の強度が必要以上に大きい PDS を調整してもまだ V CCO のノイズが過剰な場合は I/O インターフェイスのスルーレートを小さくします この手法は FPGA からの出力と FPGA への入力の両方に対して行うことができますが 場合によっては FPGA への入力で過剰なオーバーシュートが発生して IOB のクランプダイオードに逆バイアスがかかり V CCO の PDS に電流が流れる可能性があります V CCO に大量のノイズが発生する場合は これらインターフェイスの駆動電流を小さくするか 入力または出力パスに別の終端を使用するようにします 例 4 : I/O 信号のリターン電流のパスが最適でない I/O 信号のリターン電流も PDS の大きなノイズ源となることがあります デバイスから PCB ( そして最終的には別のデバイス ) に信号が伝送されると 同じ大きさで反対方向の電流が PCB からデバイスの電源 / グランドシステムに流れます 低インピーダンスのパスがない場合 リターン電流はよりインピーダンスの大きな最適でないパスを流れます I/O 信号のリターン電流が最適でないパスを流れると PDS で電圧変動が誘発され 信号はクロストークの影響を受けます これを改善するには すべての信号の近くに不連続性のないリターンパスを確保します リターン電流のパスの最適化には次の方法があります 信号が流れる配線層の数を少なくし 不連続性のない検証されたリターン電流パスを確保する 基準プレーン間を流れる AC 電流に低インピーダンスのパスを確保する (PCB の基板層が変わる場所にデカップリングキャパシタを配置する ) Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 37

38 第 2 章 : 電源分配システム 38 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

39 第 3 章 SelectIO のシグナリング インターフェイスの種類 Spartan-6 FPGA の SelectIO リソースは 汎用 I/O とその各種設定を集めたものです SelectIO は多数の I/O 規格に対応し 規格ごとに数百種類もの異なる設定が用意されているため I/O インターフェイスを柔軟に選択して設計できます この章では I/O 規格 トポロジ 終端を選択する際の指針 そしてより詳細なデザイン決定と検証を行う際のシミュレーションと計測方法について説明します 一般に 使用する I/O インターフェイスは ほかのデバイスの選択や標準規格のサポートなど 高次レベルのシステム要件によって決定します そのような制約が定義されていない場合は システム設計者がシステムの目的に合わせて I/O インターフェイス規格を選択し 最適化します この章には 次のセクションがあります インターフェイスの種類 シングルエンドシグナリング インターフェイスには多くの種類がありますが 具体的な検討に入る前にインターフェイスを大別して整理すると理解しやすくなります ここでは以下の 2 つの点に着目した分類を紹介します シングルエンドインターフェイスと差動インターフェイス SDR インターフェイスと DDR インターフェイス シングルエンドインターフェイスと差動インターフェイス 伝統的なデジタルロジックでは シングルエンド方式の信号伝達を使用していました これは 1 本の信号線およびドライバとレシーバに共通の GND を使用して信号を伝送する方式です このインターフェイスでは GND を基準とした固定の電圧しきい値に対する信号の相対電圧レベルに基づいて信号をアサート (High または Low) します 信号の電圧がしきい値 V IH よりも高い状態を High と見なし 信号の電圧がしきい値 V IL よりも低い状態を Low と見なします シングルエンド方式の主な I/O 規格に TTL があります インターフェイスの高速化とノイズマージン確保のために GND とは別に専用の参照電圧を使用するシングルエンド I/O 規格もあります V REF を利用してロジックレベルを決定している I/O 規格の例として HSTL や SSTL があります V REF は 固定されたコンパレータ入力と考えることができます 最近の高速インターフェイスでは 主に差動信号が使用されます これは お互いを参照電圧とする 2 つの相補信号を伝送する方式です 差動インターフェイスでは 2 つの相補信号の相対電圧レベルに基づいて信号をアサート (High または Low) します 信号も P の電圧が信号 N の電圧よりも高い状態を High と見なし 信号 N の電圧が信号 P の電圧よりも高い状態を Low と見なします 通常 信号 P と N の電圧幅は同じで GND より高い電位の同相電圧を使用します ( 実際にはそうでないこともあります ) 差動 I/O 規格の代表例に LVDS があります Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 39

40 第 3 章 : SelectIO のシグナリング SDR インターフェイスと DDR インターフェイス シングルエンドシグナリング SDR ( シングルデータレート ) インターフェイスと DDR ( ダブルデータレート ) インターフェイスの違いは バスにおけるデータ信号とクロック信号の関係にあります SDR システムでは クロックの立ち上がりエッジまたは立ち下がりエッジのいずれか一方でのみ 受信側デバイスの入力フリップフロップにデータが入力されます この場合 1 クロック周期が 1 ビット時に相当します DDR システムでは クロックの立ち上がりエッジと立ち下がりエッジの両方で受信側デバイスの入力フリップフロップにデータが入力されます この場合 1 クロック周期は 2 ビット時に相当します SDR であるか DDR であるかは 信号を伝送する I/O 規格がシングルエンド方式か差動方式かとは関係ありません シングルエンド方式の SDR や DDR もあれば 差動方式の SDR や DDR もあります Spartan-6 FPGA の IOB コンフィギュレーションオプションにはさまざまな種類のシングルエンド I/O 規格が用意されています モードと属性 これらの I/O 規格には 片方向モードでしか使用できないものと 双方向と片方向の両モードで使用できるものがあります I/O 規格によっては 駆動電流とスルーレート ウィークプルアップまたはプルダウンおよびバスホールド回路 ( 並列終端には使用しません ) の有無 強い入力終端抵抗などを属性で設定できるものもあります 駆動電流とスルーレート ( 場合によっては未調整の出力ドライバのインピーダンス ) を指定してインターフェイスを設定すると 信号のオーバードライブを避けて適切な速度を得ることができます ウィークプルアップ ウィークプルダウン ウィークキーパを使用すると フロート状態またはトライステートの信号を既知のレベルまたは安定したレベルにすることができます 詳細は Spartan-6 FPGA SelectIO リソースユーザーガイド を参照してください 入力しきい値 シングルエンド規格の入力回路は 入力しきい値が固定されたものと V REF 電圧によって入力しきい値を設定するものの 2 種類に大別できます V REF を使用することには 次の 3 つの利点があります 入力しきい値のレベルをより厳密に制御できる ダイ GND をしきい値の参照電圧として使用する必要がない 入力しきい値を近い値に設定できるので 入力レシーバの信号の電圧幅を小さくできる これらの利点を活かした 1.8V I/O 規格の例として LVCMOS18 と SSTL18 Class 1 があります Spartan-6 FPGA が受信側となる場合 SSTL18 規格を使用すると入力しきい値 V IL と V IH を非常に近い値に設定できます このように信号の電圧幅を小さくできるため インターフェイス全体の動作周波数を引き上げることができます ドライバ側にとっても 電圧幅が小さいと必要な DC 電力が少なくなり 過渡電流を抑えられるという利点があります ただし V REF の使用には 1 つ欠点があります それは バンクの準専用 V REF ピンを I/O として使用できなくなることです すべての V REF ピンをデカップリングキャパシタを使用して外部参照電圧に接続する必要があります V REF デカップリングおよびその他電源のデカップリングについて詳しくは第 2 章 電源分配システム を参照してください 40 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

41 第 4 章 PCB 材料とトレース PCB 材料やケーブルの種類など 使用する伝送媒体によってシステム性能は大きく左右されます どのような伝送媒体でも GHz の高周波では損失が大きくなりますが この章では 信号劣化を抑えて個々のアプリケーションで最大限の性能を引き出すためのガイドラインを紹介します 目的の帯域幅 信号のエッジには 高調波と呼ばれる周波数成分が含まれます 高調波は信号の周波数の整数倍の周波数を持ち 式 4-1 で求められる周波数までは大きな振幅があります ただし f 0.35 / T 式 4-1 f = 周波数 (GHz) T = 信号の立ち上がり時間 (T r ) または立ち下がり時間 (T f ) の小さい方 (ns) PCB の誘電損失は周波数によって変化するため PCB の全損失を求めるには まず目的の帯域幅を決定しておく必要があります これは 動作周波数を下限とし 式 4-1 で求められる周波数を上限とする帯域幅となります たとえば 10Gb/s の信号で立ち上がり時間が 10ps の場合 考慮すべき帯域幅は 10GHz ~ 35GHz となります 誘電損失 誘電体中で失われる信号エネルギーの量は 材料の特性によって異なります 材料の特性を表すパラメータには 比誘電率 r ( または誘電率 ) や誘電正接があります ライン速度が GHz の高周波領域では 表皮効果もエネルギーの損失に大きな影響を与えます 比誘電率 比誘電率とは 誘電体が導体の容量に与える影響を表したものです 比誘電率が高いほど信号は低速にトレースを移動し そのトレース形状のインピーダンスは低くなります 基本的には r の値は小さいほどよいといえます どのような材料でも比誘電率は周波数によって変化しますが FR4 では r の値は周波数によって特に大きく変化します r はインピーダンスに直接影響するため FR4 では周波数が高くなるとトレースのインピーダンスも大きくなります このようなインピーダンスの増加は 1.125Gb/s ではそれほど目立ちませんが 10Gb/s では大きな問題になります Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 41

42 第 4 章 :PCB 材料とトレース 誘電正接 誘電正接は 電磁エネルギーが伝送ラインを伝搬する際にどれだけ誘電体中で失われるかを表したものです 誘電正接が小さいほど信号劣化は少なくなり より多くのエネルギーが受信側へ到達します 周波数が高いほどエネルギー損失の度合いも大きくなるため 信号エッジの高調波成分は 周波数の高いものほど劣化が顕著になります これは 立ち上がりおよび立ち下がり時間の劣化という形で現れます 表皮効果と抵抗損失 表皮効果とは 電流が導体の表面近くのみを流れるようになることをいいます これは 高周波信号では磁界の発生によって電流が導体の中心から外周方向へ押しやられるのが主な原因です 表面付近の電流密度が高くなると 電流が流れる有効断面積が減少します 導体の有効断面積が小さくなると 抵抗が大きくなります 表皮効果は高周波で特に顕著なため データレートが上昇すると抵抗損失が大きくなります 抵抗損失も誘電正接と同様の影響を信号に与えます 最も周波数の高いものから順に高次の高調波成分の振幅が小さくなるため 立ち上がりおよび立ち下がり時間が長くなります 10Gb/s の信号の場合 FR4 では基本周波数にもやや劣化が生じます たとえば幅 8mil のトレースの場合 1MHz 時の抵抗は約 0.06 / インチですが 10Gb/s 時の抵抗は 1 / インチを超えることもあります トレース長が 10 インチで電圧幅が 1.6V の場合 高調波の損失や誘電損失は別にして 基本周波数の抵抗損失だけで 160mV の電圧降下が生じます 基板材料の選択 基板材料は 個々のアプリケーションで性能とコストのバランスが最適となるように選択する必要があります PCB 基板材料として最も一般的な FR4 で良好なシステム性能を得るには システムデザインに十分な注意が必要です トレース長が長い場合やデータレートが高い場合は 誘電損失の少ないより高価な基板材料を使用する必要があります Nelco などの基板は誘電損失が少なく GHz 領域での信号劣化も非常に少ないため PCB の最大帯域幅が拡大します 3.125Gb/s の場合 FR4 よりも Nelco の方が電圧幅のマージンが大きく トレース長を長くできるという利点があります 10Gb/s の信号を扱う場合は 高速トレースの長さがきわめて短い場合を除き Nelco など誘電損失の少ない基板が必要となります 使用する基板材料は 高速トレースの全長とシグナリングレートによって決定します HSPICE シミュレーションでは 誘電率や誘電正接など PCB 基板材料のさまざまなパラメータを変化させて What-if 分析を行い 各種基板材料を評価できます このシミュレーションでアイパターンの品質への影響を判定し より高価な材料を使用すべきかどうかを決定します 銅箔の厚さなど その他のパラメータの影響もシミュレーションで検討できます 42 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

43 トレース トレース トレースの形状 すべてのトレースで その特性インピーダンスはスタックアップの形状とトレースの形状に左右されます 差動トレースの場合は 密結合ペア間の誘導性および容量性結合もトレースの特性インピーダンスに影響を与えます トレースのインピーダンスは トレースとその近くの導体との誘導性および容量性結合によって決定します これらの導体としては プレーン ビア パッド コネクタ ほかのトレース ( 差動ペアのトレースを含む ) などがあります 基板の特性 導体の特性 鎖交磁束の面積 近くにある導体との距離によって結合の大きさが決定し これによって最終的なインピーダンスが決定します これらの複雑な相互作用を解決してトレースの最終的なインピーダンスを計算するには 2D フィールドソルバーが必要です 既存のトレース形状を検証するツールとしても 2D フィールドソルバーは役立ちます トレースの幅を広くすると電流の流れる断面積が大きくなり 高速インターフェイスにおける抵抗損失が小さくなります スペースの制約の範囲内で可能な限り幅の広いトレースを使用してください トレース幅の許容値は絶対項で表現されるため トレースの幅を広くするとトレースの製造ばらつきの割合を最小限に抑えることができ 伝送ラインのインピーダンスをより厳密に制御できます また マイクロストリップよりもストリップラインを使用した方がよいこともあります これは トレースの両側が基準プレーンでシールドされ 放射が抑えられるためです マイクロストリップは最上層または最下層に配線されるため 基準プレーンでシールドされるのは片側のみで もう片側は環境に露出しています 最善の結果を求めるなら 2D または 3D フィールドソルバーを用いて検証してください 高速トランシーバにおけるトレースの特性インピーダンスデザイン トランシーバは差動信号を使用するため トレース構成としては差動エッジ結合ストリップラインや差動マイクロストリップを用います 一部のバックプレーンでは差動ブロードサイド結合ストリップラインの構成をとることもありますが P ビアと N ビアが非対称でコモンモードの不完全性が生じるため 動作速度が 10Gb/s の場合は推奨できません 一部の例外を除き チャネル内の伝送ラインには 50 の特性インピーダンス (Z 0 ) を使用します 一般に トレースの幅と間隔の比 (W/S 比 ) が 0.4 ( たとえばトレース幅 8mil で間隔 20mil) より大きいと P 信号と N 信号の結合がトレースのインピーダンスに影響します この場合 差動トレースの奇モードインピーダンス (Z 0O ) を 50 となるように設計する必要があります 差動インピーダンス (Z DIFF ) は Z DIFF =2xZ 0O なので 100 となります また Z 0O が 50 の場合に W/S 比を 0.8 以上とするとトレース同士の強い結合が生じ より幅が狭く損失の大きいトレースを使用しなくてはならないため W/S 比を 0.8 未満に抑える必要があります つまり Z 0O が 50 の場合は 60 以下の偶モードインピーダンス (Z 0E ) が推奨されます 図 4-1 から図 4-4 に 差動構造の断面図の例を示します Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 43

44 第 4 章 :PCB 材料とトレース X-Ref Target - Figure 4-1 d=2h+t h h w s w t Er UG393_c4_01_ 図 4-1 : 差動エッジ結合対称型ストリップライン X-Ref Target - Figure 4-2 h t d=3h+2t h h w s w t Er UG393_c4_02_ 図 4-2 : 差動エッジ結合オフセット ( 非対称型 ) ストリップライン X-Ref Target - Figure 4-3 t h w Er d=4h+2t 2h h t UG393_c4_03_ 図 4-3 : 対称型ブロードサイド結合ストリップライン X-Ref Target - Figure 4-4 t w s w Er = 1 h Er UG393_c4_04_ 図 4-4 : 差動マイクロストリップ 一流の PCB メーカーはインピーダンス制御の重要性を十分に理解しており 50 の Z 0O を得られるようにライン幅の微調整にも対応しています PCB メーカーからは 個々の PCB レイアウトに必要なパラメータも提供されます 一部のパラメータは 例に示したガイドラインから計算またはシミュレーションで求めることができます 通常は Z 0O の許容値を ±10% とすることで十分な性能が得られます 許容値をこれよりも小さくするとチャネルの性能は向上しますが コストも増加します 44 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

45 トレース トレース配線 高速シリアル差動トレースは特に重要なトレースなので これらが最適なパスとなるように優先的に配線します これにより トレースの曲げやビアが最小限ですむため インピーダンスの不整合の可能性を最小化できます トレースはできる限り短くまっすぐに配線し 層間接続も少なくする必要があります ビアの影響については 54 ページの 差動ビア で説明します 高速トレースは ほかのトレースやノイズ源となる可能性があるものの近くに配線しないよう注意します 隣接する信号層のトレースは直角に交わるようにして クロストークを最小限に抑えます 最上部または最下部のストリップライン層は ビアスタブを最小にするために可能な限りストリップラインを使用してください スタックアップを使用する予定がある場合は これらの層をできる限り基板の最上層および最下層近くに配置する必要があります デザイン上の制約により BGA から配線を引き出したり ビアとコネクタランチまたは SMT パッドを接続するためにマイクロストリップが必要となることがあります このような場合は マイクロストリップトレースをできる限り短くする必要があります トレースの曲げ角は 90 ではなく 45 としてください 90 で曲げると トレースの有効幅が変化し 導体面積の増加分と基準プレーンの容量性結合によってインピーダンスの不整合性が生じます 差動ペアの 2 本のトレースは 長さを短縮してスキューを抑える必要があります スキューはコモンモードの不一致の原因となり この結果 差動電圧幅が小さくなってしまいます プレーン分割 信号の基準プレーンには ノイズの多い電源プレーンではなくグランドプレーンを使用するようにします トレース配線の下でプレーンが分割されているとインピーダンスの不整合性が生じるため 基準プレーンはトレースの長さ全体にわたって連続している必要があります プレーンを分割すると その部分でトレースと基準プレーンの結合が急激に変化するため トレースのインピーダンスも変化します リターン電流 トレース配線の直下にプレーン分割があると リターン電流にも問題が生じます 41 ページの 誘電損失 で説明したように 高速信号は表皮効果によりトレースの表面付近を流れます 同時に リターン電流もカップリングした基準プレーンの表面付近を流れます トレースと基準プレーンのカップリングにより リターン電流は信号の伝送ラインとなっているトレースの近くを流れようとします しかしプレーンに分割があると その部分でリターン電流はトレースと並行したパスを流れることができなくなり 別の経路が必要となります プレーン分割があると電流のリターンパスが最適でなくなり 電流ループ面積が大きくなるため プレーン分割部分でトレースのインダクタンスが増大し トレースのインピーダンスが変化します Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 45

46 第 4 章 :PCB 材料とトレース 損失性伝送ラインのシミュレーション 回路シミュレータには周波数領域のものや時間領域のものなどさまざまな種類があり それぞれモデルの実装方法も異なるため モデルが実際の損失を正確に反映しているかどうかを確認することが重要です モデルと公表されている既知の構成を比較するのも 1 つの方法です ケーブル ケーブルは 導体と誘電体の物理寸法がケーブルの長さ全体で一定しているため インピーダンスが制御された伝送ラインといえます 最高品質のケーブルはこれらの寸法にほとんどばらつきがなく 高周波でも損失が少なく広い帯域幅が得られます コネクタ 高周波アプリケーションの場合 ケーブルに接続されたコネクタは 寄生インダクタンス 寄生容量 クロストークの少ないものでなければなりません 導体間のスキュー ケーブルを選択する際は ケーブル内の導体間のスキューの仕様を確認する必要があります 導体の長さが一致していない場合 コモンモードにスキューが発生し アイパターンの高さに直接影響を及ぼします 46 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

47 第 5 章 高速信号トランジションを考慮したデザイン チャネル内では どのトランジションもリンク性能への影響を最小限に抑えるように設計する必要があります この章では 伝送ライン終端のインターフェイスについて説明します 伝送ラインには その全長にわたって特定の特性インピーダンスが定義されています しかし 伝送ラインと接続される 3 次元構造物の場合 信号パス全体にわたるインピーダンスを定義したり一定に保ったりすることは容易ではありません 伝送ラインの特性インピーダンスのみの場合 2D フィールドソルバーで十分ですが 10Gb/s の信号がこれら構造物を通過する際の信号から見たインピーダンスを計算するには 3D フィールドソルバーなどのソフトウェアツールが必要です この章では PCB 設計者がこれらのチャネルを設計する際の参考となるように 解析結果や例を紹介します この章で取り上げられていないケースについては さらにシミュレーションと解析が必要となることがあります 過剰容量とインダクタンス 多くの場合 差動信号のトランジションでは容量が過剰になります P と N のパスが互いに結合して 大きな容量を形成するためです 多くのトランジションが 広い周波数帯域にわたって集中容量と同じ周波数応答を示します デザイン上 インダクタンスを大きくすると過剰容量を打ち消すことができますが 密度や物理的な制約がある場合はこの方法は使用できません ブラインドビアを使用する はんだボールのピッチを大きくする ビアパッドを小さくするなどの方法で容量を抑えることはできますが 実際のデザインでこれらの方法が利用できるとは限りません シミュレーションまたは計測による TDR ( 時間領域反射測定 ) 法を利用すると トランジションにおける過剰な容量やインダクタンスを特定できます TDR ( 時間領域反射測定 ) 法 TDR 法による計測では インターコネクトにステップ入力を印加します 階段波形の電圧がインターコネクトを進む際に過剰な容量やインダクタンスがある場合に 反射信号を観察することでその位置と大きさを知ることができます 分路 ( シャント ) 容量 ( 図 5-1 参照 ) があるとインピーダンスが瞬間的に低下し 直列インダクタンス ( 図 5-2 参照 ) があると反対方向にインピーダンス不整合が発生します Td は伝送ラインの前半 ( 左側 ) の伝搬遅延です インピーダンス不整合による反射波が TDR ポートに戻るまでには 2*Td の時間がかかります 伝送ラインにおける信号の伝搬速度がかかっていれば チャネル内で過剰容量やインダクタンスのある位置を計算で求められます Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 47

48 第 5 章 : 高速信号トランジションを考慮したデザイン X-Ref Target - Figure 5-1 Td C 50Ω 2Td UG393_c5_01_ 図 5-1 : 分路容量がある場合の TDR 波形 X-Ref Target - Figure Ω 図 5-2 : 直列インダクタンスがある場合の TDR 波形 UG393_c5_02_ この過剰容量 (C) またはインダクタンス (L) の大きさは トランジションの TDR 応答を正規化した面積を積分することで TDR 波形から求めることもできます 以下に 容量とインダクタンスを求める式をそれぞれ示します C = Z 0 t1 t2 V tdr t V step dt V step 式 5-1 t2 V L 2Z tdr t V step = dt t1 V step 式 5-2 図 5-3 に 正規化後の TDR 面積の積分を示します 48 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

49 BGA パッケージ X-Ref Target - Figure 5-3 t 1 t UG393_c5_03_ 図 5-3 : 正規化後の TDR 面積の積分 これらの式で求めた結果は立ち上がり時間のばらつきの影響を受けず 両端に接続されている伝送ラインがほぼ 50 であれば シミュレーションによる TDR 測定にも有効です ただし 実際の計測精度は Z 0 に大きく依存します BGA パッケージ BGA パッケージ内のトランシーバの信号パスは 3D フルウェーブソルバーで最適化されています パッケージのトレースは 50 の高速伝送ラインとなるように設計されています はんだボールとバンプ部分は 50 に調整されています SMT パッド トランスミッタとレシーバの間に AC カップリングが必要なアプリケーションでは チャネルに SMT パッドを挿入してカップリングキャパシタを実装します 標準の SMT パッドには 近接した基準プレーンとの間でプレート容量が発生するため 容量が過剰になります 図 5-4 は 厚さ 3mil の FR4 誘電体の上で 5mil 幅のトレース (Z 0 = 50 ) を 28mil 幅の 0402 SMT パッドに接続したトランジションの例を示したものです X-Ref Target - Figure mil FR4 5.2mil - L = 288 nh/m - C = 116 pf/m - Zo = 50Ω 5mil - 3mil FR4 28mil - L = 98 nh/m - C = 404 pf/m - Zo = 16Ω 28mil UG393_c5_04_ 図 5-4 : 2D フィールドソルバーによる 5mil トレースと 28mil パッドの解析 上記の寸法で 2D フィールドソルバーを使用すると 5mil トレースは Z 0 が 50 となります 0402 パッドの Z 0 は 16 です インピーダンスが 50 を下回っているのは パッドの容量が非常に大 Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 49

50 第 5 章 : 高速信号トランジションを考慮したデザイン きくインダクタンスが非常に小さいためです このトランジションの性能を最適化するには 2 つの方法があります 1 つは トレースとパッドの幅を同じにして グランドプレーンをスタックアップの下層に移動することによってトランジションの Z 0 を 50 に維持するという方法です この方法は特別な解析は不要ですが SMT キャパシタ本体のフリンジ容量によって誤差が生じる場合があります ただしトレースの幅が 28mil となるため トレース密度の点では不利になります もう 1 つは 図 5-5 に示したように パッド直下のグランドプレーンを取り除き パッドとグランドプレーン間のプレート容量によって生じる過剰な容量を大幅に除去するという方法です この方法は最初の方法に比べトレース密度を高くできますが 3D フィールドソルバーによる解析や計測が必要で 所望の性能を得るには PCB のデザインを繰り返す必要があります X-Ref Target - Figure mil - L = 241 nh/m - C = 89 pf/m - Zo = 52Ω UG393_c5_05_ 図 5-5 : トランジションの最適化 2D フィールドソルバーの例を見ると パッドフットプリント直下のグランドプレーンを除去することによって 50 に近い値を達成できることがわかります 次に 3D フィールドソルバーを使用してこの結果を検証し さらに精度を高めます 図 5-6 は 2D シミュレーションの場合とまったく同様にグランドプレーンを除去したようすを示しています HFSS による周波数領域解析でも この手法によってリターンロスが 20dB (10 倍 ) 改善されることがわかります X-Ref Target - Figure 5-6 Z Y X UG393_c5_06_ 図 5-6 : パッド下部を除去したモデル (Ansoft HFSS) 50 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

51 SMT パッド 図 5-7 は 0402 パッド構造のリターンロスを線形スケールで比較したものです X-Ref Target - Figure db(s(3,3)) db(s(1,1)) (GHz) 図 5-7 : 0402 パッド構造のリターンロスの比較 8 10 UG393_c5_07_ 図 5-8 に見られるように 約 -40dB/decade の傾きは集中キャパシタの周波数応答とほぼ同じです X-Ref Target - Figure dB/Decade db(s(3,3)) db(s(1,1)) E8 1E9 (Hz) 1E10 UG393_c5_08_ 図 5-8 : 対数 ( 周波数 ) スケールでの 0402 パッド構造のリターンロスの比較 次に HFSS でモデル化された同じトランジションのシミュレーションによる計測結果を使用し このトランジションの時間領域の性能を計測します そのために 先ほどの周波数領域解析の S パラメータの結果に対して TDR を実行します 図 5-9 と図 5-10 に示した赤い曲線は SMT パッド直下のグランドプレーンを除去していない場合の波形で 容量性の降下が顕著に見られます 青い曲線はグランドプレーンを除去した場合の波形で 過剰容量が大幅に低減していることがわかります この改善の大きさは 式 5-1 と式 5-2 で計算できます Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 51

52 第 5 章 : 高速信号トランジションを考慮したデザイン X-Ref Target - Figure VtdrPlaneNotCleared (mv) VtdrPlaneCleared (mv) (ns) UG393_c5_09_ 図 5-9 : 0402 パッド構造の TDR 結果の比較 X-Ref Target - Figure 5-10 VtdrPlaneNotCleared (mv) VtdrPlaneCleared (mv) (ns) 図 5-10 : 0402 パッド構造の TDR 結果の比較 UG393_c5_10_ 図 5-11 と図 5-12 に示すように SMT パッド直下のグランドプレーンを除去することによって SMT パッドのトランジション性能は大きく改善されます 過剰な容量は 1/15 に低減し リターンロスは 20dB 向上します 52 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

53 SMT パッド X-Ref Target - Figure m1 m2 VtdrPlaneNotCleared (mv) VtdrPlaneCleared (mv) (ns) UG393_c5_11_ 図 5-11 : 840fF の過剰容量 ( グランドプレーン除去前 ) X-Ref Target - Figure m1 m2 VtdrPlaneNotCleared (mv) VtdrPlaneCleared (mv) (ns) 図 5-12 : 57fF の過剰容量 ( グランドプレーン除去前 ) UG393_c5_12_ Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 53

54 第 5 章 : 高速信号トランジションを考慮したデザイン 差動ビア 差動ビアは最も一般的なトランジションで 信号ペアは上層のストリップラインまたは最上層のマイクロストリップから下層のストリップラインまたは最下層のマイクロストリップへ接続する際に必ずトランジションが発生します 図 5-13 に GSSG (Ground-Signal-Signal-Ground) タイプの差動ビアを示します グラウンドビアはスタックアップの各グランドプレーンに接続されていますが 信号層は信号の入口と出口の層にしかパッドがありません X-Ref Target - Figure 5-13 = 12mil (0.012 ) = 22mil = 5mil GSSG = 40mil = 55mil x 95mil UG393_c5_13_ 図 5-13 : 差動ビアのデザイン例 GSSG ビアの主な利点は 信号のリターン電流が信号ビア近くのグランドビアを流れるため 過剰なインダクタンスを抑制できることです 信号パスも差動信号の P と N で対称になっており このことが P/N の不均衡によるコモンモードの悪影響を抑える上で大きな意味を持っています 長円形の大きなアンチパッドにより ビア本体と周囲のプレーンエッジ間に発生する過剰なフリンジ容量が抑えられます 未使用のパッドは除去しています 図 5-13 は 80mil ボードの差動ビアデザイン例です デザインを開始する際は まずこの寸法を使用するとよいでしょう ここに示した寸法は それぞれの値の比を一定に維持しさえすれば 密度の制約の有無によって拡大または縮小できます 比を維持して拡大 / 縮小すると 差動ビアのインピーダンス性能を維持したまま個々のアプリケーションに合わせて全体のサイズを調整できます 最終的な寸法は 製造性と密度の制約によって決定します 実際の板厚に合わせてビア長を 80mil の場合の値から微調整することはできますが ビア長とほかの寸法の比が変わるとビアのインピーダンスが変化してしまいます このような場合を含め 差動ビアの構成については 3D フィールドソルバーを用いてモデルのシミュレーションを行い 目標の性能が満たされていることを確認するのが理想的です 54 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

55 差動ビア X-Ref Target - Figure 5-14 L11 L6 UG393_c5_14_ 図 5-14 : 16 層 PCB のピン L11 および L6 からの差動 GSSG ビア 一般的な原則として P と N のパスはトランジション部分で等長配線とする必要があります 信号は可能な限りビアの全長を通るようにして ビアスタブを可能な限り残さないようにします 図 5-15 は コモンモード応答 (SCC11) と差動応答 (SDD11) の場合で S パラメータのリターンロスを比較した解析結果です X-Ref Target - Figure db(sdd11_l6) db(sdd11_l11) db(scc11_l6) db(scc11_l11) E8 1E9 (Hz) 1E10 UG393_c5_15_ 図 5-15 : L11 および L6 からの GSSG ビアで差動モードとコモンモードのリターンロスを比較したシミュレーション結果 図 5-15 のグラフを見ると コモンモード応答のリターンロスの方が 20dB 大きいことがわかります このように差動応答に比べてコモンモード応答の方が損失が大きいため トランジションに入る前に P/N のスキューを可能な限り小さくすることが非常に重要となります ごく大まかな経験則として 1GHz では 40dB のリターンロスが生じ その結果 60fF の過剰容量が発生します 過剰容量の応答は極値が 1 つなので 単純な外挿法を利用できます たとえばリターンロスを 34dB にシフトすると 過剰容量は 2 倍になります GSSG ビアは性能特性に優れているため ビアスタブが長くなっても差動ビアの容量は最大で 2 倍にしかなりません Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 55

56 第 5 章 : 高速信号トランジションを考慮したデザイン P/N クロスオーバービア 一部のトランシーバには トランスミッタとレシーバの信号ペアの極性を個別に切り替える機能があります この機能によって P/N 信号をボードレベルで交差させる必要がなくなるため シグナルインテグリティが大幅に向上します トランシーバの極性切り替え機能がある場合はそれを利用し P/N クロスオーバービアは使用しないでください SMA コネクタ 適切に設計された SMA コネクタを使用するとデバッグ時間が短縮され 高性能チャネルを手戻り作業なしに 1 回で正しく設計できます SMA コネクタを 10Gb/s で使用して良好な性能を得るには 目標の性能を満たすようにシミュレーション デザイン 製造を行う必要があります 個々のボードでコネクタが十分な性能を発揮できるよう デザインサービスを提供しているベンダーもあります 指定どおりの性能を達成するには コネクタとボードの嵌合プロセスを十分に管理するためのアセンブリガイドラインが不可欠です ザイリンクスでは Rosenberger などコネクタメーカ数社の高精度 SMA コネクタを採用しています これらの製品は性能が優れていることはもちろん 上記の条件をすべて満たしています バックプレーンコネクタ バックプレーンコネクタには シグナルインテグリティに関して次のような問題があります P/N 信号のスキュー クロストーク コネクタピンによるスタブ コネクタメーカによっては 自社製コネクタの S パラメータ モデル レイアウトガイドラインだけでなく デザインサポート セミナー トレーニングを提供しています マイクロストリップ / ストリップラインの曲げ角度 PCB 上でトレースを曲げた部分もトランジションとなります 差動トレースを 90 で曲げると 外側のトレースの方が長くなり P/N の不均衡が生じます 1 本のトレースの内部でも 信号の電流はコーナーの内周に沿って流れようとするため トレースを曲げた部分での実際の遅延はさらに小さくなります P と N のパスのスキューを最小にするには マイクロストリップやストリップラインを 90 に曲げるのではなく 45 ずつ 2 回に分けて曲げるマイターベンドとします 等長配線には ジョグアウトを追加する方法もあります 図 5-16 に このような方法でトレースを曲げた例を示します 56 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

57 マイクロストリップ / ストリップラインの曲げ角度 X-Ref Target - Figure UG393_c5_16_ 図 5-16 : トレースを 90 曲げる場合のデザイン例 トレースを 90 で曲げると トレースの幅が 41% 広くなるために容量が増加します 45 で曲げると 容量の増加を 8% に抑えられます これに加え プレーンを深さ 30mil まで除去すると過剰容量をさらに抑えることができます プレーンを除去した場合 トレースを広くしなくても 50 を維持できました 45 のマイターベンドにジョグアウトとプレーンの除去を組み合わせてシミュレーションしたところ 過剰容量が低減し P/N の長さと位相の不一致が大きく改善されています ジョグアウトなしの場合は P/N の長さに 16mil の不一致が生じます FR4 材料の場合 16mil の不一致により 5GHz で 4.8 すなわち 10Gb/s で 2.68ps (0.0268UI) の位相のずれが生じます 図 5-17 から図 5-19 に示すとおり ジョグアウトを使用すると位相のずれは 0.75 ジョグアウトとプレーン除去を併用すると 0.3 にまで抑えることができます ジョグアウトとプレーン除去を両方使用してシミュレーションしたところ この構造物の過剰容量は 65fF にまで低減されています 2 つのラインが分離しており あまり強く結合していないため ラインを広くして特性インピーダンスの増加を抑えようとするケースがよく見られます しかし ラインを広くしていない状態でもコーナーとジョグアウトを含めた部分はまだ容量が過剰なため 結合していないジョグアウトの部分を広くすることは避ける必要があります X-Ref Target - Figure vtdr_dutn2, V vtdr_dutp2, V vtdr_dutp, V vtdr_dutn, V (ns) UG393_c5_17_ 図 5-17 : 45 で曲げてジョグアウトを併用した場合の TDR シミュレーション結果 Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 57

58 第 5 章 : 高速信号トランジションを考慮したデザイン X-Ref Target - Figure db(sdd11x) db(sdd11) E8 1E9 (Hz) 1E10 5E10 UG393_c5_18_ 図 5-18 : 45 で曲げてジョグアウトを併用した場合の TDR シミュレーション結果 X-Ref Target - Figure Phase(S(8,6)) Phase(S(7,5)) Phase(S(4,2)) Phase(S(3,1)) (GHz) 5.00 UG393_c5_19_ 図 5-19 : 45 で曲げてジョグアウトを併用した場合の位相応答シミュレーション結果 図 5-20 に示すように 広いトレースではカーブした配線も効果的です 58 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

59 マイクロストリップ / ストリップラインの曲げ角度 X-Ref Target - Figure mV 200ps/div. & 10mV 100ps/div. UG393_c5_20_ 図 5-20 : 45 で曲げてジョグアウトを併用した場合としない場合の TDR 実測結果 Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 59

60 第 5 章 : 高速信号トランジションを考慮したデザイン 60 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

61 第 6 章 I/O ピンおよびクロックの配置 この章では Spartan-6 FPGA を使用するデザイン内のピン配置やクロックの考慮事項に対するガイドラインを示します 正しいリソースを選択することにより デザインプロセスを短縮し 簡略化できます デザインに使用するピンを選択するときには ISE ソフトウェアの PlanAhead ツールを使用することを推奨します 次に示すガイドラインに従って ボードレイアウト ピン割り当て および FPGA リソースの競合を回避してください このガイドラインを使用することで デザインの初期段階でも確実にピン割り当てができます ガイドラインに従って I/O 構造やクロック構造を設計した後 ISE ソフトウェアでデザインルールに対するデザインの最終チェックを実行し 警告やエラーの有無を確認してください コンフィギュレーション コンフィギュレーションピンの配置に関する考慮事項 最良のデザインでは コンフィギュレーション時に多機能コンフィギュレーションピンで信号が競合しません 最も簡単な方法は 多機能コンフィギュレーションピンをユーザー I/O として使用しないことですが これが可能なのは デザインに使用できる I/O ピンが十分にある場合のみです PlanAhead ツールの [Package Pins] ビューには 選択したコンフィギュレーションモードに対応する専用ピンと多機能ピンがすべて一覧表示されます Spartan-6 FPGA コンフィギュレーションユーザーガイド を使用して 各モードで使用するピンを識別できます 多機能コンフィギュレーション 多機能コンフィギュレーションピンが デザインのほかの機能要件と重複しているかどうかを確認する必要があります GCLK x16 コンフィギュレーションモードでは 上位データバスの D13 D14 D15 に GCLK 入力と同じ I/O を使用します 通常 コンフィギュレーション時にクロック信号をトライステート状態にするのは難しいので x16 モードを使用する場合は 多くのデザインで GCLK ピンを 3 本少ないものとみなす必要があります V REF ピン および BPI と SelectMAP のコンフィギュレーションモード バンク 2 では スレーブ SelectMAP コンフィギュレーションモードの場合 RDWR ピンを使用する必要があります RDWR ピンは V REF ピンを兼ねます したがって スレーブ SelectMAP コンフィギュレーションモードを使用するときには バンク 2 に V REF を必要とする I/O 規格 (SSTL HSTL など ) をデザインに含めることはできません トレードオフを考慮した上で 多機能ピンの割り当てを決定する必要があります Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 61

62 第 6 章 : I/O ピンおよびクロックの配置 同様に バンク 1 では BPI コンフィギュレーションモードの場合 V REF ピンを兼ねる多機能ピンをいくつか使用する必要があります したがって バンク 1 の V REF ピンを必要とし かつ BPI コンフィギュレーションモードを使用する I/O 規格を デザインに含めることはできません トレードオフを考慮した上で 多機能ピンの割り当てを決定する必要があります マスタ SelectMAP コンフィギュレーションモードを使用するデザインは コンフィギュレーション時にピンの切り替えを管理できる必要があります これは コンフィギュレーションプロセスで アドレスバス A[25:0] および BUSY FOE_B FCS_B FWE_B の多機能ピンの切り替えが可能であるためです メモリコントローラブロック デザインでバンク 1 のメモリコントローラブロック (MCB) を使用する場合 BPI コンフィギュレーションモードは使用できません 反対に BPI モードにコンフィギュレーションする場合は バンク 1 の MCB は使用できません コンフィギュレーションオプション 適切なデザインを作成するには コンフィギュレーションオプションに必要なピンを考慮します リードバックリードバック用にコンフィギュレーションピンとして保持するピンは デザインでユーザー I/O として絶対に使用されないようにしてください 各コンフィギュレーションモードで保持するピンの詳細は Spartan-6 FPGA コンフィギュレーションユーザーガイド の 多目的コンフィギュレーションピン (Persist) の予約 ( 第 5 章 ) の 表 5-3 : コンフィギュレーションピンの設定 を参照してください リードバック CRC リードバック CRC を実行するには INIT_B ピンを CRC エラーフラグとして使用する必要があります このため INIT_B ピンをユーザー I/O として使用する場合は 制約 POST_CRC_INIT_FLAG = DISABLE を使用して CRC エラーフラグを無効にします Spartan-6 FPGA コンフィギュレーションユーザーガイド の第 8 章に UCF ファイルのデザインインプリメンテーション例も含めて リードバック CRC の詳細な説明があります マスタコンフィギュレーションモードの外部クロックオプション マスタコンフィギュレーションモードの USERCCLK オプションは GLCK0 ピンと同じ I/O を使用します HSWAPEN ピンおよび V REF ピン HSWAPEN はコンフィギュレーションに関係する多目的ピンです コンフィギュレーションの前に HSWAPEN ピンをグランド接続すると デバイスのすべての I/O ピンの内部プルアップ抵抗がイネーブルになります 多目的 V REF ピンのプルアップ抵抗もイネーブルになります SSTL や HSTL など V REF レールを必要とする SelectIO 規格を使用する I/O バンクでは そのバンクの V REF ピンを FPGA に適切な参照電圧 ( たとえば SSTL18 の場合は 0.9V) を供給するボードの電源レールに接続する必要があります ただし コンフィギュレーションの前に HSWAPEN ピンをグランド接続し V REF ピンの内部プルアップ抵抗をオンにすると 競合が発生することがあります この場合 外部 V REF レール電圧が V CCO の値に近付くことがあります 電流を下げることができる DC 電源レギュレータから V REF レールの電圧を供給している場合は この競合は問題ではありません ただし V REF レールの電圧を V CCO レールから抵抗分割回路を経由して供給している場合 競合が発生することがあります この場合 V REF レールが完全に安定状態になってから デ 62 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

63 メモリコントローラブロック ザインで V REF 入力を使用することが重要です 始動電圧と安定時間の両方とも 次に示すようなさまざまな要因の影響を受けることがあります バンク内にある V REF ピンの本数 抵抗分割回路を構成する抵抗の耐電圧 V REF レールに使用するデカップリングキャパシタの容量 抵抗分割回路に耐電圧の高い (50 ~ 100 ) 抵抗器を使用するか V REF の電流を下げることができる DC 電源レギュレータを使用することで コンフィギュレーション時に V REF 電圧を推奨動作範囲内に抑えることができ 問題の発生を回避できます また コンフィギュレーション終了前に HSWAPEN ピンをフロート状態にするか High にプルアップすると I/O ピンの内部プルアップ抵抗がすべてディスエーブルになるため 問題がすべて解消します この場合 抵抗分割回路に耐電圧の低い抵抗器を使用できます HSWAPEN ピンの機能の詳細は UG380 Spartan-6 FPGA コンフィギュレーションユーザーガイド を参照してください メモリコントローラブロック MCB ピンの配置に関する考慮事項 Spartan-6 FPGA の MCB は 多機能 I/O ピンを GCLK ピンやコンフィギュレーションピンなど別の機能と共有しています 多機能 I/O ピンを MCB に使用する場合 ほかの機能には使用できません CORE Generator ソフトウェアの Memory Interface Generator (MIG) ツールは 各 MCB のピン割り当てを生成します メモ : I/O バンク 1 の MCB では 多機能ピンの競合が多く発生します これらの競合を避けるため 可能な限りその他の I/O バンクの MCB を使用してください メモリインターフェイスに対応する一般的なインターフェイスピンに加えて 通常は RZQ ZIO という 2 種類のユーザー I/O ピンが必要です MIG ツールは これら 2 種類の I/O ピンを自動的に追加します MIG の使用方法と必要な終端の詳細は Spartan-6 FPGA メモリコントローラユーザーガイド を参照してください LPDDR を除いて MCB のサポートするメモリインターフェイスはすべて V REF ピンを使用して適切な参照電圧を供給する必要があります そのため LPDDR 以外のメモリインターフェイスすべてについて MCB を含む I/O バンク内では V REF を兼ねる多機能ピンはユーザー I/O として使用できません MCB クロッキングに関する考慮事項 MCB を設計するときには MIG で生成されたピン割り当てを確認し 使用されている GCLK ピンに注意してください これは GCLK ピンはほかの用途には使用できないためです 大型デバイスには 追加の I/O バンクが 2 つ (4 5) あります たとえば I/O バンク 1 および 5 のように デザインで 2 つの MCB をデバイスの同じ側で使用する場合 両方の MCB に同じ BUFPLL_MCB からクロックを供給する必要があります これにより 2 つの MCB のクロックレートが同じになります 推奨される PLL および BUFPLL_MCB の使用法の詳細は Spartan-6 FPGA メモリコントローラユーザーガイド の第 3 章を参照してください Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 63

64 第 6 章 : I/O ピンおよびクロックの配置 PCI PCI の正しいピン配置を生成するには CORE Generator ツールを使用します PCI のコアデザインには IRDY と TRDY ピンが使用されますが これらは GCLK ピンを兼ねる多機能ピンです ある I/O バンクで PCI コアを使用している場合 そのバンクの IRDY と TRDY ピンは GCLK としては使用できません GTP トランシーバ GTP トランシーバピンの配置に関する考慮事項 GTP トランシーバピンを持つ Spartan-6 デバイスは GTP トランシーバを使用するかどうかにかかわらず 正しく接続する必要があります 詳細は UG386 Spartan-6 FPGA GTP トランシーバユーザーガイド の第 5 章 ボードデザインのガイドライン を参照してください GTPA1_DUAL トランシーバペアのうち一方の GTP トランシーバのみを使う場合は GTP0 を使用し 入力リファレンスクロックを GTP0 の REFCLK ピンに接続します GTP1 の REFCLK には電力を供給しなくてもかまいません GTP トランシーバの未使用ピンは 電源ピンを含めて まとめてグランド接続します デバイスの上半分から供給される GTP トランシーバの REFCLK を 下半分の REFCLK と共有しないでください デバイスの上半分 (I/O バンク 0) にある GTP トランシーバは 下半分 (I/O バンク 2) の GTP トランシーバとは独立しており それぞれ専用の REFCLK に接続する必要があります 最適なシグナルインテグリティを得るために GTP トランシーバの電源ピンまたはデータピンのすぐ隣にある SelectIO の位置にユーザー I/O ピンを割り当てないでください 斜め方向に隣接するピンは使用してもかまいません トランシーバ速度を確保するには ボードレベルでの特定の終端が必要です 終端および信号調整の推奨方法の概略が Spartan-6 FPGA クロッキングリソースユーザーガイド の第 1 章の 表 1-3 : SDR の BUFIO2 入力競合 (ISERDES2 (SDR) OSERDES2(SDR)) および 表 1-4 : DDR の BUFIO2 入力競合 (IDDR2 ODDR2 ISERDES2 (DDR) OSERDES2 (DDR)) に記載されています GTP トランシーバのクロッキングに関する考慮事項 GTP トランシーバでは FPGA ロジッククロックのリソースである DCM PLL および BUFG への接続に BUFIO2 クロックバッファを使用します GTP トランシーバは 一方の側にある BUFIO2 を 1 つから 8 つすべてまで使用できます 使用される BUFIO2 の個数を監視することにより 搭載されている個数よりも多くの BUFIO2 を必要とするピン配置を回避できます SelectIO インターフェイスや GCLK ピンと DCM/PLL との接続も GTP トランシーバと同じ BUFIO2 クロックバッファを使用すると競合が発生します 詳細は BUFIO2 I/O クロックバッファの使用法 を参照してください GTP トランシーバの出力クロックと BUFIO2 との接続の詳細は Spartan-6 FPGA クロッキングリソースユーザーガイド の第 1 章を参照してください 64 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

65 グローバルクロッキングと I/O クロッキング PCI Express 優れた設計手法では PCI Express 用統合ブロックに対するピン配置や GTP トランシーバの使用法を定義してから その他の GTP トランシーバベースの IP を配置します また 正しいタイミングが得られるように PCI Express 用統合ブロックに最も近い GTP トランシーバを使用します ピン配置や GTP トランシーバの使用法を定義するときには CORE Generator ツールと Spartan-6 FPGA PCI Express 用インテグレイテッドエンドポイントブロックユーザーガイド が役立ちます デバイス上半分の GTP トランシーバの使用は PCI Express 用統合ブロックのみに限ります サポートする GTP トランシーバの位置の詳細は Spartan-6 FPGA PCI Express 用インテグレイテッドエンドポイントブロックユーザーガイド の第 7 章にある 表 7-1 : Spartan-6 FPGA LXT のピン配置 を参照してください その他の GTP トランシーバベースのツール 必要なコアをサポートし 使用できる GTP トランシーバの個数を確保するには CORE Generator ツールを使用して ザイリンクスが提供するコアに対して正しいピン配置を生成します 複数レーンのコアには 隣接する複数の GTP トランシーバが必要です グローバルクロッキングと I/O クロッキング デザインで最良のクロック構造を定義することが ピン配置で重要なポイントの 1 つです ピン配置を確定する前に デザインの各領域で必要なクロックバッファやクロック I/O ピンの個数が使用できる個数を超えていないこと および接続が正しいことを確認する必要があります I/O グローバルクロック または GTP トランシーバで生成されたクロックが少ないような単純なデザインでは この章のガイドラインを適用できます 特定の領域で多数のクロックリソースを使用するデザインの場合は I/O インターフェイス クロック構造 IP コアが必要とするクロックバッファをデザインに指定して ISE ソフトウェアで検証します ISE ソフトウェアは クロックの使用法と I/ O ピン割り当てを検証するデザインルールチェック (DRC) 機能を備えています GCLK ピンの割り当て メモリコントローラブロック PCI コアインターフェイス 16 ビット幅コンフィギュレーションモードはすべて GCLK と多機能ピンを共有しています 使用するパッケージの GCLK ピンがほかの共有機能に使用されていないことを確認してください PlanAhead ツールの [Package Pins] ビューにある [Clock] 列に 各リストの GCLK ピンすべてをグループ分けして一覧表示できます 左側にある [Group by I/O Bank] アイコンの選択を解除し [Clock] 列見出しを使用して列を並べ替えます GCLK ピンと BUFG との接続を確認して 同じ BUFG グローバルクロックラインで GCLK ピンの競合が生じないようにしてください 詳細は Spartan-6 FPGA クロッキングリソースユーザーガイド の第 1 章にある 表 1-1 : バンク 0 および 1 の共有グローバルクロックリソース と 表 1-2 : バンク 2 および 3 の共有グローバルクロックリソース を参照してください I/O バンク 0 および 1 の 16 本の GCLK ピンは 同じ 8 つの BUFG バッファを共有します I/O バンク 2 および 3 の 16 本の GCLK ピンは 同じ 8 つの BUFG バッファを共有します DCM や PLL を駆動する GCLK ピンには DCM や PLL との接続に使用できる BUFIO2 が必要です GCLK ピンと BUFIO2 との接続の詳細は Spartan-6 FPGA クロッキングリソースユーザーガイド の第 1 章にある 表 1-3 : SDR の BUFIO2 入力競合 (ISERDES2 (SDR) OSERDES2(SDR)) および 表 1-4 : DDR の BUFIO2 入力競合 (IDDR2 ODDR2 ISERDES2 (DDR) OSERDES2 (DDR)) を参照してください Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 65

66 第 6 章 : I/O ピンおよびクロックの配置 デバイスの上半分の各 BUFIO2 領域 TL TR LT RT にある BUFIO2 (GCLK ピンからの高速接続用 ) は デバイスの上半分にあるクロックマネージメントタイル (CMT) に接続できます デバイスの下半分の各 BUFIO2 領域 BL BR LB RB にある BUFIO2 は デバイスの下半分にある CMT に接続できます クロックが複数の PLL を駆動する必要がある場合 BUFIO2 と CMT の両方をフロアプランする場合 またはデザインでデバイスの片側の BUFIO2 リソースを多用している場合に この接続が重要です 差動クロック入力を割り当てる場合は必ず クロックのマスタ側を差動クロックピンペアの P 側 スレーブ側を N 側に割り当ててください BUFIO2 I/O クロックバッファの使用法 Spartan-6 デバイスには 上下左右の各側に BUFIO2 クロック領域が 2 つずつあります クロック領域ごとに BUFIO2 クロックバッファが 4 つ使用できます したがって デバイスの上下左右にそれぞれ BUFIO2 クロックバッファが 8 つずつあります 小型のデバイス / パッケージの組み合わせでは 上下左右に 1 個ずつ I/O バンクがあります ( バンク ) ただし 一部の大型デバイス / パッケージの組み合わせには 追加の I/O バンク 4 および 5 があります バンク 1 のデバイスとバンク 5 のデバイスは右側のクロックリソースを共有し バンク 3 のデバイスとバンク 4 のデバイスは左側のクロックリソースを共有します それぞれの BUFIO2 クロック領域の BUFIO2 クロックバッファには 高速 I/O クロック GCLK ピンと DCM/PLL との接続 および GTP クロックと DCM/PLL/BUFG との接続という 3 つの用途があり 共有することはできません ピンを割り当てるときに それぞれの BUFIO2 クロック領域で必要なバッファ数が 4 つを超えないように この 3 つの用途のバランスをとる必要があります 各 BUFIO2 クロック領域で必要となる BUFIO2 クロックバッファを 4 つ以下に抑えるデザインを作成することが重要です 各 BUFIO2 クロック領域には配線リソースが十分に用意されており クロックを 8 つまで接続できます この数には BUFIO2 バッファやその他のクロックバッファが駆動するクロックが含まれます BUFIO2 クロックバッファは 4 つの I/O クロックを駆動できますが 各 I/O クロックは単一の BUFIO2 クロック領域内に制限されます ザイリンクスでは BUFIO2 クロックバッファを節約するために BUFIO2 で駆動するインターフェイスを単一の BUFIO2 クロック領域内に収めることを推奨しています あるインターフェイスを 2 つの BUFIO2 クロック領域に分割すると BUFIO2 クロックバッファが 2 つ必要になります 一方 同じ BUFIO2 クロック領域内に収めると BUFIO2 バッファは 1 つで済みます 2 つの I/O クロックを BUFPLL で駆動する場合 各 I/O クロックは 上下左右のうちいずれかの側にある 2 つの BUFIO2 クロック領域にまたがります グローバルクロックは 2 つあり 16 本のグローバルクロックラインのいずれからでも駆動できます インターフェイスの種類に応じた BUFIO2 リソースの使用法の概要 シングルエンド方式の SDR はそれぞれ BUFIO2 バッファを 1 つ使用します シングルエンド方式の DDR はそれぞれ BUFIO2 バッファを 2 つ使用します 差動方式はそれぞれ BUFIO2 バッファが 2 つ必要です DCM または PLL への GCLK クロック入力接続はそれぞれ BUFIO2 バッファが 1 つ必要です FPGA ロジックリソースにクロックを供給する GTP トランシーバクロックはそれぞれ BUFIO2 バッファを 1 つ使用します 66 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

67 インターフェイスのシリアライズ 双方向 I/O 双方向 I/O に使用できるクロックバッファの組み合わせの詳細は Spartan-6 FPGA SelectIO リソースユーザーガイド の第 2 章の 表 2-1: 双方向 I/O で可能なクロック構造 を参照してください 各 BUFIO2 クロック領域にある 4 つの BUFIO2 クロックバッファがそれぞれ 指定した GCLK 入力または GTP トランシーバで駆動できることを確認してください GCLK ピンおよび GTP と BUFIO2 との接続の詳細は Spartan-6 FPGA クロッキングリソースユーザーガイド の第 1 章の 表 1-3 : SDR の BUFIO2 入力競合 (ISERDES2 (SDR) OSERDES2(SDR)) および 表 1-4 : DDR の BUFIO2 入力競合 (IDDR2 ODDR2 ISERDES2 (DDR) OSERDES2 (DDR)) を参照してください BUFIO2 からクロックを供給されるインターフェイスが IODELAY2 クロック遅延調整を使用する場合 単一の BUFIO2 クロック領域内にインターフェイスを制限する必要があります IODELAY2 プリミティブは GCLK と BUFIO2 との単一ファンアウト接続に制限されているため 2 つの BUFIO2 領域にまたがるインターフェイスに必要な GCLK と 2 つの BUFIO2 との接続はサポートできません インターフェイスのシリアライズ 適切な I/O やクロック構造を作成するには ISE ソフトウェアの SelectIO ウィザードを使用します Spartan-6 FPGA の I/O には 旧世代の Spartan FPGA にはなかった さまざまな革新的機能が盛り込まれています シリアライズされた I/O インターフェイスは 最新のデバイスに合わせて設計する必要があります 各種の I/O インターフェイスの詳細な例は XAPP1064 Source-Synchronous Serialization and Deserialization (up to 1050 Mb/s) ( 英語版 ) を参照してください ピン配置に関する考慮事項 シングルエンド SerDes シングルエンド I/O は 任意の I/O 上でシリアライズ (4:1) できます 4:1 を超えるシリアライズの場合は 複数の入力ピンをカスケード接続します カスケード接続は 常に P ピン側から始める必要があります シリアライズには SerDes ( シリアライザ / デシリアライザ ) および対応する N ピンの入力レジスタまたは出力レジスタを使用します この場合 N ピンは SerDes と入力レジスタまたは出力レジスタを伴わない 別の I/O として使用できます 例 8 ビット 4:1 SerDes は 8 つの I/O または 4 つの P/N ペアを使用します 8 ビット 8:1 SerDes は 8 本の P ピンを使用して 8 つの SerDes をそれぞれ起動し 対応する 8 本の N ピンで カスケード接続された 2 つの 4:1 SerDes の後半の 1 つを起動します この場合でも SerDes を使用しない限り N ピンを別の I/O に使用できます ただし ボード上の配線を SerDes バスとインターリーブする必要があります 差動 SerDes 差動 I/O は 各 P/N 差動ペアを使用して最大 8:1 でシリアライズできます Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 67

68 第 6 章 : I/O ピンおよびクロックの配置 パワーマネージメント - Suspend/Awake の使用 Suspend ( 一時停止 ) 機能を使用する場合 AWAKE ピンの機能も必要です したがって AWAKE ピンはユーザー I/O として使用できません [Enable Multi-Pin Wake-Up Suspend Mode] をオンにすると SCP[0:7] ピン ( システムコンフィギュレーションポート ) は多機能ピンになります Suspend/Awake 機能の詳細は UG394 Spartan-6 FPGA パワーマネージメントユーザーガイド を参照してください I/O 規格と I/O バンクの規則 I/O 規格やその他の I/O 属性は デザイン内の各 I/O ピンに対して定義する必要があります Spartan-6 FPGA SelectIO リソースユーザーガイド の第 1 章 特に I/O 規格のバンクでの互換性 で 適用可能な規格や属性に関連する I/O バンクの規則をすべて説明しています たとえば 多くの差動規格では 出力が使用できるのはバンク 0 およびバンク 2 のみです I/O 規格の互換性や I/O バンクの制約をチェックするには PlanAhead ツールの DRC を実行します 同時スイッチ出力 (SSO) の管理 提案されたピン配置は Spartan-6 FPGA データシート : DC 特性およびスイッチ特性 の 表 33 : 各 VCCO/GND ペアの SSO 制限 を使用して確認する必要があります 違反があった場合は 可能であれば 問題のある出力を別の I/O バンクに割り当てます SSO の詳細 およびそれに関連する問題を回避するためのピン配置に関する推奨事項は Spartan-6 FPGA SelectIO リソースユーザーガイド の 同時スイッチ出力 を参照してください デザインルールチェックの実行 PlanAhead ツールのデザインルールチェック (DRC) を使用して クロックやピン割り当てが検証可能です 基本的な DRC は ピンリストと定義済みの I/O 規格のみを使用して実行できます ピン割り当てを検証する詳細な DRC は ISE ソフトウェアでデザインをコンパイルするときに実行されます デザインの I/O 構造やクロック構造を詳細に定義することで より詳しい DRC が実行できます すべてのピン配置を検証するには I/O インターフェイスやクロック構造をすべて デザインに定義してください I/O バンクの規則の DRC にも PlanAhead ツールからアクセスでき ピンリストおよび定義済みの I/O 規格と属性のみを使用して実行できます クロックトポロジやリソースの DRC は ISE ソフトウェアを通して実行可能です クロックや I/O の DRC では 固有のクロック要件を持つ IP コアがすべて デザインに指定されていることを確認してください グローバルクロックだけでなくリージョナルクロックも必要とするデザインでは 各リージョナルクロックをデザインに指定し 典型的な負荷をある程度加えてください リージョナルクロックの要件を持つ I/O クロックには 負荷をすべて定義する必要があります DRC に違反しないピン配置に加えて 特定デザインの性能を最大限に発揮するピン配置を設計すること およびデバイス全体の配線 ( 入力から内部ロジック 出力へ ) を検討することも重要です このトピックの詳細は WP311 Spartan-6 FPGA デザインのパフォーマンス向上 を参照してください 68 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

69 集積度の異なるデバイスへの移行 集積度の異なるデバイスへの移行 デザインを同一パッケージで集積度の異なるデバイスに移行する場合 移行可能なデバイスにおいて ピン配置段階で選択したピンが使用できることを確認する必要があります 詳細は Spartan-6 FPGA パッケージおよびピン配置仕様 の第 7 章を参照してください Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 69

70 第 6 章 : I/O ピンおよびクロックの配置 70 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

71 付録 A 推奨する PCB デザインルール この付録では Spartan-6 で利用可能な各種 FPGA パッケージの推奨するデザインルールについて簡単に説明します QFP パッケージでの推奨する PCB デザインルール X-Ref Target - Figure A-1 M M ID e e e M IE b 2 I 2 e ug393_aa_01_ 図 A-1 : QFP パッケージでのはんだパッドに対する EIA 規格のボードレイアウト (1) 表 A-1 : QFP パッケージ ( クワッドフラットパッケージ ) の PCB ランドパッド寸法 寸法 TQG144 M ID M IE e 0.50 b ~ 0.4 I メモ : 1. 単位はミリメートル (mm) です Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 71

72 付録 A : 推奨する PCB デザインルール BGA/CSP パッケージでの推奨する PCB デザインルール ザイリンクスでは コンポーネント側のランドパッド径に関するデータを提供しています ボードのレイアウトを設計するにあたって ボードパッドをコンポーネント側のランドの形状と一致するよう設計するために このデータが必要になります 図 A-2 にランドパッドの各部の直径を示し 表 A-2 にその標準値を示します Spartan-6 FPGA BGA パッケージでは ボードに非はんだマスク定義 (NSMD) パッドを使用することを推奨します これによって 図 A-2 に示すように ランド金属 ( 直径 L) とはんだマスク開口部 ( 直径 M) の間に隙間ができます NSMD パッドとはんだマスクの間隔 および実際の信号トレース幅は PCB ベンダーによって異なります ライン幅および間隔が狭くなると PCB のコストが高くなります 図 A-2 では 1 つのランドパッドとビアの接続を示すため 3X3 のマトリックスを使用してわかりやすくしてあります X-Ref Target - Figure A-2 VL D VH W L M FG e ug393_aa_01_ 図 A-2 : BGA/CSP パッケージでの推奨するはんだパッドのボードレイアウト 72 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置

73 BGA/CSP パッケージでの推奨する PCB デザインルール 表 A-2 : BGA パッケージでの推奨する PCB デザインルール (mm) デザインルール FT(G)256 FG(G)484 FG(G)676 FG(G)900 コンポーネント側のランドパッド径 (SMD) (1) はんだランド (L) の直径 はんだマスク開口部 (M) の直径 はんだ ( ボール ) ランドのピッチ (e) ビアとランド間のライン幅 (w) ビアとランド間の距離 (D) ビアランド (VL) の直径 スルーホール (VH) の直径 メモ : 1. コンポーネント側のランドパッド径とは コンポーネント側のパッド開口部 (SMD: はんだマスク定義 ) を表します NSMD パッドとはんだマスクの間隔 および実際の信号トレース幅は PCB ベンダーによって異なります ライン幅および間隔が狭くなると PCB のコストが高くなります 表 A-3 : CSP パッケージでの推奨する PCB デザインルール (mm) デザインルール CSG225 CSG324 CSG484 CPG196 コンポーネント側のランドパッド径 (SMD) (1) はんだランド (L) の直径 はんだマスク開口部 (M) の直径 はんだ ( ボール ) ランドのピッチ (e) ビアとランド間のライン幅 (w) ビアとランド間の距離 (D) ビアランド (VL) の直径 スルーホール (VH) の直径 メモ : 1. コンポーネント側のランドパッド径とは コンポーネント側のパッド開口部 (SMD : はんだマスク定義 ) を表します Spartan-6 FPGA PCB デザインおよびピン配置 japan.xilinx.com 73

74 付録 A : 推奨する PCB デザインルール 74 japan.xilinx.com Spartan-6 FPGA PCB デザインおよびピン配置