091118ET2009発表資料



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Transcription:

20091118 2009 2009.11.18 #1

1. DDR3-SDRAM 2. PCI Express Gen2 3. LSI 4. BGA 2009 2009.11.18 #2

Vtt Zs Rs Z0 Rt ZL Z0 ZsRs = Z0 Z0=Rt 2009 2009.11.18 #3

FR4 r =4.5 @1MHz 0 eff C 0 eff 141mm/nsec 7.1nsec/m 7.1psec/mm 163mm/nsec 6.1nsec/m 6.1psec/mm eff =3.4 2009 2009.11.18 #4

Z diff =Z odd1 +Z odd2 Z odd1 Z odd2 Z com =(Z even1 +Z even2 )/4 Z even1 Z even2 2009 2009.11.18 #5

ODD/EVEN diffodd comeven OddEven OddEven B30psec100mm23psec/100mm 2009 2009.11.18 #6

ODD/EVEN ODDEVEN 51psec(@150mm)3psec ODDEVEN 2009 2009.11.18 #7

2009 2009.11.18 #8

2009 2009.11.18 #9

Tr70psec 2mV Tr140psec Tr420psec 3Gbps 2009 2009.11.18 #10

Tr70psec 7mV Tr140psec 3mV Tr420psec DDR2 667 2009 2009.11.18 #11

DDR2 667 Tr70psec 82mV Tr140psec 75mV (Tr70psec) Tr420psec 42mV 2009 2009.11.18 #12

2009 2009.11.18 #13

#14 2009 2009.11.18 50 50 IBIS IBIS /CLK CLK

i. ii. VpullUp 1.25V RP(C0) 50.0 ohms U(A0) TL1 RS(B0) TL2 TL3 U(D0) MPC8560 MCK[0] 50.1 ohms 301.155 ps 5.000 cm Stackup 33.0 ohms 50.1 ohms 180.693 ps 3.000 cm Stackup 51.4 ohms 136.721 ps 2.000 cm Stackup EDD2508AKTA CLK TL4 U(D1) 51.4 ohms 136.721 ps 2.000 cm Stackup EDD2508AKTA CLK 2009 2009.11.18 #15

VpullUp 1.25V RP(C0) 2500.0 2000.0 1500.0 U(A0) TL1 RS(B0) TL2 51.0 ohms TL3 U(D0) WRITE 1000.0 500.0 MPC8560 MDQ[0] 50.1 ohms 180.693 ps 3.000 cm Stackup 30mm 50.0 ohms 50.1 ohms 301.155 ps 5.000 cm Stackup 50mm 51.4 ohms 136.721 ps 2.000 cm Stackup TL4 EDD2508AKTA DQ0 U(D1) READ 0.00 20.000 22.000 24.000 26.000 28.000 30.000 32.000 34.000 36.000 38.000 2500.0 Time (ns) 2000.0 1500.0 1000.0 51.4 ohms 136.721 ps 2.000 cm Stackup VpullUp 1.25V EDD2508AKTA DQ0 Better 500.0 0.00 20.000 22.000 24.000 26.000 28.000 30.000 32.000 34.000 36.000 38.000 Time (ns) 2500.0 RP(C0) 2000.0 51.0 ohms WRITE 1500.0 1000.0 U(A0) TL1 RS(B0) TL3 U(D0) 500.0 MPC8560 MDQ[0] 50.1 ohms 180.693 ps 3.000 cm Stackup 80mm 50.0 ohms 51.4 ohms 136.721 ps 2.000 cm Stackup TL4 EDD2508AKTA DQ0 U(D1) READ 0.00 2500.0 20.000 22.000 24.000 26.000 28.000 30.000 32.000 34.000 36.000 38.000 Time (ns) 2000.0 1500.0 1000.0 51.4 ohms 136.721 ps 2.000 cm Stackup EDD2508AKTA DQ0 500.0 0.00 20.000 22.000 24.000 26.000 28.000 30.000 32.000 34.000 36.000 38.000 Time (ns) 2009 2009.11.18 #16

2009 2009.11.18 #17

CK/CK DQS, DQ# AD, etc. AD, etc. CK/CK DQS, DQ# CK CK/CK LSI FPGACPU DSP LVDS I/O LVDS DDR2DQ0(Write) [DQ0] Xilinx Virtex-4 7.5ns =133MHz DDR2 ag e mv 1.8V 0V 2000.0 1500.0 1000.0 500.0 0.00 1.8V 7.5ns =133MHz 0V -500.0 10.000 11.000 12.000 13.000 14.000 15.000 16.000 17.000 18.0 Time (ns) 2009 2009.11.18 #18

DDR2, DDR3 DDR2DDR3 DDR3 1 IC 2 2009 2009.11.18 #19

DDR3 DIMM CTL DDR3 CK DDR3 DQS, DQ 2009 2009.11.18 #20

DDR3メモリバス対応設計 トポロジー検討例 アドレス信号 Ｔ分岐方式 フライバイ方式 60.1 ohms 2.986 ps 0.050 cm Stackup TL2 VpullUp 0.75V R1 Virtex5 U1.1 TL1 60.1 ohms 149.324 ps 2.500 cm Stackup R1 Virtex5 EDJ1116BASE A0 U1.1 U3.1 TL7 VIRTEX-5 HSTL_I 60.1 ohms 2.986 ps 0.050 cm Stackup 50.0 ohms 60.1 ohms 298.647 ps 5.000 cm Stackup VIRTEX-5 HSTL_I VpullUp 0.75V DDR3(adr) U2.1 TL3 60.1 ohms 2.986 ps 0.050 cm Stackup 60.1 ohms 149.324 ps 2.500 cm Stackup TL2 TL4 TL5 60.1 ohms 298.647 ps 5.000 cm Stackup 60.1 ohms 149.324 ps 2.500 cm Stackup 60.1 ohms 149.324 ps 2.500 cm Stackup 60.1 ohms 149.324 ps 2.500 cm Stackup EDJ1116BASE A0 U2.1 TL3 U4.1 TL8 TL5 TL1 60.1 ohms 2.986 ps 0.050 cm Stackup 60.1 ohms 2.986 ps 0.050 cm Stackup EDJ1116BASE A0 U3.1 TL7 EDJ1116BASE A0 TL9 DDR3(adr) U5.1 EDJ1116BASE A0 60.1 ohms 2.986 ps 0.050 cm Stackup U5.1 TL9 U4.1 TL8 60.1 ohms 2.986 ps 0.050 cm Stackup 50.0 ohms 60.1 ohms 2.986 ps 0.050 cm Stackup EDJ1116BASE A0 EDJ1116BASE A0 EDJ1116BASE A0 V V V V 1600.0 1400.0 1400.0 1200.0 1200.0 1000.0 1000.0 V ol t ag e -mv - V ol t ag e -mv - 1600.0 800.0 800.0 600.0 600.0 400.0 400.0 200.0 200.0 0.00 0.00-200.0 0.00 500.0 1000.0 1500.0 2000.0 2500.0 Time (ps) 3000.0 3500.0 4000.0 4500.0-200.0 0.00 500.0 1000.0 1500.0 2000.0 2500.0 Time (ps) 3000.0 3500.0 4000.0 4500.0 T分岐方式に加え フライバイ方式のトポロジーも選択可能 フライバイ方式は波形品質が向上 ただし各メモリーへの信号到着時間に差が生じる為 CLK-DQS間のDe-skewが必要 Write Leveling) 2009 アイカ工業株式会社 2009.11.18 #21

DDR3 DDR3 DQS DQSDQ 1bit tds+tdh DH DDR2-533 DDR3-1066 1876ps 325ps 938ps 125ps IC ( set up time hold time 2009 2009.11.18 #22

DDR2 1L1 2L2 3L3 70m 75m ADR0(ADR7ADR0 1.0mm L4 GND L5 6L6 75m 70m Vp-p1.2V ADR7 DDR2 STOP ADR12bit ADR71.2V 2009 2009.11.18 #23

130mm 100 W S W r =4.2, 120m tan=0.02 W[mm] S[mm] Zdiff[] 0.21 0.50 98 0.16 0.20 100 Zcom[] 26 32 TDR 2009 2009.11.18 #24

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50 2009 2009.11.18 #26

50 50 / (-42.8mV) (-2.5mV) 2009 2009.11.18 #27

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ACISIBIS IBIS 12 L2 1 Low 15mm 2009 2009.11.18 #29

1 2 3 L1 L2 L3 70m 75m 1.0mm 1 2 L1 L2 L3 70m 75m 1.0mm GND 6 L4 L5 L6 75m 70m 4 GND 6 L4 L5 L6 75m 70m 2.5 2.5 Voltage[V] 2 1.5 1 0.5 0-0.5 1780mV Voltage[V] 2 1.5 1 0.5 0-0.5 180mV -1 110 120 130 140 150 160 170 180 Time[nsec] -1 110 120 130 140 150 160 170 180 Time[nsec] 2009 2009.11.18 #30

#31 2009 2009.11.18 IBIS IBIS DDR2 DDR2 aggressor aggressor9 victim victim1 L2 L2 aggressor aggressor12 12 victim victim1 (0 (0 DDR2SDRAM DDR2SDRAM aggressor L1 L2 L6

1 2 3 L1 L2 L3 70m 75m 1.0mm GND 6 L4 L5 L6 75m 70m 2.5 2.5 2 Voltage[V] 1.5 1 0.5 0-0.5 1780mV Voltage[V] 2 1.5 1 0.5 0-0.5 1560mV -1 110 120 130 140 150 160 170 180-1 Time[nsec] 110 120 130 140 150 160 170 180 Time[nsec] Aggressor Aggressor39 2009 2009.11.18 #32

V1 V2 α = α + α + α c d r [db] α = 20log S 10 21 α = 20log V 10 V 1 2 α V = V 1020 2 1 2009 2009.11.18 #33

V1 V2 V1 V2 Sdd21 =(S21-S41-S23+S43)/2 =V2/V1 Sdd21 [db] =20log(V2/V1) Sdd21[dB] 0-1 -2-3 -4-5 -6 100 89 79 71 63 56 50 [%] 2009 2009.11.18 #34

PCI Express [mv] 684 513 342 171 0-171 -342-513 -684 400ps [dbm] 15 5-5 -15-25 -35-45 -55-65 0 1 2 3 4 5 6 7 8 [GHz] 2009 2009.11.18 #35

Tx (HSPICE) DCVS ID=V1 V=1 V DCVS ID=V17 V= 0 V DCVS ID=V2 V=1.2 V DCVS ID=V18 V= 0 V DCVS ID=V3 V= 0 V 1 2 3 4 5 DCVS ID= V15 V=0 V V=0 V DCVS DCVS ID=V16 ID=V14 V=1 V V=1 V 19 18 DCVS DCVS ID=V4 ID=V6 V= 0 V V=0 V DCVS DCVS ID=V5 ID=V7 V=0 V V= 0 V 17 DCVS ID= V13 16 SUBCKT ID=S1 NET="gt3_xtDriverModel_Wrap" 6 7 8 9 10 15 14 13 12 11 DCVS ID=V8 V=1 V DCVS ID= V11 V=1 V DCVS ID=V10 V=1 V DCVS ID= V9 V=1 V MEM2LIN ID=TL 2 W1=0. 09 mm SUBCKT W2=0. 09 mm ID= S4 S=0.2 mm NET="TanD2 0" L=65 mm Acc=1 1 1 2 W1 1 2 SUBCKT ID=S5 NET="TanD20" 2 W2 3 4 1 2 MCLI N ID=TL5 W=0.7 mm S=0.3 mm L=1 mm W W MEM2L IN ID=TL4 W1=0.09 mm W2=0.09 mm S=0.2 mm L=8.5 m m Acc =1 W1 CAP ID=C1 C=0.1 uf CAP ID=C2 C=0. 1 uf PCI Express SPICE 1 2 W2 3 4 3 4 MEM2LIN ID= TL1 W1=0.0 9 mm W2=0.0 9 mm S=0. 2 mm L=3.5 mm Acc=1 1 W1 2 MSUB4 Er1=3.7 Er2=3.7 Er3=4.2 Er4=4.2 Tan d1= 0.01 9 Tan d2= 0.01 9 Tan d3= 0.02 1 Tan d4= 0.02 1 H1=0. 015 mm H2=0. 047 mm H3 =0. 04 m m H4 =0. 04 m m T=0.035 mm Rh o=0.69 Na me=msub1 W2 3 4 SUBCKT ID= S7 NET= "T and2 0" 1 MEM2L IN ID=TL3 3 4 W1=0.09 mm W2=0.09 mm S=0.2 mm L=8 0 mm Acc= 1 V_ P ROB E ID=VP1 SUBCKT ID=S3 NET="ComPCI1M" 1 2 LM S E QU AL I ZE R 2 W1 3 4 1 2 MSUB Er=4.2 H=0.08 mm T=0.042 mm Rh o=0.697 Tand=0.021 ErNom=4.2 Na me=sub1 2 W2 1 5 SUBCKT ID=S6 NET="Tan D20" V_PROBE ID=VP2 DCVS ID=V3 1 V=1 V DCVS ID= V3 0 V=0 V TxRx [db] 0-10 -20-30 Sdd21-40 Sdd11-50 0 2 4 6 8 [GHz] 1 0.8 0.6 0.4 0.2 0-0.2-0.4 SPICE 18.5% Vp-p 522mV 0 0.3 0.6 0.8 Time (ns) p1 1 0.8 0.6 0.4 0.2 0-0.2-0.4 DCVS ID= V12 V=1 V DCVS ID=V21 V= 0 V DCVS ID= V19 V=1. 2 V DCVS ID=V22 V= 1 V DCVS ID=V2 0 V=0 V 1 2 3 4 5 6 7 8 9 DCVS DCVS ID=V23 ID=V25 V= 0 V V= 0 V DCVS DCVS ID=V24 ID=V26 V=1 V V=0 V 2009 2009.11.18 18 17 16 15 SUBCK T ID=S2 NET=" gt3 _xrio Mod el_wr ap" 39% 14 13 12 11 DCVS ID=V29 V= 1 V DCVS ID=V28 V=1 V DCVS ID=V27 V=1 V 10 Rx (HSPICE) Vp-p 459mV 0 0.3 0.6 0.8 Time (ns) p1 #36

DIMM Ethernet (RJ45) SMA USB DVI 2009 2009.11.18 #37

Sdd21 [db/100mm] 0-1 -2-3 -4-5 Rz r =4.2, tan=0.02 (Rz 2.5μm) (Rz 5.0μm) 150 210 150m 130m 0 2 4 6 8 [GHz] [db/100mm] Rz [μm] [GHz] 2.5 5.0 0 0 0 2-0.10-0.19 4-0.29-0.52 6-0.46-0.85 8-0.60-1.21 2009 2009.11.18 #38

Z 0 Z 0 ε r W t h Z diff Z diff ε r W S W t h TDR TDR Agilent 54750A+54754A Tektronix 11801C+SD24 Polar CITS500 2009 2009.11.18 #39

Zdiff[Ω] Zdiff[Ω] 140 120 100 80 60 140 120 100 80 60 0.5 0.7 0.9 1.1 1.3 1.5 1.7 [ns] 0.5 0.7 0.9 1.1 1.3 1.5 1.7 [ns] Sdd21[dB] 0-5 -10-15 124mm 0 2 4 6 8 [GHz] 2009 2009.11.18 #40

ATA ATA 0-5 Zdiff [Ω] 130 120 110 100 90 80 70 0.7 0.9 1.1 1.3 1.5 [ns] Sdd21 [db] -10-15 -20-25 -30 0 2 4 6 8 [GHz] 2009 2009.11.18 #41

3.125Gbps -0.74(0.92) -1.31(0.86) -1.81(0.81) -2.81(0.72) -3.16(0.70) FR4,100mm 3.125Gbps -4.75(0.58) 1.56 4.69 7.81 2009 2009.11.18 #42

DDR2 667-0.24(0.97) -0.43(0.95) -0.53(0.94) -0.77(0.92) -0.96(0.90) -1.4(0.85) FR4,100mm DDR2 667 0.33 1.0 1.67 2009 2009.11.18 #43

GND_a 3.3V GND 10MHz V L =0V,V H =3.3V 3pF L1 S L2 GND 0.12mm 74LV244APW 4.7F 1 22F L3 Vcc L4 S 1.0mm or 0.2mm 0.12mm 2009 2009.11.18 #44

CLK(10MHz) GND_a 1 OE A Y A Y A Y A Y 10 GND GND 74LV244 3.3V Vcc 20 OE Y A Y A Y A Y A 11 GND_a 3.3V C1 C2 C3 C4 C5 GND 3.3V C1 C2 C3 2009 2009.11.18 #45

GND VCC 1.0mm 1mm 5mm [V] 4 3.8 3.6 3.4 3.2 3 2.8 2.6 2.4 2.2 2 570mV 890mV 100ns=10MHz 0.00 0.05 0.10 0.15 0.20 [μs] 13 11-1 2009 2009.11.18 9 7 5 3 1 #46

GND VCC 1.0mm [V] 1mm 4 3.8 3.6 3.4 3.2 3 2.8 2.6 2.4 2.2 2 230mV 890mV 100ns=10MHz 0.00 0.05 0.10 0.15 0.20 [μs] 13 11-1 2009 2009.11.18 9 7 5 3 1 #47

GND VCC 1.0mm mmc VG0.1F1 [V] 4 3.5 3 2.5 2 1.5 1 0.5 0 353mV 880mV 0.00 0.05 0.10 0.15 0.20 [μs] 6 5 4 3 2 1 0-1 2009 2009.11.18 #48

A1mm 5mm 1000 100 10 1 GND Vcc C 0.1 0.01 1 10 100 1000 2009 2009.11.18 #49

FPGA DDR2 FPGAVirtex5-DDR2 L8 IC 1.0V V CCINT ( FPGA 1.0V ) FR-4 0.32mm 2009 2009.11.18 #50

10000 1000 100 0.1or 0.01 4.7 10 Z[Ω] 1 0.1 0.01 0.001 1 10 100 1000 Frequency[MHz] 2009 2009.11.18 #51

BGA 2009 2009.11.18 #52

DDR2BGA A C B 2009 2009.11.18 #53

BGA 2009 2009.11.18 #54

DDR3 2009 2009.11.18 #55

DRAM DQ Bus Speed DDR1(2.5V) 200400Mbps/pin (200MHz) DDR2(1.8V) 400800Mbps/pin (400MHz) DDR3(1.5V) 10661600Mbps/pin (800MHz) 2000 2005 MHzDDR MHzDDR HyperLynx/LineSim(Mentor) Volt 3.0 2.5 2.0 1.5 1.0 0.5 0.0 0 2 4 6 8 10 12 14 16 18 20 Time [ns] 2010 [DQ0] Xilinx Virtex-4 DDR2 ag e mv 2000.0 1500.0 1000.0 500.0 0.00 1.8V 7.5ns =133MHz 0V -500.0 10.000 11.000 12.000 13.000 14.000 15.000 16.000 17.000 18.0 Time (ns) HyperLynx/BoardSim(Mentor) 2009 2009.11.18 #56

ATAIII 6Gbps (3GHz) USB3.0 5Gbps PCI Express2.0 5Gbps (2.5GHz) (1.5GHz) ATAII 3Gbps PCI Express1.1 2.5Gbps (1.25GHz) ATA 1.5Gbps 2000 2005 2010 S HSPICE S-NAP/ NAP/Field(MEL)[ )[] MicrowaveOffice(AWR) ++MicrowaveOffice(AWR) 0-5 [db] -10-15 -20-25 Sdd21 Sdd11-30 0 2 4 6 [GHz] 2009 2009.11.18 #57

1. EMI 2. DEMITASNX(NEC ) SPICE 10000 1000 LSI DRAM_IO_PORT FPGA_IO_PORT DRAM_+1.8V_PORT FPGA_+1.8V_PORT etc Z[Ω] 100 10 1 0.1 0.01 0.001 1 10 100 1000 Frequency[MHz] SIwave(Ansoft)+MicrowaveOffice(AWR) 2009 2009.11.18 #58

0.4mmCSP 0.5mm CSP 1. 0.4mm 1 0.15mm 10 0.1mm 30m 0.5mmCSP CSP 2009 2009.11.18 #59

2009 2009.11.18 #60

本 資 料 ご 利 用 に 際 しての 留 意 事 項 技 術 情 報 の 利 用 (1) 本 技 術 情 報 サービスにおいてアイカ 工 業 が 提 供 する 技 術 資 料 技 術 データ 外 形 図 仕 様 書 CADデー タ システム 事 例 ユーザーズマニュアル 取 扱 い 説 明 書 等 の 情 報 ( 以 下 本 情 報 という)の 著 作 権 を 含 む 知 的 財 産 権 は すべてアイカ 工 業 が 所 有 します 従 いまして 本 情 報 ( 本 情 報 を 印 刷 したものを 含 みます)の 一 部 または 全 部 を 無 断 で 転 載 複 製 変 更 第 三 者 への 譲 渡 または 貸 出 し 頒 布 送 信 可 能 な 状 態 にすることはできません 本 情 報 は 商 用 目 的 以 外 の 私 的 利 用 に 限 り 閲 覧 ダウンロード 印 刷 することができます 本 情 報 の 使 用 権 を 第 三 者 に 譲 渡 し 再 使 用 許 諾 または 担 保 の 目 的 にすることはできません (2) 本 情 報 に 含 まれる 会 社 名 及 び 製 品 名 は 各 社 の 商 標 または 登 録 商 標 です (3) 本 情 報 の 内 容 は 予 告 なく 変 更 される 場 合 があります (4)アイカ 工 業 は 本 情 報 が 実 施 権 の 許 諾 を 行 うものではなく また 第 三 者 の 知 的 財 産 権 を 侵 害 していない こと 及 び これらが 利 用 者 の 使 用 目 的 に 合 致 していることを 保 証 するものではありません (5)アイカ 工 業 は 本 情 報 の 使 用 または 使 用 できなかったことにより 生 じた 損 害 は たとえそのような 損 害 の 発 生 や 第 三 者 からの 賠 償 請 求 の 可 能 性 があることについて 予 め 知 らされていた 場 合 でも 一 切 責 任 を 負 い ません お 問 い 合 せ 本 情 報 に 関 するお 問 い 合 わせ その 他 お 気 付 きの 点 がございましたら アイカ 工 業 株 式 会 社 電 子 カンパニー 各 営 業 支 店 または 電 子 カンパニーのホームページサポート 担 当 support.ele@aica.co.jp ( 電 話 0573-56-2162) まで 御 照 会 ください D4-070622T-01 2007 アイカ 工 業 株 式 会 社 #39

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