SH2A-DUAL コア搭載製品 SH7265 のご紹介 システムソリューション統括本部システムソリューション製品技術部 1
ルネサスのマルチコア化取組み (1) 業界動向 ニーズ : 機器のさらなる性能向上 高機能化 対応策 : 微細化による大規模集積化 高速化 消費電力問題 解の 1 つとして マルチコア化の流れ (2) ルネサスのマルチコア化取組み状況適用分野別のマルチコア製品を開発中 1 マルチメディア処理向けマイクロプロセッサ (SH-4A) 2 機器制御向けマイクロコントローラ (SH-2A) (3) 今回のご紹介製品 SH2A-DUAL コア搭載製品 : SH7265 業界初の汎用マルチコア マイクロコントローラ製品 2
目次 製品化の背景 開発コンセプト マルチコア技術の概要 マルチコア製品第一弾の概要 利用方法 まとめ 今後 3
背景処理の増大と消費電力 動向 : ユビキタス社会に向け 機器のさらなる高機能化 高性能化 安全化を追求この結果 組込み機器の処理内容の高度化 大規模化が急速に進展中 要求 : マイコンに対し より一層の高処理性能化 大規模集積化 2. 対応策 従来は微細化で対応 しかし 近年は微細化だけでは対応しきれず 理由 :CPU コアが 1 つでは 非常に高い動作周波数を必要とし 消費電力が増大 1 つの解 : マルチコア化 (1 チップに CPU コアを複数搭載し 処理性能を向上 ) 商用化例 1. サーバ 2.PC 用プロセッサ 3. 専用 SoC( 用途限定 ) 汎用の組込み用途向けではなし 4 大シングルコア消小 1. 市場の動向と要求費電力低 2 CPU コア 処理性能 マルチコア 4 CPUコア 高 消費電力低減低減
お客さまのニーズ マイクロコンピュータを使っているけれどもそれを更に 制御処理能力の向上 開発コストの抑制 信号処理能力を DSP 並みに向上 グラフィックス表示能力の高度化 ネットワーク通信機能等の容易な付加 部品点数 部品コストの抑制 消費電力の抑制 リアルタイム性の確保 汎用マイコンとして製品化 SH-2A デュアルコア マイコン 5
目次 製品化の背景 開発コンセプト マルチコア技術の概要 マルチコア製品第一弾の概要 利用方法 まとめ 今後 6
組込み向け汎用マルチコア製品開発のコンセプト 組込み向け汎用マイコンの要件を保持 低消費電力重視 リアルタイム性の確保 汎用性の確保 開発ツールの整備 既存システムからの移行容易性を考慮 7
組込み機器分野での要件 (1) ーリアルタイム性の確保 - アプリケーションの高性能化 複雑化による課題 制御処理の対象数増加し リアルタイム性が必要な制御処理に影響 シングルコア処理が阻害され トラブル発生 システムコントロール 処理 1 CPU 処理 2 音切れなどが発生 処理 3 CD デッキ制御 CD デッキ 課題へのルネサスの対応 音切れなし マルチコアリアルタイム性が必要な処理を分離これにより 他の処理に影響されず システムコントロール 処理 1 処理 3 CPU0 処理 2 CPU1 CD デッキ制御 CD デッキ 8
組込み用途 信号処理 機器制御など応用が広範囲 専用 SoC マルチコア構成例 :CPU( 機器制御 )+ 音声処理または画像処理用プロセッサ 音声や画像の処理性能は高いが 用途が限定 システムコントロール 組込み機器分野での要件 (2) ー汎用性の確保 - 処理 1 処理 3 CPU マルチコア 処理 2 専用 DSP 音楽再生 音楽再生処理 システムコントロール 処理 1 処理 3 CPU 処理 2 専用ク ラフィックスフ ロセッサ 画像処理 画像表示 9
課題へのルネサスの対応ー汎用性の確保 - 音声処理や画像処理が可能な高性能 CPU コアを複数搭載 同じ CPU で音声や画像の処理を行え 多様な応用に対応可能 マルチコア システムコントロール CPU0 FPU 内蔵汎用コア CPU1 FPU 内蔵汎用コア 音楽再生処理 FPU により 信号処理や画像処理を高速実行 画像表示 10
目次 製品化の背景 開発コンセプト マルチコア技術の概要 マルチコア製品第一弾の概要 利用方法 まとめ 今後 11
マルチコア技術の概要 (1) リアルタイム制御性能に優れた SH2A-FPU CPU コア 音声や画像処理も可能な高性能 CPU コアを採用 (2) 高転送効率の 4 層マルチレイヤバス構造 高速かつ安定した処理性能を確保 (3) CPU 間の連携処理を実現する CPU 間通信機能 ハードウェアおよびソフトウェアのサポートにより CPU 間での互いの処理状況の把握 処理の同期およびデータの受け渡しが可能 (4) マルチコア用プログラム開発を支援する開発環境 エミュレータ コンパイラおよびデュアルコア用 OS を準備 12
成長続ける SuperH コア SuperH のコアは MMU 搭載の SH-4A と 組込み用途に特化した SH-2A に集約しました SH-4 SH-4 プロセッサ系 SH-4A 産業 ネットワーク 携帯電話 カーナビ デジタル AV 向け組み込みプロセッサ MMU 有り汎用 OS サポート (LINUX 等 ) 可能 SH-2 SH-2 SH-3 SH-3 SH2-DSP SH3-DSP コントローラ系 SH-2A 産業 自動車 民生等 汎用組み込みコントローラ SH-1 SH-1 MMU 無し μitron 中心にサポート 1993 1995 2000 2003 2005 13
SH2A FPU コアの特長 1. 高性能組込み機器向け CPU レジスタバンクによる高速な割込み応答速度 高コード効率 2. 浮動小数点演算ユニット (FPU) 画像処理 信号処理等に幅広く適用可能 3.FPU を含めたスーパスカラ演算方式 特定の領域では DSP を凌ぐ性能 4. 処理の応答サイクルを保障し かつ高速な応答 リアルタイム性を必要とするプログラムを内蔵 RAM 領域に格納 14
SH2A-DUAL プラットフォームは AMP 型のマルチコアプラットフォームです ヘテロジニアス構成 OS 1 OS 2 AMP (Asymmetrical Multi Processor: 同一 CPU) OS 1 OS 2 SMP (Symmetrical Multi Processor: 同一 CPU) Single OS Instance CPU A CPU B CPU A CPU A CPU A CPU A コア IO ピンおよびバスを別々に搭載し 完全に IO バスを分離 異なる LSI をワンチップに実装したイメージ 同種もしくは異種の CPU コアを複数個搭載 IO バスを CPU 間で共有 各 CPU ごとに 同種もしくは異種 OS 上で 異なるタスクを処理する 同じ種類の CPU コアを複数個搭載 一つの OS により 各 CPU に動的にタスクを分散して処理する リアルタイム性に優れる ソフトウェア記述性に優れる 15
基本アーキテクチャ 1. 汎用の SH2A-FPU コアを 2 個搭載 SH2A-FPU CPU0 FPU0 RAM0 Cache0 SH2A-FPU CPU1 FPU1 RAM1 Cache1 DMAC 2.4 層式のマルチレイヤバス構造 SH2A-FPU コア毎に独立したバスアクセスを確保 内部バス ( マルチレイヤバス構造 ) 周辺モジュール 外付け RAM 内蔵 RAM と DMAC を組み合わせて処理の応答サイクルを保障 16
CPU 間の通信方式 CPU0 CPU1 SH2A-FPU CPU0 URAM0 FPU0 INT CPU 間割込み SH2A-FPU CPU1 INT FPU1 URAM1 CPU 間割込み ( 専用ハードウェア ) 一方の CPU からもう一方の CPU へ割込み パラメータ受け渡しなどの通知を行う パラメータ通信 通信用メモリ領域 パラメータ通信 通信用メモリ領域を介したコピーによるパラメータ送受信 CPU 間通信の機能により CPU0 と CPU1 との間で処理の連携が可能 17
組込み用マルチコア対応 OS (SH2A-DUAL 用 μitron ) 外部 周辺割込み タスク 割込みハンドラ CPU 間割込み機能 (ITRON) CPU 間通信 ( 双方向 ) CPU 間割込み機能 (ITRON) 割込みハンドラ タスク ITRON カーネル アクセス CPU#0 物理メモリ CPU#0のみ使用 CPU#1のみ使用共有 ( 通信用メモリ領域 ) ITRON カーネル CPU#1 アクセス タスクの割り当ては プログラム開発時にあらかじめ決めておきます この OS の利用によって 旧来の ITRON から大幅に変わることなく SH2A-DUAL をご利用いただけます 18
SH2A-DUAL(SH7265/SH7205) 用開発ツール μitron 仕様 OS HI7200/MP (SH-2A マルチコアデバイス用 AMP 型 ) 新製品 オンチップデバッギングエミュレータ E10A-USB ( マルチコアデバイス用 型名 :HS0005KCU04H) 新製品 C/C++ コンパイラ SuperH ファミリ用 C/C++ コンパイラ ( 推奨バージョン Ver.9) コンパイラ アセンブラは既存の SH-2A 用ツールが使用できます 評価ボード R0K572650D000BR SH7265 評価ボード R0K572650D000BR 開発中 ( 特別出荷中 ) SH7205CPU ボード M3A-HS50G50 開発中 ( 特別出荷中 ) M3A-HS50G50 19
High-performance Embedded Workshop CPUID#1 ワークスペース Build ELF/DWARF CPUID#2 ワークスペース Build ELF/DWARF S-Type S-Type ターゲットボード E10A-USB 20
目次 製品化の背景 開発コンセプト マルチコア技術の概要 マルチコア製品第一弾の概要 SH2A-FPU コアを 2 個搭載する製品 SH2A-DUAL として展開最初の製品 : SH7205 SH7265 利用方法 まとめ 今後 21
SH7205 概要 適用分野 : 産業機器 一般機器 豊富な周辺機能 1. 各種ストレージをサポート (ATAPI/NANDフラッシュ/USB 2.0) 2.2Dエンジン搭載 ( デジタル動画入力 アナログRGB 出力 ) 3. 多機能タイマ内蔵モータ制御可能 SH-2A (200MHz) SH-2A (200MHz) BSC ROM,SRAM, SDRAM MTU2 5ch INTC FPU FPU DMAC SSI 6ch I Cache 8kB I Cache 8kB URAM 32KB ATAPI D Cache 8kB D Cache 8kB URAM 64KB CAN 2ch パッケージ :272 ピン BGA (Ball Grid Array) ADC 10bit 8ch RTC WDT SSU 2ch NAND Flash IF 2D Graphics USB2.0 HOST/ FUNC (HS) 2port SCIF 6ch I2C 22
SH7265 概要 適用分野 デジタルカーエンターテイメント機器等 SH7205 に下記機能を付加 1.SDカードインタフェース 2.IE Bus 3. 圧縮音楽ファイル (AAC 形式 ) エンコード アクセラレータ 車載品質対応 (-40~85 ) パッケージ :272 ピン BGA (Ball Grid Array) SH-2A (200MHz) SH-2A (200MHz) BSC ROM,SRAM, SDRAM MTU2 5ch ADC 10bit 8ch INTC WDT FPU FPU DMAC SSI 6ch NAND Flash IF I Cache 8kB I Cache 8kB URAM 32KB SCIF 6ch D Cache 8kB D Cache 8kB URAM 64KB CAN 2ch USB2.0 HOST/FUNC (HS) 2port SD Card IF I2C RTC SSU 2ch 2D Graphics AAC Enc. ATAPI IE Bus 23
SH7265/SH7205 の特長 - 電源電圧 : Vcc 1.2V, PVcc 3.3V - パッケージ : BGA1717-272(0.8mmピッチ ) - 温度 : -20~85 (SH7205) -40~85 (SH7265) - WS: NOW 24
目次 製品化の背景 開発コンセプト マルチコア技術の概要 マルチコア製品第一弾の概要 利用方法 まとめ 今後 25
ソフトウェア構成 Application #0 uitron SH2A-FPU CPU0 FPU0 RAM0 Cache0 Application #1 SH2A-FPU CPU1 FPU1 uitron RAM1 Cache1 デュアル OS 構成 < メリット > シングルコアの uitron プログラムを SH2A-DUAL 用 uitron を用いてデュアルコア用プログラムに流用可 uitron の Remote Procedure Call 機能および Remote Service Call 機能を活用 RAM 周辺 26
インバータ制御に必要な PWM 波形の発生 SH7205 を用いた産業 / 計測機器応用例 SH-2A (200MHz) SH-2A (200MHz) BSC ROM,SRAM, SDRAM FPU FPU DMAC I Cache 8kB I Cache 8kB URAM 32KB D Cache 8kB D Cache 8kB URAM 64KB (1) CPU0 で制御 : FPU を使用した座標計算モータ制御に適した MTU2 内蔵 (PWM 波形出力,2 相エンコーダ機能 etc.) (2) CPU1 で制御 : 表示制御 CAN/USB 等等通信制御 (3) FPU MTU CAN 等の強力な周辺機能 MTU2 5ch INTC SSIF 6ch ATAPI CAN 2ch ネットワーク TR/RV PC ADC 10bit 8ch WDT NAND Flash IF 2D Graphics (Vin / Vout) 各種コントロールホストからの指示 USB2.0 HOST/ FUNC (HS) 2port RTC SSU 2ch I2C SCIF 6ch アナログ RGB 表示 27
目次 製品化の背景 開発コンセプト マルチコア技術の概要 マルチコア製品第一弾の概要 利用方法 まとめ 今後 28
SH2A-DUAL プラットフォームのまとめ AMP( 非対称型マルチプロセサ ) レイテンシ重視型のマルチレヤーバス (MLB) を採用 2 つのバスマスタ DMA 用の合わせて 4 系統の独立バス構造 この 2 つのバスマスタに 2 個の CPU を搭載 SOC 用標準バスとして多くの実績あり CPU は 組込み制御に適した SH2A-FPU(200MHz) を搭載する FPU は 産業 音楽などの信号処理 数値計算に適する URAM を併用することで高い実効性能を引き出せる レジスタバンクを持ち高い応答性を持つ 内蔵フラッシュメモリ時にも対応できる構造を保有 SH2A-DUAL 対応 μitron, デバッガを整備 今後も性能向上 電力低減の継続的な努力を行います 29
SH2A 系製品は DUALコア以降も 組込みCPU の性能向上を継続します SH-2/2E 104 MIPS FPU MAC ~80MHz SH-1 26 MIPS SH-2A Super Scalar(2 Issues ) Harvard architecture Parallel Flash access(128bit+rom Cache) New Instruction SH2-DSP 78 MIPS DSP ~100MHz Embedded Core SH-2A Dual/Multi Function Improved Dual/Multi Core Individual high speed Local-ROM/RAM High speed internal bus(i. e. 400MB/s 4) SH-2A 480MIPS ~200MHz Multi Core 化 SH-2A Dual 960MIPS Planning SH-2A Multi 1GIPS~ ~20MHz 1995 2005 2010 30
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