これさえ知っていれば迷わない　－PCI Expressエンドポイント特集－　2006/10　Vol.1

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1 これさえ知っていれば迷わない -PCI Express エンドポイント特集 年 10 月第 1 回 概要 PALTEK では PCI Express のブリッジ スイッチ エンドポイント 評価ボードなど PCI Express に関係する多くの商品を扱っておりますが ここでは FPGA でエンドポイント (Configuration Header Type00 を実装する I/O 階層の末端デバイス ) を実現する際 どんな方法がベストな実現方法なのかを中心にまとめました 目次 これさえ知っていれば迷わない -PCI Expressエンドポイント特集 PCI Express の予備知識 PCI Expressの概要 PCI Expressが誕生した理由 PCI Expressの特徴 PCI Express エンドポイントの実現方法 FPGA+ 専用 PHYチップの場合 FPGA 1 チップの場合 PALTEKからのご提案 PHYを使うならPIPE 設計は必須 PIPE 設計ノウハウ IPコアは重要 ストラクチャード ASIC でエンドポイント

2 これさえ知っていれば迷わない -PCI Express エンドポイント特集 - 1 PCI Express の予備知識 1.1 PCI Express の概要 PCI Express とは現在広く利用されている PCI の用途を全て置き換える目的で開発された第三世代のシリアル転送インターフェイスです Intel が 3GIO (The 3rd Generation I/O) の名称で開発を行っていましたが PCI バスを継承する技術として PCI-SIG に提案され 2002 年に正式に PCI Express として規格化されました PCI Express はサーバやワークステーションだけでなく デスクトップ PC やノート PC を含めた全ての PC 通信機器 さらには高帯域を必要とする組み込み機器 バックプレーンにまで使用されています また PCI ExpressGen2(Generation2) つまり次世代 PCI Express が注目を集めていますが これは現在の Gen1の転送レート (1レーン 2.5Gbps) の約 2 倍の転送レートを可能にします PCI Express ケーブル ( 現在 Rev 0.7) や PCI Express カードなど PCI Express の利用されるシーンは広がっています PCI Express は今後確実に知っておかなければいけない規格の一つといえます 1.2 PCI Express が誕生した理由 PCI Express 誕生した理由は PCI が深く関係しています PCI は長い間業界標準として使用されてきました 現在はほとんどのパソコンに採用されています しかし 高速 CPU メモリ 高性能グラフィックスなどの高速な帯域幅を必要とするアプリケーションの普及により PCI がボトルネックとなりつつありました また PCI はパラレル転送の為 スキューの発生や EMC 問題などを抱えていました そこで誕生したのが PCI Express です PCI Express は PCI の抱えていた問題を改善し よりハイパフォーマンスな転送を実現しています 1.3 PCI Express の特徴 ポイント ツー ポイント接続のシリアル転送 PCI Express の転送はポイント ツー ポイント接続のシリアル転送です 図 1-1 のように双方向の 2 本の伝送路からなり 片方向 2.5Gbps( 双方向 5.0Gbps) の通信が可能です 実際はこの値は理論値で 8B/10B などの技術が使われている為実行値は片方向 2.0Gbps 程度 ( 双方向 4.0Gbps) となります ( この双方向の 2 本の伝送路を 1 レーンと呼んでいます ) シリアル転送なので信号線が少なく 基板面積の縮小や 配線の簡易化が図れるようになりました さらに高速な転送速度を必要とする場合 このレーンを複数束ねることにより最大 8GB/s もの転送を可能にしています (x1 x2 x4 x8 x16 x32) 図 1-1 ポイント ツー ポイント接続のシリアル転送 2

3 1.3.2 レイヤ構造 PCI との互換性 PCI Express は現在広く普及している PCI インターフェイスと物理的に互換性はないものの 通信プロトコルは共通のものが使われています ですから 既存のシステムに PCI Express を導入した際に ソフトウェアや OS の変更をする必要がありません また PCI Express は各機能がレイヤ化されている為 将来データレートを引き上げた場合でもほかの部分への影響は最小限でほとんどが流用可能です 一方 近い将来広帯域を確保したいという場合でも 複数レーンの同時使用により帯域の拡大も可能となっています 図 1-2 PCI Express レイヤ構造 3

4 2 PCI Express エンドポイントの実現方法現在 PCI は PC 周りの共有バスとして広く使用されていますが 最近では PCI Express の使用も多く見られるようになりました 2002 年に規格化された当時は PCI Express を使用するお客様も少なく感じましたが現在は PCI Express へ移行するお客様も多く PCI Express に関するお問い合わせは増加する一方です PALTEK では PCI Express のブリッジ スイッチ エンドポイント 評価ボードなど PCI Express に関係する多くの商品を扱っておりますが ここでは FPGA でエンドポイント (Configuration Header Type00 を実装する I/O 階層の末端デバイス ) を実現する際 どんな方法がベストな実現方法なのかを考えるお手伝いをしたいと思います 知っておいて頂きたいのは FPGA でエンドポイントを実現する方法は PHY 内臓の FPGA を使う 1 チップ構成 PCI Express 専用 PHY を外付けする 2 チップ構成の 2 通りがあるという事です それではそれぞれの特徴を見ていきましょう 2.1 FPGA+ 専用 PHY チップの場合 FPGA と PHY チップで PCI Express を実現する場合のメリットとしては以下の点が挙げられます 図 2-1 メリット1 :MAC 層に用いる FPGA の選択肢が広いため コスト メリットの高い組み合わせを柔軟に選ぶ事ができる メリット2 :PCI Express に最適化された PHY( 物理層 ) チップを用いる事で 高速インターフェイス部分の設計をスムーズに進められる メリット3 : 各種パワーステータスやビーコン出力 レシーバ検出など 汎用 PHY チップや FPGA では難しい PCI Express 特有の機能に対応 このように コストを重視し PCI Express 特有の機能を使用したい時 2チップ構成が利用されます しかし PHYチップとMAC 間にPIPE (Physical Interface for PCI Express) と呼ばれるインターフェイスを構築する必要があり PIPE 設計を面倒と感じる方も多いのではないでしょうか PALTEKでもPCI Express 評価ボードを作成している経緯より このPIPE 設計を行っています 詳しくは 3 PHYを使うならPIPE 設計は必須 でご説明させて頂きます いくつかのポイントをおさえればそれほど難しくはないはずです 4

5 2.2 FPGA 1 チップの場合 FPGA1 チップでエンドポイントを実現する場合のメリットとしては以下の点があげられます 図 2-1 メリット 1 : 全ての機能を 1 チップで実現できる メリット 2 : 設計期間の短縮と基板配線効率の向上 メリット 3 :FPGA の回路設計についても各 FPGA ベンダが提供する開発環境のみで設計できる このように基板面積を縮小したい PIPE 設計を省きたい High-End 製品を検討しているという時 1チップ構成が利用されます 注意点としては限られたロジック リソースと機能の制約がある中での設計となる為 そのデバイスに関する機能情報をしっかりと理解しなければなりません 他の FPGA と比べてトランシーバ ブロック内臓 FPGA はチップ コストが高い為 コストと設計期間のトレードオフをしっかりと検討する必要があります 2.3 PALTEK からのご提案 PALTEKではFPGA+ 専用 PHYチップの組み合わせを ザイリンクス社のFPGAとジェネシス ロジック社のPHYチップで PHYを内蔵したFPGA はザイリンクス社 Virtex TM -4FX Virtex-ⅡProでご提供させて頂きます ジェネシス ロジック社の PHY チップは業界で唯一 4 レーン品を出荷しており 1 チップで 4 レーンを可能にしています Virtex シリーズは RocketIO マルチギガビットシリアルトランシーバと実証済みの SelectIO パラレル I/O テクノロジの利用により 新しいシリアル規格と既存のパラレル規格との間の柔軟なブリッジングを実現しています 詳細リンク先 ザイリンクス社 FPGA ジェネシス ロジック社の PHY チップ 5

6 3 PHY を使うなら PIPE 設計は必須 FPGA に PHY チップを外付けにする際 PIPE (Physical Interface for PCI Express) についての知識は必須です PIPE 設計を理解しなければいけないというのは時間も気力も必要ですから面倒と感じている方は多いのではないでしょうか ですがポイントさえおさえることができればそれほど難しくないものです PIPE とは何か 設計のポイントを押さえ 設計にのぞみましょう 3.1 PIPE 設計ノウハウ PIPE インターフェイスについては 具体的に電気的特性が規格化されているわけではありません そのため PHY チップと MAC 層デバイス (FPGA) の相互接続性をしっかりと理解したうえで設計する必要があります ( 図 3-1) 図 3-1 PIPE インターフェイス構成 例えば PHY チップと FPGA の間のインターフェイスに SSTL-2 という I/O 規格を用いて PIPE インターフェイスを実現した場合 出力端の直列終端抵抗と入力端の並列終端抵抗が必要になります. 8 レーン構成の場合 PIPE インターフェイスにはトータルで 170 本を超える配線について, 図 2 に示すような終端処理が必要になるため PHY チップと MAC の間の配線は非常に複雑で高密度になります ( 図 3-2) 図 3-2 SSTL-2 インターフェイスの終端 6

7 また 層構成や割り当て可能な配線領域によっては 等長配線などの仕様を緩和しなければならなく なります ( 図 3-3) 図 3-3 層構成の例 このような場合 伝送線路シミュレーションを用いて仕様の決定を行うという方法が有効です 配線仕様を決定する際 または基板設計を行う中で等長配線の緩和などの判断が必要なとき 伝送線路シミュレーションを実施することによって効果的な情報を取得できます また 基板の特性情報などが事前に把握できていれば 簡易的な特性インピーダンスの算出も可能になり 伝送線路解析の精度を向上させることができます ここでは PALTEK が行った簡易的な伝送線路解析を例に挙げ説明させて頂きます ( 米国 Mentor Graphics 社の HyperLynx LineSim と各デバイスメーカが公開している IBIS モデル使用 )( 図 3-4) 図 3-4 伝送線路シミュレーション回路構成 7

8 図 3-5 のシミュレーション結果からは 伝送路上では配線による信号伝播遅延が発生し 配線長の差異によってそれらの遅延の大きさが変化していることがわかります. このことから クロックとデータの遅延差が今回検討するべき点であると判断できます. 遅延差とクロック位相の関係が 各データのセットアップ時間とホールド時間の余裕度に差異を発生させることになります この遅延の差分が入力側デバイスの許容できる範囲内にあり かつ適切なマージンを持った設計になっているかどうかをしっかりと見極めて, 配線仕様を決定しなければなりません 図 3-5 伝送線路シミュレーション結果 図 3-6 の場合 Tset1 2( 各データのセットアップ時間の最大値 ) および Thold1 2( 各データのホールド時間の最大値 ) のすべてが 入力デバイスのタイミング規定の範囲内でなければなりません また 出力側デバイスのピン配置などによる遅延や シミュレーションでは正確に再現することが難しいノイズ 電源 / グラウンドの揺れ ( グラウンド バウンズ ) などによる影響が実基板上ではかならず存在するため 実際にはそういったマイナス要素を含めたマージン設定が必要になります このように PIPE インターフェイスのような多ビットの配線は 可能な限り等長配線を用いること そしてその配線誤差の設定の際には 伝送線路シミュレーションなどによる解析情報をもとにした適切な判断が必要になります 8

9 図 3-6 配線遅延による影響 9

10 4 IP コアは重要 PCI Express の設計を助けてくれるのが IP コア MAC 層をもっとも簡単に FPGA に実装したい場合には IP コアを活用します 検証済みの IP コアを用いる事で 規格に準拠した動作が保障され 設計期間や設計リスクを抑制できます 現在 PCI-Express の IP コアは各 IP ベンダから多数発売されておりますので それぞれの特徴を理解しIPコアの選定に望んで頂きたいと思います 図 4-1は PALTEKで扱っております IPコアの機能表になります (PLD Applications 社 Northwest Logic 社 ) 図 4-1 IP コア機能表 IP コアの選定にはレーン数や必要となるロジック数の他に ペイロードサイズ バーチャルチャネル数なども考慮して頂く必要があります ペイロードサイズとはパケット中のデータ部分のサイズの事をいいます 現在インテルのチップセットのペイロードサイズはデスクトップが 128 バイト サーバが 256 バイトに対応しています また バーチャルチャネルは複数仮想チャンネルを使用することにより 異なったトラフィッククラスに対して優先順位をつけることができるという機能です インテルチップセットと標準的なドライバは1 仮想チャンネルのみサポートしており ほとんどのアプリケーションは1 仮想チャンネル以上必要とはしないというのが現状です 詳細リンク先 PLD Applications PCI Express IPコア XPRESSLITE PCIe Controller for FPGAs XPRESSRICH x1 x4 x8 IP for PCIe ASIC Northwest Logic PCI Express IPコア PCI Express Complete Core 10

11 5 ストラクチャード ASIC でエンドポイント ASIC で設計をお考えのお客様 ASIC の設計は時間もコストも膨大です 世間で既に一般的となっている回路を一から設計するのも設計リスクを考慮すると割に合いません PALTEK ではそんなデメリットを解消する PCI Express に最適なストラクチャード ASIC をお勧めします メリット 1 メリット 2 メリット 3 : 開発 設計期間の短縮 つまり 設計コストの削減 :IP コア購入の必要なし : 新規リスクの軽減 これらを踏まえた最適なソリューションとして PALTEK ではファラデー テクノロジー社の PCI Express に最適なストラクチャード ASIC をお勧めします ファラデー テクノロジー社は UMC とのリレ ーションシップを元に 低価格な ASIC/ ストラクチャード ASIC をご提供します ファラデー テクノロジー社が提供するメリット メリット1 :UMC との強力なコネクションをベースにした 価格競争力 メリット2 : 自社製の IP を活用 メリット3 :ARM 社アーキテクチャライセンスを取得 詳細リンク先 低コスト ASIC ソリューション PCI Express 対応ストラクチャード ASIC のご紹介 11