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おきみちあくや
5 years ago
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1 第 47 回集積回路技術リテラシー研究会 2017/10/2 トリガ回路を用いた積分型時間デジタイザ回路佐々木優斗小澤祐喜小林春夫群馬大学理工学部電子情報理工学科小林研究室学部 4 年佐々木優斗東京工業大学すずかけ台キャンパス Kobayashi Lab. Gunma University

2 アウトライン 2/36 研究背景従来の時間デジタイザ回路トリガ回路を用いた積分型時間デジタイザ回路シミュレーションによる検証まとめと課題

3 アウトライン 3/36 研究背景従来の時間デジタイザ回路トリガ回路を用いた積分型時間デジタイザ回路シミュレーションによる検証まとめと課題

4 研究背景 4/36 基本フラッシュ型 TDC 校正なしで時間分解能の細かい線形な新しい手法による TDC

5 アウトライン 5/36 研究背景従来の時間デジタイザ回路トリガ回路を用いた積分型時間デジタイザ回路シミュレーションによる検証まとめと課題

6 時間デジタイザ回路の役割 6/36 時間差測定ディジタル出力時間デジタイザ回路 (Time-to-Digital Converter TDC); タイミング信号の時間差を測定しデジタル出力

7 具体的な応用例 7/36 放射線計測器車間等の距離計測イオン飛行時間分析時間領域 ADC 等 SIEMENS CO.,LTD. BMW AG CO.,LTD. JAXA Digital Archives

8 フラッシュ型 TDC 8/36 新井康夫先生の考案 Start 立ち上がり信号が入力され遅延素子 (τ) を伝搬している間に stop 立ち上がり信号が入力入力信号時間差 (T) に比例してデジタル値 (Dout) を出力 8

9 フラッシュ型 TDC の動作 9/36 T start 信号が入力され遅延素子 (τ) を伝搬している間に stop 信号を入力 START τ ττ τττ D 0 = 1 D 1 = 1 D 2 = 0 D 3 = 0 入力信号時間差 (T) に比例してデジタル値 (Dout) を出力 STOP T 9

10 TDC 回路内の遅延素子バラつき 10/36 遅延素子には製造ばらつきが発生困ったわい!! t t t t t +Dt 1 +Dt 2 +Dt 3 +Dt 4 +Dt 5 D Q D Q D Q D Q D1 D2 D3 D4 非線形性が生じる T (a) ばらつきなし T (b) ばらつきあり 10

11 アウトライン 11/36 研究背景従来の時間デジタイザ回路トリガ回路を用いた積分型時間デジタイザ回路シミュレーションによる検証まとめと課題

12 従来の TDC との比較 12/36 遅延素子プロセス, 温度, 電源電圧変動影響大ありなし従来の TDC 提案 TDC

13 積分型時間デジタイザ回路の特徴 13/36 長所測定時間を長くすれば時間分解能をより細かくできる遅延線をもちいないので, TDC 特性へのプロセス, 温度, 電源電圧変動の影響が小さい線形性を自己校正なしで確保できる ( 発振回路の発振周波数を知れば ) 時間の絶対値が自己校正なしで測定できる短所トリガ回路にアナログ回路が必要 2つの非同期発振回路が必要インジェクションロッキングに注意必要

14 インジェクションロッキング 14/36 発振器が他の発振器の影響で周波数や位相が同期する現象例 : メトロノームろうそくの炎振り子時計

15 積分型時間デジタイザ回路の構成 15/36 Start Stop 立ち上がり信号を入力すると w1 w2 が発振 Start 信号が入力されてからの総クロック数 (CounterⅡ) と w1 が HIGH w2 が LOW のときのクロック数 (CounterⅠ) をカウント入力時間差 = CountⅠ CountⅡ (w1 w2 の発振周期 )

16 オシロスコープトリガ回路 16/36 入力 Trigger ON OFF 出力波形 Trigger Time : t 0

17 3 段構成トリガ回路 17/36 to sinωt S1 Track& Hold F1 + - sin(ωt+2π/3) S2 sin(ωt+4π/3) S3 c Track& Hold Track& Hold F2 F Σ 出力 to V o_3 信号源 S 1 = sin ωt,s 2 = sin ωt + 2π 3,S 3 = sin ωt + 4π 3 トリガ後信号 F 1 = sin ωt 0,F 2 = sin ωt 0 + 2π 3,F 3 = sin ωt 0 + 4π 3

18 トリガ回路を用いた単発タイミング測定 18/36 Start Stop 信号を入力入力のタイミングから位相 0 で発振を開始二つのトリガ回路を用いることで入力時間差の保持が可能

19 積分型時間デジタイザ回路の原理 19/36 モンテカルロ法 : w1 w2 と非同期な CLK を採用し異なる点で多数サンプリング σ(τ のときのポイント数 ) σ(t のときのポイント数 ) = 入力時間差 τ 正弦波の周期 T

20 Measurement with Histogram Random dots (Monte Carlo Method) 20/36 S2 S1 N1 N2 # of dots ratio N1 N2 Area ratio S1 S2

21 モンテカルロ法 21/36 - シミュレーションや数値計算を乱数を用いて行う手法の総称中性子が物質中を動き回る様子を探るためにスタニスワフウラムが考案 - ジョンフォンノイマンにより命名 - カジノで有名な国家モナコ公国の4つの地区の1つであるモンテカルロから名付けられた - ランダム法とも呼ばれるモンテカルロ法で円周率 π の近似値 30,000 点をランダムにプロット π の推定量は 0.07% 以下の誤差内 Wikipedia より

22 非同期な CLK を用いたカウント 22/36 非同期な CLK 周期毎に位相が少しずつずれたデータ測定時間をかけるほど細かい時間分解能

23 タイミングチャート 23/36 CounterⅠ:D1 D2 = 1 のときカウント

24 アウトライン 24/36 研究背景従来の時間デジタイザ回路トリガ回路を用いた積分型時間デジタイザ回路シミュレーションによる検証まとめと課題

25 シミュレーション方法 25/36 正弦波 w1 w2 CLK 毎 w1 w2 取得 (w1 CLK w2 CLK ) w1 CLK w2 CLK 2 値化 D1 CLK D2 CLK 論理演算 D1 CLK D2 CLK D1 CLK D2 CLK = 1 データ数 (CountⅠ) 総データ数 (CountⅡ) 取得

26 シミュレーション方法 26/36 1 正弦波 w1 w2( 周期時間差 ) を定義 T w1 τ τ τ w2 T

27 シミュレーション方法 27/36 2 CLK 毎に w1 w2 の値を取得 (w1 CLK w2 CLK ) w1 w1 CLK w2 w2 CLK CLK

28 シミュレーション方法 28/36 3 w1 CLK w2 CLK を 1(w > 0) と 0(0 w) の 2 値化 D1 CLK D2 CLK w1 D1 D1 CLK w2 D2 D2 CLK CLK

29 シミュレーション方法 29/36 4 論理演算 D1 CLK D2 CLK D D1 CLK D D2 CLK D1 D D1 CLK D2 CLK CLK

30 シミュレーション方法 30/36 5 D1 CLK D2 CLK = 1 のデータ数 (CountⅠ) と総データ数 (CountⅡ) を取得 CountⅠ CountⅡ = 入力時間差 τ 正弦波の周期 T D1 D CountⅠ CLK CountⅡ

31 出力時間差 [s] 誤差 [s] シミュレーション結果 31/36 シミュレーション条件 w1 w2 の周期 : 2 [s] CLK の周期 : 5.3 π = [s] データ数 : 1~2 ( 点 / 周期 ) 16 ( 周期 ) = 19 ( 点 ) 入力時間差 [s] 入力時間差 [s]

32 出力時間差 [s] 誤差 [s] シミュレーション結果 32/36 シミュレーション条件 w1 w2 の周期 : 2 [s] CLK の周期 : 5.3 π = [s] データ数 : 1~2 ( 点 / 周期 ) 32 ( 周期 ) = 38 ( 点 ) 入力時間差 [s] 入力時間差 [s]

33 出力時間差 [s] 誤差 [s] シミュレーション結果 33/36 シミュレーション条件 w1 w2 の周期 : 2 [s] CLK の周期 : 5.3 π = [s] データ数 : 1~2 ( 点 / 周期 ) 64 ( 周期 ) = 76 ( 点 ) 入力時間差 [s] 入力時間差 [s]

34 出力時間差 [s] 誤差 [s] シミュレーション結果 34/36 シミュレーション条件 w1 w2 の周期 : 2 [s] CLK の周期 : 5.3 π = [s] データ数 : 1~2 ( 点 / 周期 ) 128 ( 周期 ) = 152 ( 点 ) 入力時間差 [s] 入力時間差 [s]

35 出力時間差 [s] 誤差 [s] シミュレーション結果 35/36 シミュレーション条件 w1 w2 の周期 : 2 [s] CLK の周期 : 5.3 π = [s] データ数 : 1~2 ( 点 / 周期 ) 256 ( 周期 ) = 304 ( 点 ) 入力時間差 [s] 入力時間差 [s]

36 出力時間差 [s] 誤差 [s] シミュレーション結果 36/36 シミュレーション条件 w1 w2 の周期 : 2 [s] CLK の周期 : 5.3 π = [s] データ数 : 1~2 ( 点 / 周期 ) 512 ( 周期 ) = 607 ( 点 ) 入力時間差 [s] 入力時間差 [s]

37 出力時間差 [s] 誤差 [s] シミュレーション結果 37/36 シミュレーション条件 w1 w2 の周期 : 2 [s] CLK の周期 : 5.3 π = [s] データ数 : 1~2 ( 点 / 周期 ) 1024 ( 周期 ) = 1214 ( 点 ) 入力時間差 [s] 入力時間差 [s]

38 二乗平均誤差 [s] データ点数と二乗平均誤差 38/36 シミュレーション条件 w1 w2 の周期 : 2 [s] CLK の周期 : 5.3 π = [s] データ点数

39 二乗平均誤差 [s] データ点数と二乗平均誤差 39/36 シミュレーション条件 w1 w2 の周期 : 2 [s] CLK の周期 : 5.3 π = [s] データ点数

二乗平均誤差 [s] CLK 周期の比較 40/36 シミュレーション条件 5.3 π = 1.6870424 [s] 1~2 ( 点 / 周期 ) 0.4 π 0.2 π = 0.

40 二乗平均誤差 [s] CLK 周期の比較 40/36 シミュレーション条件 5.3 π = [s] 1~2 ( 点 / 周期 ) 0.4 π 0.2 π = [s] 15~16 ( 点 / 周期 ) = [s] 31~32 ( 点 / 周期 ) データ点数 0.1 π = [s] 62~63 ( 点 / 周期 )

二乗平均誤差 [s] CLK 周期の比較 41/36 シミュレーション条件 5.3 π = 1.6870424 [s] 1~2 ( 点 / 周期 ) 0.4 π 0.2 π = 0.

41 二乗平均誤差 [s] CLK 周期の比較 41/36 シミュレーション条件 5.3 π = [s] 1~2 ( 点 / 周期 ) 0.4 π 0.2 π = [s] 15~16 ( 点 / 周期 ) = [s] 31~32 ( 点 / 周期 ) データ点数 0.1 π = [s] 62~63 ( 点 / 周期 )

二乗平均誤差 [s] CLK 周期の比較 42/36 シミュレーション条件 5.3 π = 1.

42 二乗平均誤差 [s] CLK 周期の比較 42/36 シミュレーション条件 5.3 π = [s] 1~2 ( 点 / 周期 ) 6 π = [s] 1~2 ( 点 / 周期 ) 4.2 π = [s] 1~2 ( 点 / 周期 ) データ点数

二乗平均誤差 [s] CLK 周期の比較 43/36 シミュレーション条件 5.3 π = 1.

43 二乗平均誤差 [s] CLK 周期の比較 43/36 シミュレーション条件 5.3 π = [s] 1~2 ( 点 / 周期 ) 6 π = [s] 1~2 ( 点 / 周期 ) 4.2 π = [s] 1~2 ( 点 / 周期 ) データ点数

44 アウトライン 44/36 研究背景従来の時間デジタイザ回路トリガ回路を用いた積分型時間デジタイザ回路シミュレーションによる検証まとめと課題

45 まとめ 45/36 トリガ回路により時間差を保持非同期なクロックでサンプリングデータ数の比から時間差を推定データ数が多いほど時間分解能が向上

46 今後の課題 46/36 最適なクロックおよびデータ数と誤差の関係を求める数学的アプローチ回路規模でのシミュレーションおよび実機検証

47 Final Statement 47/36 時間はミステリアス往古来今之を宙と謂い四方上下之を宇と謂う淮南子時空は一体時間は相対的であるアインシュタイン虚数時間ホーキング博士時間空間

スライド 1

スライド 1 電子回路研究会 24 年月 9 日マルチビットデルタシグマ型タイムデジタイザ回路の FPGA 実現測定検証中條剛志平林大樹荒船拓也佐藤幸志 2 小林春夫 : 群馬大学 2: 光サイエンス Suppored by STARC Gunma niversiy Kobayashi Lab アウトライン研究背景シングルビットΔΣTDC マルチビットΔΣTDC 測定評価まとめ今後の課題