DA シンポジウム Design Automation Symposium DAS /9/ NBTI NBTI ISCAS 89 SPICE 3.42% Aging-Aware Timing Analysis Based on Machine Learning S

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こうきちゅうか
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1 NBTI NBTI ISCAS 89 SPICE 3.42% Aging-Aware Timing Analysis Based on Machine Learning Song Bian 1 Michihiro Shintani 1 Masayuki Hiromoto 1 Takashi Sato 1 Abstract: As the transistor process technology continues to scale, correlated dynamic on-chip variations (OCV) posits new challenges to the already complex static timing analysis (STA) process. In this paper, we first address the problems introduced by dynamic OCV. In particular, we focus on the negative bias temperature instability (NBTI) as the dnyamic variation mechanism. We then propose a learning-based static timing analysis (LSTA) library to predict the timing of gates by efficiently capturing the correlation between our designed correlated predictors. In the experiment, we used a ISCAS 89 benchmark circuit as a training sample to create the learning-based STA library, and then conducted STA on two processor-scale designs using the library, achieving an absolute maximum error of 3.42% nm [1] (STA) STA (OCV) OCV paper@easter.kuee.kyoto-u.ac.jp Liberty Variation Format (LVF) [2] 16 nm [3] LVF (SI) SI (ANN) (SVM) [4] SRAM [5] [6] STA 44

2 25 V M2 =0.0 V, V M3 = 0.23 V V M2 =0.23 V, V M3 =f(v M1 ) V V M2 =0.0 V, V M3 = 0.0 V V M2 =0.23 V, V M3 = 0.0 V A: High Low B: Low M1 Low M2 High M3 Delay (ps) 20 2 A B A B Low OR V M1 (V) ( V th - Delay) (NBTI) (HCI) [7 9] V th 1 OR : 2 M1 V th M2 M3 3 M1 (LUT) (CSM) [10] STA STA (LSTA ) STA : NBTI STA : LUT STA STA : LSTA 3.42% 4% 2. HCI NBTI [11, 12] STA NBTI STA [12] STA n n [11] STA NBTI STA n i) ii) 2 (OR) i) OR M1 M2 Low M1 M2 M2 V th [13] M2 V th M2 V th ii) M1 M2 M3 NBTI HCI M3 M1 M OR pmos V th V M2 0.0 V V M3 V M2 V M3 V M1 V M3 pmos V th 45

3 3 LSTA LUT LUT LUT LUT STA STA STA STA STA 4 LSTA STA pmos V th O(k n ) k n pmos 3. NBTI STA LSTA 3.1 NLDM CSM [10] (LUT) STA STA 2 LUT NBTI HCI STA 3.2 LSTA STA 2 LUT 3 3 STA t aged gate = f( ) (1) t aged gate i) t aged gate t true aged gate f ii) t aged gate 2 i) ii) STA 46

4 3.3 CSM NLDM t gate = f(t fresh, V th1,..., V thn, t slew, C load ) (2) t aged gate = t fresh + t gate, (3) t fresh NLDM V thi i pmos t slew C load NLDM V thi 1 1 HCI t aged gate (3) f (2) (3) (RBF) (SVR) (DT) [14] [15] [16] (RF) [17] 5 LSTA AdaBoost [18] [19] ˆx = x x ISCAS 89 [20] 2 5 [21] Shino MIPS32 5 [22] Kotori Nangate 45 nm Open Cell Library [23] [24] ISCAS 89 6 NAND NOR AND OR INV DFF STA [25] Shino Kotori 25,446 24,978 NBTI 400 K 10 Intel Xeon E v GHz CPU Linux PC LUT SPICE [26] Python Intel Xeon E ISCAS 89 s38584 s ,119 s ns 11,052 20k 47

5 DAシンポジウム図 6 Shino における LUT による劣化前パス遅延値と SPICE による劣化後パス遅延値の比較図8 Shino における提案手法による劣化後パス遅延値と SPICE による劣化後パス遅延値の比較青線と緑線はそれぞれ ±3%の誤差表 1 SPICE シミュレーションと提案タイミング解析によるパス遅延予測の比較回路サンプル数 AME (%) NRMSE (%) 実行時間 (s) Shino Kotori s27 s1494 s5378 s 表 2 図7 Shino における LUT による劣化後パス遅延値 [11] と SPICE による劣化後パス遅延値の比較える学習アルゴリズムにおける訓練と予測の過程は回路の各ゲートを対象としているが本実験における予測精度の評価はパス単位で行うとし提案手法によるパス遅延予測と SPICE によるパス遅延計算結果を比較する予測精度は絶対最大誤差 (Absolute Maximum Error: AME) と正規化最小二乗誤差 (Normalized Root Mean Square Error: NRMSE) により評価する NRMSE は次式により与えられる n NRMSE = Dt )2 Dtmin ) i=1 (Dp n(dtmax (4) ここで Dp は予測パス遅延値で Dt は SPICE により計算された正解値である n はパス数を表し Dtmax と Dtmin は SPICE により得られた最大パス遅延値と最小パス遅延値である 4.2 実験結果劣化後パス遅延値の予測まず図に Shino について SPICE で計算した劣化後パス遅延値との比較を示す図 6 は劣化を考慮していない 2 次元 LUT を用いた場合との比較である図 6 に示すように NBTI によりパス遅延値が大きく劣化していることが分かる続いて図 7 に NBTI によるしきい値電圧の劣化を追加した 3 次元 LUT [11] を用いた劣化後パス遅延値との比較を示すこの図から劣化後パス遅延値の予測に過小見積りが生じており手調整等により精度 2016 Information Processing Society of Japan RF と SVR による AME の比較 RF SVR 正規化あり正規化なし AME (%) AME (%) を改善する必要があることが分かる最後に図 8 に提案手法により機械学習を用いて予測した劣化後パス遅延値との比較を示す AME は 3.4%でこれらのパス遅延値の相関係数はとなっており提案する LSTA フレームワークが精度良く劣化後パス遅延値を予測できている表 1 にサンプル数 AME NRMSE 提案手法の実行時間の比較を示す全ての結果は s38584 を訓練データとして得られた劣化モデルを用いて劣化後パス遅延値を計算している用いた機械学習アルゴリズムは RF で決定木の数と木の高さはそれぞれ 200 と 20 としたこれらのハイパーパラメータは訓練データを用いた試行により実験的に求めた数値であるが良好な結果を得ている RF は決定木を用いており決定木ベースの回帰モデルは実行時間は O(log(n)) で制限されるためプロセッサのような大規模回路に対しても非常に小さい実行時間で求めることができるここで n は訓練サンプル数である 4.3 実験結果機械学習アルゴリズム間の比較続いて機械学習アルゴリズム間の予測性能比較を行う表 2 に Shino に対する RF による回帰モデルと SVR ベースの線形回帰モデルによる比較を示す SVR は正規化を行わない場合は予測精度に劣化が見られるが RF は正規化の有無によるパス遅延の推定精度に変化はないまた SVR よりも RF によるタイミング予測精度が優れている図 9 に正方向過大見積りと負方向過小見積り 48

6 9 Max Error (%) Positive direction Negative direction DT ADA SVR RF Method Shino RF AdaBoost RF AdaBoost 5. NBTI NBTI 5 SPICE 3.42% JSPS (B) (B) 15K15960 [1] Muralidhar, R., Lauer, I., Cai, J., Frank, D. J. and Oldiges, P.: Toward Ultimate Scaling of MOSFET, Vol. 63, No. 1, pp (2016). [2] Kahng, A. B.: New Game, New Goal Posts: A Recent History of Timing Closure, Proceedings of IEEE/ACM Design Automation Conference, pp. 1 6 (2015). [3] Ghanta, P. and Keller, I.: Importance of Modeling Non- Gaussianities in Static Timing Analysis in sub-16nm Technologies, Proceedings of International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), pp (2016). [4] Kahng, A. B., Luo, M. and Nath, S.: SI for free: machine learning of interconnect coupling delay and transition effects, Proceedings of IEEE International Workshop on System Level Interconnect Prediction, pp. 1 8 (2015). [5] Chan, W. T. J., Chung, K. Y., Kahng, A. B. et al.: Learning-based prediction of embedded memory timing failures during initial floorplan design, Proceedings of IEEE/ACM Asia and South Pacific Design Automation Conference, pp (2016). [6] Han, S.-S., Kahng, A. B., Nath, S. and Vydyanathan, A. S.: A Deep Learning Methodology to Proliferate Golden Signoff Timing, Proceedings of IEEE Design Automation and Test in Europe, pp. 1 6 (2014). [7] Alam, M. A. and Mahapatra, S.: A comprehensive model of PMOS NBTI degradation, Microelectron. Reliab., Vol. 45, No. 1, pp (2005). [8] Mahapatra, S., Bharath Kumar, P. and Alam, M.: A new observation of enhanced bias temperature instability in thin gate oxide p-mosfets, IEEE International Electron Devices Meeting Technical Digest, pp (2003). [9] Chaparala, P., Shibley, J. and Lim, P.: Threshold voltage drift in PMOSFETS due to NBTI and HCI, pp (2000). [10] Croix, J. F. and Wong, D.: Blade and razor: cell and interconnect delay analysis using current-based models, Proceedings of IEEE/ACM Design Automation Conference, pp (2003). [11] Bian, S., Shintani, M., Morita, S., Hiromoto, M. and Sato, T.: Nonlinear Delay-Table Approach for Full-Chip NBTI Degradation Prediction, Proceedings of IEEE International Symposium on Quality Electronic Design, pp (2016). [12] Firouzi, F., Kiamehr, S., Tahoori, M. and Nassif, S.: Incorporating the Impacts of Workload-dependent Runtime Variations into Timing Analysis, Proceedings of IEEE Design Automation and Test in Europe, pp (2013). [13] University of California, Berkeley: BSIM4v4.7, University of California, berkeley.edu/bsim/files/bsim4/bsim470 (2011). [14] Pal, M. and Mather, P. M.: An assessment of the effectiveness of decision tree methods for land cover classification, Remote sensing of environment, Vol. 86, No. 4, pp (2003). [15] Breiman, L.: Bagging predictors, Machine learning, Vol. 24, No. 2, pp (1996). [16] Schapire, R. E., Freund, Y., Bartlett, P. and Lee, W. S.: Boosting the margin: A new explanation for the effectiveness of voting methods, Annals of statistics, pp (1998). [17] Breiman, L.: Random forests, Machine learning, Vol. 45, No. 1, pp (2001). [18] Freund, Y. and Schapire, R. E.: A desicion-theoretic generalization of on-line learning and an application to boosting, Proc. EuroCOLT, Springer, pp (1995). [19] Ben-Hur, A. and Weston, J.: A user s guide to support vector machines, Data mining techniques for the life sciences, pp (2010). [20] Brglez, F., Bryan, D. and Koiminski, K.: Combinational profiles of sequential benchmark circuits, Proceedings of IEEE International Symposium on Circuits and Systems, pp (1989). [21] Synopsys, Inc.: Processor Designer G [22] OpenCores.org: OpenCores, org. [23] Si2.org: Nangate 45nm Open Cell Library, si2.org. [24] Synopsys, Inc.: Design Compiler I [25] Synopsys, Inc.: PrimeTime Fundamental H [26] Synopsys, Inc.: HSPICE I

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aca-mk23.dvi E-Mail: matsu@nanzan-u.ac.jp [13] [13] 2 ( ) n-gram 1 100 ( ) (Google ) [13] (Breiman[3] ) [13] (Friedman[5, 6]) 2 2.1 [13] 10 20 200 11 10 110 6 10 60 [13] 1: (1892-1927) (1888-1948) (1867-1916) (1862-1922)