Xilinx XAPP523 LVDS 4x Asynchronous Oversampling Using 7 Series FPGAs, Application Note

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はすなくぬぎ
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1 アプリケーションノート : 7 シリーズ FPGA XAPP523 (v1.0) 2012 年 4 月 6 日 7 シリーズ FPGA で LVS を使用した 4x 非同期オーバーサンプリング著者 : Marc efossez 概要このアプリケーションノートでは SelectIO インターフェイスプリミティブで LVS を使用して非同期通信でデータをキャプチャする方法について説明しますこの方法では周波数がほぼ同じクロック (±100ppm) を使用してデータをオーバーサンプリングしますこのオーバーサンプリング手法では異なるクロック位相でデータのサンプリングを行い最も理想的なポイントのデータサンプルを取得します 7 シリーズ FPGA の SelectIO インターフェイスは 1.25Gb/s で 4x の非同期オーバーサンプリングが可能ですオーバーサンプリングは ISERESE2 プリミティブを使用して実現されますクロックはコンポーネント間をつなぐ専用の高性能パスを経由してミックスモードクロックマネージャー (MMCME2_AV) から生成されますはじめに低電圧差動信号 (LVS) を用いてデバイス間の通信を確立する最も一般的な方法はクロックとデータの同期をとることですつまりクロックをある差動チャネルで送出しデータを 1 つまたは複数の別の差動ペアで送信します受信側では ( 同期後の ) クロックがデータをキャプチャするために使用されますこれをソース同期通信と呼びます個別の付随クロック信号を使用せずにデータを送信する場合はデータのキャプチャに用いるクロックは受信側で入力データストリームから復元されなければなりませんこれは非同期通信と呼ばれデータ / クロックリカバリとしても知られていますザイリンクスの GT トランシーバーはこの原理を用いますデータリカバリによってレシーバーは入力クロック / データストリームからデータを抽出しそのデータを新しいクロックドメインへ移動させることができますリカバリクロックは前方へのデータ処理または送信に使用する場合がありますこのアプリケーションノートで説明する回路はクロックは実際には復元されませんが入力データは完全に抽出される部分的なソリューションを提供しています図 1 にデータリカバリの一般的な使用例を示します Copyright 2012 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 1

2 非同期オーバーサンプリング X-Ref Target - Figure 1 I/O Bank CMT FPGA Logic 1.25 Gb/s Link ata Capture ata Recovery 1.25 Gb/s Link ata Capture CLK90 CLK ata Recovery Clock Adjust System Clock (125 MHz) 1.25 Gb/s Link ata Capture ata Recovery MMCM 1.25 Gb/s Link ata Capture ata Recovery X523_01_ 図 1 : データリカバリの一般的なアプリケーション非同期オーバーサンプリング信号処理でのオーバーサンプリングとはサンプリングされる信号の 2 倍の帯域幅 ( または最大周波数 ) よりも著しく高いサンプリング周波数を使用して信号をサンプリングすることですこのアプリケーションノートで説明する通信インターフェイスではこの非常に高いサンプリング周波数を位相シフトした複数クロックの異なるエッジを用いて得ていますサンプリング周波数を生成するために使用するクロックの周波数は通常データストリームと等しいためこの方法は非同期オーバーサンプリングと呼ばれますここで対象とする回路はキャプチャされるデータストリームと同じ標準の周波数で動作するクロック ( ローカルオシレーター ) を使用しますここでいう標準とはローカルオシレーターが入力クロック / データストリームと比較して若干高速または低速であることを意味しますクロックマネージャー (MMCME2) を使用することで一般にローカルクロックオシレーターで供給される低速のシステムクロックから位相シフトした高速クロックが生成されます ( 図 2 参照 ) XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 2

3 非同期オーバーサンプリング X-Ref Target - Figure 2 To All ISERES in OVERSAMPLE Mode BUFIO BUFIO BUFG BUFG CLK CLK90 IntClk IntClkiv MMCM 125 MHz OSERES Pattern To All Clocked FPGA Logic in this Clock Area To ata Recovery Logic in this Clock Area ISERES State Machine X523_02_ 図 2 : MMCME2 を使用するクロック生成図 2 に示す 2 つの追加クロックと ISERES/OSERES の組み合わせによって実現する機能については 10 ページのクロッキングとデータフローで説明します生成された CLK および CLK90 クロックにより入力データストリームが 4 つのエッジでオーバーサンプリング可能になりますつまり R データストリームの各ビットを 2 回サンプリングできます ( 図 3 参照 ) X-Ref Target - Figure CLK CLK90 ifferent positions of the data with respect to the clocks. Two ata Sample Edges Per Bit X523_03_ 図 3 : 4 つのクロックエッジでのデータオーバーサンプリング入力データストリームが 2 つに分岐し一方が 45 分遅延している場合各データビットを 4x でオーバーサンプリングできます図 4 にこの回路が MMCME2 IOELAYE2 および ISERESE2 を使用してどのように構成されるかを示します XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 3

4 非同期オーバーサンプリング X-Ref Target - Figure 4 BUFIO BUFIO CLK CLK90 CLKIN BUFG BUFG IntClk IntClkiv MMCM IBUFS_IFF_OUT IELAY 0 Shift IELAY 45 Shift ISERES ISERES ata Recovery Unit X523_04_ 図 4 : MMCM 位相クロックおよび同調データの生成 MMCME2 は 2 つのクロック位相 (CLK0 と CLK90) を生成しますこれらは 2 つのクロックの立ち下がりと立ち上がりの両エッジを使用する ISERESE2 に配線され 4 つのクロック位相が作成されます IBUFS_IFFOUT によって入力データのコピーが 2 つ作成されます分岐したデータの一方は 45 シフトしもう一方は位相シフトしませんこの位相シフトは両データを IOELAYE2 に通すことで実現します位相シフトしたデータはスレーブ ISERESE2 に渡されサンプルレートを効果的に 2 倍にしますビットオーバーサンプリング用の 8 つのクロックサンプル位相は 4 つのクロック位相と 2 つのデータサンプル位相を組み合わせることで作成されます ( 図 5 参照 ) X-Ref Target - Figure CLK CLK90 ATA ATA 45 deg ATA X523_05_ 図 5 : サンプルエッジ XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 4

5 7 シリーズ ISERESE2 オーバーサンプリングモード IELAY タップの設定の計算例次に IELAY タップを設定するためのタイミングの仮定および計算の論理的な流れを示します 1. 入力データストリームが 1.25Gb/s で動作すると仮定します ( つまりビット時間は 800ps) 2. CLK および CLK90 クロックは 625MHz (1.6ns) で動作しますおよび 270 で到達する両クロックのエッジはそれぞれ ps に位置しますシフトさせるには分岐した一方のデータを 200ps 分遅延させる必要があります 5. IELAY コンポーネントのタップ遅延は IELAYCTRL コンポーネントによって制御されますこのデザインの IELAYCTRL コンポーネントは 310MHz でクロックされるためシングルタップ遅延は 52ps となります ( 詳細はデータシート S182 Kintex-7 FPGA データシート : C 特性およびスイッチ特性の入力 / 出力遅延のスイッチ特性を記載している表の注記 1 を参照 ) 位相シフトに必要な 200ps 遅延を各タップの 52ps で割ると 3.8 または 4 タップとなることがわかります以上から最初の IELAY の IELAY_VALUE を 0 に 2 つ目の ( スレーブ ) IELAY の IELAY_VALUE を 4 に設定する必要があります 7 シリーズ ISERESE2 オーバーサンプリングモード 7 シリーズ FPGA の ISERESE2 コンポーネントは以前の FPGA ファミリの類似するコンポーネント (Virtex-5 FPGA では ISERES Virtex-6 FPGA では ISERESE1) を改善したものです ISERESE2 コンポーネントは次に示す 4 つの機能をインプリメント ( つまりコンフィギュレーション ) できます最も基本的な機能である IR フリップフロップ機能さらに複雑な機能として高速なソース同期アプリケーションのインプリメンテーション (NETWORKING モード ) を容易にするために設計された固有のクロッキングとロジック機能を備えたシリアル-パラレルコンバーター ISERES が R R3 などの異なるメモリタイプに対応する専用のインターフェイスとしてコンフィギュレーションされる MEMORY モード ISERESE2 を OVERSAMPLING モードで使用できる機能 ISERESE2 は R データの 2 つの位相をキャプチャする場合に使用しますつまりこのモードの ISERESE2 は IR フリップフロップを 2 つ組み合わせたものとして使用されます ISERESE2 の機能の詳細は 7 シリーズ FPGA SelectIO リソースユーザーガイド (UG471) を参照してください図 6 にオーバーサンプリングモードの ISERESE2 を示しますこれまでのインプリメンテーションではオーバーサンプリングデザインは SLICE フリップフロップを使用して FPGA ロジックにインプリメントされていました 7 シリーズ FPGA ではこの機能は ISERESE2 にインプリメントされます XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 5

6 7 シリーズ ISERESE2 オーバーサンプリングモード X-Ref Target - Figure 6 INTERFACE_TYPE : string := OVERSAMPLE ; SERES_MOE : string := MASTER ; ATA_WITH : interger := 4; ATA_RATE : string := R ; OFB_USE : string := FALSE ; IOBELAY : string := IF ; NUM_CE : integer := 1; YN_CLKIV_INV_EN : string := FALSE ; YN_CLK_INV_EN : string := FALSE ; INIT_1 : bit := 0 ; INIT_2 : bit := 0 ; INIT_3 : bit := 0 ; INIT_4 : bit := 0 ; SRVAL_1 : bit := 0 ; SRVAL_2 : bit := 0 ; SRVAL_3 : bit := 0 ; SRVAL_4 : bit := 0 ; SHIFTIN1 SHIFTIN2 OFB LY CE1 CE2 RST BITSLIP CLK CLKB CLKIV CLKIVP YNCLKIVSEL YNCLKSEL OCLK OCLKB SHIFTOUT1 SHIFTOUT2 O ISERESE2 LY CLK CLKB OCLK OCLKB X523_15_ 図 6 : OVERSAMPLING モードコンフィギュレーションの ISERESE2 データリカバリユニットネットワーキングモードの ISERESE2 にはシリアルデータストリームをキャプチャするために高速サンプリングクロック (CLK) が必要ですまたキャプチャしたデータを ISERESE2 からパラレルで出力するために低速 CLK (CLKIV) 機能も必要です CLK レベルから CLKIV レベルへの変換は ISERESE2 の内部回路によって確実に CC (Clock-omain Crossing) 回路として機能しますオーバーサンプリングモードの ISERESE2 コンポーネントの出力は高速サンプリングクロック (CLK/CLKB および OCLK/OCLKB) から生成されますこれらのクロックは ISERESE2/OSERESE2 のクロッキングにのみ使用できます CC 動作は FPGA ロジックのレジスタにインプリメントする必要がありますこの方法の詳細は 10 ページのクロッキングとデータフローで説明します CC レジスタと一部の比較ロジックはデータリカバリユニット (RU) にインプリメントされ CLK 入力によってクロックされます低速クロック (CLKP または CLKIV) が残りの RU にクロックを供給します図 7 は FPGA に入力されるデータストリームを基準にしたサンプルポイントと比較ポイントの位置を示したものですデータストリームは 2 つあり片方は 200ps (4 IELAY タップ ) の位相遅れがありますこのアプリケーションでは入力データストリームの速度は 1.25Gb/s です下側のデータストリームは IBUFS_IFFOUT プリミティブを使用して上側のデータストリームを反転したものとなり IBUFS_IFF_OUT ( 差動信号 ) の入力データと類似しています XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 6

7 7 シリーズ ISERESE2 オーバーサンプリングモード X-Ref Target - Figure 7 CLK0 CLK90 CLK180 CLK270 CLK0 CLK90 CLK180 CLK ps 400 ps Master ata (Tap 0, elay = 0 ps) 1 M0 3 M0 2 M0 4 M0 1 M1 3 M1 2 M1 R0 F0 R1 F1 4 M1 E4[3] E4[0] E4[1] E4[2] E4[3] E4[0] E4[2] Slave ata (Tap 4, elay = 200 ps) 1 S0 3 S0 2 S0 4 S0 1 S1 3 S1 2 S1 ~R0 ~F0 ~R1 ~F1 4 S1 200 ps X523_07_ データは 400ps ( すなわち 90 ) 間隔の 4 つのクロック位相 (CLK0 CLK90 CLK180 CLK270) でサンプリングされます (3 ページの図 3 参照 ) クロックとデータストリームの交差したところがサンプルポイントとなりますサンプルポイントの命名規則は次のとおりです説明図 7 : データストリームのサンプルポイントと比較ポイント x = ISERESE2 の出力 ( ) Mx または Sx = データ出力 (x) のソース ISERESE2 (M = マスター S = スレーブ ) たとえば 1M1 は CLK0 でデータをサンプリングしてマスター ISERESE2 のポート 1 に出力するサンプルポイントを表しますサンプルポイントを結ぶ E4[0] ~ E4[3] と書かれた点線はデータエッジを検出するために RU がデータを比較している部分を表しています 4 つの比較に関する式を式 1 ~ 式 4 に示します E4[0] = [1M1 xor 1S1] or [2M1 xor 2S1] 式 1 E4[1] = [3M1 xor 1S1] or [4M1 xor 2S1] 式 2 E4[2] = [2M1 xor 3S1] or [4M1 xor 4S1] 式 3 E4[3] = [1M1 xor 4S0] or [2M1 xor 3S1] 式 4 これらの比較ポイントは元のデータストリームを基準にすると実際には 200ps の間隔がありますたとえば式 1 の (E4[0]) xor は 1M1 と 1S1 および 2M1 と 2S1 を比較しますこれらの比較は E4[0] と書かれた 2 本のグレーの破線で示しています図 7 を参照して 1M1 xor 1S1 の比較をまず確認すると両ポイントが CLK0 でサンプルされていることがわかりますしかし 1S1 サンプルは IELAYE2 によって 1M1 よりも 200ps だけ遅延しているため 200ps 離れた 2 つのサンプルを比較することになります同様に 2M1 と 2S1 は共に CLK180 でサンプリングされていますが IELAYE2 によってスレーブデータストリームは遅延しているためこれらのサンプルポイントには 200ps の間隔があります CLK0 と CLK180 のいずれかのサンプルポイントの xor 演算の結果が 1 の場合すなわちサンプリングしたデータのレベルが一致しない場合 2 つのサンプルポイント間にエッジ ( レベル遷移 ) が存在すると判断できます最初の E4[0] のサンプルポイント比較は立ち上がりエッジゾーンの R1 と R1 で発生しており 2 番目の E4[0] サンプルポイントは立ち下がりエッジゾーンの F1 と F1 で発生していますこのためどちらの比較も一致し xor 演算の出力はいずれも 0 になりますしたがって RU のステートマシンはデータ遷移のエッジが存在していないことになりますこれと対照的なのが 1M1 と 4S0 および 2M1 と 3S1 を比較している式 4 に示す xor 演算です 1M1 は CLK0 でマスターデータストリームからサンプリングされます 4S0 は CLK270 で位相に遅延のあるスレーブデータストリームからサンプリングされ 1 サイクルの間 RU に格納されます CLK270 と CLK0 は 400ps (90 ) 離れていますがスレーブデータには 200ps の遅延があるため元のデータストリームを基準にすると 1M1 と 4S0 のサンプルポイントは実際には 200ps しか離れ XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 7

8 7 シリーズ ISERESE2 オーバーサンプリングモードていません同様に 2M1 は CLK180 でアンプリングされ 3S1 は CLK90 でサンプリングされますこれらのサンプルポイントも元のデータストリームを基準にすると 200ps しか離れていませんどちらの比較も片方のサンプルポイントは立ち上がりエッジゾーンにありもう片方のサンプルポイントは立ち下がりエッジゾーンにありますこれら 2 つの比較は xor 演算の結果が 1 になり各比較の 2 つのサンプルポイント間のどこかにエッジ ( レベル遷移 ) が存在することがわかります図 8 は式 1 ~ 式 4 を論理回路で表したもので ISERESE2 から出力されたデータがこのロジックにどのように入力されるかを示しています ISERESE1 とロジックの間にあるレジスタがタイミングを調整しますまたこの図には直前のサンプルセットからのスレーブ ISERESE2 の 4 出力を一時格納してから新しいサンプルセットと比較する方法も示しています X-Ref Target - Figure 8 ata Capture RU 1 (1) II(1) Master ISERESE2 2 3 (5) (3) II(5) II(3) E4(0) 4 (7) II(7) E4(1) 1 (0) II(0) Slave ISERESE2 2 3 (4) (2) II(4) II(2) E4(2) 4 (6) II(6) E4(3) 625 MHz BUFG X523_08_ 図 8 : エッジ検出回路ここまでは FPGA に入力されたデータを RU に入力してデータエッジを検出する方法を説明してきました次に比較データを RU で処理する方法を説明しますこのシンプルなステートマシンはデータエッジの移動前後の位置に基づいてデータエッジとサンプルポイントの間隔を選択します電圧および温度の変動ジッターそしてソースクロックとレシーバークロック間のオフセットなどがあるため理想的なサンプルポイントは一定ではありませんこのため比較ポイントの式の値も常に変化しそれに伴いステートマシンの状態も常に遷移します図 9 および表 1 はあるデータセットから次のデータセットへのステートマシンのフローを示したものです XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 8

9 7 シリーズ ISERESE2 オーバーサンプリングモード X-Ref Target - Figure 9 E4(2) 00 E4(3) E4(0) E4(1) E4(3) E4(2) E4(1) 11 E4(0) X523_09_ 図 9 : エッジ情報を用いたデータ選択表 1 : データセレクト MAP E O 00 Use samples (0) and (4) 01 Use samples (1) and (5) 11 Use samples (2) and (6) 10 Use samples (3) and (7) 表 1 で E の列は式 1 ~ 式 4 からの入力による現在のステートマシンの位置を示しています O の列はインターコネクトロジックで使用するサンプルセットを示しています前述のとおりオーバーサンプリングモードでの各 ISERESE1 は基本的に IR フリップフロップを 2 つ組み合わせたものとして機能するため O は理想的なサンプルポイントとしてどちらの IR フリップフロップを使用すればよいかを示します図 9 はステートマシンの現在の状態 ( サンプルセット ) から次の遷移先を示していますたとえばステートマシンの最初の状態が 01 とするとこの状態では (1) および (5) 信号を使用しますこれは ISERESE1 マスターの 1 (CLK0) および 2 (CLK180) 出力に該当します次にデータエッジが左へ移動した場合センターポイントは CLK0/CLK180 から CLK90/CLK270 へシフトしますこれによって E4(3) の値は 0 から 1 に変化しステートマシンの状態は 00 から 01 に遷移しますビットスキップエッジがデータビットの最初のサンプルの左側に移動するとビットスキップが発生しますまたデータビットの最後のサンプルの右側に移動してもビットスキップが発生します最後のサンプルの左側でエッジを検出した場合新しい現在のサンプルは最後のサンプルから右すなわち次のデータの最初のサンプルへ移動します表 1 で示すようにステートマシンの状態が 10 のとき (3) と (7) をサンプリングします次にステートマシンの状態が 00 に遷移し (0) と (4) をサンプリングしますただしステートマシンの状態が 10 のときにデータサンプルを既に取得しているためステートマシンの状態が最初の 00 になったときはサンプリングしたビットを 1 ビットだけドロップしますこれをネガティブビットスキップと呼びますネガティブビットスキップは 1 クロックにつき 5 ビットを出力します最初のサンプルの右側でエッジを検出した場合新しい現在のサンプルは左すなわち次のデータの最後のサンプルへ移動します表 1 で示すようにステートマシンの状態が 00 のとき (0) と (4) をサンプリングします次にステートマシンの状態が 10 に遷移しますこの状態で (3) と (7) をサンプリングしますただしステートマシンの状態が 00 と 10 のときにデータサンプルを取得して XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 9

10 7 シリーズ ISERESE2 オーバーサンプリングモードいないためステートマシンの状態が 10 のときに現在のサンプルと一緒に最後のサンプルを取得します (7 ビットを出力 ) これをポジティブビットスキップと呼びますポジティブビットスキップは 1 クロックにつき 7 ビットを出力します図 9 からわかるようにビットスキップが発生するのはステートマシンの状態が 00 と 10 の間で遷移した場合のみですビットスキップが発生しない場合サンプリングしたデータは SR モードでは 1 クロックにつき 1 ビット R モードでは 1 クロックにつき 2 ビット出力されますしたがって 6 ビットのパラレルデータの場合次のようになりますネガティブビットスキップが発生した場合のビット数は 5 ポジティブビットスキップが発生した場合のビット数は 7 ビットスキップが発生しない場合のビット数は 6 クロッキングとデータフローデータが FPGA のピンから FPGA インターコネクトロジックに構成された 10 ビット幅のインターフェイスに到達するまでにはいくつかの過程がありこれらはすべてクロックソースによって制御されますクロックソースは MMCME2 コンポーネントを介して生成されます図 10 にこのデザインの構成を示します各部分の上に記載した数字は図 10 の後に続くセクションで説明されているクロック転送ポイントを表しています XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 10

11 7 シリーズ ISERESE2 オーバーサンプリングモード X-Ref Target - Figure 10 2A 2B 1 IBUFS_IFF_OUT ISERES Register RU Logic 3 ISERES IntClkiv RU IELAYCTRL BUFG BUFIO ClkRef CLK BUFIO BUFG CLK90 IntClk MMCM 125 MHz OSERES Pattern BUFG 4 IntClkiv ISERES State Machine X523_10_ データが 1.25Gb/s のレートで FPGA へ入力される ISERESE2 は 625MHz で動作する CLK および CLK90 クロックを使用しますこれらはこのデザインの要件に従ってシングル領域 BUFIO クロックを介して適用されます ISERESE2 出力は BUFG クロックドメインの SLICE フリップフロップを使用してキャプチャされますこのようにクロックドメインをまたぐため BUFIO クロックドメインで動作する ISERESE2 の出力と BUFG クロックドメインでデータをキャプチャするレジスタの間で 600ps の必須制約が強制的に適用されます ( これらの制約は HL ソースコードで与えられる ) 2. RU 図 10 : MMCM クロックリソース a. ISERESE2 に適用される CLK および CLK90 クロックは I/O バンクのデバイスをクロックする目的にのみ使用できますデータは ISERESE2 から SLICE フリップフロップへ転送する必要がありますこのデータをキャプチャする SLICE フリップフロップはそれぞれ個別に 625MHz クロックで動作する必要があります BUFIO クロックネットワークから BUFG クロックネットワークへ移るには CC (Clock omain Crossing) の使用が必須となりますこの場合 ISERESE2 向けのクロックおよび XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 11

12 7 シリーズ ISERESE2 オーバーサンプリングモード RU ロジックのクロックはステートマシンによって位相が一致していますまた ISERESE2 から RU のレジスタまでの遅延が 600ps を超えないように注意してください b. この段階ではデータが 625MHz の BUFG クロックから 312.5MHz の BUFG クロックまで処理されますこれらのクロックは互いに位相が揃っているため特別な要件はありません 3. データ / クロックの送出 RU からの 10 ビットデータはクロックイネーブル付きのユーザーインターコネクトロジックに 312.5MHz クロックレートで現れます 4. クロックアライメントステートマシン BUFIO と BUFG の互いの位相関係 ( 配線の長さクロックバッファーの遅延など ) は定義されていません両クロックドメイン間のデータ転送には CC ロジックを使用するかまたはこのアプリケーションで示すようにクロックの位相を揃える必要がありますクロックの位相アライメントを実行するにはキャリブレーションが設定されていますクロックアライメント回路は FPGA の I/O バンクにあるすべての I/O は同一でありしたがって同じタイミングを持つことに基づいています OSERESE2 には固定のデータパターンが読み込まれ BUFG クロックツリー (IntClk IntClkiv) からのクロックが与えられます OSERESE2 の出力は IntClk (625MHz BUFG) クロックレートで送出されるクロックパターンですこのクロックパターンは BUFIO クロックツリーから実行の隣接する ISERESE2 によってフィードバックパスを介してキャプチャされますデータをキャプチャする ISERESE2 は同じクロックツリーで動作しますこの手法では 2 つのクロックの位相関係を計測できます小型のステートマシンを用いる MMCM の独立した位相シフト機能を利用して BUFG クロックは位相の一致した BUFIO クロックと位相が揃えられます CLK90 クロック (625MHz) は CLK クロック (625MHz) に合わせて位相シフトし IntClkiv クロック (312.5MHz) は IntClk クロック (625MHz) に合わせて位相シフトしますこの位相キャリブレーションプロセスを図 11 に示します X-Ref Target - Figure MHz BUFIO Initial Alignment of 625 MHz BUFG (1) Initial Phase Adjustment Alignment of 625 MHz BUFG (2) Final Alignment of 625 MHz BUFG (3) Output of ISERESE1 at Stages of Phase Alignment X523_11_ このクロッキング手法を可能にするには MMCME2 を適切にコンフィギュレーションする必要があります MMCM のコンフィギュレーション例を次のセクションで説明します MMCME2 クロック生成図 11 : BUFG と BUFIO の位相アライメントに適用される波形ここで説明する演算は MMCME2 の入力周波数が 125MHz でありその出力クロックは 1.25Gb/s (625MHz R) データストリームをサンプルする必要があると仮定していますこの計算例で使用するコンポーネントは -2 スピードグレードの Kintex -7 FPGA です XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 12

13 7 シリーズ ISERESE2 オーバーサンプリングモード図 11 に示すように 1 つの MMCME2 をインターフェイスのクロックソースとして使用しますつまり MMCME2 は次のクロックを供給する必要があります ClkRef : 312.5MHz で動作するのが理想的だが IELAY_CTRL コンポーネントのパラメーターによって 310MHz (REFCLK 周波数 = 300MHz ±10MHz) に制限されている CLK : BUFIO を介して 625MHz で動作 CLK90 : BUFIO を介して 625MHz で動作する反転 CLK IntClk : BUFG を介して 625MHz で動作 IntClkiv : BUFG を介して 312.5MHz で動作データシート S182 Kintex-7 FPGA データシート : C 特性およびスイッチ特性によると -2 スピードグレードの MMCM のスイッチ特性は次のとおりです MMCM_F IN_MIN = 10MHz MMCM_F IN_MAX = 933MHz MMCM_F VCO_MIN = 600MHz MMCM_F VCO_MAX = 1440MHz MMCM_F OUT_MIN = 4.69MHz MMCM_F OUT_MAX = 933MHz MMCM_F PF_MIN = 10MHz MMCM_F PF_MAX = 500MHz ( 帯域幅は High または Optimized に設定 ) 数式 : 式 5 式 6 式 7 式 8 式 9 MMCME2 内部の PLL を最適な条件で動作させるには動的な位相検出器 (F PF_MAX ) を超えない範囲で F VCO を最大にする必要があります VCO 周波数は式 10 から求められます ( ) 式 10 は 1 で M の値を 5 ~ 138 の間とする必要があります 125MHz の入力クロックで M が 10 を取る場合 VCO 周波数は 1250MHz となります (M が 12 を取るとした場合 VCO 周波数は 1500MHz となり高すぎる ) ( ) 式 11 XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 13

14 リファレンスデザイン MMCME2 の出力クロックは式 12 から求められます式 12 説明 O は MMCME2 クロック出力の出力カウンターの分周値ですは MMCME2 属性で使用する値です MMCME2 の CLK0 出力は分周値として実数を取りますこれは 1250MHz から 310MHz を生成するのに最適です - 値はです MMCME2 の CLK1 および CLK2 出力を使用し BUFIO クロックバッファーを介して ISERESE2 へ分配される 625MHz クロックを生成します - 両クロックの値は 2 です次にクロック出力 CLK3 および CLK4 を使用して 312.5MHz の IntClkiv クロックと 625MHz の IntClkv クロックを生成しますこれらのクロック出力を位相シフトさせる必要がありますしたがって MMCM の位相シフト動作に対応する属性を有効にする必要があります - CLK3 (312.5MHz) の値は 4 です - CLK4 (625MHz) の値は 2 です - これら両方を有効にする属性は CLKOUTn_USE_FINE_PS です n = クロック出力 (3 または 4) リファレンスデザインリファレンスデザインファイルは次のリンク先からダウンロードできます表 2 にリファレンスデザインのチェックリストをまとめています表 2 : リファレンスデザインの詳細パラメーター全般開発元ターゲットデバイスソースコードの提供ソースコードの形式使用した IP シミュレーション機能シミュレーションの実施タイミングシミュレーションの実施テストベンチの形式シミュレータソフトウェア / バージョン SPICE/IBIS シミュレーション説明 Marc efossez Kintex-7 および Virtex-7 FPGA 推奨するスピードグレード : -2 および -3 そして -1 デバイスの HP I/O バンクのみ (-1 スピードグレードには注意が必要推奨事項についてはソースコードを参照 ) あり VHL なしはいいいえ VHL ISIM_13.3 またはそれ以降いいえ XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 14

15 リファレンスデザイン表 2 : リファレンスデザインの詳細 ( 続き ) パラメーター説明インプリメンテーション合成ツール / バージョンインプリメンテーションツール / バージョンスタティックタイミング解析の実施 XST 13.3 またはそれ以降 ISE esign Suite 13.3 またはそれ以降はいハードウェア検証ハードウェア検証はい検証に使用したハードウェアプラットフォーム KC705 ボード表 3 はリファレンスデザインの使用率をまとめたものですこのリファレンスデザインにはデュアルレシーバーが 1 つ含まれていますデモおよびテスト用に PRBS トランスミッターと PRBS 受信ブロックが KC705 ボード上に追加されていますデュアルレシーバーのデザイン使用率のみがリストされていますインプリメンテーションには XC7K325T-2-FFG900 デバイスを使用しています表 3 : リファレンスデザインの使用率コンポーネントパーセンテージ (%) 総数使用数フリップフロップ 1 407, スライス 203,800 LUT メモリ 1 17 SRL 1 17 ルートスルー 2 BUFG/BUFGCTRL ISERESE OSERESE2 1 IELAYE IELAYCTRL MMCME2 (1) 注記 : 1. 各 I/O バンクに CME2 が 1 つ必要です 1 つの I/O バンクで 19 の受信チャネルに対応できますクロック位相調整 (CC ロジック ) 用に 1 組の ISERESE2/OSERESE2 を未使用にしておく必要がありますデザインには UCF でフロアプラン制約を適用していますこのようにインプリメントすると各レシーバーで同量の FPGA ロジックが使用されるようになりすべての 7 シリーズ FPGA でデザインの拡張が容易になります詳細はリファレンスデザイン ZIP ファイルに含まれる資料を参照してください XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 15

16 レシーバーの UI とジッター許容値レシーバーの UI とジッター許容値ここで使用した RU 方式では 2 つの有効なサンプルポイントが常に必要ですつまり開始点は UI ですオーバーサンプリングは等間隔のサンプルポイントを利用しているためこれらの間隔に誤差があるとレシーバーのジッターアイ要件が厳しくなりますレシーバージッターアイ要件 = RU のアイ要件 + サンプリング位相誤差 UI = (0.500 UI) + (0.125 UI) サンプリング位相誤差には 125MHz クロックを受け取りこれを 625MHz に逓倍したものを 2 つの BUFIO に位相シフトして供給し IOELAYE2 で 200ps の位相シフトを生成することによって生じるすべての影響が含まれますサンプリング位相誤差に含まれるもの : リファレンスデザインで正確に設定した場合の MMCME2_AV ジッター CLK0 と CLK90 の間の MMCME2_AV 位相誤差 MMCME2_AV C IOELAYE2 の遅延精度 (200ps の位相シフトを生成する能力 ) IOELAYE2 のパターン依存性ジッターマスターおよびスレーブ ISERESE2 の 2 つのパスのオフセットサンプリング位相誤差に含まれないもの : MMCME2_AV のその他のクロック周波数または設定シグナルインテグリティの損失 (ISI ボードジッターなど ) デバイス内部のジッターインターフェイスを検証するために異なるプロセス電圧温度で特性評価を実施します総ジッター許容量は UI ですリファレンスデザインのディレクトリセットアップデザインは高度な階層構造となっているため優れた柔軟性を提供しデザインモジュールの再利用が可能です図 12 にデザインのトップ構造を示します X-Ref Target - Figure 12 X523_12_ 図 12 : デザインの最上位セットアップ図 13 および図 14 に Common と SgmiiReceiver フォルダーのディレクトリ構造をそれぞれ示します XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 16

17 リファレンスデザインのディレクトリセットアップ X-Ref Target - Figure 13 図 13 : Common のディレクトリ構造 X23_13_ X-Ref Target - Figure 14 X523_14_ 図 14 : ライブラリのデイレクトリ構造を含む SgmiiReceiver デザイン XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 17

18 まとめ SgmiiReceiver はデザインの中で唯一カスタムインプリメンテーションに必要な部分ですこれについてはこのアプリケーションノートでも説明されていますまとめザイリンクスの FPGA は SelectIO インターフェイスリソースを使用して非同期通信をインプリメントできるため GT トランシーバーがほかの用途に使用できますこのインプリメンテーションではより小型の FPGA を選択することが可能になりコスト削減につながります改訂履歴次の表にこの文書の改訂履歴を示します日付バージョン内容 2012 年 4 月 6 日 1.0 初版リリース Notice of isclaimer The information disclosed to you hereunder (the Materials ) is provided solely for the selection and use of Xilinx products.to the maximum extent permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby ISCLAIMS ALL WARRANTIES AN CONITIONS, EXPRESS, IMPLIE, OR STATUTORY, INCLUING BUT NOT LIMITE TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.you may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications: 本資料は英語版 (v1.0) を翻訳したもので内容に相違が生じる場合には原文を優先します資料によっては英語版の更新に対応していないものがあります日本語版は参考用としてご使用の上最新情報につきましては必ず最新英語版をご参照くださいこの資料に関するフィードバックおよびリンクなどの問題につきましては jpn_trans_feedback@xilinx.com までお知らせくださいいただきましたご意見を参考に早急に対応させていただきますなおこのメールアドレスへのお問い合わせは受け付けておりませんあらかじめご了承ください XAPP523 (v1.0) 2012 年 4 月 6 日 japan.xilinx.com 18

Virtex-6 FPGA で LVDS を使用した、1.25Gb/s での 4X 非同期オーバーサンプリング, アプリケーションノート (XAPP881)

Virtex-6 FPGA で LVDS を使用した、1.25Gb/s での 4X 非同期オーバーサンプリング, アプリケーションノート (XAPP881) アプリケーションノート : Virtex-6 FPGA XAPP881 (v1.0.1) 2010 年 7 月 25 日 Virtex-6 FPGA で LVDS を使用した 1.25Gb/s での 4X 非同期オーバーサンプリング著者 : Catalin Baetoniu Brandon Day 概要 Virtex -6 FPGA の SelectIO テクノロジによって 1.25Gb/s で 4X