XAPP1064 : ソース同期のシリアライズおよびデシリアライズ (最大 1050 Mb/s)

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1 アプリケーションノート : Spartan-6 FPGA XAPP1064 (v1.1) 2010 年 6 月 3 日 ソース同期のシリアライズおよびデシリアライズ ( 最大 1050Mb/s) 著者 : Nick Sawyer 概要 Spartan -6 は 入力 SerDes (ISERDES) および出力 SerDes () ブロックを備えています これらのプリミティブによって より高速な動作が実現されると同時に シリアライズ回路およびデシリアライズ回路の設計が簡単になります このアプリケーションノートでは これらのプリミティブを入力遅延ブロックや位相検出回路と併用しながら 効率的に使用する方法について説明します ISERDES および のガイドライン Spartan-6 Spartan-6 FPGA の各入力 / 出力ブロック (IOB) には 4 ビットの入力 SerDes と 4 ビットの出力 SerDes が 1 つずつあります 隣接する 2 つの SerDes ブロック ( マスターとスレーブ ) をカスケード接続すると 8 ビットのブロックを構成できます これにより I/O クロックがシングルレートとダブルデータレートのいずれの場合でも 出力と入力の両方で 2:1 ~ 8:1 の SerDes 機能が可能になります 差動信号規格は 2 つの SerDes レジスタと関連する 2 つの IOB ( マスターとスレーブ ) を使用するため この規格の信号を使用しているときは ISERDES ブロックをカスケード接続しても問題になりません つまり 2 つの ISERDES を効果的に使用することでデザインコストを削減できます ただし シングルエンド信号規格を使用する場合は 5 以上の SerDes 比または位相検出モードを必要とするデザインで注意が必要です カスケード接続された SerDes を使用する場合 マスター IOB とスレーブ IOB が隣接しているデバイスに 2 つのデータラインは入力できません この制限は SerDes 比が 4 以下で位相検出モードを使用しない場合には SerDes がカスケード接続されないため 該当しません 一方 位相検出モードを使用しないときは キャリブレーション中にデータ損失が生じるため アプリケーションでこの損失を考慮する必要があります デシリアライズとデータ受信 デシリアライザーのデザインと関連するクロッキングプリミティブは 入力される受信データストリームのフォーマットによって異なります このデータは 通常 3 つに分類されます ケース 1 データストリームは入力クロックレートの倍数で クロック信号は受信データのフレーミング信号として使用されます データラインのステートはクロックの 1 周期間に複数回変化します 代表的な例として カメラ フラットパネル TV モニターなどで使用される 7:1 インターフェイスがあります これ以外にも Spartan-6 FPGA の ISERDES は 2:1 3:1 4:1 をサポートし カスケード時には 5:1 6:1 7:1 8:1 も可能です この例では 受信クロックは PLL で逓倍され 生成された高速キャプチャクロックは BUFPLL プリミティブを介して入力ロジックへ供給されます BUFPLL キャプチャクロックは 入力データに対して常にシングルデータレート (SDR) モードで使用されるように設計されています たとえば 7:1 データに伴う 150MHz の入力クロックは 1050MHz (150 x 7) で動作するために PLL と BUFPLL を必要とします この高速キャプチャクロックを使用して受信データを入力デシリアライザーへ送り デバイスの全体を駆動できます その後 元の入力クロック速度で FPGA ロジックにパラレルデータが現れます 図 1 に 7:1 のデータフォーマットの例を示しています Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 1

2 デシリアライズとデータ受信 X-Ref Target - Figure 1 Receive 7 to 1 Data D0 D1 D2 D3 D4 D5 D6 Receive Clock x1064_01_ 図 1 : 低速クロックを使用する 7:1 データストリーム ケース 2 データストリームは入力クロックの 2 倍で これは一般にダブルデータレート (DDR) 受信として知られています 図 2 に DDR データストリームを示します クロックの各遷移は データラインのステートの変化を示しています このようなデータの受信には 2 つの方法があります 1 つは PLL および BUFPLL を使用する方法です ( ケース 1 参照 ) この場合 入力クロックを PLL で 2 逓倍し BUFPLL を介することでデバイス全体が使用可能になります もう 1 つは プリミティブを使用する方法で 2 つの を用いて DDR データを受信します が駆動できるのは クロック入力が位置しているデバイスの片側半分のみです デシリアライズ係数 ( 比 ) は ユーザーが選択できます (2:1 4:1 6:1 8:1) パラレルデータに必要な分周クロックは いずれか一方の プリミティブを介して生成されます SDR のキャプチャクロックを生成するには プリミティブを 2 つ使用して 入力される DDR クロックを 2 逓倍する必要があります X-Ref Target - Figure 2 Receiver 8:1 Data D0 D1 D2 D3 D4 D5 D6 D7 Received Clock (Clock polarity is not important for DDR) x1064_02_ 図 2 : DDR を使用する 8:1 データストリーム ケース 3 データストリームのレートはレシーバークロックと同じ (SDR) です 図 3 に SDR データストリームを示します クロック遷移が 2 回生じるごとにデータビットが 1 回 通常はクロックの立ち上がりエッジで変化します このようなデータストリームの受信には 2 つの方法があります 1 つは受信クロックを PLL で 1 逓倍し BUFPLL を使用してデバイス全体でのデータを受信します あるいは または PLL を 1 つ使用して クロック入力が位置しているデバイスの片側半分の入力を駆動します は デシリアライズされたパラレルデータで使用できるように 受信クロックを分周する場合にも使用されます SDR では 2:1 3:1 4:1 5:1 6:1 7:1 および 8:1 が可能です X-Ref Target - Figure 3 Receiver 8:1 Data D0 D1 D2 D3 D4 D5 D6 D7 Received Clock (Clock rising edge indicates the start of a data bit) x1064_03_ 図 3 : SDR を使用する 8:1 データストリーム XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 2

3 デシリアライズとデータ受信 より大きなデシリアライズ係数 データ受信では 8:1 より大きな比率のデシリアライズが可能です PLL を使用し 高速 I/O キャプチャクロックと低速パラレルデータクロックの中間速度を持つ 3 つ目のクロックを生成できます リファレンスデザインファイル には 10:1 12:1 14:1 および 16:1 の SerDes を使用するサンプルデザインが含まれています この場合も基本的に 入力 SerDes プリミティブを 5:1 6:1 7:1 および 8:1 モードで使用し BUFPLL を介した PLL からの高速キャプチャクロックでデータを受信します 受信したパラレルデータは 中間クロックドメインで FPGA ロジックへ転送され その後 同じく FPGA ロジックにある 2:1 ギアボックスを用いてメインクロックドメインへ転送されます 図 4 に この構造を示します これら例のように大きなデシリアライズ比で PLL を使用する場合 レシーバークロックは SDR DDR または分周クロックが可能です X-Ref Target - Figure 4 serdes_1_to_n_clk_pll_s16_diff.v/vhd Differential Clock IOB LVDS Clock P ISERDES BITSLIP Calibration and Bitslip State Machine BITSLIP LVDS Clock N PLLX = PLL multiplier CLKIN_PERIOD = Input clock period BS = TRUE/FALSE to use Bitslip (or not) Feedback FB (0) PLL ISERDES BUFPLL BUFG BUFG Feedback x1 Clock x2 Clock SerDes Strobe I/O Clock serdes_1_to_n_data_s16_diff.v/vhd D Differential Data IOB LVDS Data P LVDS Data N D = Number of data lines ISERDES ISERDES DxS Calibration and Phase Detection State Machine Gearbox BITSLIP D x S x1064_04_ 図 4 : デシリアライズ係数が大きい場合のデータ受信 PLL および BUFPLL を使用するデータ受信 PLL および BUFPLL を使用するデータ受信のトポロジはシンプルです 必要に応じてレシーバークロックを PLL で逓倍し シングルデータレートの内部キャプチャクロックを生成します 入力クロック信号は 入力遅延ブロック ( データパス遅延のバランスをとるため ) と プリミティブを通って PLL へ入力される必要があります たとえば 7:1 のビデオデータの場合 受信したピクセルクロックを 7 で逓倍します クロック信号は PLL から BUFPLL プリミティブへ配線され デバイス全体を駆動します BUFPLL へ高速キャプチャクロックを駆動できる出力は PLL の CLKOUT0 と CLKOUT1 のみです BUFPLL には 逓倍されていない元のソースクロックと同等のグローバルクロック信号 ( グローバルバッファー (BUFG) を介する任意の PLL 出力から駆動可能 ) と PLL からの LOCKED 信号 (BUFPLL 内での同期に必要 ) が必要です XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 3

4 デシリアライズとデータ受信 BUFPLL へのこれら 3 つの入力信号によって デバイスの同じ片側にある入力遅延ブロックおよび SerDes プリミティブへ高速レシーバークロックを分配でき また位相が適切に揃えられた SerDes ストローブ信号を用いることで 入力 SerDes から FPGA ロジックへ低速パラレルデータを確実に転送できます データ受信に PLL を使用する場合は PLL でスキュー調整が必要です FB プリミティブを利用して クロック入力ピンがある入力 SerDes プリミティブの I/O クロックデスティネーションから PLL へ戻るようにフィードバッククロック信号を配線します これによって 逓倍したクロックと元の受信クロックの位相が一致します データのセンタリングおよびキャプチャを確実に行う構造は IODELAY2 プリミティブをベースとしており 入力遅延モードでのみ使用されます この構造については 入力データおよびクロックの遅延 で説明しています 図 5 に レシーバーのブロック図を示します X-Ref Target - Figure 5 serdes_1_to_n_clk_pll_s8_diff.v/vhd Differential Clock IOB LVDS Clock P ISERDES BITSLIP Calibration and Bitslip State Machine BITSLIP LVDS Clock N PLLX = PLL multiplier CLKIN_PERIOD = Input clock period BS = TRUE/FALSE to use Bitslip (or not) Feedback FB (0) PLL ISERDES BUFPLL BUFG Feedback x1 Clock SerDes Strobe I/O Clock serdes_1_to_n_data_s8_diff.v/vhd D Differential Data IOB LVDS Data P LVDS Data N D = Number of data lines ISERDES (SDR Mode) ISERDES (SDR Mode) Calibration and Phase Detection State Machine BITSLIP D x S x1064_05_ 図 5 : PLL および BUFPLL を使用するデータ受信 を 2 つ使用する DDR データ受信 を 2 つ使用する DDR データ受信のトポロジでは PLL を介さず 入力クロックを使用して直接データをキャプチャします 入力クロックは データとクロックの遅延のバランスをとるために入力遅延ブロックを介して供給されます 図 6 に示すような差動信号の場合 True 信号と Complement 信号がマスター入力遅延とスレーブ入力遅延 ( 共に 0 に設定 ) を通って 2 つの プリミティブに入ります 最初の は True 入力と Complement 入力を両方受信し これらを使用して適切な分周クロックおよび入力 SerDes プリミティブの SerDes ストローブ信号を生成します たとえば レシーバークロックが 311MHz (622Mb/s データ ) で 8:1 SerDes 機能を必要とするデザインでは 分周値は 8 に設定され True と Complement のレシーバークロックで駆動されている が実際に入力クロックを 4 分周して 77.75MHz のクロックを生成します 生成された I/O クロックは もう 1 つの で生成された別の ( 反転した ) I/O クロックと共に入力 SerDes プリミティブへ配線されます XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 4

5 デシリアライズとデータ受信 これら 2 つのクロックは入力 SerDes で 2 逓倍されて 622Mb/s データ用の 622MHz サンプリングクロックが生成されます は クロック入力が位置しているデバイスの片側半分に配置される必要があり 入力遅延を利用する場合にデバイスのもう一方側ににある別の は同時に使用できません つまり 入力遅延を利用する場合のデータバスの受信は クロック入力のある片側半分に限られます データのセンタリングおよびキャプチャを確実に行う構造は IODELAY2 プリミティブをベースとしており 入力遅延モードでのみ使用されます この構造については 入力データおよびクロックの遅延 で説明しています 図 6 に レシーバーのブロック図を示します X-Ref Target - Figure 6 serdes_1_to_n_clk_ddr_s8_diff.v/vhd BUFG Differential Clock IOB LVDS Clock P (0) _2CLK LVDS Clock N (0) N I/O Clock SerDes Strobe P I/O Clock System Clock serdes_1_to_n_data_s8_ddr_diff.v/vhd D Differential Data IOB LVDS Data P LVDS Data N D = Number of data lines (DDR) (DDR) ISERDES (DDR Mode) ISERDES (DDR Mode) Calibration and Phase Detection State Machine User BITSLIP D x S x1064_06_ 図 6 : を 2 つ使用する DDR データ受信 を使用する SDR データ受信 を使用する SDR データ受信のトポロジでは 入力クロックを使用して直接データをキャプチャします クロック信号は 遅延ブロック (0 に設定 ) を介して に供給されます は この入力クロック使用して適切な分周クロックおよび入力 SerDes プリミティブの SerDes ストローブ信号を生成します たとえば レシーバークロックが 525MHz (525Mb/s データ ) で 8:1 SerDes 機能を必要とするデザインでは 分周値が 8 に設定された が入力クロックを 8 分周して MHz のクロックを生成します 生成された I/O クロックは データキャプチャ用として入力 SerDes プリミティブへ配線されます この場合の制限要因は クロック入力ピンを通過することができる最大クロック周波数です は クロック入力が位置しているデバイスの片側半分に配置される必要があり 入力遅延を利用する場合にデバイスのもう一方側ににある別の は同時に使用できません つまり 入力遅延を利用する場合のデータバスの受信は クロック入力のある片側半分に限られます データのセンタリングおよびキャプチャを確実に行う構造は IODELAY2 プリミティブをベースとしており 入力遅延モードでのみ使用されます この構造については 入力データおよびクロックの遅延 で説明しています 図 7 に レシーバーのブロック図を示します XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 5

6 デシリアライズとデータ受信 X-Ref Target - Figure 7 serdes_1_to_n_clk_sdr_s8_diff.v/vhd Differential Clock IOB BUFG LVDS Clock P LVDS Clock N (0) SerDes Strobe I/O Clock System Clock serdes_1_to_n_data_s8_diff.v/vhd D Differential Data IOB LVDS Data P LVDS Data N D = Number of data lines ISERDES (SDR Mode) ISERDES (SDR Mode) Calibration and Phase Detection State Machine User BITSLIP D x S x1064_07_ 図 7 : を使用する SDR データ受信 入力データおよびクロックの遅延 Spartan-6 FPGA のデータキャプチャ構造は 入力遅延プリミティブ (IODELSY2) がベースとなっています 各遅延タップは PVT によって変動するため 定期的なキャリブレーションが必要です このセクションでは 継続的にデータをキャプチャするためにキャリブレーションを定期的に行う構造について説明します 図 8 に 入力遅延プリミティブの構造を示します このようなデータキャプチャでは キャプチャクロックと入力データの遅延が正確に一致することが重要です それには 入力クロックが へ配線される前 または を介して PLL へ配線される前に 0 に設定された入力遅延ブロックを通過する必要があります この方法によって クロックパスとデータパスの挿入遅延が等しくなり データアイの中央で確実にデータをキャプチャできるようにデータ遅延を変更できます 受信クロックとデータが到達するエッジが一致することを前提とした場合 アイの中央でデータがサンプリングされるように データ遅延をキャプチャクロック周期の半分に設定する必要があります これには 入力遅延プリミティブが備えるキャリブレーション機能が必要です キャリブレーションコマンド (CAL) が発行 ( 低速クロックの 1 サイクル分 CAL を High にアサート ) されると 入力遅延ブロックはデータを 1/2 ビット周期分遅延させるのに必要な遅延タップエレメント数を内部で判断し この半分の値となるように遅延ラインを設定します 高速キャプチャクロック自体は 周波数の基準として使用されます たとえば キャリブレーション回路が入力キャプチャクロックを判断し その時点の電圧と温度では 入力ビット周期が 24 遅延タップに相当するとします 遅延タップ数を 12 に設定すると データを 1/2 ビット周期分遅延させることができ データが適切にキャプチャされます その後 次のキャリブレーションで値がそれぞれ 26 と 13 に変更されると 入力遅延の値が自動的に更新されます 入力遅延ブロックでキャリブレーションプロセスが進行している間は受信データが失われます これは一部のプロトコルでは問題ではありませんが データが継続するプロトコルでは問題となります キャリブレーション中のデータ損失を回避するには 入力遅延ブロックにさらに位相検出モードを追加します XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 6

7 位相検出回路とボードのスキュー調整 位相検出モードでは 入力データ信号が 2 つの入力遅延ブロックへ同時に供給されます これらのプリミティブはマスターとスレーブとして扱われます このモードの場合 スレーブ入力遅延で それ自体とマスター入力遅延の両方の動作を制御するように設定します 受信データはマスター遅延ブロックから取得し 位相検出回路でスキューを調整する必要がない場合には スレーブ遅延ブロックの出力は通常無視されます スキュー調整機能については 位相検出回路とボードのスキュー調整 で説明しています 前の例を用いて考えると キャリブレーションコマンドが発行されると スレーブ入力遅延ブロックはキャプチャクロックの 1 周期分に相当するタップ数を計算します この場合 24 となり マスター入力遅延をこの値の半分 12 に設定します マスター入力遅延の更新は 入力データストリームと同期されるため キャリブレーション中あるいは遅延値の更新時にデータが失われることはありません DDR モードの場合 キャリブレーション用に測定および使用されるキャプチャクロックは 実際は 2 つの I/O クロック信号が結合された信号となります たとえば DDR データのキャプチャに使用される 311MHz の入力クロックは 入力 SerDes と入力遅延プリミティブで 2 逓倍されます つまり 入力ビットレートと等しい 622MHz のクロックが生成されます X-Ref Target - Figure 8 SDR I/O Sampling Clock Sample Points I/O Sampling Clock(s) or DDR I/O Sampling Clock 1 Input Data Output Data DDR I/O Sampling Clock 2 IODELAY2 RST CAL System Clock Input Data Output Data before CAL and RST Output Data following CAL and RST Calibration Period x1064_08_ 図 8 : 入力遅延プリミティブ リセット (RST) および CAL は 設計者のステートマシンに基づいて動作します CAL を 1 クロック周期間アサートするとキャリブレーションが実行され その時点の PVT での 1 ビット周期に相当する遅延タップ数が決定されます RST を 1 クロック周期間アサートすると 先ほど決定した値の半分が遅延ラインにロードされます 位相検出モードの場合 CAL ファンクションを実行してもデータのインテグリティに影響を及ぼしません RST は 最初の CAL ファンクション後にのみ High 駆動する必要があり その後の CAL ファンクションには必要ありません 位相検出回路とボードのスキュー調整 Spartan-6 FPGA の位相検出回路には 2 つの定義があります 位相検出モードは キャリブレーション中にスレーブ入力遅延がマスター入力遅延を効率的に制御して マスター遅延が ( 遅延は別として ) データを変更することなく受け渡すことができるようし データの損失を回避するために使用されます 位相検出回路は通常 関連する入力クロックから何らかの理由でスキューのあるデータを受信できるようにするために 入力 SerDes プリミティブ内の専用ロジックを使用します 外部ステートマシンから制御する必要がある位相検出ロジックの役割は 入力遅延を適切に調節し レシーバーのサンプリングクロックが受信データのアイの中央に位置するようにすることです これにより サンプリング回路のパフォーマンスが最大化し エラーのない高ビットレートのデータ受信が可能になります XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 7

8 位相検出回路とボードのスキュー調整 図 9 に 位相コントローラーの動作を示します I/O サンプリングクロックは BUFPLL や を 1 つ使用する場合 あるいは を 2 つ使用して 2 つのクロックが供給される場合のいずれでも常に SDR となります 入力データの初期オフセット値は 最初のトレースペアで示しています キャリブレートされたマスター入力遅延を通過するデータは 1/2 クロック周期 ( あるいは 個々の遅延ラインで可能な限り 1/2 クロック周期に近い値 ) 分の遅延が与えられます スレーブを通るデータの初期遅延値は 0 で これは結果 (VALID および INCDEC) がそれぞれパイプライン化されている限り 実際には 1 ビット周期分の遅延を与えたことと同じになります このタイミング図では わかりやすくするために スレーブを通るデータパイプラインステージは示していません 図 9 の最初のトレースペアが示すとおり サンプリングポイントはデータアイの中央に位置していません さらに マスター遅延 ( マスター入力 SerDes 内 ) からのサンプルは スレーブ遅延 ( スレーブ入力 SerDes 内 ) からのサンプルと同じです 入力データのステート変更後 位相検出回路がテストされている両方の信号が同じ値であると判断し マスター入力 SerDes の 2 つの出力ピン (VALID および INCDEC) でこれを示します 有効な遷移が検出された場合には 常に VALID が High にアサートされます INCDEC は サンプルクロックをデータアイの中央へ移動するための遅延調整の方向を示します 設計者のステートマシンはこのデータに対して作用し スレーブ入力遅延の CE ピンおよび INCDEC ピンで 入力遅延プリミティブへ適切にインクリメントまたはデクリメントするように命令します CE は 遅延調整に必要な方向が適切に設定された INCDEC と共に 1 システムクロックサイクル間 High にアサートされます 図 9 の 2 つ目のトレースペアは スレーブ入力 SerDes へデクリメントコマンドが発行された結果を示しています 遅延は 1 タップ分削減されています マスター遅延は ½ MAX 1 (MAX は 入力データおよびクロックの遅延 で説明したキャリブレーションによって求められた値であり 有効な最大遅延 256 タップのことではない ) で スレーブ入力遅延は MAX 1 となります サンプリング回路は 2 つのサンプル ( マスターとスレーブ ) が同じであると判断し スレーブ入力遅延にもう 1 つデクリメントコマンドを発行します このデクリメント後の結果が図 9 の 3 つ目のトレースペアで ここでも 2 つのサンプルが同じであるため デクリメントコマンドが 1 つスレーブ入力遅延へ発行されます 図 9 の 4 つ目のトレースペアでは マスター遅延が ½ MAX 3 で スレーブ遅延が MAX 3 となり このときに入力 SerDes プリミティブで取得した 2 つのサンプルが異なります これは スレーブ入力遅延へインクリメントコマンドを発行する必要があることを 制御ステートマシンに指示しています このコマンドによって 結果は図 9 の 3 つ目のトレースペアのステートへ戻ることになります これら 2 つの点は サンプリングクロックがデータアイの中央に位置する理想的な条件に相当するため 回路はこれら付近で移動します 実際のシリコンでは 入力クロックおよびデータにはジッターが生じますが 動作の本質は同じで サンプリングポイントは常にアイの中央付近を維持します すべてのサンプルデザインには 32 ビットのフィルターを使用するステートマシンが含まれているため ジッターがある場合でも遅延を適切に制御できます 入力遅延は 定期的に再キャリブレーションを行って電圧や温度による遅延の変化に対応する必要があります キャリブレーションコマンドは データの受信に影響を与えませんが 位相検出回路が認識するサンプリングポイントの現在の位置に影響を及ぼします 再キャリブレーションによって MAX 値は変動しますが 位相検出回路では新しい MAX 値を用いて透過的に動作を継続します したがって ½ MAX は両方の遅延プリミティブにロードされます XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 8

9 シリアライズとデータ送信 X-Ref Target - Figure 9 Sample Points I/O Sampling Clock MAX = Number of Taps in Bit Period PCB or Other Data to Clock Skew Offset Input Data From Delayed by 0 (= MAX) Offset Input Data From Delayed by ½MAX Decrement Delays Offset Input Data From Delayed by (MAX 1) Offset Input Data From Delayed by (½MAX 1) Decrement Delays Offset Input Data From Delayed by (MAX 2) Offset Input Data From Delayed by (½MAX 2) Decrement Delays Offset Input Data From Delayed by (MAX 3) Offset Input Data From Delayed by (½MAX 3) Increment Delays x1064_09_ 図 9 : 位相検出回路を使用した入力データのスキュー調整 シリアライズとデータ送信 データ受信と同様 シリアライズ回路およびそれに関連するクロッキングプリミティブのデザインは 送信データストリームおよび転送クロックのフォーマットによって異なります 必要な出力転送クロックとデータストリームが同時にステートを変更するかや同じ送信クロックから生成されるか あるいは必要な出力転送クロックが SDR で 各ビット遷移でステート変更が 2 回行われるかによってデザインは違ってきます LVDS など一部の出力規格は Spartan-6 デバイスの上半分または下半分でのみ使用できます ケース 4 必要な出力転送クロックとデータストリームは同じタイミングでステートを変更し 同一の送信クロックから生成されます 図 10 に このようなデータストリームの一般的な使用例を示します 転送クロックは カメラ フラットパネル TV モニターなどで使用される 7:1 インターフェイスです これ以外にも 出力 SerDes は 2:1 3:1 4:1 をサポートし カスケード時には 5:1 6:1 7:1 8:1 も可能です このケースには 図 11 に示す 6:1 SerDes の DDDR クロックの転送も含まれます SDR 内部トランスミッタークロックは 内部トランスミッタークロックの周波数ソースによって PLL と BUFPLL を 1 つ または を 2 つ使用して生成できます XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 9

10 シリアライズとデータ送信 X-Ref Target - Figure 10 Internal Global Clock Internal Transmitter Clock Transmitted 7-Bit Data D0 D1 D2 D3 D4 D5 D6 Forwarded Clock = Parallel data loaded into internal transmitter clock domain Parallel data loaded into internal transmitter clock domain x1064_10_ 図 10 : 低速の転送クロックを使用する 7:1 出力データストリーム X-Ref Target - Figure 11 Internal Global Clock Internal Transmitter Clock Transmitted 6-Bit Data D0 D1 D2 D3 D4 D5 Forwarded Clock = Parallel data loaded into internal transmitter clock domain Parallel data loaded into internal transmitter clock domain x1064_11_ 図 11 : DDR 転送クロックを使用する出力データストリーム ケース 5 必要な出力転送クロックは SDR で 各ビット遷移でステートが二度変更します この場合 2 つの方法があります 1 つ目の方法 ( 図 12) では 内部トランスミッタークロックを 1 つ使用し 0101 などのパターンを送信することで SDR 転送クロックを生成し 同じレートで各データビットを 2 回送信します データは 2 回のクロック遷移に対して一度しか変更していないように見えます この方法では 内部トランスミッタークロックの周波数ソースによって PLL と BUFPLL を 1 つ または を 2 つ使用できます この場合のデメリットは 有効な出力 SerDes 比がカスケード接続を使用した場合の 8 ではなく 4 であることです 一方 BUFPLL を 1 つしか使用しない点がメリットです 2 つ目の方法 ( 図 13) では PLL を 1 つと BUFPLL を 2 つを使用して 2 つのトランスミッタークロックを生成する必要があります 一方のトランスミッタークロックは SDR 転送クロックの生成に もう一方 ( 速度は最初のクロックの半分 ) は転送データの生成に使用されます この方法のメリットは 出力 SerDes をカスケード接続した場合の最大出力 SerDes 比の 8 が利用できることです ただし デバイスの各側にある 2 つの BUFPLL を共に使用する上 グローバルバッファー 1 つを追加で使用する必要があるというデメリットがあります XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 10

11 シリアライズとデータ送信 X-Ref Target - Figure 12 Internal Transmit Clock from or PLL :1 2 Cascade Forwarded Transmit Clock :1 2 D3 D3 D2 D2 4:1 2 Transmitted 4:1 Data Cascade D1 D1 D0 D0 4:1 2 Internal Transmitter Clock Transmitted 4:1 Data D0 D1 D2 D3 ForwardedTransmit Clock Clock rising edge indicates the start of a data bit x1064_12_ 図 12 : SDR の転送クロックを使用する出力データストリーム ( トランスミッタークロックが 1 つの場合 ) XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 11

12 シリアライズとデータ送信 X-Ref Target - Figure 13 Internal x2 Transmit Clock from PLL :1 2 Cascade Forwarded Transmit Clock :1 2 Internal x1 Transmit Clock from PLL D7 D6 D5 D4 4:1 2 Cascade Transmitted 8:1 Data D3 D2 D1 D0 4:1 2 Internal x2 Transmitter Clock Internal x1 Transmitter Clock Transmitted 8:1 Data D0 D1 D2 D3 D4 D5 D6 D7 ForwardedTransmit Clock Clock rising edge indicates the start of a data bit x1064_13_ 図 13 : SDR の転送クロックを使用する出力データストリーム ( トランスミッタークロックが 2 つの場合 ) より大きなシリアライズ係数 データ送信では PLL を使用し 高速送信クロックと低速パラレルデータクロックの中間速度を持つ 3 つ目のクロックを生成することで 8:1 より大きな比率のシリアライズが可能です リファレンスデザインファイル には 10:1 12:1 14:1 および 16:1 の SerDes を使用するサンプルデザインが含まれています この場合も基本的に 出力 SerDes プリミティブを 5:1 6:1 7:1 および 8:1 モードで使用し BUFPLL を介した PLL からの高速クロックでデータを送信します 送信用のパラレルデータは FPGA ロジックにある 2:1 ギアボックスを用いてメインクロックドメインから中間クロックドメインへ転送され 中間クロックドメインで FPGA ロジックから出力 SerDes へ転送されます 図 14 に この構造を示します PLL を使用する場合 外部トランスミッタークロックは SDR DDR または分周クロックが可能です XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 12

13 シリアライズとデータ送信 X-Ref Target - Figure 14 Differential Clock IOB clock_generator_pll_s16_diff.v/vhd LVDS Clock P LVDS Clock N PLLX = PLL multiplication factor CLKIN_PERIOD = Input clock period System Clock PLL BUFPLL BUFG BUFG SerDes Strobe X1 Clock I/O Clock serdes_n_to_1_s16_diff.v/vhd D x S-Bit Transmitter Data from FPGA Logic 2:1 Gearbox D Data Lines D = Number of data lines serdes_n_to_1_s16_diff.v/vhd Constant Data to Generate Appropriate Clock Output 2:1 Gearbox Forwarded Clock Parameters D = 1 x1064_14_ 図 14 : デシリアライズ係数が大きい場合のデータ送信 PLL および BUFPLL を使用するデータ送信 PLL および BUFPLL を使用するデータ送信のトポロジはシンプルです 必要に応じてトランスミッターのソースクロックを PLL で逓倍し SDR のトランスミッタークロックを生成します たとえば 7:1 のビデオデータの場合 内部のピクセルクロックを 7 で逓倍します このクロックは PLL から BUFPLL プリミティブへ配線され デバイス全体を駆動します LVDS の送信は デバイスの上半分または下半分でのみ可能です BUFPLL へ高速クロックを駆動できる出力は PLL の CLKOUT0 と CLKOUT1 のみです BUFPLL には 逓倍されていない元のソースクロックと同等のグローバルクロック信号 ( グローバルバッファー (BUFG) を介する任意の PLL 出力から駆動可能 ) と PLL からの LOCKED 信号 (BUFPLL 内での同期に必要 ) が必要です これら 3 つの入力信号によって デバイスの同じ片側にある出力 SerDes プリミティブへ高速送信クロックを分配でき また位相が適切に揃えられた SerDes ストローブ信号を用いることで FPGA ロジックから出力 SerDes への低速パラレルデータを確実にキャプチャできます このパラレルデータはその後 高速送信クロックを用いて出力用にシリアライズされます 転送クロック出力は クロックラインに関連している出力 SerDes へ一定値を送信することによって同じように生成されます たとえば 8:1 のデータに関連している転送 DDR クロックには パターン が必要です 7:1 ビデオアプリケーションの転送クロックには または が必要です 図 15 に 必要な回路と出力波形を示します XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 13

14 シリアライズとデータ送信 データ送信のためだけに PLL を使用する場合は PLL でのスキュー調整は不要です したがって PLL のフィードバック用 OUT ピンを直接 IN ピンへ接続して内部フィードバックを利用します X-Ref Target - Figure 15 Differential Clock IOB clock_generator_pll_s8_diff.v/vhd LVDS Clock P LVDS Clock N PLL BUFPLL BUFG PLLX = PLL multiplication factor CLKIN_PERIOD = Input clock period System Clock SerDes Strobe I/O Clock serdes_n_to_1_s8_diff.v/vhd D x S-Bit Transmitter Data from FPGA Logic D Data Lines D = Number of data lines serdes_n_to_1_s8_diff.v/vhd Constant Data to Generate Appropriate Clock Output Forwarded Clock D = 1 x1064_15_ 図 15 : PLL および BUFPLL を使用するデータ送信 XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 14

15 シリアライズとデータ送信 1 つの FPGA で同じ規格のデータ受信とデータ送信を実行している場合 送信と受信で PLL および BUFPLL を共有できます 1 つの PLL は 同じクロックで 1 つまたは 2 つの BUFPLL を駆動できます PLL はデバイスの上半分および下半分にありますが 各 PLL はそれぞれの側に関連付けられています 図 16 に 接続例を示します PLL が 4 つあるいはそれ以下のデバイスでは その位置にかかわらず どの PLL も BUFPLL を駆動可能です PLL が 5 つのデバイスでは デバイスの上半分にある真ん中の PLL は BUFPLL を駆動できません PLL の入力クロックは プリミティブを通るクロック入力から そのクロックピンおよび と同じ側 ( デバイス上部または下部 ) に配置されている PLL へ入ります スキュー調整が必要な部分にフィードバック回路を設計する場合は PLL へのクロックを駆動している の隣にある プリミティブを介す必要があります フィードバックは PLL と同じ側 ( デバイス上部または下部 ) に配置されている FB からのみ配線できます X-Ref Target - Figure 16 FB T0 T1 T2 T3 T4 T5 T6 T7 FB BUFPLL BUFPLL BUFPLL BUFPLL Can Drive Any BUFPLL Cannot Drive Any BUFPLL CLK2 PLL CLK1 CLK2 PLL CLK1 Top-half PLLs can be driven by top-half with feedback (if required) through top-half FB FB L6 L4 L7 L5 Can Drive Any BUFPLL CLK2 PLL CLK1 R1 R3 R0 R2 FB FB L2 L0 L3 L1 Can Drive Any BUFPLL CLK2 PLL CLK1 R5 R7 R4 R6 FB Cannot Drive Any BUFPLL Can Drive Any BUFPLL CLK2 PLL CLK1 CLK2 PLL CLK1 Bottom-half PLLs can be driven by top-half with feedback (if required) through bottom-half FB FB B7 B6 B5 B4 B3 B2 B1 B0 FB BUFPLL BUFPLL x1064_16_ 図 16 : PLL と BUFPLL の接続 XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 15

16 シリアライズとデータ送信 1 つの PLL と 2 つの BUFPLL を使用する SDR 転送クロックによるデータ送信 このデータ送信方法のトポロジはシンプルです 必要に応じてトランスミッターのソースクロックを PLL で逓倍し 2 つの SDR トランスミッタークロックを生成します 一方のクロックの周波数はもう一方の 2 倍です これらのクロックは デバイスの同じ片側にある PLL から 2 つの BUFPLL プリミティブへ配線されます それぞれは全体を駆動できますが LVDS の送信は デバイスの上半分または下半分でのみ可能です BUFPLL へ高速クロックを駆動できる出力は PLL の CLKOUT0 と CLKOUT1 のみです データ送信用の BUFPLL には 逓倍されていない元のソースクロックと同等のグローバルクロック信号 ( グローバルバッファー (BUFG) を介する任意の PLL 出力から駆動可能 ) と PLL からの LOCKED 信号 (BUFPLL 内での同期に必要 ) が必要です また クロック送信用の BUFPLL には 元のクロックソースの 2 倍の周波数で動作する BUFG が必要で これは任意の PLL 出力から生成可能です BUFPLL へのこれら 3 つの入力信号によって デバイスの同じ片側にある出力 SerDes プリミティブへ高速送信クロックを分配でき また位相が適切に揃えられた SerDes ストローブ信号を用いることで FPGA ロジックから出力 SerDes への低速パラレルデータを確実にキャプチャできます このパラレルデータはその後 高速送信クロックを用いて出力用にシリアライズされます 転送クロック出力は クロックラインに関連している出力 SerDes へ一定値を送信することによって同じように生成されますが レートは内部クロックレートの 2 倍になります たとえば 8:1 のデータに関連している転送 DDR クロックには パターン が必要です 図 17 に 必要な回路と出力波形を示します データ送信のためだけに PLL を使用する場合は PLL でのスキュー調整は不要です したがって PLL のフィードバック出力ピンを直接出力ピンへ接続して内部フィードバックを利用できます X-Ref Target - Figure 17 Differential Clock IOB LVDS Clock P LVDS Clock N PLL BUFPLL BUFPLL BUFG System Clock Internal x2 Transmit Clock and SerDes Strobe Internal x1 Transmit Clock and SerDes Strobe x1064_17_ 図 17 : PLL および BUFPLL を使用する SDR データ送信 XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 16

17 シリアライズとデータ送信 を 2 つ使用するデータ送信 送信に必要なビットレートの 1/2 のソーストランスミッタークロックが利用可能な場合は プリミティブを 2 つ使用して出力データと転送クロックを生成できます たとえば 311MHz の入力クロックは 622Mb/s でデータを生成し 311MHz の転送クロックを生成できます Spartan-6 FPGA の各入力クロックピンは 遅延プリミティブが使用されない限り 一方のプライマリ の非反転入力と もう一方のプライマリ の反転入力へ接続されます これにより 位相が 180 ずれた 2 つのクロックが使用可能になります これらの 2 つのクロックは 出力 SerDes とクロック入力がデバイスの同じ片側にある場合には DDR 動作用に設定された各出力 SerDes 内で 2 倍にできます さらに 入力遅延プリミティブが使用されないことを前提とすると ( 通常 データ送信では使用されない ) 入力クロックはデバイスの反対側にある サイトにも供給可能なため 4 つの を使用してデバイス全体を駆動することができます の一方を使用して 内部パラレルデータの低速クロックおよび出力 SerDes プリミティブで必要な SerDes ストリームローブキャプチャ信号を生成します 低速クロックの出力は 必要な SerDes 比で分周された後 グローバルバッファを介して分配されます たとえば 8:1 データ伝送が必要な場合は 311MHz の入力クロックが 8 分周されます 図 18 に この例の回路と波形を示します X-Ref Target - Figure 18 Differential Clock IOB clock_generator_ddr_diff.v/vhd BUFG LVDS Clock P LVDS Clock N (USE_DOUBLER=TRUE) BUFIO (I_INVERT=TRUE) System Clock N I/O Clock serdes_n_to_1_s8_ddr_diff.v/vhd SerDes Strobe P I/O Clock D x S-Bit Transmitter Data From FPGA Logic (DDR) D Data Lines Parameters D = Number of data lines (DDR) Constant Data to Generate Appropriate Clock Output serdes_n_to_1_s8_ddr_diff.v/vhd (DDR) Forwarded Clock Parameters D = 1 (DDR) x1064_18_ 図 18 : を 2 つ使用するデータ送信 XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 17

18 シリアライズとデータ送信 を 1 つ使用するデータ送信 送信に必要なビットレートと等しいソーストランスミッタークロックが利用可能な場合は プリミティブを 1 つ使用して出力データと DDR 転送クロックを生成できます たとえば 622MHz の入力クロックは 622Mb/s でデータを生成し 311MHz の転送クロックを生成できます 入力クロックピンは関連する へ接続され デバイスの同じ片側にある関連する出力 SerDes すべてを駆動できます 入力クロックはデバイスの反対側にある にも供給可能です さらに 入力遅延プリミティブが使用されないことを前提とすると ( 通常 データ送信では使用されない ) 2 つの を使用してデバイス全体を駆動することができます を使用して 内部パラレルデータの低速クロックおよび出力 SerDes プリミティブで必要な SerDes ストリームローブキャプチャ信号を生成します 低速クロックの出力は 必要な SerDes 比で分周された後 グローバルバッファを介して分配されます たとえば 8:1 データ伝送が必要な場合は 622MHz の入力クロックを 8 分周します 図 19 に この例の回路と波形を示します X-Ref Target - Figure 19 Differential Clock IOB clock_generator_sdr_diff.v/vhd BUFG LVDS Clock P LVDS Clock N System Clock serdes_n_to_1_s8_diff.v/vhd SerDes Strobe I/O Clock D x S-Bit Transmitter Data from FPGA Logic D Data Lines D = Number of data lines Constant Data to Generate Appropriate Clock Output serdes_n_to_1_s8_diff.v/vhd Forwarded Clock D = 1 x1064_19_ 図 19 : を 2 つ使用するデータ送信 XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 18

19 シリアライズとデータ送信 2 つの BUFPLL を使用する SDR 転送クロックによるデータ送信 このデータ送信のトポロジは データ送信用にシングルおよびダブルレートモードで使用される と 関連する SDR 転送クロックを組み合わせます ローカルトランスミッターの入力ソースクロックは 2 つの へ接続され これらを使用して転送クロックに関連している出力 SerDes 内で 2 倍のクロックが生成されます 一方 出力データラインに関連している出力 SerDes は 2 倍になっていないクロックを使用します たとえば 622MHz の入力クロックがある場合 これをデータ出力 SerDes プリミティブへ接続し 622Mb/s のデータを生成できます また 両方の クロックとクロック出力 SerDes で DDR モードを使用することで 一定値パターン を用いて 622MHz のクロックを再生成することも可能です は 必要な SerDes 比と等しい分周パラメーターを設定することで 分周クロックを提供するように設定されます たとえば 622MHz の入力クロックを 8 分周すると内部システムクロックが 77.75MHz の 8:1 出力 SerDes 動作が実現します 図 20 に この例の回路と波形を示します X-Ref Target - Figure 20 Differential Clock IOB LVDS Clock P LVDS Clock N clock_generator_ddr_s8_diff.v/vhd BUFG (USE_DOUBLER=TRUE) BUFIO (I_INVERT=TRUE) System Clock D x S-bit Transmitter Data from FPGA Logic SerDes Strobe I/O N I/O Clock Clock serdes_n_to_1_s8_ddr_diff.v/vhd SerDes Strobe P I/O Clock D Data Lines D = Number of data lines Constant Data to Generate Appropriate Clock Output serdes_n_to_1_s8_diff.v/vhd Forwarded Clock D = 1 x1064_20_ 図 20 : を 2 つ使用する SDR データ送信 XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 19

20 設計に関する考察事項 設計に関する考察事項 シングルエンドのデータおよびクロックを使用するトランスミッター トランスミッターの例すべてで 差動クロックおよびデータ信号を使用しています 送信でシングルエンドのクロックまたはデータ信号が必要な場合 SerDes 係数が 4 より大きい場合に制約が生じます デザインファイル (serdes_n_to_1_s8_se.v/vhd) に SerDes 係数が 2 ~ 8 の場合のシングルエンド出力 ( 転送クロックまたはデータのいずれか ) 用のシリアライザーロジックが含まれています SerDes 係数が 4 以下の場合 2 を 1 つのみ使用して隣接するデバイスピンで 1 つのデータバスを形成します SerDes 係数が 5 ~ 8 の場合は 2 が 2 つ必要となり アクティブな出力 ( マスター つまり _p ピン ) の隣りのピンは 同期出力として使用しないようにブロックします ( 必要なロジックはすでに使用されているため ) シングルエンドのデータおよびクロックを使用するレシーバー レシーバーの例すべてで 差動クロックおよびデータ信号を使用しています 受信したクロック / データがシングルエンド信号の場合 制約が生じます 差動データ信号と差動クロック 提供されているすべてのデザインファイルおよびテクニックが有効です シングルエンドデータ信号と差動クロック クロックは 前の例で示したように受信されます データは デザインファイル (serdes_1_to_n_data_s8_se.v/vhd) を使用して受信されます SerDes 係数が 4 以下で位相検出回路を使用しない場合 レシーバーは ISERDES2 を 1 つのみ使用して隣接するデバイスピンで 1 つのデータバスを形成します SerDes 係数が 5 ~ 8 で位相検出回路を使用する場合は ISERDES2 が 2 つ必要となり アクティブな入力 ( マスター つまり _p ピン ) の隣りのピンは 同期入力として使用しないようにブロックします ( 必要なロジックはすでに使用されているため ) 差動データ信号とシングルエンドクロック データは 前の例で示したように受信されます PLL クロッキングが必要なとき クロックは デザインファイル (serdes_1_to_n_clk_pll_s8_se.v/vhd) を使用して受信されます SerDes 係数が 4 以下の場合 ( またはまったく必要ない場合 ) クロックレシーバーは IISERDES2 を 1 つのみ使用して隣接するクロックピンを使用します SerDes 係数が 5 ~ 8 の場合は ISERDES2 が 2 つ必要となり アクティブなクロック入力 ( マスター つまり _p クロックピン ) の隣りのクロックピンは 同期入力として使用できません ( 必要なロジックはすでに使用されているため ) ただし このピンはクロック入力として使用できます SDR の データ受信が必要な場合は ファイル (serdes_1_to_n_clk_sdr_s8_se.v/vhd) を使用します SerDes 係数が 4 以下の場合 ( またはまったく必要ない場合 ) クロックレシーバーは IISERDES2 を 1 つのみ使用して隣接するクロックピンを使用します SerDes 係数が 5 ~ 8 の場合は ISERDES2 が 2 つ必要となり アクティブなクロック入力 ( マスター つまり _p クロックピン ) の隣りのクロックピンは 同期入力として使用できません ( 必要なロジックはすでに使用されているため ) ただし このピンはクロック入力として使用できます DDR の データ受信はさらに複雑です シングルエンドクロックピンは 入力遅延を介して の 1 つにしか供給できないため DDR 受信で必要となる 2 つの へのアクセスは制限されます この場合のソリューションとして 入力のシングルエンドクロックを同時に 2 つの入力ピンへ供給します マスター (_p) ピンは 入力遅延を介して 1 つ目の へ直接接続し スレーブ (_n) ピンは IOB でクロックを反転させてから 2 つ目の入力遅延を介して 2 つ目の へ接続します この例のデザインファイルは serdes_1_to_n_clk_ddr_s8_se.v/vhd です XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 20

21 レシーバのタイミング解析 シングルエンドデータとクロック信号 データは デザインファイル (serdes_1_to_n_data_s8_se.v/vhd) を使用して受信されます SSerDes 係数が 4 以下で位相検出回路を使用しない場合 レシーバーは ISERDES2 を 1 つのみ使用して隣接するデバイスピンで 1 つのデータバスを形成します SerDes 係数が 5 ~ 8 で位相検出回路を使用する場合は ISERDES2 が 2 つ必要となり アクティブな入力 ( マスター つまり _p ピン ) の隣りのピンは 同期入力として使用できません ( 必要なロジックはすでに使用されているため ) SDR の データ受信が必要な場合は ファイル (serdes_1_to_n_clk_sdr_s8_se.v/vhd) を使用します SerDes 係数が 4 以下の場合 ( またはまったく必要ない場合 ) クロックレシーバーは IISERDES2 を 1 つのみ使用して隣接するクロックピンを使用します SerDes 係数が 5 ~ 8 の場合は ISERDES2 が 2 つ必要となり アクティブなクロック入力 ( マスター つまり _p クロックピン ) の隣りのクロックピンは 同期入力として使用できません ( 必要なロジックはすでに使用されているため ) ただし このピンはクロック入力として使用できます DDR の データ受信はさらに複雑です シングルエンドクロックピンは 入力遅延を介して の 1 つにしか供給できないため DDR 受信で必要となる 2 つの へのアクセスは制限されます この場合のソリューションとして 入力のシングルエンドクロックを同時に 2 つの入力ピンへ供給します マスター (_p) ピンは 入力遅延を介して 1 つ目の へ直接接続し スレーブ (_n) ピンは IOB でクロックを反転させてから 2 つ目の入力遅延を介して 2 つ目の へ接続します この例のデザインファイルは serdes_1_to_n_clk_ddr_s8_se.v/vhd です レシーバのタイミング解析 レシーバーのタイミング解析では タイミングのエラーやばらつきのさまざまな要因をビット周期から差し引きます ( 単位はビットレートに相当するピコ秒 (ps)) この解析後に残った値が システムで有効なマージンとなります この値が正の場合は システムには十分なマージンがあり 正常に機能することを意味します レシーバースキューマージン (RSKM) は 同様のデシリアライズ機能を実行する ASSP やその他のデバイスのデータシートでよく見かける仕様です この値は ビット周期からレシーバーに内在するばらつきのみを差し引いて 2 で除算したものです 図 21 に RSKM を示します X-Ref Target - Figure 21 Bit Period Clock Uncertainty/2 RSKM Sample Window RSKM Clock Uncertainty/2 x1064_21_ 図 21 : レシーバースキューマージン XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 21

22 レシーバのタイミング解析 位相検出回路を使用しない場合のばらつき このアプリケーションノートで説明しているインターフェイスで キャリブレーション回路を使用し 位相検出回路は未使用の場合には 次のようなものがタイミングのばらつきの要因になります すべての不一致およびシリコンの特性による変動は 1 つのパラメーター (T SAMP_ ) で表されます この値は LVDS 信号を使用する Spartan-6 デバイスすべてで特性評価で 480ps 以内となっています この値には IOB フリップフロップ内で同期化されたクロックに対してデータが有効に現れるタイミングを示すデバイスのセットアップ / ホールドウィンドウが含まれます (UI ( ユニットインターバル ) 遅延の 1/2 になるように入力データラインがキャリブレートされることを前提とする ) パッケージスキュー この値は パッケージにおける入力ラインの配置によって変動し デザインを解析した際に TRACE からわかります クロックツリースキュー のクロックは 完全なクロックツリー方式で設計されているため IOB スキューは非常に小さくなります 各デバイスの正確な値および配置は FPGA Editor で得ることができます ジッターおよびタイミングのばらつき クロッキングウィザード (ISE の Core Generator ツールに含まれる ) がトランスミッター PLL で累積されたジッターの値を生成します 位相検出回路を使用する場合のばらつき このアプリケーションノートで説明しているインターフェイスで 位相検出回路を使用する場合には 次のようなものがタイミングのばらつきの要因になります 位相検出機能の精度 FPGA ロジック内の位相検出回路およびステートマシンのデザインによってサンプリングポイントが決まり これは理想的なサンプリングポイントの ±2 遅延タップ以内です PLL が生成するサンプリングクロックの位相エラーは ばらつきの要因になりません パッケージスキュー この値は パッケージにおける入力ラインの配置によって変動し デザインを解析した際に TRACE からわかります ジッターおよびタイミングのばらつき クロッキングウィザード (ISE の Core Generator ツールに含まれる ) がトランスミッター PLL で累積されたジッターの値を生成します 入力遅延ラインは アクティブな遅延ラインで最大 32 回まで使用される 8 グループのタップ遅延で構成されています ( 合計 256 タップ遅延に相当 ) DS162 : Spartan-6 FPGA データシート : DC 特性およびスイッチ特性 で 各タップの最大遅延値が指定されています 表 1 に 計算例を示します 表 1 : タップ間における最大遅延の計算例 遅延値の例計算連続する 4 タップの総遅延 T TAP1 61ps T TAP1 から T TAP5 の遅延 170ps T TAP2 77ps T TAP2 から T TAP6 の遅延 215ps T TAP3 140ps T TAP3 から T TAP7 の遅延 203ps T TAP4 166ps T TAP4 から T TAP8 の遅延 258ps T TAP5 231ps T TAP5 から T TAP1 の遅延 170ps T TAP6 292ps T TAP6 から T TAP2 の遅延 215ps XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 22

23 トランスミッターのタイミング解析 表 1 : タップ間における最大遅延の計算例 ( 続き ) 遅延値の例 計算 連続する 4 タップの総遅延 T TAP7 343ps T TAP7 から T TAP3 の遅延 203ps T TAP8 424ps T TAP8 から T TAP4 の遅延 258ps 表 1 の例を解析した結果 4 タップ間のワーストケース遅延値は 258ps となりました この例によると 位相検出機能を使用する場合には ±129ps の遅延値をすべての計算に用いることが推奨されます 別の RSKM 計算例 ( 表 2) では 945Mb/s でデータ転送を行うために 135MHz で動作する入力クロックを用いて PLL で 945MHz まで逓倍しています 表 2 : RSKM 計算例 945Mb/s でのビット周期パッケージスキュー ( 正確な値は TRACE を確認 ) PLL ジッター ( クロッキングウィザードより ) 位相検出機能の精度合計 RSKM = 合計 /2 1058ps -120ps -112ps -129ps 697ps 349ps トランスミッターのタイミング解析 このアプリケーションノートで説明しているインターフェイスでは 次のようなものがタイミングのばらつきの要因になります パッケージスキュー この値は パッケージにおける入力ラインの配置によって変動し デザインを解析した際に TRACE からわかります ジッターおよびタイミングのばらつき クロッキングウィザード (ISE の Core Generator ツールに含まれる ) がトランスミッター PLL で累積されたジッターの値を生成します リファレンスデザインファイル このアプリケーションノートで説明したほぼすべてのサンプルデザインは Verilog と VHDL の両方で提供されています ( それぞれのファイル名は ここで説明したアプリケーションの図中に記載されています フラットパネルディスプレイやカメラで使用される 7:1 インターフェイスなど頻繁に利用されるアプリケーション用の最上位ファイルおよびタイミング制約のサンプルも含まれています データ入力モジュールおよびデータ出力モジュールは 入力幅 ( 入力ピンの数 ) と深さ ( 必要な SerDes 係数 ) を共にパラメーター指定可能で シングルエンド I/O と差動 I/O の両方の対応します また データレシーバーモジュールには 入力バスのスキュー調整が必要なサンプルデザインに位相検出ロジックの生成が必要かどうかを示す信号が含まれています 位相検出モードを常に有効にすることで データ損失を起こさずに入力遅延のキャリブレーションを実行できます 位相検出ロジックを追加すると より高いビットレートで信頼性の高い動作が可能になり 入力データの入力クロックに対する位相関係が不明な場合にも対応します レシーバーモジュールで生成されるパラレルデータは 出力ビット幅が深さで乗算されます たとえば 7:1 の 6 ビットバスを受信した場合 各システムクロックサイクルで 42 ビットを出力します 表 3 にリファレンスデザインの概要を示し 表 4 にデバイスのリソース使用率を示します XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 23

24 リファレンスデザインファイル 表 3 : リファレンスデザインの詳細 一般情報 開発元 ターゲットデバイス ソースコードの提供 ソースコードの形式 既存のリファレンスデザイン アプリケーションノート サードパーティ CORE Generator ツールからデザインへのコード /IP の使用 シミュレーション 機能シミュレーションの実施 タイミングシミュレーションの実施 機能およびタイミングシミュレーションでのテストベンチの利用 テストベンチの形式 使用したシミュレータ SPICE/IBIS シミュレーション ザイリンクス Spartan-6 FPGA あり VHDL Verilog なしありなしあり VHDL Verilog MXE なし インプリメンテーション 使用した合成ソフトウェアツール XST 11.3 使用したインプリメンテーションソフトウェアツール ISE 11.3 スタティックタイミング解析の実施 あり ハードウェア検証 ハードウェア検証の実施あり 検証に使用したハードウェアプラットフォーム SP601 および FMC101 表 4 : デバイス使用率 デザインファイル IODELAY2 PLL BUFPLL BUFG スライス ISERDES2 2 クロックジェネレーターデザイン clock_generator_ddr_s8_diff または clock_generator_pll_s16_diff clock_generator_pll_s8_diff clock_generator_sdr_s8_diff クロックレシーバー serdes_1_to_n_clk_ddr_s8_diff < または 2 serdes_1_to_n_clk_ddr_s8_se < または 2 serdes_1_to_n_clk_pll_s16_diff < または 2 serdes_1_to_n_clk_pll_s8_diff < または 2 serdes_1_to_n_clk_pll_s8_se 1 または < または XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 24

25 まとめ 表 4 : デバイス使用率 ( 続き ) デザインファイル IODELAY2 PLL BUFPLL BUFG スライス ISERDES2 2 serdes_1_to_n_clk_sdr_s8_diff < または 2 データレシーバー serdes_1_to_n_data_ddr_s8_diff serdes_1_to_n_data_ddr_s8_se 1 または 入力ラ 1 または 2 0 serdes_1_to_n_data_s16_diff インあ 2 0 serdes_1_to_n_data_s8_diff たり ~4 2 0 serdes_1_to_n_data_s8_se 1 または または 2 0 データトランスミッター serdes_n_to_1_ddr_s8_diff serdes_n_to_1_ddr_s8_se または 2 serdes_n_to_1_s16_diff serdes_n_to_1_s8_diff serdes_n_to_1_s8_se または 2 まとめ Spartan-6 FPGA は 最大 16:1 のシリアライズ / デシリアライズを必要とする多様なアプリケーションに対応し アプリケーションの種類 スピードグレードおよびパッケージによって最大 1050Mb/s でそれを実行します 改訂履歴 次の表に この文書の改訂履歴を示します 日付 バージョン 内容 2009 年 12 月 23 日 1.0 初版リリース 2010 年 6 月 3 日 1.1 レシーバのタイミング解析 および トランスミッターのタイミング解析 を追加 Notice of Disclaimer Xilinx is disclosing this Application Note to you AS-IS with no warranty of any kind.this Application Note is one possible implementation of this feature, application, or standard, and is subject to change without further notice from Xilinx.You are responsible for obtaining any rights you may require in connection with your use or implementation of this Application Note.XILINX MAKES NO REPRESENTATIONS OR WARRANTIES, WHETHER EXPRESS OR IMPLIED, STATUTORY OR OTHERWISE, INCLUDING, WITHOUT LIMITATION, IMPLIED WARRANTIES OF MERCHANTABILITY, NONINFRINGEMENT, OR FITNESS FOR A PARTICULAR PURPOSE.IN NO EVENT WILL XILINX BE LIABLE FOR ANY LOSS OF DATA, LOST PROFITS, OR FOR ANY SPECIAL, INCIDENTAL, CONSEQUENTIAL, OR INDIRECT DAMAGES ARISING FROM YOUR USE OF THIS APPLICATION NOTE. 本資料は英語版 (v1.1) を翻訳したもので 内容に相違が生じる場合には原文を優先します 資料によっては英語版の更新に対応していないものがあります 日本語版は参考用としてご使用の上 最新情報につきましては 必ず最新英語版をご参照ください XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 25

26 Notice of Disclaimer この資料に関するフィードバックおよびリンクなどの問題につきましては までお知らせください いただきましたご意見を参考に早急に対応させていただきます なお このメールアドレスへのお問い合わせは受け付けておりません あらかじめご了承ください XAPP1064 (v1.1) 2010 年 6 月 3 日 japan.xilinx.com 26