7 シリーズ FPGA クロッキング リソース ユーザー ガイド (UG472)

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1 7 シリーズ FPGA クロッキングリソース ユーザーガイド 本資料は表記のバージョンの英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します 資料によっては英語版の更新に対応していないものがあります 日本語版は参考用としてご使用の上 最新情報につきましては 必ず最新英語版をご参照ください

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3 改訂履歴 次の表に この文書の改訂履歴を示します. 日付バージョン内容 2011 年 3 月 1 日 1.0 初版 2011 年 3 月 28 日 ページの免責条項と著作権表示を更新 クロッキングアーキテクチャの概要 および図 2-2 を更新 クロック兼用入力 (CCIO) の説明文を修正し 表 1-1 および図 2-1 を追加 グローバルクロックバッファー の説明文を一部修正 図 2-17 の説明を変更 I/O クロックバッファー BUFIO セクションを更新 図 2-20 を更新 リージョナルクロックバッファー BUFR セクションを更新 表 2-8 の説明を更新 図 2-23 を変更 BUFMR プリミティブ セクションに BUFMRCE と図 2-25 を追加 水平クロックバッファー BUFH BUFHCE のセクションに BUFHCE を追加 クロックゲーティングによる電力節約 を移動 MMCM および PLL セクションを更新 整数分周のみを使用した周波数合成 セクションを変更して図 3-4 を追加 CLKOUT[0:6] 出力クロック の隣接領域に関する説明を変更 式 3-11 の後の例を変更 VHDL/Verilog テンプレート およびクロッキングウィザード を移動して内容を変更 付録 A 複数の領域におけるクロッキング を追加 2011 年 5 月 31 日 シリーズ FPGA と旧世代 FPGA のクロッキングの違い セクションを追加 図 2-2 を更新 クロック兼用入力 (CCIO) セクションの説明を修正し 表 1-1 同一パッケージで上下アライメントが異なるデバイスの移行 を削除 図 2-4 図 2-16 図 2-18 およびを修正 表 3-5 の CLKOUT[0:6] 出力クロック の説明を更新 83 ページの CLKINSTOPPED 入力クロックステータス を更新 MMCM/PLL の関係を明確化し 図 3-10 を更新 位相シフト セクションを加筆し 式 3-5 を追加 図 A-6 および図 A-7 を変更 付録 B クロック領域のクロックリソースおよび接続 を追加 2011 年 10 月 27 日 シリーズ FPGA と旧世代 FPGA のクロッキングの違い を移動 クロックバッファーの選択に関する考慮事項 を追加 クロック兼用入力 (CCIO) の説明を修正 図 2-22 の後に別の注記を追加 スタックドシリコンインターコネクトクロッキング セクションを追加 73 ページの図 3-6 を更新 73 ページの MMCM で分数分周を使用した周波数合成 75 ページの MMCM におけるダイナミック位相シフトインターフェイス 76 ページの 入力周波数の決定 82 ページの CLKOUT[0:6] 出力クロック および 91 ページの 基準クロックの切り替え の説明を修正 85 ページの STARTUP_WAIT の説明を修正 78 ページの表 3-5 の RST の記述を更新 84 ページの表 3-7 の CLKOUT[0]_DIVIDE_F(2) の指定できる値を更新 92 ページの図 3-12 の追加に伴い 72 ページの クロックネットワークのスキュー調整 を更新 表 B-1 を更新 表 B-2 を追加 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

4 日付バージョン内容 2012 年 2 月 16 日 1.4 文書全体で クロッキングバックボーン を クロックバックボーン に ク ロッキング領域 を クロック領域 に置き換え 第 2 章からの 7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い および付録 B からの クロック接続のまとめ を加筆し 第 1 章 クロッキングの概要 を追加 図 1-1 を更新 表 1-1 から XC7A8 XC7A15 XC7A30T および XC7A50T を削除 クロック兼用入力 (CCIO) を追加 グローバルクロックリソース ( BUFR プリミティブ を含む ) を更新 水平クロックバッファー BUFH BUFHCE を更新 図 2-27 の前の段落を更新 高性能クロック の最初の段落から OSERDES およびバッファーに接続する HPC の説明を削除 相互参照の 7 シリーズ FPGA マイグレーションメソドロジガイド (UG429) を 高集積度 FPGA 設計手法ガイド (UG872) に置き換え スタックドシリコンインターコネクトクロッキング を更新 図 2-29 で SRL を SLR に置き換え 図 2-31 を追加 表 3-2 からホールドブロックを削除 整数分周のみを使用した周波数合成 でクロック周波数を更新 式 3-4 で 64 を 63 に置き換え MMCM における固定またはダイナミックモードの補間型ファイン位相シフト を更新 表 3-5 で LOCKED ピンの説明を更新 LOCKED を更新 表 3-7 で CLKOUT[0]_DIVIDE_F および CLKFBOUT_MULT_F のタイプと設定可能な値を更新 STARTUP_WAIT および COMPENSATION の説明を更新 表 3-8 で STARTUP_WAIT を追加 COMPENSATION の説明を更新 図 3-10 で GTX を GT に置き換え ダイナミックリコンフィギュレーションポート を更新 付録 B クロック領域のクロックリソースおよび接続 を追加 2012 年 7 月 13 日 1.5 図 1-4 の後の段落を更新 Virtex-6 FPGA との主な違い に スペクトラム拡散の サポートに関する箇条書き項目を追加 表 1-1 で BUFG および BUFH ピンを更 新 IBUFDS_GTE2.O/IBUFDS_GTE2.ODIV2 ピンを削除 表 1-2 を更新 表 2-1 の注記 5 を更新 図 2-29 を追加 はじめに の最後の文章を更新 DI[15:0] ダイナミックリコンフィギュレーションデータ入力 を更新 表 3-7 に SS_EN SS_MODE および SS_MOD_PERIOD を追加 スペクトラム拡散クロック生成 を追加 2012 年 10 月 2 日 1.6 表 1-1 に注記を追加 表 1-2 から XC7A350T および XC7V1500T を削除 シングルクロックで複数の CMT を駆動する の最初の段落を更新 表 2-1 に注記 5 および 8 を追加 表 2-10 の後の段落を更新 表 3-9 に 25MHz および 80MHz の入力クロックに対応するタイミング制約の計算式を追加 表 3-10 で 帯域幅の値を N/A から Low に変更 表の後に続く重複する段落を削除 図 B-4 のタイトルから XC7A350T を削除 2013 年 4 月 3 日 1.7 図 1-3 図 B-2 および図 B-3 を更新 表 1-1 に BUFMR を追加 MMCM におけるダイナミック位相シフトインターフェイス の 2 番目の段落を更新 表 2-7 に注記を追加 2013 年 8 月 7 日 1.8 表 1-2 および表 3-7 を更新 図 B-2 と図 B-3 の図のタイトルを更新 クロックバッファーの配置 を更新 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com

5 日付バージョン内容 2014 年 4 月 8 日 1.9 クロック兼用入力 (CCIO) および MMCM におけるダイナミック位相シフトイ ンターフェイス を更新 表 3-8 の CLKFBOUT_MULT の許容値とデフォルト値 を更新 2014 年 5 月 24 日 1.10 クロッキングアーキテクチャの概要 の最小クロック領域の値を 6 から 4 に変更 表 1-1 の MG GTZ ループバッククロックバッファー BUFG_LB (HT デバイスのみ ) TREFCLK0 に情報を追加 のセクションを第 2 章に追加 表 3-7 および表 3-8 の REF_JITTER1 と REF_JITTER2 に関する説明を変更 使用モデル の第 1 段落を更新 2014 年 11 月 19 日 ページの箇条書きから汎用インターコネクトに関する記述を削除 図 B-2 と 図 B-3 の図のタイトルを更新 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

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7 目次 改訂履歴 このユーザーガイドについて 11 内容 その他のリソース 第 1 章 : クロッキングの概要 クロッキングアーキテクチャの概要 クロック配線リソースの概要 CMT の概要 クロックバッファー 管理 および配線 シリーズ FPGA と旧世代 FPGA のクロッキングの違い Virtex-6 FPGA との主な違い Spartan-6 FPGA との主な違い クロック接続のまとめ シリーズ FPGA におけるクロッキングの違い 第 2 章 : クロック配線のリソース クロックバッファーの選択に関する考慮事項 クロック兼用入力 (CCIO) シングルクロックで 1 つの CMT を駆動する シングルクロックで複数の CMT を駆動する クロック兼用入力ピンの配置規則 グローバルクロックリソース クロックツリーとネット - GCLK クロック領域 グローバルクロックバッファー グローバルクロックバッファーのプリミティブ その他の使用モデル リージョナルクロックリソース クロック兼用 I/O I/O クロックバッファー BUFIO BUFIO プリミティブ BUFIO の使用モデル リージョナルクロックバッファー BUFR BUFR プリミティブ BUFR の属性とモード BUFR の使用モデル リージョナルクロックネット マルチリージョナルクロックバッファー BUFMR/BUFMRCE BUFMR プリミティブ 水平クロックバッファー BUFH BUFHCE GTZ ループバッククロックバッファー BUFG_LB (HT デバイスのみ ) 高性能クロック クロックゲーティングによる電力節約 スタックドシリコンインターコネクトクロッキング クロッキング構造の配置 クロックバッファーの配置 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 7

8 第 3 章 : クロックマネージメントタイル はじめに MMCM および PLL 一般的な使用法について MMCM および PLL プリミティブ MMCME2_BASE および PLLE2_BASE プリミティブ MMCME2_ADV および PLLE2_ADV プリミティブ クロックネットワークのスキュー調整 整数分周のみを使用した周波数合成 MMCM で分数分周を使用した周波数合成 ジッターフィルター 制限 VCO 動作範囲 最小および最大入力周波数 デューティサイクルのプログラム 位相シフト MMCM におけるダイナミック位相シフトインターフェイス MMCM カウンターのカスケード接続 MMCM/PLL のプログラミング 入力周波数の決定 M および D 値の決定 MMCM のポート PLL のポート MMCM および PLL の各ポートの説明 MMCM の属性 PLL の属性 MMCM のクロック入力信号 カウンター制御 VCO と出力カウンターの波形についての詳細 基準クロックの切り替え 入力クロックまたはフィードバッククロックの欠如 MMCM と PLL の使用モデル クロックネットワークのスキュー調整 内部フィードバックを使用した MMCM ゼロ遅延バッファー つの CMT の接続 スペクトラム拡散クロック生成 MMCM のアプリケーション例 ダイナミックリコンフィギュレーションポート VHDL/Verilog テンプレート およびクロッキングウィザード 付録 A : 複数の領域におけるクロッキング はじめに 複数の領域に広がるクロッキング BUFMR プリミティブ 使用モデル クロック領域を超えたクロックアライメント つのクロック領域に 1 つのバッファー 複数 BUFIO の駆動 複数 BUFR の駆動 つのクロック領域に複数のバッファー 複数 BUFR ( 分周あり ) および複数 BUFIO の駆動 複数 BUFR の駆動 ( 分周あり / 分周なし ) BUFR アライメント japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

9 付録 B : クロック領域のクロックリソースおよび接続 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 9

10 10 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

11 このユーザーガイドについて ザイリンクス 7 シリーズ FPGA には 3 つの FPGA ファミリがあります これらはすべて最も低い消費電力を達成するよう設計されており 最適な電力 性能 コストの実現に向けて 標準デザインをファミリ間で拡張させることが可能です Artix -7 ファミリは 量産アプリケーション向けに開発され 最も低いコストと消費電力を実現するよう最適化されています Virtex -7 ファミリは 最高のシステム性能と容量を提供するように最適化されています Kintex -7 ファミリは 対コスト性能に最も優れた新しいクラスの FPGA です このユーザーガイドは 7 シリーズ FPGA のクロッキングリソースについて説明した技術的なリファレンスです この 7 シリーズ FPGA クロッキングリソースユーザーガイド を含む 7 シリーズ FPGA に関するすべての資料は ザイリンクスのウェブサイト (japan.xilinx.com/7) から入手できます 内容 このユーザーガイドは 次の各章で構成されています 第 1 章 クロッキングの概要 第 2 章 クロック配線のリソース 第 3 章 クロックマネージメントタイル 付録 A 複数の領域におけるクロッキング 付録 B クロック領域のクロックリソースおよび接続 その他のリソース その他の資料は ザイリンクスのウェブサイトから入手できます japan.xilinx.com/support/documentation/index シリコンやソフトウェア IP に関するアンサーデータベースを検索したり テクニカルサポートのウェブケースを開く場合は 次のウェブサイトにアクセスしてください 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 11

12 このユーザーガイドについて 12 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

13 第 1 章 クロッキングの概要 この章では 7 シリーズ FPGA クロッキングの概要 7 シリーズ FPGA クロッキングと前世代の FPGA クロッキングとの比較 および 7 シリーズ FPGA 内におけるクロック接続について説明します 7 シリーズ FPGA のクロックリソースの使用に関する詳細は 第 2 章 クロック配線のリソース および第 3 章 クロックマネージメントタイル を参照してください クロッキングアーキテクチャの概要 7 シリーズ FPGA のクロックリソースは 複雑なものからシンプルなものまでさまざまな要件を管理します クロックマネージメントタイル (CMT) は クロック周波数の合成 スキュー調整 およびジッターフィルター機能を提供します ローカル配線などのクロック以外のリソースは クロック機能の設計には推奨されていません グローバルクロックツリーによって デバイス全体における同期エレメントのクロッキングが可能になります I/O およびリージョナルクロックツリーによって 最大 3 つの上下に隣接したクロック領域のクロッキングが可能になります ミックスドモードクロックマネージャー (MMCM) および位相ロックループ (PLL) を 1 つずつ含む各 CMT は I/O カラムの隣に配置されています 7 シリーズデバイスは クロックの使用を目的として複数のクロック領域に分割されています クロック領域数はデバイスのサイズによって異なり 最小デバイスで 4 クロック領域 最大デバイスでは 24 クロック領域となっています 1 つのクロック領域にすべての同期エレメント ( I/O シリアルトランシーバー DSP ブロック RAM CMT など ) が含まれ 高さは 50 個分または I/O バンク (50 個の I/O) に相当し その中央には HROW (Horizontal Clock Row) があります 各クロック領域は HROW を境に上下それぞれに 25 個分の高さに及び デバイスの半分の幅となります クロック配線リソースの概要 各 I/O バンクには 7 シリーズ FPGA のクロック配線リソースにユーザークロックを取り込むクロック兼用入力ピンが含まれます 専用のクロックバッファーを併用し クロック兼用入力ピンはユーザークロックを次のリソースへ取り込みます デバイスの同じ側 ( 上半分または下半分 ) にあるグローバルクロックライン 同一の I/O バンク内および上下に隣接する複数の I/O バンクにある I/O クロックライン 同一のクロック領域および上下に隣接する複数のクロック領域にあるリージョナルクロックライン 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 13

14 第 1 章 : クロッキングの概要 同一のクロック領域 および上下に隣接する複数のクロック領域 ( 制約が伴う ) 各 7 シリーズモノリシックデバイスには 32 本のグローバルクロックラインがあり これらを使用してデバイス全体のすべての順次リソースにクロックと制御信号を提供できます グローバルクロックバッファー (BUFGCTRL このユーザーガイドでは BUFG と省略 ) は グローバルクロックラインを駆動し グローバルクロックラインへのアクセスに使用する必要があります 各クロック領域は クロック領域内で 12 本の水平グローバルクロックを使用し グローバルクロックラインを最大で 12 本サポートします グローバルクロックバッファー 複数のクロック領域にまたがるクロックを有効または無効にする クロックイネーブル回路として使用できます 次の目的でグリッチのないマルチプレクサーとして使用できます 2 つのクロックソースからの選択 問題のあったクロックソースからの切り替え 次の目的で CMT によって駆動されます クロック分配遅延の削除 別のクロックに対する遅延の調整 水平クロックバッファー (BUFH/BUFHCE) によって HROW を経由して 1 つのクロック領域にあるグローバルクロックラインにアクセスできます 1 つのクロック領域に広がるクロックを独立して有効または無効にする クロックイネーブル回路 (BUFHCE) としても使用できます それぞれのクロック領域は 各クロック領域内で 12 本の水平クロックラインを使用し 最大で 12 クロックをサポートできます 各 7 シリーズ FPGA には 1 クロック領域にあるすべての順次リソースにクロックを供給できる リージョナルおよび I/O クロックツリーがあります さらに各デバイスには リージョナルおよび I/O クロックを最大 3 つの上下に隣接したクロック領域にまたがるようにするマルチリージョナルクロックバッファー (BUFMR) があります I/O クロックバッファー (BUFIO) は I/O クロックツリーを駆動し 同一 I/O バンク内にあるすべての順次 I/O リソースへのアクセスを可能にします リージョナルクロックバッファー (BUFR) は 同一クロック領域にあるクロックデスティネーションをすべて駆動し 入力クロックレートを分周するようにプログラムできます IOB のプログラム可能な SerDes 機能 ( 7 シリーズ FPGA SelectIO リソースユーザーガイド (UG471) の アドバンス SelectIO ロジックリソース 参照 ) を併用すると BUFIO および BUFR クロックバッファーはロジックリソースを追加せずにソース同期システムにおけるクロックドメインの切り替えを可能にします 関連する BUFR または BUFIO が使用されている場合は マルチリージョナルクロックバッファー (BUFMR) を用いて隣接するクロック領域や I/O バンク内のリージョナルおよび I/O クロックツリーを駆動できます 1 クロック領域または 1 つの I/O バンクでは 固有 I/O クロックと固有リージョナルクロックをそれぞれ最大で 4 つずつサポート可能です 高性能クロック配線は CMT の出力を 非常にジッターが少なく デューティサイクルの歪みも最小限に抑えられているパスへ接続します 第 2 章 クロック配線のリソース で グローバルクロック リージョナルクロック および I/O クロックについてさらに詳しく説明します アプリケーションに応じて使用すべきクロック配線リソースについても解説します 14 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

15 クロッキングアーキテクチャの概要 CMT の概要 7 シリーズ FPGA には最大 24 の CMT があり 各 CMT は 1 つの MMCM および 1 つの PLL で構成されています MMCM と PLL は幅広い周波数に対応する周波数合成回路や外部または内部クロック用のジッターフィルターとして機能し クロックのスキュー調整にも活用できます PLL には MMCM 機能のサブセットが含まれています 7 シリーズ FPGA ではクロック入力の接続によって 複数のリソースから MMCM および PLL に基準クロックを供給できます 7 シリーズ FPGA の MMCM には ファイン ( 高精度な ) 位相シフト機能がいずれの方向にも無制限で追加されており これはダイナミック ( 可変 ) 位相シフトモードで使用できます MMCM については フィードバックパスまたは 1 つの出力パスのいずれかに分数カウンターを持つため 周波数合成機能の精度がさらに強化されます LogiCORE IP クロッキングウィザードは MMCM および PLL を活用して 7 シリーズ FPGA デザインでクロックネットワークを作成するのに役立ちます GUI インターフェイスを使用し クロックネットワークのパラメーターを収集します クロッキングウィザードは 適切な CMT リソースを選択した上で CMT リソースおよび関連するクロック配線リソースを最適にコンフィギュレーションします 第 3 章 クロックマネージメントタイル で CMT ブロック機能および接続についてさらに詳しく説明します クロックバッファー 管理 および配線 このセクションの図は 7 シリーズ FPGA のクロックアーキテクチャをさまざまな角度から視覚化したものを示しています 図 1-1 に 7 シリーズ FPGA のクロックアーキテクチャの概略図を示します デバイスは 垂直方向のクロッキング中央線 ( クロックバックボーン ) によって隣接する左領域と右領域に分けられ 水平方向の中央線によって上半分と下半分に分けられています クロックバックボーンのリソースは水平方向に隣接する領域の両側に反映されます つまり クロックリソースは水平方向に隣接する領域へ拡張されます 上半分および下半分に分割されることで グローバルクロックバッファー (BUFG) が 2 組に分けられ これらの接続に制限が課せられます しかし BUFG はクロック領域に属さないため デバイスのいずれのクロックポイントにも到達することができます 水平クロックリソースはすべて クロック領域の HROW の中央に含まれ 垂直方向の リージョナルクロックリソースではないリソースはクロックバックボーンまたは CMT バックボーンのいずれかに含まれます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 15

16 第 1 章 : クロッキングの概要 X-Ref Target - Figure 1-1 Clocking Center Clock Region Clock Region Clock Region Horizontal Clock Row (HROW) Horizontal Center BUFG 16 Clock Region Detailed View 16 Clock Region Horizontal Clock Row (HROW) (HROW) Clock Region Horizontal Clock Row (HROW) CMT Column CMT Backbone I/O Column Clock Backbone I/O Column CMT Backbone CMT Column GT Column UG472_c1_30_ 図 1-1 : 7 シリーズ FPGA のクロックアーキテクチャの概略図 1 クロック領域には常に 50 個の ( カラムあたり ) PCI Express の統合ブロックによって 5 個の 36K ブロックが置き換えられない限り 10 個の 36K ブロック RAM ( カラムあたり ) 20 個の DSP スライス ( カラムあたり ) および 12 個の BUFH が含まれます 場合によっては CMT (PLL/MMCM) 1 個 50 の I/O を持つバンク 1 個 4 つのシリアルトランシーバーで構成される GT クワッド 1 個 およびブロック RAM カラムに PCIe 用のカラム半分が含まれることもあります 16 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

17 クロッキングアーキテクチャの概要 図 1-2 は 1 クロック領域で利用可能なクロックリソースとそれらの基本的な接続を示す概略図です グローバルクロックバッファーは 物理的に存在しなくても HROW を介して各領域内に駆動できます 水平クロックバッファー (BUFH) は HROW を介して領域の各クロックポイントまで駆動します BUFG および BUFH は HROW の配線トラックを共有します I/O バッファー (BUFIO) およびリージョナルクロックバッファー (BUFR) は I/O バンク内にあります BUFIO は I/O クロックリソースしか駆動しませんが BUFR は I/O リソースおよびロジックリソースを駆動します BUFMR によって BUFIO および BUFR の複数領域にわたるチェーン接続が可能になります クロック兼用入力を用いて外部クロックとデバイスのクロックリソースを接続します リソースによっては CMT バックボーンを介してその上下領域へ接続できるものもあります X-Ref Target - Figure 1-2 Clock Backbone PLL I/O Bank Fabric CC Fabric CMT Column BUFIO BUFG BUFH HROW BUFMR GT Quad CC BUFR MMCM CMT Backbone UG472_c1_31_ 図 1-2 : クロック領域の基本的なビュー 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 17

18 第 1 章 : クロッキングの概要 図 1-3 に デバイス右端の 1 つのクロック領域におけるクロッキング構造を示します X-Ref Target - Figure 1-3 To Bank Above Global Clocking CMT Clocking Backbone 32 Backbone 2 CMT PLL X0Yn in Same Region I/O Bank 4 Interconnect CE CLR CE SRCC Pin Pair MRCC Pin Pair HROW Clock Region 50 s High Interconnect BUFHs CE BUFGs MMCM X0Yn in Same Region MRCC Pin Pair SRCC Pin Pair 4 Two BUFMRs (MRCC pins only) Four BUFRs To Bank Below Four BUFIOs UG472_c1_32_ 図 1-3 : 1 つのクロック領域 ( デバイスの右側 ) 18 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

19 クロッキングアーキテクチャの概要 図 1-4 は グローバルピン BUFG およびリージョナルピン BUFH/CMT/CC の接続に加えて 1 領域内 ( ここでは右側の領域 ) で利用可能なリソースの数を示す詳細図です X-Ref Target - Figure 1-4 CMT Backbone Interconnect From other BUFGs To other BUFGs 32 Fabric CMT Column I/O Bank Fabric Interconnect Left Region 32 CE PLL <0-3> CC CC BUFG GT Quad Left Region Interconnect Interconnect Clock Backbone 32 BUFH 12 CE 14 MMCM <0-3> CC CC BUFR HROW UG472_c1_33_ 図 1-4 : BUFG/BUFH/CMT クロック領域の詳細 4 本のクロック兼用入力ピンはいずれも CMT にある PLL/MMCM および BUFH を駆動できます BUFG は 領域内に存在するものとして示されますが クロックバックボーンのいずれかの場所に物理的に配置できます BUFG および BUFH は HROW にある 12 の配線トラックを共有しており その領域のクロックポイントをすべて駆動できます BUFG については BUFH ( 図 1-4 では省略 ) も駆動できます これにより 別のグローバルクロック分配において個別のクロックイネーブルが可能になります 各 GT クワッドには クロックバックボーンにある CMT およびクロックバッファーを駆動する専用トラックが 10 個あります I/O バンクに配置されている BUFR には ロジック CMT および BUFG でクロックポイントを駆動するトラックが 4 個あります 制約が伴いますが CMT バックボーンを使用して隣接する領域のほかの CMT を駆動できます クロック兼用ピンも同様に 同じ制約が伴いますが 隣接する領域の CMT を駆動できます クロック兼用ピンは デバイスの同じ上半分 / 下半分にある BUFG を駆動できます CMT バックボーンには 垂直領域間の接続をサポートするトラックが 4 個あります あるクロック領域からのクロックソースは その領域のクロックバッファーリソースだけでなく水平方向に隣接するクロックバッファーリソースも駆動できます CMT クロック兼用ピン およびシリアルトランシーバーは BUFH を介して水平方向に隣接する領域にクロックを供給でき さらにデバイスの同じ上半分 / 下半分にある BUFG に接続できます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 19

20 第 1 章 : クロッキングの概要 ロジックインターコネクトは BUFG および BUFH の CE ピンを駆動します ロジックインターコネクトはクロックを同じバッファーに供給することもできますが タイミングが予測不可能であるため注意が必要です 図 1-5 に I/O クロックリソースおよび接続の詳細図を示します X-Ref Target - Figure 1-5 Clock Backbone Fabric CMT Column PLL 2 I/O Bank BUFR Fabric BUFIO SRCC Pair MRCC Pair BUFG BUFH 4 4 HROW <0> <1> <2> <3> BUFMR BUFMR MRCC Pair SRCC Pair GT Quad MMCM BUFR BUFIO CMT Backbone UG472_c1_34_ 図 1-5 : BUFR/BUFMR/BUFIO クロック領域の詳細 各 I/O バンクには BUFIO および BUFR がそれぞれ 4 個ずつ含まれます これらの各クロックバッファーは 特定のクロック兼用入力クロックピンペアによって駆動されるか または MMCM の特定の出力クロックによって直接駆動できます MRCC と呼ばれる 2 つのクロック兼用入力ピンペアは 複数の領域におけるクロッキング手法をサポートします MRCC ピンペアは特定の BUFMR を駆動できます つまり 複数領域 / バンクインターフェイスを実現する 同一および隣接する領域にある BUFIO および BUFR を駆動できることを意味します 同様に GT クワッドは BUFMR を駆動することもできます MMCM<3:0> 出力には BUFR および BUFIO への専用の高性能な差動パスがあります この機能は 高性能クロック (HPC) とも呼ばれます すべての 7 シリーズデバイスは 基本的なアーキテクチャについては同じものを採用していますが ファミリ間およびファミリ内のデバイス間ではアーキテクチャに若干の違いがあります 各 7 シリーズ FPGA には デバイス左端に少なくとも 1 つの I/O カラムがあります GT は GTP GTX または GTH のいずれかの 7 シリーズ FPGA でサポートされているシリアルトランシーバーです GT を搭載するデバイスは デバイスの右端に GT と I/O が混在するカラムがあるか ( 一部の Kintex-7 デバイスと一部の Artix-7 デバイス ) デバイスの右端に GT カラムがあり その右側 20 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

21 7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い に I/O カラムがあります ( 一部の Kintex-7 デバイスと一部の Virtex-7 デバイス ) その他の Virtex-7 デバイスには 左端および右端に GT カラムがあり その左側と右側に I/O カラムがあります Artix-7 200T デバイスには 上半分および下半分のクロックカラムの隣に GTP トランシーバーがあります したがって 7 シリーズデバイスのすべてのクロック領域に ここまでの図に記載されているブロックがすべて含まれているわけではありません 7 シリーズデバイスのブロックレベルのアーキテクチャを示す図は 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) の ダイレベルでのバンク番号の概要 を参照してください 付録 B クロック領域のクロックリソースおよび接続 に さまざまなクロック領域のクロックリソースおよび接続の詳細図を記載しています 7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い 7 シリーズ FPGA のクロック構造は Virtex-6 FPGA と似ており 同じ機能が多数サポートされていますが アーキテクチャには若干の違いがあり さまざまなクロッキング要素とその機能に修正が加えられています Spartan-6 FPGA と比べると アーキテクチャと機能がいずれも大きく変更されています Spartan-6 FPGA の一部のクロックプリミティブは廃止され より強力でシンプルな構造に置き換わっています Virtex-6 FPGA との主な違い BUFIO の基本的なクロック機能は 7 シリーズ FPGA でも変更はありませんが その駆動範囲が 1 バンクのみに変更されています 隣接バンクのクロックを直接駆動するには 新しいクロックバッファーを使用します 7 シリーズ FPGA には 1 バンクにつき 4 つの BUFIO があります BUFIO の改良と同様に BUFR も基本的な目的は変わっていませんが BUFR の駆動範囲は 1 つの領域のみとなっています 1 領域につき 4 つの BUFR と 4 つのリージョナルクロック ( トラック ) があります 7 シリーズ FPGA には BUFMR/BUFMRCE と呼ばれる新しいバッファーが追加されました BUFMR/BUFMRCE.BUFMR/BUFMRCE は 同一領域および上下に隣接した領域の BUFIO と BUFR を駆動します これらのバッファーには Virtex-6 FPGA と同じ複数領域 / 複数バンクのクロック配線機能があり 3 つの領域 / バンクがサポートされているのも同じです BUFMRCE には 切り替えが同期か非同期かを選択できる機能があります Virtex-6 ファミリのグローバルクロック (GC) 入力ピンは 7 シリーズ FPGA ではサポートされなくなりました GC の代わりに 1 バンクあたり 4 つのクロック兼用入力 (CCIO) ピン / ペアが用意されています CCIO ピンの接続は 従来の GC の機能のほとんどをサポートできるように改良されています グローバルクロックマルチプレクサーの BUFGMUX に CLK_SEL_TYPE 属性が追加されました これにより 2 つの入力クロックを同期または非同期で切り替えることができます ( 従来は IGNORE ポートでのみ可能 ) BUFHCE には改善されたクロックイネーブルがあり 入力クロックを同期または非同期で有効化できます Virtex-6 FPGA の CMT は 2 つの MMCM で構成されていましたが 7 シリーズ FPGA では MMCM と PLL (MMCM のサブセット ) が各 1 つ そして専用のメモリインターフェイスロジック ( 予約済み ) で構成されています CMT カラムは CMT 内の SelectIO カラム / バンクの隣にあり I/O への専用アクセスによって高い性能を実現します グローバルクロックバッファーはこれまで同様 CMT によって駆動される I/O カラムの間のデバイスセンター ( 垂直方向の中心 ) にあります 7 シリーズ FPGA では CMT 内の直接カスケード接続はサポートされていません 隣接する CMT への直接カスケード接続は可能ですが リソースが少ないため 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 21

22 第 1 章 : クロッキングの概要 制約があります 隣接する CMT 以外の CMT にカスケード接続するとソースとデスティネーションの MMCM/PLL 間で位相オフセットが生じるため 特別な属性の設定が必要です 以前とは異なり フラクショナル分周器は出力カウンターを共有しません このため 出力カウンターを別の用途に使用できるようになりました 分数カウンターにはスタティック位相シフト機能が追加されました CLOCK_HOLD 機能は廃止されました MMCM は スペクトラム拡散をサポートしています Spartan-6 FPGA との主な違い Spartan-6 FPGA には Spartan-6 アーキテクチャ独自のクロック回路トポロジ 機能 ブロックがいくつかありますが これらは 7 シリーズ FPGA ではサポートされず 代わりとなる新しいクロック機能が用意されています DCM_SP DCM_CLKGEN BUFIO2 BUFIO2_2CLK BUFIO2FB BUFPLL BUFPLL_MCB などの機能は 7 シリーズデバイスでは直接サポートされていません PLL は MMCM のサブセットで 性能は同じですが ( 最小 CLKIN/PFD と最小 / 最大 VCO 周波数を除く ) 接続に若干の制約があり 機能も一部制限されています 従来の Spartan FPGA の PLL と比べると 7 シリーズ FPGA の PLL には パワーダウン 入力クロックの切り替え 隣接 CMT へのカスケード接続の機能が追加されています PLL から BUFIO や BUFR への直接接続はありません 7 シリーズ FPGA には BUFIO2 および BUFIO2_2CLK プリミティブに直接代わる機能はありません BUFIO および BUFR を推奨される接続方法で使用して ILOGIC と OLOGIC を駆動してください Spartan-6 FPGA の BUFIO2 で GCLK からの専用入力を CMT およびグローバルクロックバッファーへ配線する機能は 7 シリーズ FPGA ではサポートされていません 7 シリーズ FPGA に移行するには CCIO ピンからの専用入力配線を使用してください 7 シリーズ FPGA には Spartan-6 FPGA の BUFPLL に直接該当する機能はありません 7 シリーズ FPGA に移行するには BUFIO および BUFR を推奨される方法で使用して ILOGIC と OLOGIC に接続してください BUFPLL への専用配線の代わりには MMCME2 CLKOUT[0:3] からの高性能クロック配線を使用します ISERDES および OSERDES 回路は Virtex-6 アーキテクチャに基づいています 7 シリーズ FPGA SelectIO リソースユーザーガイド (UG471) を参照してください 7 シリーズ FPGA では BUFPLL_MCB プリミティブが不要になりました 7 シリーズ FPGA では DDR メモリインターフェイスの ( ソフト ) インプリメンテーションが異なります メモリインターフェイスソリューションユーザーガイド (UG586) を参照してください 7 シリーズ FPGA では BUFIO2FB プリミティブが不要になりました MMCM と PLL のフィードバック接続には 使用するフィードバックに応じて CLKFBIN をグローバルクロックバッファー 入力ピン CLKFBOUT のいずれかに直接接続できます Spartan-6 FPGA では BUFH しかサポートされていませんでした 7 シリーズ FPGA にはクロックの無効化機能を備えた BUFHCE プリミティブがあり このリソースで駆動しているクロック領域の消費電力を削減できます 7 シリーズ FPGA には新しいバッファーとして BUFMR/BUFMRCE が追加されました これらのバッファーは同一クロック領域および上下に隣接したクロック領域の BUFIO と BUFR を駆動します BUFIO または BUFR BUFMR/BUFMRCE と組み合わせて使用すると MRCC 入力から隣接するクロック領域の BUFIO および BUFR にアクセスできます BUFMRCE には 切り替えが同期か非同期かを選択できる機能があります 22 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

23 7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い Spartan-6 FPGA デザインからの移行に影響する新しいプリミティブとして BUFR があります BUFR と BUFIO を組み合わせると BUFIO2 BUFIO2_2CLK BUFPLL と同じ機能が使用可能になります BUFR は各クロック領域に 4 つずつあります Spartan-6 FPGA デザインからの移行に影響する新しいプリミティブとして BUFIO があります BUFIO と BUFR を組み合わせると BUFIO2 BUFIO2_2CLK BUFPLL と同じ機能が使用可能になります BUFIO は各バンクに 4 つあります Spartan-6 アーキテクチャが備えていた 1 つの DCM と 1 つの PLL に代わり 7 シリーズ FPGA では 1 つの MMCM と 1 つの PLL そして専用のメモリインターフェイスロジック ( 現時点ではザイリンクス専用として予約済み ) で構成される CMT を使用します DCM とその関連機能は 7 シリーズ FPGA では CMT でサポートされます CMT は SelectIO カラムに隣接する独立したカラムにあり I/O への専用アクセス機能があります DCM_SP と DCM_CLKGEN は廃止され これらの機能は MMCM と PLL でサポートされるようになりました 7 シリーズ FPGA ではグローバルクロック (GCLK) 入力はサポートされなくなりました 4 つのクロック兼用入力ピンは Spartan-6 FPGA の GCLK ピンの機能の多くをサポートする各バンクで利用できるようになりました これまでの Spartan-6 FPGA デザインにはなかった MMCM という新しい機能ブロックが用意されています MMCM には 分数分周 ファイン位相シフト ダイナミック位相シフト 反転クロック出力 CLKOUT6 と CLKOUT4 のカスケード接続など多くの機能があります BUFPLL への直接接続の代わりに CLKOUT[0:3] を使用した MMCM から BUFIO/BUFR への HPC 接続が用意されています また より包括的な DRP も利用できます 従来は汎用の高速 I/O クロッキングに使用する CMT 機能の PLL を推奨していましたが 7 シリーズ FPGA ではこれが変更になりました PLL には BUFIO や BUFR への直接接続はありません CLKOUT0 フィードバックもサポートされていません 高速 I/O インターフェイスには MMCM を使用してください I/O インターフェイスカスケード接続では 制限された CMT バックボーンリソースを使用します また 新しいパワーダウンモードも追加されました 入力クロックの切り替えは完全にサポートされます 動作範囲は Spartan-6 FPGA と 7 シリーズ FPGA で異なります DRP 機能は 7 シリーズ FPGA でも利用でき その機能の位置とアドレスが変更されました Spartan-6 FPGA の DCM_SP は 7 シリーズ FPGA ではサポートされていません 7 シリーズ FPGA に移行するには MMCM と PLL を使用してください Spartan-6 FPGA の DCM_CLKGEN は 7 シリーズ FPGA では直接サポートされていません 狭帯域の MMCM または PLL を使用して入力ジッターのフィルタリングを行ってください MMCM または PLL の DRP リファレンスデザインを使用すると M/D 値の動的な再プログラミングが可能です 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 23

24 第 1 章 : クロッキングの概要 クロック接続のまとめ 表 1-1 : クロック接続のまとめ 表 1-1 に 7 シリーズ FPGA のクロック接続についてまとめます クロック機能またはピン直接の駆動元直接の駆動先 同じクロック領域にあり デバイスの同じ側 ( 左 / 右 ) にある MRCC の駆動先 複数領域クロック兼用 I/O (MRCC) 1 つのバンクに 2 つのピン / ペアがあります 単一領域クロック兼用 I/O (SRCC) 1 つのバンクに 2 つのピン / ペアがあります BUFIO 外部クロック 外部クロック 同じクロック領域内での BUFIO の駆動元 MRCC ( 専用 1:1) SRCC ( 専用 1:1) MMCM.CLKOUT0 ~ MMCM.CLKOUT3 CLKFBOUT 同じクロック領域および上下クロック領域の BUFMR 4 つの BUFIO 4 つの BUFR 2 つの BUFMR 1 つの CMT (1 つの MMCM と 1 つの PLL) 上下の CMT ( 制限された CMT バックボーンリソースを使用 ) (1) 同じ上半分 / 下半分の MRCC の駆動先 16 の BUFG 水平方向に隣接する同じクロック領域にある MRCC の駆動先 BUFH 同じクロック領域にあり デバイスの同じ側 ( 左 / 右 ) にある SRCC の駆動先 4 つの BUFIO 4 つの BUFR 1 つの CMT (1 つの MMCM と 1 つの PLL) 上下の CMT ( 制限された CMT バックボーンリソースを使用 ) (1) 同じ上半分 / 下半分の SRCC の駆動先 16 の BUFG 水平方向に隣接する同じクロック領域にある SRCC の駆動先 BUFH 同じクロック領域で使用する場合の駆動先 ILOGIC.clk ILOGIC.clkb OLOGIC.clk OLOGIC.clkb OLOGIC.oclk OLOGIC.oclkb 24 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

25 クロック接続のまとめ 表 1-1 : クロック接続のまとめ ( 続き ) クロック機能またはピン直接の駆動元直接の駆動先 BUFR BUFMR BUFG BUFH 同じクロック領域内での駆動元 MRCC SRCC MMCM.CLKOUT0 ~ MMCM.CLKOUT3 CLKFBOUT 上下クロック領域の BUFMR 汎用インターコネクト 同じクロック領域内での駆動元 MRCC ( 専用 1:1) この表に示されている GT クロック出力 ( GT トランシーバークロック 参照 ) インターコネクト ( 非推奨 ) 同じ上半分 / 下半分内での駆動元 SRCC MRCC CMT この表に示されている GT クロック出力 ( GT トランシーバークロック 参照 ) BUFR ( 非推奨 ) インターコネクト ( 非推奨 ) 同じ上半分 / 下半分内の隣接する BUFG 同じクロック領域内および水平方向に隣接するクロック領域での BUFH の駆動元 SRCC MRCC CMT BUFG この表に示されている GT クロック出力 ( GT トランシーバークロック 参照 ) インターコネクト ( 非推奨 ) 同じクロック領域で使用する場合の駆動先 CMT 同じクロック領域内で BUFG が駆動可能な任意のクロックポイント 同じ上半分 / 下半分で使用する場合の駆動先 16 BUFG ( 非推奨 ) 同じクロック領域および上下クロック領域内で使用する場合の駆動先 BUFIO BUFR CMT この表に示されている GT クロック出力 ( GT トランシーバークロック 参照 ) 同じ上半分 / 下半分内の隣接する BUFG ファブリックおよび I/O 内の任意のクロックポイント 制御信号 BUFH 同じクロック領域で使用する場合の駆動先 CMT この表に示されている GT クロック出力 ( GT トランシーバークロック 参照 ) 同じクロック領域内で BUFG が駆動可能な任意のクロックポイント 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 25

26 第 1 章 : クロッキングの概要 表 1-1 : クロック接続のまとめ ( 続き ) クロック機能またはピン 直接の駆動元 直接の駆動先 GT トランシーバークロック 任意の BUFG N/A RXUSRCLK 同じクロック領域内での駆動元 RXUSRCLK2 BUFH TXUSRCLK TXUSRCLK2 N/A 同じ上半分 / 下半分内の BUFG GT トランシーバークロック RXOUTCLK TXOUTCLK MGTREFCLK0/1P MGT 差動基準クロックピンの正 (P) 側です MGTREFCLK0/1N MGT 差動基準クロックピンの負 (N) です CMT (1) IDELAYCNTRL.CLK 同じクロック領域で使用する場合の駆動先 CMT BUFMR 水平方向に隣接するクロック領域の BUFH および BUFH 外部 GT 基準クロック GT 基準クロック 同じ上半分 / 下半分内の BUFG BUFG SRCC ( 同じクロック領域および隣接クロック領域 ) MRCC ( 同じクロック領域および隣接クロック領域 ) 同じクロック領域の GT 同じクロック領域内の BUFR および BUFMR を使用した場合は上下クロック領域の BUFR MMCM/PLL.CLKOUT0-3 MRCC/SRCC BUFG BUFH 同じクロック領域で使用する場合の 外部 GT 基準クロックピンの駆動先 CMT BUFMR 水平方向に隣接するクロック領域の BUFH および BUFH 同じ上半分 / 下半分内の任意の BUFG 同じクロック領域で使用する場合の駆動先 BUFIO (MMCM) BUFR (MMCM) 水平方向に隣接するクロック領域の BUFH および BUFH MMCM/PLL ( 隣接していない場合は位相オフセットあり ) N/A CCLK ピンコンフィギュレーションロジックコンフィギュレーションロジック EMCCLK ピン N/A コンフィギュレーションロジック N/A JTAG コンフィギュレーションロジックおよびバ TCK ピンウンダリスキャン 注記 : 1. 制限が適用されます 31 ページの シングルクロックで複数の CMT を駆動する を参照してください 26 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

27 クロック接続のまとめ 7 シリーズ FPGA におけるクロッキングの違い 各 7 シリーズ FPGA ファミリには独自の接続要件があります 表 1-2 で説明した接続に適用される制限 / 例外を表 1-1 にまとめます GT CMT および I/O の位置およびアライメントを包括的に図示したものについては 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) の ダイレベルでのバンク番号の概要 を参照してください 表 1-2 : 7 シリーズ FPGA 別のクロック接続の違い ファミリ Artix-7 T FPGA : 全デバイス Kintex-7 FPGA : 全デバイス すべての Virtex-7 T および XT FPGA すべての Virtex-7 HT FPGA 例外 GTP トランシーバーから CMT および BUFMR への直接接続はありません GTP トランシーバーから CMT への接続には BUFH または BUFG が必要です GTX トランシーバーから CMT および BUFMR への直接接続はありません GTX トランシーバーから CMT への接続には BUFH または BUFG が必要です 接続の例外はありません XC7V2000T および XC7VX1140T デバイスを使用して設計する際は 第 2 章の スタックドシリコンインターコネクトクロッキング を参照してクロッキングガイドラインを確認してください GTZ トランシーバーは SLR に接続するために インターポーザークロックバックボーンにしか接続できません つまり 駆動先はグローバルクロックネットワーク (BUFG 配線トラック ) および BUFH のみで 駆動元は BUFG のみということです 第 2 章の スタックドシリコンインターコネクトクロッキング を参照してください 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 27

28 第 1 章 : クロッキングの概要 28 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

29 第 2 章 クロック配線のリソース 7 シリーズ FPGA には さまざまなクロッキング手法 および大きいファンアウト 短い伝搬遅延 非常に低いスキューなどの要件をサポートするためのクロック配線リソースが用意されています クロック配線リソースを最大限に活用するには PCB から FPGA へのユーザークロックを取得する方法 どのクロック配線リソースが最適かを決定する方法 適切な I/O およびクロックバッファーを利用してこれらのクロック配線リソースへアクセスする方法を設計者が理解している必要があります この章では 次の項目について説明します クロックバッファーの選択に関する考慮事項 クロック兼用入力 (CCIO) グローバルクロックリソース リージョナルクロックリソース 高性能クロック クロックバッファーの選択に関する考慮事項 7 シリーズ FPGA には豊富なクロックリソースがあります バッファーの種類 クロック入力ピン およびクロック接続を多様に備えることで数多くのアプリケーションの要件を満たしています 適切なクロックリソースを選択することで 配線性 性能 および一般的な FPGA リソースの使用率が向上します アプリケーションおよびデザインによっては フロアプランやその他の手動誘導によってインプリメンテーションに多大な影響を及ぼすこともできます BUFGCTRL (BUFG として使用されることが多い ) は 最も一般的に使用されるクロック配線リソースです これらの完全なグローバルクロックは デバイスのすべてのクロックポイントへ接続できます しかし 性能 機能 またはクロックリソースの可用性のいずれかが理由で 代替のクロックバッファーを使用した方が利点が多い場合もあります BUFG は次のような場合に適しています デザインまたはデザインの一部に デバイスの多くの領域にまたがるグローバルリーチ ( 大規模な展開 ) があり 機能の位置特定が不可能 数多くのクロック領域にまたがる ブロック RAM DSP または統合された IP コアなどのハードウェア機能ブロックは カスケード接続されるか または近くにはない への接続する必要があります クロック同期 ( グリッチなし ) またはクロック非同期を切り替えることで アプリケーションは停止したクロックからの切り替え または別の周波数のクロックを選択することができます ( 消費電力の削減など ) クロックイネーブル (CE) 機能は 動作していない期間の消費電力を削減するために使用できます しかし 通常は タイミング (CE 遅延 ) の制限という理由から CE 機能を使用してクロッ 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 29

30 第 2 章 : クロック配線のリソース キングエレメントで真の CE ロジックファンクションをシミュレーションすべきではありません CE 機能は デバイスのスタートアップ後に初期化されたクロッキングエレメントの同期化に使用できます BUFR および BUFIO の組み合わせの主な目的は ソース同期インターフェイスをサポートすることです インターフェイスが 1 つの領域に配置される場合 BUFIO は SelectIO の高速側にクロックを供給し BUFR は FPGA ロジックにつながる低速のデシリアライズ / シリアライズされた側にクロックを供給してクロックドメイン転送機能を提供します 1 つのクロック領域 / バンクで利用できる数よりも多くのロジックおよび / または I/O を必要とするインターフェイスについては BUFMR (BUFMRCE) を使用してクロックドメイン転送機能を上下クロック領域に拡張できます ソース同期 I/O のユースケースに関連しない分周クロックを必要とする一部のアプリケーションは MMCM/PLL を使用できないまたは分周機能に使用できない場合に BUFR を簡単なクロック分周器として利用できます その場合 BUFR の主な目的から外れるためタイミングおよびスキューに特に注意が必要となります SelectIO リソースのクロッキングに関する詳細は 7 シリーズ FPGA SelectIO リソースユーザーガイド (UG471) を参照してください 水平クロックバッファーの BUFH (BUFHCE) は 厳密にはリージョナルリソースであり 上下クロック領域に広がることはできません BUFR とは違って BUFH はクロックを分周することはできません BUFH は 2 つの水平領域に広がるというリージョナル的な観点にのみ基づき グローバルクロックリソースに類似しています また MMCM/PLL へのフィードバックとして機能でき クロック挿入遅延が補正されます インターフェイスまたは多くのロジックが 1 クロック領域または 2 つの隣接する水平クロック領域にある場合 BUFH は推奨されるクロックリソースです BUFH にはクロックイネーブルピン (BUFHCE) もあり このピンを使用してロジック またはインターフェイスおよびそれに関連するロジックがアクティブではない場合にダイナミック消費電力を削減できます クロックイネーブル機能は クロックサイクル間ベースでゲーテッドクロックを提供できます グローバルクロックツリーと同様に BUFH は ( イネーブル / リセット ) にあるクロックリソース以外のリソースに接続できますが スキュー特性は改善されます さらに BUFH はクロック領域にあるクロッキングエレメントの同期スタートアップに利用できます クロックリソースの選択に関連して課せられるスタックドシリコンインターコネクト (SSI) デバイスの制限は スタックドシリコンインターコネクトクロッキング を参照してください クロック兼用入力 (CCIO) 外部のユーザークロックは クロック兼用 (CC) 入力と呼ばれる差動クロックピンペアで FPGA に送信される必要があります クロック兼用入力は 内部グローバルおよびリージョナルクロックリソースへの専用の高速アクセスを提供します 専用配線を用いるクロック兼用入力は さまざまなクロック機能のタイミングを保証する目的でクロック入力に利用する必要があります ローカルインターコネクトを備える汎用 I/O は クロック信号に使用できません 各 I/O バンクは 1 クロック領域にあり 50 本の I/O ピンを備えています 各 I/O カラムの I/O バンクそれぞれに 50 本の I/O ピンがあり そのうちの 4 組がクロック兼用入力ピンペア ( 合計 8 本のピン ) です クロック兼用入力の概要は次のとおりです 30 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

31 クロック兼用入力 (CCIO) PCB の差動またはシングルエンドクロックに接続可能です 差動 I/O 規格も含め 任意の I/O 規格にコンフィギュレーション可能です P 側 ( マスター ) および N 側 ( スレーブ ) があります シングルエンドクロック入力は クロック兼用入力ピンペアの P ( マスター ) 側に割り当てる必要があります シングルエンドクロックを差動クロックピンペアの P 側に接続した場合 N 側を別のシングルエンドクロックピンとしては使用できず ユーザー I/O としてのみ使用可能です ピンの命名規則については 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) を参照してください クロック兼用入力は 各 I/O バンクで 2 MRCC と 2 SRCC ペアとして構成されます SRCC は 単一クロック領域とグローバルクロックツリーにアクセスすると共に 同じカラム内に位置する上下の CMT にもアクセスします SRCC は次を駆動できます 同じクロック領域にあるリージョナルクロックライン (BUFR BUFH BUFIO) 同じクロック領域または隣接するクロック領域にある CMT デバイスの同じ側 ( 上半分 / 下半分 ) にあるグローバルクロックライン (BUFG) BUFG および I/O バンクのアライメントの詳細は 7 シリーズ FPGA パッケージおよびピン配置ガイド を参照してください MRCC は複数のクロック領域およびグローバルクロックツリーにアクセスできます MRCC は SRCC と同じように機能し さらにマルチリージョナルクロックバッファー (BUFMR) を駆動して最大で 3 つのクロック領域にアクセス可能です クロック兼用入力は クロックとして使用されない場合は通常の I/O として利用できます 通常の I/O として使用される場合 クロック兼用入力ピンはシングルエンドまたは差動 I/O 規格としてコンフィギュレーションできます クロック兼用入力は 同じクロック領域にある CMT そして制限はありますがその上下のクロック領域にある CMT に接続できます シングルクロックで 1 つの CMT を駆動する 1 クロック入力によって 1 つの CMT が駆動される場合 クロック兼用入力および CMT (MMCM/ PLL) は同じクロック領域にある必要があります シングルクロックで複数の CMT を駆動する シングルクロック入力は 同じカラム内のほかの CMT を駆動できます その場合 MMCM/PLL はクロック兼用入力と同じクロック領域に配置されている必要があります 追加の CMT は隣接領域に配置するのが最適ですが 同じカラム内で CMT 1 つ分以上離れた CMT を駆動することも可能です CMT で使用されるリソースは CLOCK_DEDICATED_ROUTE 制約なしで自動的に配置されるように このコンフィギュレーションと同一である必要があります 複数の MMCM/PLL を混在させる必要がある場合は まずはそれらを同じ CMT に配置させます 同じクロック領域にはないクロック兼用入力から CMT を駆動させなければならない場合 および MMCM/PLL がクロック兼用入力と同じクロック領域にない場合 CLOCK_DEDICATED_ROUTE 属性を BACKBONE に設定しなければなりません その場合 MMCM または PLL によって出力が入力に正しく揃えられません 同じカラム内の CMT を駆動する専用リソースは限られています 一部のザイリンクス IP がこれらのリソースを使用するため デザインでその他の用途に使用できなくなり その結果として配線不 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 31

32 第 2 章 : クロック配線のリソース 可能なデザインとなります ほかのクロック領域への専用配線が使用できない場合は CLOCK_DEDICATED_ROUTE 属性を FALSE に設定することで ローカルインターコネクトロジックが使用できるようになります ただし この場合は遅延が増加し 補正されない遅延が生じます クロック兼用入力ピンの配置規則 表 2-1 : クロック兼用入力の配置規則 最初のデザインを作成する前にクロック兼用入力ピンを手動で選択する際は 2 つの注意点があります クロック兼用入力が目的のクロックリソースに接続可能なこと 表 2-1 に 接続を確認するための配置規則をまとめています 目的のクロックリソースが利用可能な状態であること デザインのほかの部分によって使用されていないこと クロック兼用入力を介して入力される外部クロック および IP から入力される内部生成クロックの両方が内部のクロックネットワークにアクセスする際に競合しないようにする最善の方法は 目的のクロックネットワークおよび IP が含まれる最初のデザインを構築し それをインプリメンテーションツールを使用して実行することです 結果 検証が強化されて信頼性が高まり クロックが原因でピン配置を変更する必要がなくなります 表 2-1 に示す配置規則に従って 目的の内部クロックネットワークにアクセスできるようにクロック兼用入力ピンを選択する必要があります 各 I/O バンクは 1 クロック領域にあります 注記 : コスト増を招くボードのリスピンやクロックタイミングの低下を避けるために クロック兼用入力のピン配置が正しく選択されていることを確認します クロック入力先 リソース使用率および配置規則 (1)(2)(3) 有効なクロック兼用入力ピン デバイス全体の I/O および / または順次エレメント (4) BUFH を使用する 1 クロック領域内にある I/O および / または順次エレメント (4) クロック兼用入力 > BUFG > グローバルクロックツリー クロック兼用入力は BUFG と同じ側の上半分または下半分に配置する必要があります 各デバイスについて 上半分に 16 個の BUFG があり 下半分に 16 個の BUFG があります 各クロック領域は 最大で 12 個の固有のグローバルクロックを持つことができ 水平クロックラインを使用します クロック兼用入力 > BUFH > 水平クロックライン クロック兼用入力は BUFH と同じクロック領域または隣接する水平クロック領域に配置する必要があります (5) 各クロック領域には 12 個の BUFH および 12 個の水平クロックラインがあります SRCC または MRCC SRCC または MRCC 32 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

33 クロック兼用入力 (CCIO) 表 2-1 : クロック兼用入力の配置規則 ( 続き ) クロック入力先 CMT を使用する I/O および / またデバイス全体 : は順次エレメント (6) リソース使用率および配置規則 (1)(2)(3) 有効なクロック兼用入力ピン クロック兼用入力 > CMT > BUFG > グローバルクロックツリー 1 クロック領域または隣接するクロック領域 : クロック兼用入力 > CMT > BUFR/BUFH > リージョナルクロックツリー / 水平クロックライン クロック兼用入力から CMT への入力配線 : CMT は クロック兼用入力と同じクロック領域に配置する必要があります 複数の CMT が必要な場合は CMT をすぐ上のまたは下のクロック領域に配置させることも可能です (5) 各クロック領域には 1 つの CMT があります SRCC または MRCC BUFR を使用する 1 クロック領域にある I/O および / または順次エレメント 最大 3 つの隣接するクロック領域にある I/O および / または順次エレメント (7) 1 クロック領域にある高性能 SelectIO インターフェイスのみ (50 本の I/O) クロック兼用入力 > BUFR > リージョナルクロックツリー クロック兼用入力は BUFR I/O および順次クロック供給されたエレメントと同じクロック領域に配置する必要があります 特定のクロック兼用ピンペアは固有の BUFR および BUFIO へ接続します したがって LOC 制約を BUFR/BUFIO に手動で付けることは推奨されません 各クロック領域には 4 つのクロック兼用入力および 4 つの BUFR があります クロック兼用入力 > BUFMR > BUFR > リージョナルクロックツリー (8) BUFR が駆動している I/O およびほかの順次エレメントは 同じクロック領域またはクロック兼用入力のすぐ上または下のクロック領域になければなりません BUFR を同じクロック領域または隣接するクロック領域で駆動するには BUFMR を使用する必要があります 特定のクロック兼用ピンペアは固有の BUFR および BUFIO へ接続します したがって LOC 制約を BUFR/BUFIO に手動で付けることは推奨されません 各クロック領域には 4 つのクロック兼用入力 4 つの BUFR および 2 つの BUFMR があります クロック兼用入力 > BUFIO > I/O クロックツリー クロック兼用入力は 駆動する BUFIO および I/O フリップフロップと同じクロック領域に配置する必要があります 特定のクロック兼用ピンペアは固有の BUFR および BUFIO へ接続します したがって LOC 制約を BUFR/BUFIO に手動で付けることは推奨されません 各クロック領域には 4 つのクロック兼用入力および 4 つの BUFIO があります SRCC または MRCC MRCC のみ SRCC または MRCC 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 33

34 第 2 章 : クロック配線のリソース 表 2-1 : クロック兼用入力の配置規則 ( 続き ) クロック入力先 最大 2 つの隣接するクロック領域にある高性能 SelectIO インターフェイスのみ (7) リソース使用率および配置規則 (1)(2)(3) 有効なクロック兼用入力ピン クロック兼用入力 > BUFMR >BUFIO > I/O クロックツリー (8) 順次 I/O および BUFIO は クロック兼用入力と同じクロック領域 またはすぐ上または下に隣接するクロック領域に配置する必要があります 同じクロック領域および隣接するクロック領域にある BUFIO および I/O クロックへアクセスするには BUFMR を使用する必要があります 特定のクロック兼用ピンペアは固有の BUFR および BUFIO へ接続します したがって LOC 制約を BUFR/BUFIO に手動で付けることは推奨されません 各クロック領域には 4 つのクロック兼用入力 4 つの BUFIO および 2 つの BUFMR があります MRCC のみ 注記 : 1. これらの配置規則に例外があるデバイスの詳細は 27 ページの 7 シリーズ FPGA におけるクロッキングの違い を参照し CMT BUFG および I/O バンクのアライメントについては 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) を参照してください 2. クロック兼用入力のピン配置では 利用できる数以上のリソースが必要とならないようにしてください つまり デバイスの片側半分につき 16 の BUFG 1 クロック領域につき 1 つの CMT 1 クロック領域につき 4 つの BUFR までです これら以上にクロックリソースが必要な場合は クロック兼用入力がほかのクロック領域にあるクロックリソースに到達できるように割り当てなおす必要があります 3. SSI デバイス用にクロックまたは高速バスインターフェイスのピン配置を定義する場合は 高集積 FPGA 設計手法ガイド (UG872) を参照してください 4. BUFH および BUFG は クロック領域にある同じ水平クロックラインリソースを使用します 各 BUFG または BUFH は クロック領域にある 12 の水平クロックラインのうちの 1 つを使用します 5. 制限が適用されます 31 ページの シングルクロックで複数の CMT を駆動する を参照してください 6. クロック兼用入力が 同じカラムにあるほかのクロック領域 ( 同じクロック領域ではない ) の CMT を駆動する場合 CLOCK_DEDICATED_ROUTE を BACKBONE に設定する必要があります 7. BUFMR または CMT を使用して隣接するクロック領域にクロックを供給する場合 クロックリソースが削減されるため 隣接するクロック領域がその影響を受けることがあります たとえば BUFMR を使用して隣接するクロック領域にある BUFR を駆動すると その隣接するクロック領域にあるクロック兼用入力ペアのうちの 1 つは自身が配置されているクロック領域のリージョナルクロックツリーを駆動できなくなります BUFH または BUFG については 隣接するクロック領域のグローバルクロックラインを駆動するために使用できます 8. メモリインターフェイスが BUFR/BUFIO と同じバンクまたは領域に配置されている場合 BUFMR からそのバンクまたは領域にある BUFH/BUFIO への接続が制限されるかもしれません 34 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

35 グローバルクロックリソース 同じパッケージのデバイス間でデザインを移行する場合 BUFG を上側に 16 リソース 下側に 16 リソースとして分ける中央線が ほかのカラムに関連して移動する可能性があります 具体的には I/O バンクによって上 / 下 BUFG のアライメントが変更され BUFG へアクセスするクロック兼用入力ピンのアライメントが変わります 図 2-1 に XC7K325T および XC7K160T デバイスのセンターアライメントの例を示します 同一パッケージで大規模デバイスから小規模デバイスへ移行する場合には中央線の位置が低くなり 小規模デバイスから大規模デバイスへ移行する場合は中央線の位置が高くなります (I/O カラムによる ) クロック兼用入力ピンに LOC 制約が指定されているとデザインが配線不可能になる場合があります X-Ref Target - Figure 2-1 XC7K160T XC7K325T Bank 18 HR GTX Quad 118 Bank 17 HR GTX Quad 117 Bank 16 HR Bank 15 HR Bank 14 HR Top BUFGs Bottom BUFGs PCIe GTX Quad 116 GTX Quad 115 Bank 34 HP Device Center Bank 16 HR Bank 15 HR Bank 14 HR Top BUFGs Bottom BUFGs PCIe GTX Quad 116 GTX Quad 115 Bank 34 HP Device Center Bank 13 HR Bank 33 HP Bank 13 HR Bank 33 HP Bank 12 HR Bank 32 HP Bank 12 HR Bank 32 HP UG472_c1_29_ 図 2-1 : XC7K325T デバイスおよび XC7K160T デバイスのセンターアライメントの例 また 同じパッケージの小規模デバイスへ移行する際 大規模デバイスの下側の BUFG がすべて使用され 使用可能な BUFG がない場合も配線不可能な状態となります BUFG および I/O バンクのアライメントの詳細は 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) を参照してください また 複数の SLR (Super Logic Region) があるデバイスにも 同じパッケージの単一 SRL にあるモノリシックパスから またはその逆に移行するときに同じ制約条件が生じます グローバルクロックリソース グローバルクロックは すべてのクロック入力と FPGA のさまざまなリソースを接続するための専用ネットワークです このネットワークは スキュー デューティサイクルの歪み 消費電力を抑え ジッター耐性が向上するように設計されています また 非常に高い周波数の信号をサポートするようにも設計されています グローバルクロックの信号パスを理解すると さまざまなグローバルクロックリソースについても理解できるようになります グローバルクロックリソースとネットワークには 次のパスおよびコンポーネントが含まれます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 35

36 第 2 章 : クロック配線のリソース クロックツリーとネット - GCLK クロック領域 グローバルクロックバッファー クロックツリーとネット - GCLK 7 シリーズ FPGA のクロックツリーは スキューおよび消費電力が少なくなるよう設計されています 未使用ブランチの接続は切断されます クロックツリーは リセットやクロックイネーブルなどのロジックリソースを駆動するためにも使用できます これは通常 大ファンアウト / 高ロードのネットに使用されます 7 シリーズ FPGA のアーキテクチャでは グローバルクロックラインのピン利用はロジックリソースのクロックピンに限らず の CLK 以外のピン (SR や CE などの制御ピン ) も駆動できます このアーキテクチャは 高速信号接続や大容量のロードおよび大きいファンアウトが必要なアプリケーションに適しています クロック領域 7 シリーズデバイスでは クロック領域の使用によってクロックディストリビューションが改善されています 各クロック領域には最大 12 のグローバルクロックドメインを含めることができます これら 12 のグローバルクロックは モノリシックデバイスまたは SLR で使用可能な 32 個のグローバルクロックバッファーを自由に組み合わせて駆動できます クロック領域の寸法は 50 個分 (IOB 50 個 ) の高さで チップの左半分または右半分の幅に固定されています 7 シリーズデバイスでは クロックバックボーンによってデバイスが左右に分割されます このバックボーンは ダイの中央にはありません このようにクロック領域の寸法を固定することで 大規模な 7 シリーズデバイスにさらに多くのクロック領域が含まれるようになりました 7 シリーズ FPGA では 4 ~ 24 個のクロック領域が提供されます グローバルクロックバッファー 各 7 シリーズデバイスには 32 個のグローバルクロックバッファーがあります CCIO 入力はデバイスの同じ側にあるグローバルクロックへ直接接続できます 差動クロックピンのペアは それぞれ PCB 上の差動またはシングルエンドクロックのいずれかに接続できます 差動クロック入力として使用する場合は 差動入力ピンペアの P 側からの直接接続を使用します シングルエンドクロックを使用する場合は P 側のピンペアのみ直接接続されているため この P 側のピンを使用する必要があります ピンの命名規則については 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) を参照してください シングルエンドクロックを差動ピンペアの P 側に接続した場合 N 側を別のシングルエンドクロックピンとして使用することはできませんが ユーザー I/O として使用可能です デバイスの上半分にある CMT はデバイスの上半分にある BUFG しか駆動できず 下半分の CMT は下半分の BUFG しか駆動できません 同様に MMCM へのフィードバックとして使用できるのは CMT と同じ側 ( 上半分または下半分 ) にある BUFG に限られます ギガビットトランシーバー (GT) は GT と I/O のフルカラムを含む領域へ CMT カラムがつながる場合にのみ MMCM/PLL に直接接続できます Virtex-7T および Virtex-7XT デバイスにはこれらのフルカラムがあります Artix-7 Kintex-7 Zynq-7000 ファミリの GT と CMT は BUFH ( 推奨 ) または BUFG を使用する場合にのみ接続できます グローバルクロックバッファーを使用すると クロックや信号などのソースからグローバルクロックツリーおよびネットへのアクセスが可能になります グローバルクロックバッファーへの入力に使用できるソースは 次のとおりです 36 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

37 グローバルクロックリソース クロック兼用入力 クロックマネージメントタイル (CMT) : 各 CMT に含まれる 1 つの MMCM と 1 つの PLL がデバイスの同じ側にある BUFG を駆動 隣接するグローバルクロックバッファー出力 (BUFG) 汎用インターコネクト リージョナルクロックバッファー (BUFR) ギガビットトランシーバー 7 シリーズ FPGA のクロック兼用入力は クロックバックボーンにある垂直クロックネットワークを介して間接的にグローバルクロックバッファーを駆動できます 32 個の BUFG はデバイス上下にそれぞれ 16 個ずつの 2 つのグループに分かれています BUFG に直接接続するリソース (GTX トランシーバーなど ) にはすべて 上半分 / 下半分の制限があります たとえば 上半分にある MMCM は同じデバイスの上半分にある 16 個の BUFG しか駆動できません 同様に 下半分の MMCM で駆動できるのは下半分の 16 個の BUFG にのみ限られます すべてのグローバルクロックバッファーは 7 シリーズデバイスの全クロック領域を駆動可能です ただし 1 つのクロック領域で駆動できるクロックは 12 までです クロック領域はクロックツリーのブランチであり 上下 25 個ずつの 行で構成されています ( 高さは 50 個分 ) その幅はデバイスの半分です クロックバッファーは 2 つのクロック入力を備えた同期または非同期のグリッチのない 2:1 マルチプレクサーとして使用できるように設計されています BUFG のカスケード接続に専用パス ( 配線リソース ) があり 2 つ以上のクロック入力を選択できます 7 シリーズデバイスの制御ピンには幅広い機能があり 効率的な入力切り替えが可能です 7 シリーズ FPGA のクロッキング構造では BUFGCTRL マルチプレクサーおよびその派生リソースは デバイスの上半分または下半分にある 16 個の隣接クロックバッファーとカスケード接続できるため デバイスの上下それぞれに 16 個の BUFGMUX リング (BUFGCTRL マルチプレクサー ) を作成できます 図 2-2 に カスケード接続された BUFG のブロック図を示します X-Ref Target - Figure 2-2 UG472_c1_03_ 図 2-2 : カスケード接続された BUFG 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 37

38 第 2 章 : クロック配線のリソース 次のセクション以降では 7 シリーズ FPGA のクロックバッファーの各種構成 プリミティブ 使用モデルについて説明しています グローバルクロックバッファーのプリミティブ 表 2-2 に グローバルクロックバッファーのプリミティブを示します ISE または Vivado デザインツールは これらすべてのプリミティブのコンフィギュレーションを管理します LOC 制約については 制約ガイド を参照してください 表 2-2 : グローバルクロックバッファーのプリミティブ BUFGCTRL プリミティブ入力出力制御 BUFGCTRL I0 I1 O CE0 CE1 IGNORE0 IGNORE1 S0 S1 BUFG I O BUFGCE I O CE BUFGCE_1 I O CE BUFGMUX I0 I1 O S BUFGMUX_1 I0 I1 O S BUFGMUX_CTRL I0 I1 O S 注記 : 1. すべてのプリミティブは BUFGCTRL のソフトウェアプリセットから派生したものです BUFGCTRL プリミティブ ( 図 2-3 参照 ) では 2 つの非同期クロックの切り替えが可能です その他のグローバルクロックバッファープリミティブはすべて BUFGCTRL のコンフィギュレーションから派生したものです BUFGCTRL には S0 S1 CE0 CE1 の 4 つのセレクトラインと IGNORE0 および IGNORE1 の 2 つの制御ラインがあります これらの 6 つの制御ラインを使用して入力 I0 と I1 を制御します X-Ref Target - Figure 2-3 BUFGCTRL IGNORE1 CE1 S1 I1 O I0 S0 CE0 IGNORE0 UG472_c1_03_ 図 2-3 : BUFGCTRL プリミティブ 38 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

39 グローバルクロックリソース BUFGCTRL は 2 つのクロック入力をグリッチなしで切り替えるよう設計されています S0 と S1 の変化後に選択されているクロックが High から Low に切り替わると 出力はもう 1 つのクロックが High から Low に遷移するまで Low を維持します その後 新しいクロックが出力を駆動し始めます デフォルトのコンフィギュレーションでは BUFGCTRL は立ち下がりエッジを認識し 入力が切り替わる前は Low に保持されるようになっています INIT_OUT 属性を使用することで 立ち上がりエッジを認識して 入力が切り替わるまで High を保持するようにも設定できます アプリケーションによっては 上記のような切り替え条件が適さない場合もあります その場合は IGNORE ピンをアサートすると BUFGCTRL は 2 つのクロック入力の切り替え条件を検出しなくなります つまり IGNORE をアサートするとセレクトピンの変化と同時にマルチプレクサーの入力が切り替わります IGNORE0 をアサートするとセレクトピンの変化と同時に I0 入力から切り替わり IGNORE1 をアサートするとセレクトピンの変化と同時に I1 入力から切り替わります 入力クロックは S0 と CE0 または S1 と CE1 のペアのどちらかが High にアサートされなければ選択できません S か CE のどちらかが High にアサートされていないときは 必要な入力が選択されません 通常は 両方のペア (4 つのすべてのセレクトライン ) が同時に High にアサートされることはありません セレクトラインとして使用されるのは ペアの一方のピンだけで もう一方は High に固定されます 表 2-3 はその真理値表です 表 2-3 : クロックリソースの真理値表 注記 : CE0 S0 CE1 S1 O X I0 1 1 X 0 I0 0 X 1 1 I1 X I 前の入力 (1) 1. 前の入力とは このステートに移行する前の有効な入力クロックのことです 2. これ以外のステートではすべて 出力が INIT_OUT 値になり トグルしません S と CE はどちらも出力を選択するために使用しますが グリッチのない切り替えを実行できる S の使用を推奨します CE を使用してクロック切り替えを行うと S を使用した場合よりもクロック選択が高速で変更されます CE ピンでセットアップ / ホールドタイム違反があると クロック出力でグリッチが発生します 一方 S ピンの使用では セットアップ / ホールドタイムと無関係に 2 つのクロック入力を切り替えることができます このため S ピンを使用してクロックを切り替えてもグリッチは発生しません BUFGMUX_CTRL を参照してください CE ピンは従来の Virtex アーキテクチャとの互換性があります 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 39

40 第 2 章 : クロック配線のリソース 図 2-4 のタイミング図は BUFGCTRL プリミティブを使用した場合のクロックの切り替わりを示しています 正確なタイミング値は スピードファイルから求めることができます X-Ref Target - Figure 2-4 I I1 CE0 T BCCCK_CE CE1 S0 S1 IGNORE0 IGNORE1 T BCCKO_O T BCCKO_O T BCCKO_O O at I0 Begin I1 Begin I0 UG472_c1_04_ 図 2-4 : BUFGCTRL のタイミング図 タイムイベント 1 の前は 出力 O に入力 I0 が選択されています タイムイベント 1 の立ち上がりエッジより T BCCCK_CE 前に CE0 と S0 が Low にディアサートされます これとほぼ同時に CE1 と S1 が High にアサートされます タイムイベント 3 より T BCCKO_O 後に 出力 O が入力 I1 に切り替わります これは I0 が High から Low になり ( イベント 2) I1 が High から Low になると発生します タイムイベント 4 で IGNORE1 がアサートされます タイムイベント 5 で CE0 と S0 が High にアサートされ CE1 と S1 が Low にディアサートされます タイムイベント 6 より T BCCKO_O 後に 出力 O の入力が I1 から I0 に切り替わります このとき I1 が High から Low に切り替わる必要はありません BUFGCTRL には ほかに次のような機能があります I0 と I1 入力は コンフィギュレーション後 デバイスが動作を開始する前にあらかじめ選択されます コンフィギュレーション後の最初の出力には High または Low のどちらでも選択できます CE0 と CE1 のみを使用してクロックを選択 (S0 と S1 を High に固定 ) した場合 前に選択されたクロックの High から Low への遷移を待つことなく別のクロックを選択できます 40 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

41 グローバルクロックリソース 表 2-4 に BUFGCTRL プリミティブの属性を示します 表 2-4 : BUFGCTRL 属性 INIT_OUT 属性名説明設定可能な値 コンフィギュレーション後に BUFGCTRL 出力を特定の値に初期化します 立ち上がりエッジと立ち下がりエッジのいずれを使用するかを設定します また クロック選択を切り替えるときの出力レベルを設定します 0 ( デフォルト ) 1 PRESELECT_I0 TRUE の場合 コンフィギュレーション後の BUFGCTRL の出力に I0 入力が選択されます (1) PRESELECT_I1 TRUE の場合 コンフィギュレーション後の BUFGCTRL の出力に I1 入力が選択されます (1) FALSE ( デフォルト ) TRUE FALSE ( デフォルト ) TRUE 注記 : 1. 2 つの PRESELECT 属性を同時に TRUE にはできません BUFG BUFG は クロック入力とクロック出力を各 1 つ持つ入力クロックバッファーです このプリミティブは BUFGCTRL に対して 一部のピンをロジック High または Low に固定したものです 図 2-5 に BUFG と BUFGCTRL の関係を示します BUFG の手動配置には LOC 制約を使用できます 詳細は 制約ガイド を参照してください X-Ref Target - Figure 2-5 V DD GND GND IGNORE1 CE1 S1 BUFG I O V DD I I1 I0 O V DD S0 V DD CE0 GND IGNORE0 UG472_c1_05_ 図 2-5 : BUFG と BUFGCTRL の関係 図 2-6 のタイミング図に示すように 出力には入力と同じ波形が現れます X-Ref Target - Figure 2-6 BUFG(I) BUFG(O) T BCCKO_O UG472_c1_06_ 図 2-6 : BUFG のタイミング図 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 41

42 第 2 章 : クロック配線のリソース BUFGCE および BUFGCE_1 BUFG とは異なり BUFGCE はクロック入力 クロック出力 クロックイネーブルラインを 1 つずつ持つクロックバッファーです このプリミティブは BUFGCTRL に対して 一部のピンをロジック High または Low に固定したものです 図 2-7 に BUFGCE と BUFGCTRL の関係を示します BUFGCE と BUFGCE_1 の手動配置には LOC 制約を使用できます 詳細は 制約ガイド を参照してください X-Ref Target - Figure 2-7 CE BUFGCE BUFGCE as BUFGCTRL IGNORE1 V DD CE1 GND GND S1 I O V DD I I1 I0 O V DD S0 CE CE0 GND IGNORE0 UG472_c1_07_ 図 2-7 : BUFGCE と BUFGCTRL の関係 BUFGCE の切り替え条件は BUFGCTRL と同様です 入力クロックの立ち上がりエッジ前に CE 入力が Low になる場合は その後の入力クロックパルスは出力に送信されず 出力は Low に保たれます 入力クロックが High の間に CE が変化しても クロックが Low になるまで出力に影響はありません クロックが無効になると出力は Low のままとなります ただし クロックが無効になる時点でのクロック High パルスは出力されます クロックイネーブルラインに BUFGCTRL の CE ピンを使用するため セレクト信号はセットアップタイム要件を満たす必要があります この条件に違反するとグリッチが発生する可能性があります 図 2-8 に BUFGCE のタイミング図を示します X-Ref Target - Figure 2-8 BUFGCE(I) BUFGCE(CE) T BCCCK_CE BUFGCE(O) T BCCKO_O UG472_c1_08_ 図 2-8 : BUFGCE のタイミング図 BUFGCE_1 は BUFGCE と類似していますが 入力の切り替え条件のみ異なります 入力クロックの立ち下がりエッジ前に CE 入力が Low になる場合は その後の入力クロックパルスは出力に送信されず 出力は High に保たれます 入力クロックが Low の間に CE が変化しても クロックが High になるまで出力に影響はありません クロックが無効になると出力は High のままとなります ただし クロックが無効になる時点でのクロック Low パルスは出力されます 42 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド