XAPP594 パラレル LVDS 高速 DAC インターフェイスアプリケーションノート

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えみかたづ
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1 アプリケーションノート : 7 シリーズ FPGA XAPP594 (v1.0) 2012 年 8 月 22 日パラレル LVDS 高速 DAC インターフェイス著者 : Marc Defossez 概要このアプリケーションノートではザイリンクス 7 シリーズ FPGA が備える専用の SelectIO インターフェイスシリアライザー () コンポーネントを使用しシリアル LVDS ( 低電圧差動信号 ) 入力を用いてデジタルアナログコンバーター (DAC) と接続する方法を説明しますリファレンスデザインは高速パラレル LVDS 入力を備えた DAC へ Kintex-7 FPGA を接続する基本の LVDS インターフェイスとなっていますはじめに一般的な DAC はまたは 16 ビットの分解能を提供しシングルパッケージ内に複数のコンバーターが含まれていますパッケージ内の各コンバーターは個別の入力を使用します各入力セットはインターリーブデータサプライと呼ばれる 1 つまたは複数のデータチャネルを備えていますここではの高い汎用性と柔軟性について説明します大半のコンバーターは SPI ( シリアルペリフェラルインターフェイス ) を使用して動作モードを設定します FPGA の SelectIO インターフェイスはとして構成されます各には FPGA ロジックから最大 8 ビットが与えられますまた各は接続される DAC にシングルデータレート (SDR) またはダブルデータレート (DDR) モードでパラレルデータのシリアルストリームを供給します FPGA のリソース 7 シリーズ FPGA には HR (High Range) I/O バンクと HP (High Performance) I/O バンクがありますこれらのバンクの詳細は 7 シリーズ FPGA SelectIO リソースユーザーガイド [ 参照 1] を参照してください DAC インターフェイスで重要な点はと ODELAYE2 コンポーネントは HP I/O バンク内でのみ使用できるということです ODELAYE2 コンポーネントがないコンポーネントは HR I/O バンク内で使用できますこのアプリケーションノートでは ( 図 1) と ODELAYE2 ( 図 2) の両方の属性を持つシンボルを記載していますこれらのコンポーネントに関する詳細は 7 シリーズ FPGA SelectIO リソースユーザーガイド (UG471) [ 参照 1] を参照してください Copyright 2012 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Vivado, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. AMBA and ARM are registered trademarks of ARM in the EU and other countries. All other trademarks are the property of their respective owners. XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 1

2 DAC LVDS インターフェイス X-Ref Target - Figure 1 T1 SHIFTOUT1 T2 SHIFTOUT2 T3 TQ T4 TCE TBYTEOUT TBYTEIN OQ D1 OFB D2 D3 D4 D5 D6 D7 D8 OCE RST DIV SHIFTIN1 SHIFTIN2 SERDES_MODE : string := MASTER ; DATA_WIDTH : integer := 4; DATA_RATE_OQ : string := DDR ; INIT_OQ : bit := 0 ; SRVAL_OQ : bit := 0 ; TRISTATE_WIDTH : integer := 4; DATA_RATE_TQ : string := DDR ; INIT_TQ : bit := 0 ; SRVAL_TQ : bit := 0 ; TBYTE_CTL : string := FALSE ; TBYTE_SRC : string := FALSE ; X594_01_ 図 1 : X-Ref Target - Figure 2 ODATAIN CNTVALUEIN[4:0] DATAOUT CNTVALUEOUT[4:0] CE INC LD ODELAYE2 LDPIPEEN CINVCTRL_SEL : string := FALSE ; REGRST DELAY_SRC : string := ODATAIN ; HIGH_PERFORMANCE_MODE : string := FALSE ; C ODELAY_TYPE : string := FIXED ; CINVCTRL ODELAY_VALUE : integer := 0; IN PIPE_SEL : string := FALSE ; REF_FREQUENCY : real := 200.0; SIGNAL_PATTERN : string := DATA ; X594_02_ 図 2 : ODELAYE2 DAC LVDS インターフェイス一般的に高速 DAC はインターフェイスコンポーネントで使用されるクロックを出力しますインターフェイスコンポーネント ( すなわち FPGA) は受信したクロックのレートでデータとクロックを供給することが要求されます FPGA から DAC に送られるデータとクロックは位相が揃えられた信号として現れるかデータに対して 90 位相シフトされた信号として現れます大半の高速 DAC にはインターリーブ形式のデータが必要ですしたがって少なくとも 2 つの I/O バンクが必要です DAC から出力されるクロックは CC ( クロック兼用 ) I/O (_CC_IO) を介して FPGA 内の MMCM ( ミックスドモードクロックマネージャー ) に供給されますこの方式には次のような利点があります入力される DAC のクロックにジッターがある場合 MMCM はジッターを低減する MMCM は DAC インターフェイスに必要なすべてのクロックを供給できる MMCM は必要に応じて外部フィードバックループを介して PCB 上の DAC の入力ピンで DAC に供給されるデータの位相を揃えるかまたはシフト (90 など ) できる XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 2

3 DAC LVDS インターフェイス図 3 に基本的な DAC インターフェイスのセットアップを示します DAC の分解能が 10 ビットより大きい場合このインターフェイスは 2 つの I/O バンクを必要とします 1 つの I/O バンクは最大 24 の差動 I/O を持つことができます分解能 14 ビットの DAC がインターリーブデータを必要とする場合 2 つの I/O バンクが必要です MMCM は I/O バンクの後の FPGA ロジックの近くに配置され必要なクロック領域に対応します (RLOC または LOC 属性が必要な場合がある ) X-Ref Target - Figure 3 DAC Clock In FPGA _in FB_in DAC Clock Out Clock Ctrl MMCM FB_out Data_A [13:0] Data_B [13:0] Data MUX DAC DAC Feedback Loop Data Clock X594_03_ 図 3 : 基本的な DAC インターフェイスのセットアップ大半の DAC インターフェイスには外部フィードバックループは不要です DAC は位相が揃えられたまたは 90 シフトされたビットクロックを持つデータを FPGA から取得しますこのフィードバックループはコンポーネントを使用して設計できます (7 ページの DAC へのビットクロックを参照 ) 一部の DAC はデータのみを取得しますこのデータは DAC のピンまでインターフェイスデザインでモニタリングする必要がありますこの場合は PCB 上の MMCM フィードバックループが必要です ( 図 4) これは LVDS 用に構成された I/O を最善の位置となる両方の I/O バンクの中間 ( 上のバンクの一番下の I/O または下のバンクの一番上の I/O) に配置することで実現できます PCB 上のフィードバックパスは使用する DAC に応じて FPGA 出力ピンから DAC 入力ピンまでのデータ接続と同じ長さまたは 2 倍の長さにする必要がありますフィードバック信号は LVDS 用に構成されたクロック兼用 I/O を介して FPGA に戻されます XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 3

4 DAC LVDS インターフェイス X-Ref Target - Figure 4 DAC Clock In FPGA _in DAC Clock Out Clock Ctrl FB_in MMCM FB_out Data_A [13:0] A Data_B [13:0] Data MUX DAC DAC ODELAYE2 Data Clock Feedback Loop IDELAYE2 B (See Note) Length A = Length B X594_04_ 図 4 : 外部フィードバックループを使用する MMCM を備えた基本的な DAC インターフェイス注記 : 一部の DAC デバイスには DAC 入力ピン上のクロックに基づいてデータの到達を調整するクロック調整機能がさらに追加されていますクロック入力および出力を持つ DAC 内の遅延バッファーは SPI ポートを介して調整可能ですこのバッファーはクロックフィードバックループ内で ODELAYE2 または IDELAYE2 コンポーネントあるいはその両方の代わりに使用できます動的遅延調整などの機能も FPGA に追加できます図 5 にクロックフィードバックの出力パス内の ODELAYE2 と入力パス内の IDELAYE2 を示します両方のコンポーネントまたはいずれか一方のコンポーネントを使用できますいずれの遅延ラインも PicoBlaze プロセッサ ( またはほかのプロセッサ ) あるいはステートマシンで制御できます MMCM フィードバックループのキャリブレーションが必要な場合は FPGA と DAC 間の接続の初期化段階で行う必要があります X-Ref Target - Figure 5 IN1 IBUFDS FBIN MMCM + ODATAIN DATAOUT CNTVALUEIN[4:0] CNTVALUEOUT[4:0] OBUFDS FBOUT BUFG SIGNAL_PATTERN=CLOCK ODELAYE2_varload C CE INC RST DATAOUT IDATAIN CNTVALUEOUT[4:0] CNTVALUEIN[4:0] IBUFDS SIGNAL_PATTERN=CLOCK IDELAYE2_varload 2*Picoblaze_DataIn 2*Picoblaze_DataOut RefClk C CE INC RST X594_05_ 図 5 : 外部フィードバック遅延の制御 XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 4

5 DAC LVDS インターフェイス注記 : MMCM の外部フィードバックループには 3ns または 1 IN の要件があります (MMCM_T FBDELAY ) ODELAYE2 は HR I/O バンクでのみ使用可能です IDELAYE2 と ODELAYE2 のタップ値は適用される基準周波数環境条件 ( 電圧と温度 ) 遅延チェーン内の位置によって決まります DAC からのビットクロック DAC は高速ビットレートのデジタルクロックを FPGA に供給しますこのクロックはのシリアル出力の基準となるためビットレートクロックと呼ばれます多くの DAC デバイスは接続されるインターフェイス FPGA からのインターリーブデータを要求しますこれには FPGA インターフェイスが DAC の分解能と同じ幅の 2 つのバスを備えている必要がありますインターリーブデータを必要とする分解能 16 ビットの DAC は FPGA の 2 つの 16 ビット差動バスを必要とするため 2 つの I/O バンクが使用されます 1 つのバンクには DAC と 16 ビットデータバスからのクロック入力が含まれもう 1 つのバンクには DAC と 2 つ目の 16 ビットデータバスのクロックが含まれますビットクロックは DAC がアナログ出力の生成に使用するクロックのデジタルバージョンですしたがってビットクロックは非常に低ジッターの特性を持ちます PCB デザインの最も簡単な方法は FPGA のクロック兼用 I/O にビットクロックを供給することですこの方法では DAC と FPGA 間のすべての接続はほぼ直線の接続になりすべてのトレース長の調整が簡単に行えますビットクロックは FPGA 内で次の異なる方法で使用できますクロック管理を使用しない場合 BUFMR BUFIO および BUFR クロックバッファーを介して受信した DAC クロックを MMCM への入力として使用しコンポーネントまたは FPGA 内のアプリケーションあるいはその両方に必要なクロックを生成するクロック管理を使用しない場合この場合 DAC から入力されるクロックはクロック兼用 I/O 入力から BUFMR クロックバッファーに配線されますここから使用される各 I/O バンク内の BUFIO と BUFR が制御されますシングルリージョナルクロック入力のクロック兼用 I/O から複数の I/O バンクを制御する必要がある場合は BUFMR ( マルチ領域クロックバッファー ) が必要です BUFMR の出力は BUFMR が配置される I/O バンク内の BUFIO および BUFR バッファーと隣接 I/O バンクの一方または両方 ( 上または下 ) にある BUFIO および BUFR バッファーに接続されます ( 図 6 を参照 ) XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 5

6 DAC LVDS インターフェイス X-Ref Target - Figure 6 Clock Area Up BUFIO BUFR MRCC BUFMR IBUFDS Clock Area BUFIO BUFR Clock Area Low BUFIO リファレンスデザインファイルには 3 つの I/O バンク内のと ISERDESE2 を供給先とする BUFMR の使用例が含まれます ( 図 6 を参照 ) 注記 : BUFMR BUFR および BUFIO のセットを使用する場合は必ず FPGA 内のすべてのコンポーネントに LOC 制約を適用します FPGA と DAC 間のすべての出力 ( クロックおよびデータ ) にロック (LOC) 制約を適切に使用しますの使用に関するすべてのガイドライン (11 ページのを参照 ) を適用します BUFMR BUFR または BUFIO からクロックを供給されるとアプリケーションの間に小型のエラスティックバッファー FIFO またはデータバッファーを配置しますこのデータバッファーによりアプリケーションクロックとのクロック間のクロックドメインを簡単に切り替えできます.DIV とアプリケーションクロックが同じ周波数を持つ場合でも位相の違いのためにデータバッファーがなければ簡単には処理できないことがあります ( 図 6 を参照 ) MMCM を使用する場合のクロックの使用図 6 : BUFMR クロッキングの使用 BUFR X594_06_ DAC からのクロックがクロック兼用 I/O に接続され MMCM が使用される場合 ( 図 7) クロックは BUFR を介して MMCM に到達する必要がありますこの場合 DAC からのクロックは通常 BUFR より後のクロックネットワークには高速すぎます ( データシート DS181 Artix-7 FPGA データシート : DC 特性およびスイッチ特性 [ 参照 2] データシート DS182 Kintex-7 FPGA データシート : DC および AC スイッチ特性 [ 参照 3] またはデータシート DS183 Virtex-7 T XT FPGA データシート : DC 特性およびスイッチ特性 [ 参照 4] を参照 ) XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 6

7 DAC LVDS インターフェイスこのため BUFR は入力される高速クロックを 2 つに分周しますこれで MMCM はこのクロックを必須ビット. とワードクロック.DIV に供給できます X-Ref Target - Figure 7 Divide by 2 IN1 FBIN RST BUFR IBUFDS RstIn BUFG DIV MMCM BUFG AppsClk LOCKED FBOUT Feedback Loop BUFG BUFG RST and Ena X594_07_ 図 7 : 有効な MMCM のセットアップ注記 : MMCM の 2 つの出力をの専用ビットクロックおよびワードクロック ( および DIV) として使用します MMCM から出力される DIV ワードクロックはまたはを出力先とするデータバッファーの読み出し側の前にあるレジスタにクロックを供給する必要があります DAC インターフェイスは通常は複数の I/O バンクに渡るため BUFG クロックバッファーを介してへのクロックを配線します I/O バンク内で MMCM を使用しクロック兼用 I/O を介して DAC からのクロックをキャプチャしますこれには LOC 制約が必要となる可能性があります DAC へのビットクロック DAC はが DAC 用のデータを生成するレートと同じビットレートで動作するクロックを接続インターフェイスに要求します DAC 用のクロックを生成する最も効率的な方法はをクロックジェネレーターとして使用することですこの方法により FPGA で生成されるクロックとデータの同期が保証されます各はまったく同じ方法同じタイミングで FPGA 出力パッドに接続します FPGA 内の複数の I/O バンクはそれぞれ同じおよび I/O コンポーネントで構成されているため同じ方法とタイミングで接続します 1 つのファミリの異なる FPGA コンポーネント内にあるは同じスピードグレードパラメーターと動作パラメーターを使用している限り同じ ( タイミング ) 特性を持ちますは DIV クロックの立ち上がりエッジで動作する入力レジスタとクロックの立ち上がりエッジで動作するロード可能なパラレル / シリアルレジスタを備えたデバイスですセットポイントとして DATA_WIDTH パラメーターを持つ内部ステートマシンはパラレル入力レジスタからのデータが適切なタイミングでパラレル / シリアルレジスタに確実に転送されるようにしますしたがってに常に同じデータがロードされる場合シリアル出力はクロックと全く同じような繰り返しデータストリームになります XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 7

8 DAC LVDS インターフェイス入力データの形式によってシリアル出力の形式が決まります 8 ビット入力のへのパラレル入力が [7:0] である場合シリアル出力 (DDR モード ) は 50/50 のクロック信号になりますこのクロック信号のレートはに供給するのレートに直接関連付けられますたとえばが 625MHz でありが DDR モードで動作する場合出力は 625MHz のクロックになります図 8 に固定レートのクロックジェネレーターを示します図 9 にプログラマブルレートのクロックジェネレーターを示します X-Ref Target - Figure 8 CLOCK [PATTERN] ODELAYE2 Data Clock REGISTER SyncEna SyncRst DIV OCE RST in: Master, DDR Configuration X594_08_ 図 8 : 固定レートのクロックジェネレーター X-Ref Target - Figure 9 ODELAYE2 Din WrAddr Wrt Wen Wclk LUT FF Dout RdAddr Rst Ren Rclk Data Clock Address Count, Enable and Load State Machine SyncEna SyncRst DIV OCE RST in: Master, DDR Configuration X594_09_ リファレンスデザインファイルにはをクロックジェネレーターとして使用するプロジェクトが含まれています DAC が供給されるデータに対して位相シフトされたクロックを必要とする場合この位相シフトは固定モードまたは可変モードの ODELAYE2 を使用して実現できます図 8 と図 9 にこのセットアップをグレー表示します注記 : 図 9 : プログラマブルクロックジェネレーターの使用に関するすべてのガイドライン (11 ページのを参照 ) を適用します XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 8

9 データは HP I/O バンクでのみ使用可能ですデータ DAC はパラレルデータを要求しますしたがって少なくとも 1 つのデータバスを DAC の分解能と同じ幅で構成する必要がありますバスの各ビットは 1 つのコンポーネントで表されます各の入力は 1 ニブル (4 ビット ) または 1 バイト (8 ビット ) ですしたがって各は DAC に接続するパラレルバス内のいくつかのビットを表す 1 ニブルまたは 1 バイトをロードする必要がありますこのため図 10 に示すようににロードされるニブルまたはバイトは DAC に接続するバスの 1 ビットに対応する一連のビットを表します X-Ref Target - Figure 10 Bit(N) Bit(N) Bit(N) Bit(N) Bit(N) Bit(N) Bit(N) Bit(N) ClkDiv Clk D1 D2 D3 OQ D4 D5 D6 D7 D8 DIV Eight N-bits flowing out serially to make DacData(N) DacData(N) DacData[1:N 1] ClkDiv Clk D1 D2 D3 OQ D4 D5 D6 D7 D8 DIV DacData(0) X594_10_ 図 10 : DAC 入力バス用ののビット配列 1.2GSPS (gigasample per second) の 14 ビット DAC が 600MHz クロックを FPGA に供給する場合次のことを前提にできますは必ず DDR モードで使用しますが 8 ビット DDR モードで使用される場合 MMCM を用いて 600MHz のと 150MHz の DIV を生成できます FPGA 内のアプリケーションは 150MHz のレートで 14 8 ビット =112 ビットを供給する必要があります一時的なストレージとして分散型メモリ内でクロックドメイン切り替えデータバッファーを使用する場合この要件を満たすことは難しくありません図 11 と図 12 に示すようにメモリからの出力ビットは FPGA の配線ネットワークでの入力に分配されます図 11 にアプリケーションが 16 ビットバス形式でデータを供給する 16 ビット分解能の DAC の例を示します図 12 に示す例では DAC の分解能は 14 ビットでバックエンドデザインは 32 ビット形式でデータを送信します XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 9

10 データ X-Ref Target - Figure 11 Bus_7[15:0] Bus_6[15:0] Bus_5[15:0] Bus_4[15:0] Data Organization and Routing 8 buses of 16 bits are routed and registered to 15 buses of 8 bits. The bit routing order must be done as shown here. Bit(15) Bit(15) Bit(15) Bit(15) Bit(15) Bit(15) Bit(15) Bit(15) D1 D2 D3 OQ D4 D5 D6 D7 D8 DIV DacData(15) Bus_3[15:0] Bus_2[15:0] Bus_1[15:0] Bus_0[15:0] Example of bit organization: Bit[5] of Bus_7 Bit[7] of OSRDS for DAC bit 5 Bit[5] of Bus_6 Bit[6] of OSRDS for DAC bit 5 Bit[5] of Bus_5 Bit[5] of OSRDS for DAC bit 5 Bit[5] of Bus_4 Bit[4] of OSRDS for DAC bit 5 Bit[5] of Bus_3 Bit[3] of OSRDS for DAC bit 5 Bit[5] of Bus_2 Bit[2] of OSRDS for DAC bit 5 Bit[5] of Bus_1 Bit[1] of OSRDS for DAC bit 5 Bit[5] of Bus_0 Bit[0] of OSRDS for DAC bit 5 D1 D2 D3 OQ D4 D5 D6 D7 D8 DIV DacData[1:14] DacData(0) X594_11_ 図 11 : 入力へのデータの分配 ( 例 1) X-Ref Target - Figure 12 Data[111:96] Data[95:64] Data(111) Data(110) Data(109) Data(108) Data(107) Data(106) Data(105) Data(104) Bit(13) Bit(13) Bit(13) Bit(13) Bit(13) Bit(13) Bit(13) Bit(13) ClkDiv Clk D1 D2 D3 OQ D4 D5 D6 D7 D8 DIV DacData(13) DacData[1:12] Data[63:32] Data[31:0] Data(7) Data(6) Data(5) Data(4) Data(3) Data(2) Data(1) Data(0) ClkDiv Clk D1 D2 D3 OQ D4 D5 D6 D7 D8 DIV DacData(0) X594_12_ 図 12 : 入力へのデータの分配 ( 例 2) XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 10

11 図 11 では 8 つの 16 ビットデータバスが配線され最終的に 16 個の 8 ビットバスへ出力されますこの例では DAC の分解能が 16 ビットであるため 16 個のバスの入力幅が 8 ビットであるため 8 ビットのバスこの例ではビットの配線順序は次のようになりますデータバス Y ここで Y は 16 ビットデータ入力バスのうち 1 つビット n ここで n は Y バスのうち 1 つの 1 ビット入力バス X ここで X はの 8 ビット入力ビット m ここで m は X バスのうち 1 つの 1 ビットバス Y のビット n は入力 m のビット Y として現れますたとえば次のようになります Bus_7 のビット (5) DAC ビット (5) に対応する入力のビット (7) Bus_6 のビット (5) DAC ビット (5) に対応する入力のビット (6) Bus_5 のビット (5) DAC ビット (5) に対応する入力のビット (5) Bus_4 のビット (5) DAC ビット (5) に対応する入力のビット (4) Bus_3 のビット (5) DAC ビット (5) に対応する入力のビット (3) Bus_2 のビット (5) DAC ビット (5) に対応する入力のビット (2) Bus_1 のビット (5) DAC ビット (5) に対応する入力のビット (1) Bus_0 のビット (5) DAC ビット (5) に対応する入力のビット (0) 図 12 に DAC 用のデータを 32 ビットバス形式で供給する 2 番目のアプリケーション例を示します使用されている DAC の分解能は 14 ビットであるため MSB バスの下位 16 ビットが用いられますの入力に対するアプリケーションバスの接続はアプリケーションバスの順序でリニアに接続することも (DataBus_13[111:96] = の 13 および 12 から DataBus_0[31:0] = のおよび 0 入力まで ) カスタム順序で接続することもできますすべての場合でロジックは不要であり FPGA の配線リソースによって適切な接続の実装が保証されますアプリケーションと入力の間のほかの接続方式には図 11 と図 12 に示したのと同様の方法またはまったく異なる方法を使用できますをほかのデータ幅で使用する場合アプリケーションへの接続は例 1 ( 図 11) および例 2 ( 図 12) とはまったく異なるものになる可能性があります ( 図 1) はパラレル入力レジスタでありロード可能なパラレル / シリアルシフトレジスタが後に続きますデータは DIV の立ち上がりエッジでパラレルレジスタにロードされの立ち上がりエッジでパラレル / シリアルレジスタにシフトアウトされます 2 つのレジスタ間の接続は内部ステートマシンが制御しますステートマシンは DIV および DATA_WITDH 属性を制限しデータが常に正しいタイミングでパラレル入力レジスタからパラレル / シリアルレジスタに転送されるようにしますは次のようにセットアップできますマスター専用またはマスター / スレーブ DDR モードではまたは 14 ビット入力 (10 ビット入力と 14 ビット入力はマスター / スレーブ構成でのみ使用可能 ) SDR モードではまたは 14 ビット入力 XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 11

12 DAC インターフェイスでははマスター 4 ビットまたは 8 ビットの DDR モードで使用されます DIV レートはレートの 2 分の 1 (4 ビット ) または 4 分の 1 (8 ビット ) に設定する必要がありますを使用する場合は次の点に注意してくださいパラレル入力レジスタにはイネーブル (OCE) やリセット (RST) はありませんつまり DIV の立ち上がりエッジが印加されるとの入力ピン上で使用可能なすべてのデータはただちにパラレル入力レジスタにロードされます OCE ピンはシフトレジスタのシリアル MSB 出力レジスタにのみ接続されますがリセットのリリース直後に未知のデータの生成を開始しないように LUT をプログラマブルシフトレジスタ (SRL32) として使用し DIV クロックの数サイクル間イネーブル入力をディアサートしてくださいリセットのリリース後にイネーブル入力をディアサートしておくクロックサイクル数は現在 SRL32 のアドレス入力でプログラム可能ですのリセットのリリース後任意の信号が変化する前に DIV の立ち上がりエッジに続いての立ち上がりエッジが必要です ( 図 13 を参照 ) X-Ref Target - Figure 13 Depending on the position of the DIV edge, the first or second edge of the is taken into account. Shift register load state machine starts running here. DIV RESET The edges are needed to take the out of reset. At this DIV edge, data is or can be loaded into the input parallel register of the. X594_13_ のリセットのリリースを DIV に同期させてリセットのリリースから DIV の数サイクル後にイネーブルを設定することを推奨しますタイミング制約を使用してリセットとイネーブルを制御することでインターフェイスのすべてのが同時に有効になり同じタイミングでデータの生成を開始することが保証されますデータは ISERDESE2 にロードされた後ただちにそこから出力されることはありませんリセットのリリース後 DIV の立ち上がりエッジでパラレル入力レジスタにデータがロードされ同時に内部ステートマシンがリセットから解放されます前回の DIV の立ち上がりエッジに続くの立ち上がりエッジで内部ステートマシンがスタートしますパラレル入力レジスタからパラレル / シリアルレジスタにデータを転送する内部ステートマシンは DATA_WIDTH 属性によって決まります DIV の立ち上がりエッジに続くの立ち上がりエッジの後の内部ステートマシンはパラレル / シリアルレジスタをフラッシュしますビット数はの DATA_WIDTH および DATA_RATE 属性によって決まりますこの処理はリセットのリリース直後に行われるためはロードパルスが発生するまですべて 0 を送信します内部ステートマシンはパルスを生成しパラレル入力レジスタの内容をパラレル / シリアルシフトレジスタにロードしますパラレル入力レジスタに最初にロードされた内容を処理しない場合から出力される最初のシリアルデータは不要なデータと考えられます OSERDES2 が未知のデータを出力しないように OSERDES2 入力の前にレジスタを配置し ( 図 14 を参照 ) 次の対策を講じることを推奨します DIV でレジスタにクロック供給する図 13 : のリセットからの解放 XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 12

13 レジスタのリセットとイネーブルを OSERDES2 のリセットとイネーブルに接続する同期フリップフロップからレジスタおよび OSERDES2 までのリセットおよびイネーブルネット上にタイミング制御制約をインプリメントするこれでの入力の前に置かれたレジスタは次のように動作しますリセットがアクティブの間は DIV のエッジで入力レジスタに 0 がロードされるリセットのリリース後の最初の DIV の立ち上がりエッジでもに 0 がロードされるこの立ち上がりエッジでの前に置かれたレジスタに有効なデータがロードされる次の DIV の立ち上がりエッジでに意味のあるデータがロードされはシリアル形式でデータの生成を開始するはシリアル出力上に未知のデータを生成することはない複数のは出力ピン上に同期データを供給する X-Ref Target - Figure 14 DataIn Data Clock REGISTER SyncEna SyncRst DIV OCE RST in: Master, DDR Configuration 図 14 : アクティベーション制御レジスタと組み合わせた X594_14_ リセットに続く最初のロードの後データがロードされ規則的なパターンでシフトされます図 15 に 8 ビット DDR モードのを示しますリセットがリリースされ DIV の立ち上がりエッジでデータがにロードされた後 4 サイクルでそのデータは出力に現れます 4 サイクルかかるのは 8 ビットがロードされコントローラーがまず以前の 8 ビット ( すべて 0) を DDR レートでシフトアウトするためです XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 13

14 X-Ref Target - Figure 15 Mstr/Slv oce_dly 1 rst_dly clk_dly clkdiv_dly DataIn load_int oq_zd Data is loaded in the parallel register. Reset internally released after rising DIV and edge. state machine starts here. New data loaded in parallel-to-serial register and output flushed Data loaded in parallel-to-serial register. First bit appears at the output. Because no new data is loaded in the parallel input register, the old data is transmitted again. X594_15_ 図 15 : リセットのリリース後の最初のデータ出力にはいつでも新しいデータをロードできますただしロードされたすべてのデータが常に出力に現れるわけではありませんステートマシンは実行中のシフト操作の完了後にのみ入力パラレルレジスタから出力シフトレジスタにデータを転送します ( 図 16 を参照 ) X-Ref Target - Figure 16 This value is loaded in the parallel register but is never loaded in the serial register. This value is loaded in the parallel register and in the serial register for transmission from the. oce_dly rst_dly clk_dly clkdiv_dly DataIn load_int oq_zd Data loaded in input parallel register. State machine started and flushed. First loaded pattern transmitted from the. X594_16_ 図 16 : 継続的な操作でのデータの流れステートマシンは DATA_WIDTH および DATA_RATE 属性に基づくレートでシフトレジスタロードパルスを生成しますデータはパラレル / シリアル出力レジスタにロードされた後も入力パラレルレジスタから消去されませんしたがってそれ以降のロードパルスでパラレルレジスタに新しいデータがロードされない場合パラレル / シリアルレジスタには同じデータがロードされます ( 図 16 を参照 ) XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 14

15 リファレンスデザインリファレンスデザインこのアプリケーションノートのリファレンスデザインファイルは次のサイトからダウンロードできるためデバイスのリソース使用率の表は掲載していません表 1 にリファレンスデザインの詳細を示します表 1 : リファレンスデザインの詳細パラメーター全般開発者ターゲットデバイスソースコードの提供ソースコードの形式使用した IP 説明 Marc Defossez XC7K325T-2FFG900 あり VHDL なしシミュレーション機能シミュレーションの実施ありタイミングシミュレーションの実施なしテストベンチの形式 VHDL シミュレータのツールとバージョン ISE Design Suite 13.4 SPICE/IBIS シミュレーションの実施なしインプリメンテーション合成ツール / バージョン ISE Design Suite 13.4 XST 13.4 インプリメンテーションツール / バージョン ISE Design Suite 13.4 スタティックタイミング解析の実施ありハードウェア検証ハードウェア検証の実施あり検証に使用したハードウェアプラットフォーム KC705 ボードリファレンスデザインは 4 つの小さなデザインで構成されていますこれらのデザインの一部またはすべてを使用して DAC インターフェイスを作成できますしたがって FPGA リソースの使用は使用する DAC のブランドとタイプで決まりますインターリーブデータを必要とする DAC を選択した場合は 2 倍の数のデータコンポーネントが必要です DAC の分解能によっては 2 つの I/O バンクが必要になる可能性がありますユーザーが面積の推定値を希望する場合は選択した I/O バンク内のすべてのが使用されるとすると面積は 8 50 スライスに相当しますこれは ISERDESE2/ コンポーネントと最初のブロック RAM コンポーネントセットの間の面積です ( 図 17 を参照 ) XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 15

16 リファレンスデザイン X-Ref Target - Figure Single-Ended I/O or 24 Differential I/O + 1 Single-Ended I/O ISERDESE2 IDELAYE2 ODELAYE2 Upper Half I/O Bank Lower Half I/O Bank 4 BUFIO 4 BUFR INFIFO PLL INFIFO INFIFO MMCM INFIFO OUTFIFO OUTFIFO OUTFIFO OUTFIFO 2 BUFMR 8 by 25 Slices IDELAYCTRL 8 by 25 Slices Slices Slices Block RAM RAMB36E1 Block RAM RAMB36E1 X594_17_ 図 17 : 有効なデバイスのリソース使用エリア XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 16

参考資料リファレンスデザインのディレクトリセットアップ図 18 にリファレンスデザインのディレクトリ構造を示します X-Ref Target - Figure 18 X594_18_072712 図 18 : リファレンスデザインのディレクトリ構造参考資料この文書では次の参考資料を使用しています 1.

17 参考資料リファレンスデザインのディレクトリセットアップ図 18 にリファレンスデザインのディレクトリ構造を示します X-Ref Target - Figure 18 X594_18_ 図 18 : リファレンスデザインのディレクトリ構造参考資料この文書では次の参考資料を使用しています 1. UG471 : 7 シリーズ FPGA SelectIO リソースユーザーガイド 2. DS181 : Artix-7 FPGA データシート : DC 特性およびスイッチ特性 3. DS182 : Kintex-7 FPGA データシート : DC および AC スイッチ特性 4. DS183 : Virtex-7 T XT FPGA データシート : DC 特性およびスイッチ特性まとめ 7 シリーズ FPGA インターフェイスはの機能を使用して市販のあらゆる最新 DAC デバイスに対応する高速 LVDS インターフェイス開発用の柔軟性の高い汎用プラットフォームを提供します XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 17

18 改訂履歴改訂履歴次の表にこの文書の改訂履歴を示します日付バージョン内容 2012 年 8 月 22 日 1.0 初版リリース Notice of Disclaimer The information disclosed to you hereunder (the "Materials") is provided solely for the selection and use of Xilinx products. To the maximum extent permitted by applicable law: (1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same. Xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications. You may not reproduce, modify, distribute, or publicly display the Materials without prior written consent. Certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx. Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications: 本資料は英語版 (v1.0) を翻訳したもので内容に相違が生じる場合には原文を優先します資料によっては英語版の更新に対応していないものがあります日本語版は参考用としてご使用の上最新情報につきましては必ず最新英語版をご参照くださいこの資料に関するフィードバックおよびリンクなどの問題につきましては jpn_trans_feedback@xilinx.com までお知らせくださいいただきましたご意見を参考に早急に対応させていただきますなおこのメールアドレスへのお問い合わせは受け付けておりませんあらかじめご了承ください XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 18

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XAPP594 パラレル LVDS 高速 DAC インターフェイス アプリケーション ノート

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