LAN9252 Data Sheet

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1 注意 : この日本語版文書は参考資料としてご利用ください 最新情報は必ずオリジナルの英語版をご参照願います / ポート EtherCT スレーブコントローラ Ethernet PHY 内蔵 LN9 特長 / ポート EtherCT スレーブコントローラ つの FMMU (Fieldbus Memory Management Unit) と つの SyncManager を内蔵 ほとんどの 8/ ビット組み込みコントローラおよび 8/ ビットバスに対応した ビット組み込みコントローラと接続可能 HP uto-mix をサポートした Ethernet PHY を内蔵 Wake-on-LN (WoL) をサポート マスタからアドレス指定されるまでシステムをスリープさせる低消費電力モード ケーブル診断をサポート.8 ~. V 可変電圧 I/O. V レギュレータを内蔵し. V 単電源で動作可能 少ピンの小型パッケージ 代表的アプリケーション モータモーション制御 プロセス / ファクトリオートメーション 通信モジュール インターフェイスカード センサ 油圧および空気圧バルブシステム ヒューマンマシンインターフェイス (HMI) 主な利点 高性能 Mbps Ethernet トランシーバ内蔵 - IEEE 8./8.u (Fast Ethernet) に準拠 - 外部ファイバトランシーバによる BSE-FX サポート - ループバックモード - 極性の自動検出および反転 - HP uto-mix EtherCT スレーブコントローラ - つの FMMU をサポート - つの SyncManager をサポート - 分散クロックにより 他の EtherCT デバイスと同期可能 - KB の PRM 8/ ビットホストバスインターフェイス - インデックスレジスタまたは多重化バス - EtherCT マスタによってアドレス指定されるまでローカルホストをスリープに維持 - SPI/ クワッド SPI をサポート システムコストを抑えるデジタル I/O モード 番目のポートを使った柔軟なネットワーク構成 包括的な電源管理機能 - つのパワーダウンレベル - リンクステータスの変化による復帰 (Energy etect) - マジックパケットによる復帰 Wake-On-LN (WoL) ブロードキャストによる復帰 パーフェクト による復帰 - 復帰インジケータイベント信号 電源と I/O - パワーオンリセット回路を内蔵 - EI/JES8, Class II に準拠した m 超のラッチアップ耐性 - JEEC Class に準拠した ES 耐性 -. V 単電源 (. V レギュレータ内蔵 ) その他の機能 - 多機能 GPIO - 低コストの MHz 水晶振動子が使え 部品コストの削減が可能 パッケージ - RoHS 準拠の鉛フリー ピン QFN または ピン TQFP- EP 商業用 産業用 拡張産業用 * 温度レンジ品を提供 * 拡張温度 ( ºC) は -QFN で内蔵レギュレータを無効にし 外付け電圧レギュレータと. V (typ.) の Ethernet トランスを使った場合のみサポートされます Microchip Technology Inc. S99_JP - p.

2 LN9 大切なお客様へ Microchip 社は 大切なお客様に Microchip 社製品を適切にご使用頂くために 最高品質の文書を提供する事を心掛けています このため弊社は新刊および既刊改訂版の発行を通して文書の充実と改善に継続的に取り組んで参ります 本書に関してご質問またはご意見がございましたら マーケティングコミュニケーション部宛てにメールでご連絡ください メールの宛先は です お客様からのご意見とご感想をお待ちしております 最新の文書 本書の最新版を入手するには 弊社ウェブサイトにご登録ください データシートのリビジョンは 各ページの欄外下隅に記載されている文書番号で確認できます 文書番号の最後の文字がリビジョン番号を表します ( 例 : S_JP であれば文書 S_JP のリビジョン ) エラッタ データシートの記載内容と現行デバイスの動作の間に齟齬が生じた場合 その旨と推奨対応策を記載したエラッタシートを発行する場合があります 弊社はデバイスや文書に関する問題を認識した時点でエラッタを発行します エラッタには該当するシリコンと文書のリビジョンを明記しています 特定のデバイス向けにエラッタシートが存在するかどうかは 以下の方法で確認できます Microchip 社のウェブサイト : 最寄りの Microchip 社営業所 ( 本書の巻末に記載 ) お問い合わせの際は お使いのデバイス シリコンとデータシートのリビジョン ( 文書番号含む ) をお知らせください お客様向け通知システム 弊社ウェブサイト ( にご登録頂いたお客様には 弊社全製品に関する最新情報をお届けします S99_JP - p. Microchip Technology Inc.

3 LN9. まえがき.... 概要 ピンの説明と設定.... 電源の接続 レジスタマップ.... クロック リセット 電源管理.... コンフィグレーションストラップ システム割り込み ホストバスインターフェイス.... SPI/SQI スレーブ.... Ethernet PHY.... EtherCT EEPROM インターフェイス チップモードの設定 汎用タイマとフリーランニングクロック その他の機能.... JTG 動作特性 パッケージ情報.... 改訂履歴... Microchip Technology Inc. S99_JP - p.

4 LN9. まえがき. 一般用語 表 -: 一般用語 用語 説明 BSE-T IEEE 8. 準拠の Mbps Ethernet BSE-TX IEEE 8.u 準拠の Mbps Fast Ethernet C / コンバータ LR ddress Logic Resolution N 自動ネゴシエーション BLW 基線変動 BM バッファマネージャ ( スイッチファブリックの一部 ) BPU Bridge Protocol ata Unit: スパニングツリープロトコルの情報を伝達するメッセージ バイト 8 ビット CSM/C Carrier Sense Multiple ccess/collision etect: 搬送波感知多重アクセス / 衝突検出 CSR 制御 / ステータスレジスタ CTR カウンタ 宛先アドレス WOR ビット EPC EEPROM コントローラ FCS Frame Check Sequence: エラーの検出と訂正のために Ethernet フレームの末尾に追 加されるチェックサム文字 FIFO 先入れ先出し (First In First Out) バッファ FSM 有限ステートマシン GPIO 汎用 I/O ホスト 外部システム ( プロセッサ アプリケーションソフトウェア等を含む ) IGMP Internet Group Management Protocol インバウンドレベルトリガスティッキービット LSb LSB LVS MI MIX MII MIIM MIL ML MLT- MSb MSB ホストからデバイスへのデータ入力 条件が真になるたびにセットされるステータスビット 条件が真でなくなり を書き込んでステータスビットをクリアするまでセットされたまま 最下位ビット 最下位バイト Low Voltage ifferential Signaling Medium ependent Interface Media dependent Interface with Crossover Media Independent Interface Media Independent Interface Management MC インターフェイス層 Multicast Listening iscovery Multi-Level Transmission-: コードビットが なら論理レベルの出力を 段階で変化させ コードビットが なら論理レベルの出力を維持する符号化方式 最上位ビット 最上位バイト S99_JP - p. Microchip Technology Inc.

5 LN9 表 -: 一般用語 ( 続き ) 用語 NRZI N/ NC OUI アウトバウンド PISO PLL PTP 予約 RTC S SF SIPO SMI Non Return to Zero Inverted: の場合に信号を反転し の場合に信号を維持する符号化方式 該当なし 未接続 ベンダ識別子 (Organizationally Unique Identifier) デバイスからホストへのデータ出力 Parallel In Serial Out 位相ロックループ Precision Time Protocol 予約済みのビットフィールドまたはアドレスです 特に明記しない限り 書き込み時には予約ビットを とする必要があります 特に明記しない限り 予約ビットを読み出した時の値は保証されません 特に明記しない限り 予約アドレスに対する読み出しまたは書き込みを実行してはいけません リアルタイムクロック 送信元アドレス Start of Frame elimiter: Ethernet フレームのプリアンブル終了を示す 8 ビット値 Serial In Parallel Out Serial Management Interface 説明 SQE Signal Quality Error( ハートビートとも呼ぶ ) SS UP UUI ワード Start of Stream elimiter User atagram Protocol: IP ネットワーク上で動作するコネクションレス型プロトコル Universally Unique Ientifier ビット Microchip Technology Inc. S99_JP - p.

6 LN9. バッファ 表 -: バッファ バッファ 説明 IS VIS VO8 VO8 VO VO VOS VO PU P I IO ICLK OCLK ILVPECL OLVPECL P シュミットトリガ入力 可変電圧シュミットトリガ入力 シンク能力 8 m ソース能力 8 m の可変電圧出力 シンク能力 8 m の可変電圧オープンドレイン出力 シンク能力 m ソース能力 m の可変電圧出力 シンク能力 m の可変電圧オープンドレイン出力 ソース能力 m の可変電圧オープンソース出力 シンク能力 m ソース能力 m の可変電圧出力 µ (typ.) の内部プルアップです ピンの説明で特に明記しない限り 内部プルアップは常に有効です 内部プルアップ抵抗は 未接続の入力がフローティングになるのを防ぎます 当該端子から外部のデバイスを Low に駆動する場合 内蔵のプルダウン抵抗を使わないでください High へのプルアップが必要な負荷に接続する場合 外付け抵抗を追加する必要があります µ (typ.) の内部プルダウンです ピンの説明で特に明記しない限り 内部プルダウンは常に有効です 内部プルダウン抵抗は 未接続の入力がフローティングになるのを防ぎます 当該端子から外部のデバイスを Low に駆動する場合 内蔵のプルダウン抵抗を使わないでください Low へのプルダウンが必要な負荷に接続する場合 外付け抵抗を追加する必要があります アナログ入力 アナログ入出力 水晶振動子オシレータ入力ピン 水晶振動子オシレータ出力ピン 低電圧 PECL 入力ピン 低電圧 PECL 出力ピン 電源ピン S99_JP - p. Microchip Technology Inc.

7 LN9. レジスタの分類 表 -: レジスタの分類 レジスタビットの種別 R W RO WO WC WC RC LL LH SC SS RO/LH NSR 予約 レジスタビットの説明 Read: この属性を持つレジスタまたはビットは読み出しが可能です Write: この属性を持つレジスタまたはビットは書き込みが可能です Read Only: 読み出し専用です 書き込んでも何も変化しません Write Only: この属性を持つレジスタまたはビットを読み出すと 仕様外のデータが返されます Write One to Clear: を書き込むと値がクリアされます を書き込んでも何も変化しません Write nything to Clear: 任意の値を書き込むと値がクリアされます Read to Clear: 読み出し後に値がクリアされます 書き込んでも何も変化しません Latch Low: レジスタを読み出すとクリアされます Latch High: レジスタを読み出すとクリアされます Self-Clearing: セットした後 内容は自動的にクリアされます を書き込んでも何も変化しません 内容の読み出しは可能です Self-Setting: クリアした後 内容は自動的にセットされます を書き込んでも何も変化しません 内容の読み出しは可能です Read Only Latch High: この属性を持つビットは読み出すまで High のままです 読み出し後は High 条件が真のままならビットは High を維持し High 条件が真でなくなると Low に遷移します このビットを読み出さなければ High 条件が変化したかどうかにかかわらずビットは High を維持します このモードは一部の Ethernet PHY レジスタで使います Not ffected by Software Reset: この属性を持つビットは ソフトウェアリセットが発生しても状態が変化しません 予約済みフィールド : 互換性維持のため 予約済みフィールドには を書き込む必要があります 予約ビットを読み出した場合の値は保証されません Microchip Technology Inc. S99_JP - p.

8 LN9. 概要 LN9 は 個の Ethernet PHY を内蔵した / ポート EtherCT スレーブコントローラで 各 Ethernet PHY は全二重 BSE-TX トランシーバを 個内蔵しており Mbps (BSE-TX) 動作をサポートしています LN9 は HP uto-mix をサポートしており ストレートまたはクロス LN ケーブルが使えます 外部ファイバトランシーバにより BSE-FX をサポートします LN9 は KB のデュアルポートメモリ (PRM) と つの FMMU (Fieldbus Memory Management Unit) を備えた EtherCT スレーブコントローラを内蔵しています 各 FMMU は 論理アドレスから物理アドレスへの割り当てを実行します EtherCT スレーブコントローラは つの SyncManager も備えており EtherCT マスタとローカルアプリケーションとの間でデータを交換できます 各 SyncManager の方向と動作モードは EtherCT マスタで設定します 動作モードには バッファモードとメールボックスモードの つがあります バッファモードでは ローカルマイクロコントローラと EtherCT マスタの両方が同時にデバイスへの書き込みを実行できます LN9 内のバッファには常に最新のデータが格納されます データを読み出す前に次のデータが到着すると 古いデータは失われます メールボックスモードでは ローカルマイクロコントローラと EtherCT マスタがハンドシェイクによってバッファにアクセスするため データが失われる事はありません ホストバスインターフェイスは 以下の つのどちらかを選択できます インデックスレジスタアクセスこの実装には つのインデックス / データレジスタバンクがあり それぞれが独立してバイト / ワードを WOR に変換します 内部レジスタにアクセスするには これら つのインデックスレジスタの つを書き込んだ後 対応するデータレジスタに対して読み出しまたは書き込みを実行します つのインデックス / データレジスタバンクにより 最大 つの独立したドライバスレッドをアクセス競合なしにサポートします 各スレッドは それぞれに割り当てられたインデックスレジスタに書き込みを実行します このため 別のスレッドによってインデックスレジスタが上書きされる事はありません 同じ ビットインデックス / データレジスタ内で 回の ビットサイクルまたは 回の 8 ビットサイクルが必要ですが これらのアクセスはインターリーブできます プロセスデータ FIFO に対しては インデックスを使わないダイレクト読み出しおよび書き込みアクセスがサポートされます ダイレクト FIFO アクセスではバイト / ワードから WOR への変換が独立して実行され インデックス / データレジスタとのインターリーブアクセスが可能です 多重化アドレス / データバスこの実装は 多重化されたアドレスとデータバスを提供します シングルフェイズアドレスとデュアルフェイズアドレスの両方をサポートしています アドレスストローブでアドレスを書き込んだ後 読み出しまたは書き込みストローブを使ってデータアクセスを実行します 同じ ビット WOR 内で つの連続する ビットデータサイクルまたは つの連続する 8 ビットデータサイクルが必要です これらのアクセスは 他のレジスタへのアクセスとインターリーブせず シーケンシャルアクセスとする必要があります 回のアドレスサイクルの後に複数の読み出しまたは書き込みデータサイクルを実行すると プロセスデータ FIFO に対するバースト読み出しおよび書き込みが可能です HBI はリトルエンディアン ビッグエンディアン 混在エンディアンでの 8/ ビット動作をサポートしています HBI は つのプロセスデータ RM FIFO を介して EtherCT スレーブコントローラに接続しており この FIFO を使ってホスト CPU と EtherCT スレーブの間でプロセスデータ情報を転送します 設定可能なホスト割り込みピンにより デバイスはホスト CPU に内部割り込みの発生を通知します SPI/ クワッド SPI スレーブコントローラは デバイスとホストシステム間の通信をサポートする少ピン同期スレーブインターフェイスを提供します SPI/ クワッド SPI スレーブを使うとシステム CSR 内部 FIFO メモリにアクセスできます このインターフェイスは単一レジスタに対する読み出しおよび書き込みコマンドに加え 同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出しおよび書き込みコマンドもサポートしています 最大クロックレート 8 MHz で ビットレーンをサポートします LN9 は多くの電源管理および復帰機能をサポートしています LN9 は低消費電力モードへの移行が可能で Magic Packet Wake-on-LN ブロードキャスト 完全一致 リンク状態変化 等の方法で外部復帰信号 (IRQ) を発行するようにプログラムできます この信号は リモート Ethernet 復帰イベントを使ってシステムの起動をトリガするのに理想的です 本デバイスは ホストプロセッサからのコマンドまたは復帰イベントによって低消費電力モードから復帰できます マイクロコントローラを使わないシンプルなデジタルモジュールの場合 LN9 をデジタル I/O モードで動作させ 個のデジタル信号を EtherCT マスタで制御または監視する事もできます 本デバイスを ポートスレーブとして設定すると MII ポートを つ増やしてスター型またはツリー型ネットワークトポロジをサポートできます この追加のポートを外部 PHY に接続すると既存のデイジーチェーンにドロップラインを追加できます 別の LN9 に接続すると ポートソリューションを構成できます この MII ポートはポート としてアップストリームに接続する事も ポート としてダウンストリームに接続する事もできます 本デバイスには標準の RUN LE が つと リンク / アクティビティ LE が各ポートに つあります また ビット分散クロック (C) を備えており高精度な同期が可能な他 データ取得のローカル時間を正確に把握できます LN9 は入力. V 出力. V のリニアレギュレータを内蔵しており. V 単電源で動作するよう設定できます このリニアレギュレータを無効にし 高効率な外部レギュレータを使ってシステム消費電力を削減する事もできます S99_JP - p.8 Microchip Technology Inc.

9 LN9 LN9 には商業用温度レンジ品 産業用温度レンジ品 拡張産業用温度レンジ品があります 図 - に LN9 の代表的なシステムブロック図 図 - に内部ブロック図を示します 図 -: システムブロック図 EtherCT Slave EEPROM EtherCT Master Magnetics RJ Microprocessor/ Microcontroller Local Bus LN9 Magnetics RJ EtherCT Slave EtherCT Slave PHY RJ MHz EtherCT Slave 図 -: 内部ブロック図 LN9 Registers / RM ESC ddress Space Ethernet PHY w/ fiber SyncManager FMMU Registers Ethernet PHY w/ fiber Registers Port Port uto Fowarder uto Fowarder Loopback Loopback Parallel ata Interface To 8/-bit Host Bus, MII, SPI, igital IOs, GPIOs Port uto Fowarder Loopback MII EtherCT Slave Controller LE Controller I C EEPROM System Interrupt Controller System Clocks/ Reset Controller To optional LEs To I C IRQ External MHz Crystal LN9 は マイクロコントローラモード 拡張モード デジタル I/O モードのいずれかで動作できます Microchip Technology Inc. S99_JP - p.9

10 LN9 マイクロコントローラモード : LN9 は SRM に似たスレーブインターフェイスを介してマイクロコントローラと通信します このシンプルで高機能なホストバスインターフェイスはほとんどの一般的な 8 または ビットマイクロプロセッサおよびマイクロコントローラにそのまま接続できる他 8 または ビット外部バスを持つ ビットマイクロプロセッサにも接続できます また SPI またはクワッド SPI 経由でデバイスにアクセスする事もでき この場合も最大 の汎用入出力を使えます 拡張モード : デバイスが SPI またはクワッド SPI モードの場合 つ目のネットワーキングポートを有効にして MII ポートを追加できます このポートを外部 PHY に接続してスター型またはツリー型ネットワークトポロジとする事も 別の LN9 と接続して ポートソリューションを構成する事もできます このポートはアップストリームとダウンストリームのどちらの方向にも設定できます デジタル I/O モード : マイクロコントローラを使わないシンプルなデジタルモジュールの場合 LN9 をデジタル I/O モードで動作させ 個のデジタル信号を EtherCT マスタで制御または監視する事ができます 個の制御信号も提供します 図 - に 各動作モードのシステムレベルの概略図を示します 図 -: 動作モード Microcontroller Mode (via Host Bus Interface) igital I/O Mode Microprocessor/ Microcontroller Host Bus Interface RJ or Fiber Magnetics or Fiber Xcvr LN9 Magnetics or Fiber Xcvr RJ or Fiber RJ or Fiber Magnetics or Fiber Xcvr LN9 Magnetics or Fiber Xcvr RJ or Fiber igital I/Os Microcontroller Mode (via SPI) Expansion Mode Microprocessor/ Microcontroller Microprocessor/ Microcontroller SPI / Quad SPI SPI / Quad SPI RJ or Fiber Magnetics or Fiber Xcvr LN9 Magnetics or Fiber Xcvr RJ or Fiber RJ or Fiber Magnetics or Fiber Xcvr LN9 Magnetics or Fiber Xcvr RJ or Fiber MII PHY GPIOs Magnetics or Fiber Xcvr RJ or Fiber S99_JP - p. Microchip Technology Inc.

11 LN9. ピンの説明と設定. -QFN のピン割り当て 図 -: -QFN のピン配置図 ( 上面 ) 8 9 LN9 -QFN (Top View) 9 8 VSS (Connect exposed pad to ground with a via field) LINKCTLE/TI/CHIP_MOE RUNLE/EPSIZE EESCL/TCK REG_EN FXLOSEN FXS/FXLOS/FXSEN FXSB/FXLOSB/FXSENB RST# VCR //SOF/SIO //EOF/SO/SIO //IGIO/GPI/GPO/MII_RXCLK VIO //W_TRIG/SIO 9/9/LTCH_IN/SCK VIO //IGIO/GPI/GPO/MII_TX //IGIO/GPI/GPO/MII_TX /LELO/OE_EXT/MII_CLK CS/IGIO/GPI/GPO/MII_RX VBIS RBIS VTX RXP TXN VTXRX EES/TMS TESTMOE 8/8/IGIO/GPI/GPO/MII_MIO VCR /LEHI/IGIO/GPI/GPO/ LINKCTLE/MII_LINKPOL RXN TXP IRQ 9 //IGIO/GPI/GPO/MII_TXEN /IGIO/GPI/GPO/MII_RXV /IGIO/GPI/GPO/MII_RX 9 WR/ENB/IGIO/GPI/GPO/MII_RX TXPB RXNB RXPB VTX OSCI OSCO OSCV OSCVSS V VCR //IGIO/GPI/GPO/MII_MC VIO //IGIO8/GPI8/GPO8/MII_TX/TX_SHIFT //IGIO/GPI/GPO/MII_TX/TX_SHIFT //W_STTE/SI/SIO SYNC/LTCH 8 R/R_WR/IGIO/GPI/GPO/MII_RX VIO 9 VTXRX TXNB //OUTVLI/SCS# //IGIO/GPI/GPO/MII_LINK 8 LINKCTLE/TO/CHIP_MOE VIO SYNC/LTCH ///IGIO9/GPI9/GPO9/MII_RXER パッケージ下部の露出パッド Exposed pad (VSS) (VSS) on bottom は ビアフィールドを使ってグランドに接続する必要があります of package must be connected to ground with a via field. 信号名末尾の # は その信号がアクティブ Low である事を示します 例えば RST# はアクティブ Low のリセット信号です 各信号のバッファは セクション. ピンの説明 のピンの説明表の バッファ 欄に示しています 各バッファの説明はセクション. バッファ を参照してください Microchip Technology Inc. S99_JP - p.

12 LN9 表 - に -QFN パッケージのピン割り当てを表形式で示します 表に示すように 一部のピン機能はデバイスの動作モードによって異なります そのモードでピンの機能がない場合 該当欄に - と表記しています 表 -: -QFN パッケージのピン割り当て ピン番号 HBI インデックスモードのピン名 HBI 多重化モードのピン名 デジタル I/O モードのピン名 SPI + GPIO モードのピン名 SPI + MII モードのピン名 OSCI OSCO OSCV OSCVSS V VCR REG_EN 8 FXLOSEN 9 FXS/FXLOS/FXSEN FXSB/FXLOSB/FXSENB RST# SOF SIO EOF SO/SIO VIO IGIO8 GPI8/GPO8 MII_TX/ TX_SHIFT IGIO GPI/GPO MII_TX/ TX_SHIFT W_STTE SI/SIO 8 SYNC/LTCH LTCH_IN SCK VIO IGIO GPI/GPO MII_TX IGIO GPI/GPO MII_TX IGIO GPI/GPO MII_TXEN VCR LELO OE_EXT - MII_CLK - IGIO GPI/GPO MII_RXV - IGIO GPI/GPO MII_RX 8 CS IGIO GPI/GPO MII_RX 9 LEHI IGIO GPI/GPO LINKCTLE/ MII_LINKPOL WR/ENB IGIO GPI/GPO MII_RX R/R_WR IGIO GPI/GPO MII_RX S99_JP - p. Microchip Technology Inc.

13 LN9 表 -: -QFN パッケージのピン割り当て ( 続き ) ピン番号 HBI インデックスモードのピン名 HBI 多重化モードのピン名 デジタル I/O モードのピン名 SPI + GPIO モードのピン名 SPI + MII モードのピン名 VIO / IGIO9 GPI9/GPO9 MII_RXER SYNC/LTCH W_TRIG SIO IGIO GPI/GPO MII_RXCLK VIO 8 VCR 9 IGIO GPI/GPO MII_MC 8 8 IGIO GPI/GPO MII_MIO TESTMOE EES/TMS EESCL/TCK IRQ RUNLE/EPSIZE LINKCTLE/TI/CHIP_MOE VIO 8 LINKCTLE/TO/CHIP_MOE 9 IGIO GPI/GPO MII_LINK OUTVLI SCS# VTXRX TXN TXP RXN RXP VTX RBIS 8 VBIS 9 VTX RXPB RXNB TXPB TXNB VTXRX 露出パッド VSS Microchip Technology Inc. S99_JP - p.

14 LN9. -TQFP-EP のピン割り当て 図 -: -TQFP-EP のピン配置図 ( 上面 ) LN9 -TQFP-EP (Top View) VSS (Connect exposed pad to ground with a via field) OSCI OSCO OSCV OSCVSS V VCR REG_EN FXLOSEN FXS/FXLOS/FXSEN FXSB/FXLOSB/FXSENB RST# //SOF/SIO //EOF/SO/SIO VIO //IGIO8/GPI8/GPO8/MII_TX/TX_SHIFT //IGIO/GPI/GPO/MII_TX/TX_SHIFT LINKCTLE/TO/CHIP_MOE VIO LINKCTLE/TI/CHIP_MOE RUNLE/EPSIZE IRQ EESCL/TCK EES/TMS TESTMOE 8/8/IGIO/GPI/GPO/MII_MIO //IGIO/GPI/GPO/MII_MC VCR VIO //IGIO/GPI/GPO/MII_RXCLK //W_TRIG/SIO SYNC/LTCH ///IGIO9/GPI9/GPO9/MII_RXER //IGIO/GPI/GPO/MII_LINK VIO //OUTVLI/SCS# R/R_WR/IGIO/GPI/GPO/MII_RX VTXRX WR/ENB/IGIO/GPI/GPO/MII_RX TXN /LEHI/IGIO/GPI/GPO/ LINKCTLE/MII_LINKPOL TXP CS/IGIO/GPI/GPO/MII_RX RXN /IGIO/GPI/GPO/MII_RX RXP VTX RBIS /IGIO/GPI/GPO/MII_RXV /LELO/OE_EXT/MII_CLK VCR VBIS //IGIO/GPI/GPO/MII_TXEN VTX //IGIO/GPI/GPO/MII_TX RXPB //IGIO/GPI/GPO/MII_TX RXNB VIO TXPB 9/9/LTCH_IN/SCK TXNB SYNC/LTCH VTXRX //W_STTE/SI/SIO パッケージ下部の露出パッド Exposed pad (VSS) on bottom (VSS) of は ビアフィールドを使ってグランドに接続する必要があります package must be connected to ground with a via field. 信号名末尾の # は その信号がアクティブ Low である事を示します 例えば RST# はアクティブ Low のリセット信号です 各信号のバッファは セクション. ピンの説明 のピンの説明表の バッファ 欄に示しています 各バッファの説明はセクション. バッファ を参照してください S99_JP - p. Microchip Technology Inc.

15 LN9 表 - に -TQFP-EP パッケージのピン割り当てを表形式で示します 表に示すように 一部のピン機能はデバイスの動作モードによって異なります そのモードでピンの機能がない場合 該当欄に - と表記しています 表 -: -TQFP-EP パッケージのピン割り当て ピン番号 HBI インデックスモードのピン名 HBI 多重化モードのピン名 デジタル I/O モードのピン名 SPI + GPIO モードのピン名 SPI + MII モードのピン名 OSCI OSCO OSCV OSCVSS V VCR REG_EN 8 FXLOSEN 9 FXS/FXLOS/FXSEN FXSB/FXLOSB/FXSENB RST# SOF SIO EOF SO/SIO VIO IGIO8 GPI8/GPO8 MII_TX/ TX_SHIFT IGIO GPI/GPO MII_TX/ TX_SHIFT W_STTE SI/SIO 8 SYNC/LTCH LTCH_IN SCK VIO IGIO GPI/GPO MII_TX IGIO GPI/GPO MII_TX IGIO GPI/GPO MII_TXEN VCR LELO OE_EXT - MII_CLK - IGIO GPI/GPO MII_RXV - IGIO GPI/GPO MII_RX 8 CS IGIO GPI/GPO MII_RX 9 LEHI IGIO GPI/GPO LINKCTLE/ MII_LINKPOL WR/ENB IGIO GPI/GPO MII_RX Microchip Technology Inc. S99_JP - p.

16 LN9 表 -: -TQFP-EP パッケージのピン割り当て ( 続き ) ピン番号 HBI インデックスモードのピン名 HBI 多重化モードのピン名 デジタル I/O モードのピン名 SPI + GPIO モードのピン名 SPI + MII モードのピン名 R/R_WR IGIO GPI/GPO MII_RX VIO / IGIO9 GPI9/GPO9 MII_RXER SYNC/LTCH W_TRIG SIO IGIO GPI/GPO MII_RXCLK VIO 8 VCR 9 IGIO GPI/GPO MII_MC 8 8 IGIO GPI/GPO MII_MIO TESTMOE EES/TMS EESCL/TCK IRQ RUNLE/EPSIZE LINKCTLE/TI/CHIP_MOE VIO 8 LINKCTLE/TO/CHIP_MOE 9 IGIO GPI/GPO MII_LINK OUTVLI SCS# VTXRX TXN TXP RXN RXP VTX RBIS 8 VBIS 9 VTX RXPB RXNB TXPB TXNB VTXRX 露出パッド VSS S99_JP - p. Microchip Technology Inc.

17 LN9. ピンの説明 このセクションでは LN9 のピンについて説明します ピンの説明は 以下に示す機能グループ別に分類しています LN ポート ピンの説明 LN ポート B ピンの説明 LN ポート および B の電源および共通ピンの説明 EtherCT MII ポートおよびコンフィグレーションストラップピンの説明 ホストバスピンの説明 SPI/SQI ピンの説明 EtherCT 分散クロックピンの説明 EtherCT デジタル I/O および GPIO ピンの説明 EEPROM ピンの説明 LE およびコンフィグレーションストラップピンの説明 その他のピンの説明 JTG ピンの説明 コアおよび I/O 電源ピンの説明 表 -: ピン本数 LN ポート ピンの説明 ピン名 ポート TP TX/RX 正チャンネル ポート FX TX 正 ポート TP TX/RX 負チャンネル ポート FX TX 負 ポート TP TX/RX 正チャンネル ポート FX RX 正 ポート TP TX/RX 負チャンネル ポート FX RX 負 記号 TXP TXN RXP RXN バッファ IO OLVPECL IO OLVPECL IO I IO I 説明 ポート ツイストペア送受信正チャンネル Note 参照 ポート ファイバ送信正 ポート ツイストペア送受信負チャンネル Note 参照 ポート ファイバ送信負 ポート ツイストペア送受信正チャンネル Note 参照 ポート ファイバ受信正 ポート ツイストペア送受信負チャンネル Note 参照 ポート ファイバ受信負 Microchip Technology Inc. S99_JP - p.

18 LN9 表 -: LN ポート ピンの説明 ( 続き ) ピン本数 ピン名 ポート FX S (Signal etect) ポート FX LOS (Loss Of Signal) ポート FX-S イネーブルストラップ 記号 FXS FXLOS FXSEN バッファ ILVPECL IS (PU) I 説明 ポート ファイバ信号検出 FX-LOS モードを選択しない場合 このピンは外部トランシーバからの S 入力として機能します V (typ.) を超えるレベルが有効な信号を示します FX-LOS モードを選択した場合 入力バッファは無効です ポート ファイバ LOS fx_los_strap_ で FX-LOS モードを選択した場合 このピンは外部トランシーバからの LOS 入力として機能します High は LOS を示し Low は有効な信号を示します FX-LOS モードを選択しない場合 入力バッファとプルアップは無効です ポート FX-S イネーブル FX-LOS モードを選択しない場合 このストラップ入力で FX-S モードまたは銅線ツイストペアモードを選択します V (typ.) を超えるレベルの場合 FX-S を選択します FX-LOS モードを選択した場合 入力バッファは無効です Note : Note : Note 参照 銅線ツイストペアモードでは チャンネル または のどちらかが送信ペアとして機能し もう一方のチャンネルが受信ペアとして機能します ツイストペアピンのピン名記号は 通常の接続に適用されます HP uto-mix を有効にしてリバース接続が検出された場合 または手動で選択した場合 RX ピンと TX ピンは内部でスワップされます コンフィグレーションストラップピンは記号名に下線を付けて示します コンフィグレーションストラップの値はパワーオンリセットまたは RST# のネゲートによってラッチされます 詳細はセクション. コンフィグレーションストラップ (p. ) を参照してください Port is connected to the EtherCT port or. 表 -: ピン本数 LN ポート B ピンの説明 ピン名 ポート B TP TX/RX 正チャンネル ポート B FX TX 正 ポート B TP TX/RX 負チャンネル ポート B FX TX 負 記号 TXPB TXNB バッファ IO OLVPECL IO OLVPECL 説明 ポート B ツイストペア送受信正チャンネル Note 参照 ポート B ファイバ送信正 ポート B ツイストペア送受信負チャンネル Note 参照 ポート B ファイバ送信負 S99_JP - p.8 Microchip Technology Inc.

19 LN9 表 -: LN ポート B ピンの説明 ( 続き ) ピン本数 ピン名 ポート B TP TX/RX 正チャンネル ポート B FX RX 正 ポート B TP TX/RX 負チャンネル ポート B FX RX 負 ポート B FX S (Signal etect) ポート B FX LOS (Loss Of Signal) ポート B FX-S イネーブルストラップ 記号 RXPB RXNB FXSB FXLOSB FXSENB バッファ IO I IO I ILVPECL IS (PU) I ポート B ツイストペア送受信正チャンネル Note 参照 ポート B ファイバ受信正 ポート B ツイストペア送受信負チャンネル Note 参照 ポート B ファイバ受信負 説明 ポート B ファイバ信号検出 FX-LOS モードを選択しない場合 このピンは外部トランシーバからの S 入力として機能します V (typ.) を超えるレベルが有効な信号を示します FX-LOS モードを選択した場合 入力バッファは無効です ポート B ファイバ LOS fx_los_strap_ で FX-LOS モードを選択した場合 このピンは外部トランシーバからの LOS 入力として機能します High は LOS を示し Low は有効な信号を示します FX-LOS モードを選択しない場合 入力バッファとプルアップは無効です ポート B FX-S イネーブル FX-LOS モードを選択しない場合 このストラップ入力で FX-S モードまたは銅線ツイストペアモードを選択します V (typ.) を超えるレベルの場合 FX-S を選択します FX-LOS モードを選択した場合 入力バッファは無効です Note : Note : Note 参照 銅線ツイストペアモードでは チャンネル または のどちらかが送信ペアとして機能し もう一方のチャンネルが受信ペアとして機能します ツイストペアピンのピン名記号は 通常の接続に適用されます HP uto-mix を有効にしてリバース接続が検出された場合 または手動で選択した場合 RX ピンと TX ピンは内部でスワップされます コンフィグレーションストラップピンは記号名に下線を付けて示します コンフィグレーションストラップの値はパワーオンリセットまたは RST# のネゲートによってラッチされます 詳細はセクション. コンフィグレーションストラップ (p. ) を参照してください ポート B は EtherCT ポート に接続されます Microchip Technology Inc. S99_JP - p.9

20 LN9 表 -: ピン本数 LN ポート および B の電源および共通ピンの説明 ピン名 記号 バッファ 説明 内部バイアス回路に使います 外付けの. kω % 抵抗を介してグランドに接続します 参照バイアス RBIS I 接続の詳細は デバイスのリファレンス回路図を参照してください 公称電圧は. V で 抵抗は約 mw の電力を消費します ポート および B FX-LOS イネーブルこの レベルストラップ入力で FX-LOS モードまたは FX-S/ 銅線ツイストペアモードを選択します ポート および B FX-LOS イネーブルストラップ FXLOSEN I V (typ.) 未満のレベルでは ポート ポート B 共に FX-S/ 銅線ツイストペアモードが選択され さらに FXSEN と FXSENB でモードを決定します. V のレベルでは ポート は FX-LOS モード ポート B は FX-S/ 銅線ツイストペアモードが選択され さらに FXSENB でポート B のモードを決定します Note : +. V ポート アナログ電源 +. V ポート B アナログ電源 +. V マスタバイアス電源 ポート トランスミッタ +. V 電源 ポート B トランスミッタ +. V 電源 VTXRX VTXRX VBIS VTX VTX P P P P P V (typ.) を超えるレベルではポート ポート B 共に FX-LOS モードが選択されます Note 参照 Note 参照 Note 参照 このピンには外部. V 電源またはデバイスの内部レギュレータから PCB 経由で電源を供給します 適切に動作させるには このピンを VTX ピンに接続する必要があります Note 参照 このピンには外部. V 電源またはデバイスの内部レギュレータから PCB 経由で電源を供給します 適切に動作させるには このピンを VTX ピンに接続する必要があります Note 参照 接続の詳細はセクション. 電源の接続 (p. 9) デバイスのリファレンス回路図 LNCheck 回路図チェックリストを参照してください S99_JP - p. Microchip Technology Inc.

21 LN9 表 -: ピン本数 EtherCT MII ポートおよびコンフィグレーションストラップピンの説明 ピン名 MHz クロック 受信データ MII ポート 受信データ有効 MII ポート 受信エラー MII ポート 受信クロック MII ポート 送信データ MII ポート MII 送信タイミングシフトコンフィグレーションストラップ 送信データイネーブル MII ポート リンクステータス MII ポート 記号 MII_CLK MII_RX[:] MII_RXV MII_RXER MII_RXCLK MII_TX[:] TX_SHIFT[:] MII_TXEN MII_LINK バッファ VO Note VIS (P) VIS (P) VIS (P) VIS (P) VO8 VIS (PU) Note VO8 VIS SMI クロック MII_MC VO8 SMI データ MII_MIO VIS/VO8 Note : 最善の PCB シグナルインテグリティを得るには 直列終端抵抗を推奨します Note : 外部 MC/PHY デバイスの入力電流負荷によっては補助の外付けプルアップが必要な事があります Note 8: コンフィグレーションストラップピンは記号名に下線を付けて示します コンフィグレーションストラップの値はパワーオンリセットまたは RST# のネゲートによってラッチされます 詳細はセクション. コンフィグレーションストラップ (p. ) を参照してください 説明 このピンはフリーランニング MHz クロックで PHY へのクロック入力として使えます これらのピンは外部 PHY からの受信データです このピンは外部 PHY からの受信データ有効信号です このピンは外部 PHY からの受信エラー信号です このピンは外部 PHY からの受信クロックです これらのピンは外部 PHY への送信データです これらのストラップは 外部 MII バス TX タイミングシフトのハードストラップ値を設定します Note 8 参照 TX_SHIFT[] は MII_TX[] にあり TX_SHIFT[] は MII_TX[] にあります このピンは外部 PHY への送信データイネーブル信号です このピンには Mbit/s 全二重リンクが確立された事を示す信号を PHY から入力します 極性は link_pol_strap_mii ストラップで設定できます このピンは外部 PHY へのシリアル管理クロックです このピンは外部 PHY への SMI (Serial Management Interface) データ入出力です MIO 信号を駆動しない状態が論理 となるように 外付けプルアップが必要です Microchip Technology Inc. S99_JP - p.

22 LN9 表 -: ホストバスピンの説明 ピン本数 ピン名 記号 バッファ 説明 このピンはホストバス読み出しストローブです 読み出し R VIS 読み出しまたは書き込み R_WR VIS 通常はアクティブ Low ですが PI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し 方向極性ビットで極性を変更できます このピンはホストバス方向制御です ENB ピンと組み合わせ 動作が読み出しか書き込みかを示します 通常の極性では が読み出しで が書き込み (R/nW) ですが PI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し 方向極性ビットで変更できます このピンはホストバス書き込みストローブです 書き込み WR VIS イネーブル ENB VIS チップセレクト CS VIS アドレス [:] VIS 通常はアクティブ Low ですが PI コンフィグレーションレジスタ (HBI モード ) の HBI 書き込み イネーブル極性ビットで極性を変更できます このピンはホストバスデータイネーブルストローブです R_WR ピンと組み合わせ 動作のデータフェイズを示します 通常はアクティブ Low ですが PI コンフィグレーションレジスタ (HBI モード ) の HBI 書き込み イネーブル極性ビットで極性を変更できます このピンはホストバスチップセレクトで デバイスが現在の転送で選択されている事を示します 通常はアクティブ Low ですが PI コンフィグレーションレジスタ (HBI モード ) の HBI チップセレクト極性ビットで極性を変更できます これらのピンは 非多重化アドレスモードのアドレスです ビットモードの場合 ビット は使いません S99_JP - p. Microchip Technology Inc.

23 LN9 表 -: ホストバスピンの説明 ( 続き ) ピン本数 ピン名 記号 バッファ データ [:] VIS/VO8 説明 これらのピンは 非多重化アドレスモードのホストバスデータバスです 8 ビットデータモードではビット -8 は使わず これらの入力および出力ドライバは無効です これらのピンは 多重化アドレスモードのホストバスアドレス / データバスです ビット -8 は シングルフェイズ多重化アドレスモードのアドレス上位バイトです アドレスおよびデータ [:] VIS/VO8 ビット - はシングルフェイズ多重化アドレスモードではアドレス下位バイト デュアルフェイズ多重化アドレスモードではアドレスの上位および下位バイトです 8 ビットデータデュアルフェイズ多重化アドレスモードではビット -8 は使わず これらの入出力ドライバは無効です アドレスラッチイネーブル High アドレスラッチイネーブル Low LEHI LELO VIS VIS このピンは多重化アドレスモードのアドレスフェイズを示します デュアルフェイズ多重化アドレスモードでは上位アドレスバイトを読み込むのに使います 通常はアクティブ Low( 立ち上がりエッジでアドレスを保存 ) ですが PI コンフィグレーションレジスタ (HBI モード ) の HBI LE 極性ビットで極性を変更できます このピンは多重化アドレスモードのアドレスフェイズを示します シングルフェイズ多重化アドレスモードでは上位および下位アドレスバイトを読み込むのに使い デュアルフェイズ多重化アドレスモードでは下位アドレスバイトを読み込むのに使います 通常はアクティブ Low( 立ち上がりエッジでアドレスを保存 ) ですが PI コンフィグレーションレジスタ (HBI モード ) の HBI LE 極性ビットで極性を変更できます Microchip Technology Inc. S99_JP - p.

24 LN9 表 -8: SPI/SQI ピンの説明 ピン本数 ピン名 記号 バッファ 説明 SPI/SQI スレーブチップセレクト SCS# VIS (PU) このピンは SPI/SQI スレーブチップセレクト入力です Low の場合 SPI/SQI 転送に SPI/SQI スレーブが選択されます High の場合 SPI/SQI シリアルデータ出力はトライステートです SPI/SQI スレーブシリアルクロック SCK VIS (PU) このピンは SPI/SQI スレーブシリアルクロック入力です SPI/SQI スレーブシリアルデータ入出力 SIO[:] VIS/VO8 (PU) 複数ビット I/O の場合 これらのピンは SPI/SQI スレーブデータ入出力です SPI スレーブシリアルデータ入力 SI VIS (PU) このピンは SPI スレーブシリアルデータ入力です SI は SIO ピンと共用です SPI スレーブシリアルデータ出力 SO VO8 (PU) Note 9 このピンは SPI スレーブシリアルデータ出力です SO は SIO ピンと共用です Note 9: このピンは SPI 命令の出力ですが SIO bit でもあるため プルアップを内蔵しています 表 -9: EtherCT 分散クロックピンの説明 ピン本数 ピン名 記号 バッファ 説明 同期 ラッチ SYNC[] SYNC[] LTCH[] LTCH[] VO8 VIS これらのピンは分散クロック同期 (OUT) またはラッチ (IN) 信号です 方向はビット単位で設定できます これらの信号は EEPROM の内容が読み込まれるまで駆動されません ( ハイインピーダンス ) 表 -: EtherCT デジタル I/O および GPIO ピンの説明 ピン本数 ピン名 記号 バッファ 説明 汎用入力 GPI[:] VIS 汎用出力 GPO[:] VO8 デジタル I/O IGIO[:] VIS/VO8 出力有効 OUTVLI VO8 これらのピンは汎用入力で 汎用入力レジスタに直接割り当てられます 汎用入力の整合性は考慮されません これらのピンは汎用出力で ウォッチドッグ保護なしに汎用出力入力レジスタの値を反映します これらの信号は EEPROM の内容が読み込まれるまで駆動されません ( ハイインピーダンス ) これらのピンは入力 / 出力または双方向データです これらの信号は EEPROM の内容が読み込まれるまで駆動されません ( ハイインピーダンス ) このピンは出力が有効であり外部レジスタに取り込み可能である事を示します この信号は EEPROM の内容が読み込まれるまで駆動されません ( ハイインピーダンス ) S99_JP - p. Microchip Technology Inc.

25 LN9 表 -: EtherCT デジタル I/O および GPIO ピンの説明 ( 続き ) ピン本数 ラッチ入力 LTCH_IN VIS ピン名 ウォッチドッグトリガ ウォッチドッグステート 記号 W_TRIG W_STTE バッファ VO8 VO8 フレーム開始 SOF VO8 フレーム終了 EOF VO8 出力イネーブル OE_EXT VIS このピンは外部データラッチ信号です 入力データは LTCH_IN の立ち上がりエッジが認識されるたびにサンプリングされます このピンは SyncManager ウォッチドッグトリガ出力です この信号は EEPROM の内容が読み込まれるまで駆動されません ( ハイインピーダンス ) このピンは SyncManager ウォッチドッグステート出力です の場合 ウォッチドッグがタイムアウトした事を示します この信号は EEPROM の内容が読み込まれるまで駆動されません ( ハイインピーダンス ) このピンはフレーム開始 (SOF) 出力で Ethernet/ EtherCT フレームの開始を示します この信号は EEPROM の内容が読み込まれるまで駆動されません ( ハイインピーダンス ) このピンはフレーム終了 (EOF) 出力で Ethernet/ EtherCT フレームの終了を示します 説明 この信号は EEPROM の内容が読み込まれるまで駆動されません ( ハイインピーダンス ) このピンは出力イネーブル入力です Low の場合 出力データをクリアします 表 -: ピン本数 EEPROM ピンの説明 ピン名 EEPROM I C シリアルデータ入力 / 出力 EEPROM I C シリアルクロック 記号 EES EESCL バッファ VIS/VO8 VO8 説明 デバイスが外部 EEPROM にアクセス中 このピンは I C シリアルデータ入力 / オープンドレイン出力です このピンは外付け抵抗を介して常時プルアップする必要があります デバイスが外部 EEPROM にアクセス中 このピンは I C クロックオープンドレイン出力です このピンは外付け抵抗を介して常時プルアップする必要があります Microchip Technology Inc. S99_JP - p.

26 LN9 表 -: ピン本数 LE およびコンフィグレーションストラップピンの説明 ピン名 記号 バッファ 説明 このピンは ポート の LINK/CT LE 出力です ( 消灯 = リンクなし 点灯 = リンクのみでアクティビティなし 点滅 = リンクとアクティビティあり ) LINK/CT LE ポート LINKCTLE VO/ VOS このピンは オープンドレイン / オープンソース出力に設定されます オープンドレインとオープンソースのどちらを選択するか およびこのピンの極性はリセット時にサンプルしたストラップ値で決まります 詳細はセクション. LE (p. 8) を参照してください MII ポートリンク極性コンフィグレーションストラップ MII_LINKPOL VIS (PU) このストラップは link_pol_strap_mii の値を設定して MII_LINK ピンの極性を設定します Note 参照 このピンは RUN LE 出力で L ステータスレジスタで制御します RUN LE EEPROM サイズコンフィグレーションストラップ RUNLE EPSIZE VO/ VOS VIS (PU) このピンは オープンドレイン / オープンソース出力に設定されます オープンドレインとオープンソースのどちらを選択するか およびこのピンの極性はリセット時にサンプルしたストラップ値で決まります 詳細はセクション. LE (p. 8) を参照してください このストラップは EEPROM サイズのハードストラップ値を設定します Note 参照 Low の場合 Kb (8 x 8) ~ Kb (K x 8) が選択されます High の場合 Kb (K x 8) ~ Mb (K x 8) が選択されます このピンは ポート の LINK/CT LE 出力です ( 消灯 = リンクなし 点灯 = リンクのみでアクティビティなし 点滅 = リンクとアクティビティあり ) LINK/CT LE ポート LINKCTLE VO/ VOS このピンは オープンドレイン / オープンソース出力に設定されます オープンドレインとオープンソースのどちらを選択するか およびこのピンの極性はリセット時にサンプルしたストラップ値で決まります 詳細はセクション. LE (p. 8) を参照してください チップモードコンフィグレーションストラップ CHIP_MOE VIS (PU) このストラップと CHIP_MOE でチップモードのハードストラップ値を設定します Note 参照 S99_JP - p. Microchip Technology Inc.

27 LN9 表 -: LE およびコンフィグレーションストラップピンの説明 ( 続き ) ピン本数 ピン名 記号 バッファ 説明 このピンは ポート の LINK/CT LE 出力です ( 消灯 = リンクなし 点灯 = リンクのみでアクティビティなし 点滅 = リンクとアクティビティあり ) LINK/CT LE ポート LINKCTLE VO/ VOS このピンは オープンドレイン / オープンソース出力に設定されます オープンドレインとオープンソースのどちらを選択するか およびこのピンの極性はリセット時にサンプルしたストラップ値で決まります 詳細はセクション. LE (p. 8) を参照してください チップモードコンフィグレーションストラップ CHIP_MOE VIS (PU) このストラップと CHIP_MOE でチップモードのハードストラップ値を設定します Note 参照 Note : コンフィグレーションストラップピンは記号名に下線を付けて示します コンフィグレーションストラップの値はパワーオンリセットまたは RST# のネゲートによってラッチされます 詳細はセクション. コンフィグレーションストラップ (p. ) を参照してください 表 -: その他のピンの説明 ピン本数 ピン名 記号 バッファ 説明 割り込み出力 IRQ VO8/VO8 割り込み要求出力です この信号の極性 要因 バッファは割り込みコンフィグレーションレジスタ (IRQ_CFG) でプログラムできます 詳細はセクション 8. システム割り込み (p. ) を参照してください システムリセット入力 RST# VIS/VO8 (PU) 入力の場合 このアクティブ Low 信号により外部ハードウェアから本デバイスをリセットできます 本デバイスには内部パワーオンリセット回路もあります このため外部ハードウェアによるリセットが不要な場合 この信号を未接続のままにできます この信号を使う場合 セクション 8. 動作特性 (p. ) に記載されたリセットタイミング要件を満たしている必要があります 出力の場合 この信号は POR 中またはマスタコントローラまたはホストインターフェイスからの EtherCT リセットコマンドシーケンスへの応答時 Low に駆動されます レギュレータイネーブル REG_EN テストモード TESTMOE I VIS (P). V に接続すると 内部. V レギュレータが有効になります 適切に動作させるには このピンを VSS に接続する必要があります 水晶振動子入力 OSCI ICLK 外部 MHz 水晶振動子入力です この信号はシングルエンドのクロックオシレータでも駆動できます この方法を使う場合 OSCO は未接続のままとします 水晶振動子出力 OSCO OCLK 外部 MHz 水晶振動子出力です 水晶振動子 +. V 電源 OSCV 水晶振動子グランド OSCVSS P 水晶振動子グランド P REG_EN でレギュレータ無効モードに設定した場合を除き 内部レギュレータから供給します Microchip Technology Inc. S99_JP - p.

28 LN9 表 -: JTG ピンの説明 ピン本数 ピン名 記号 バッファ 説明 JTG テスト MUX 選択 JTG テストクロック JTG テストデータ入力 JTG テストデータ出力 TMS TCK TI TO VIS VIS VIS VO JTG テストモード選択 JTG テストクロック JTG データ入力 JTG データ出力 表 -: ピン本数 パッド コアおよび I/O 電源ピンの説明 ピン名 レギュレータ +. V 電源 +.8 ~ +. V 可変 I/O 電源 +. V デジタルコア電源 記号 V VIO VCR バッファ グランド VSS P P P P Note : 接続の詳細は セクション. 電源の接続 (p. 9) デバイスのリファレンス回路図 LNCheck 回路図チェックリストを参照してください 説明 内部レギュレータ用 +. V 電源 Note 参照 内部レギュレータを使わない場合でも このピンに +. V を供給する必要があります +.8 ~ +. V 可変 I/O 電源 Note 参照 REG_EN でレギュレータ無効モードに設定した場合を除き 内部レギュレータから供給します ピン は µf と pf の並列デカップリングコンデンサを介してグランドに接続します Note 参照コモングランドです この露出パッドはビアアレイを使ってグランドプレーンに接続する必要があります S99_JP - p.8 Microchip Technology Inc.

29 LN9. 電源の接続 図 - と図 - に レギュレータを有効にした場合と無効にした場合の本デバイスの電源の接続をそれぞれ示します 詳細はデバイスのリファレンス回路図と LNCheck 回路図チェックリストを参照してください デバイス内蔵の電圧レギュレータの詳細はセクション. で説明します 図 -: 電源の接続 : レギュレータ有効の場合 +.8 V to +. V VIO VIO IO Pads VCR VCR VIO VIO +. V VIO Core Logic & PHY digital +. V V REG_EN Internal. V Core Regulator +. V (IN) enable +. V (OUT) Internal. V Oscillator Regulator +. V (IN) +. V (OUT) VCR (Pin ) OSCV pf. µf. Ω ESR enable VSS Crystal Oscillator VSS To PHY Magnetics (or separate.v) VTXRX Ethernet PHY nalog OSCVSS VTX VBIS Ethernet Master Bias To PHY Magnetics (or separate.v) VTXRX Ethernet PHY nalog VTX VSS (exposed pad) PLL Bypass PCB に必要なバイパスとバルクコンデンサ and bulk caps as needed for PCB Microchip Technology Inc. S99_JP - p.9

30 LN9 図 -: 電源の接続 : レギュレータ無効の場合 +. V +.8 V to +. V VIO VIO IO Pads VCR VCR VIO VIO +. V VIO Core Logic & PHY digital V Internal. V Core Regulator +. V (IN) enable +. V (OUT) VCR (Pin ) REG_EN +. V Internal. V Oscillator Regulator +. V (IN) +. V (OUT) OSCV enable VSS Crystal Oscillator VSS To PHY Magnetics (or separate.v) VTXRX Ethernet PHY nalog OSCVSS VTX VBIS Ethernet Master Bias To PHY Magnetics (or separate.v) VTXRX Ethernet PHY nalog VTX VSS (exposed pad) PLL PCB Bypass に必要なバイパスとバルクコンデンサ and bulk caps as needed for PCB S99_JP - p. Microchip Technology Inc.

31 LN9. 内部電圧レギュレータ 本デバイスには 以下の つの内部. V レギュレータがあります. V コアレギュレータ. V 水晶振動子オシレータレギュレータ... V コアレギュレータ コアレギュレータはメインのコアデジタルロジック I/O パッド PHY のデジタルロジックに. V の電圧を供給します また 外部接続を経由して PHY のアナログ部に. V の電源を供給する事もできます REG_EN 入力ピンを. V に接続するとコアレギュレータが有効になり V ピンから. V の供給を受けます このレギュレータに関連する VCR ピンに. µf. の ESR コンデンサを接続する必要があります REG_EN 入力ピンをVSSに接続するとコアレギュレータは無効になります しかしVピンには. Vを供給する必要があります この場合. V のコア電圧を外部から VCR ピンに入力する必要があります... V 水晶振動子オシレータレギュレータ 水晶振動子オシレータレギュレータは 水晶振動子オシレータに. V の電圧を供給します REG_EN 入力ピンを. V に接続すると水晶振動子オシレータレギュレータが有効になり V ピンから. V の供給を受けます 外付けコンデンサは不要です REG_EN 入力ピンをVSSに接続すると水晶振動子オシレータレギュレータは無効になります しかしVピンには. V を供給する必要があります この場合. V の水晶振動子オシレータ電圧を外部から OSCV ピンに入力する必要があります Microchip Technology Inc. S99_JP - p.

32 LN9. レジスタマップ この章では 本デバイスのレジスタマップの詳細を説明し 直接アドレス指定可能な各種システム制御およびステータスレジスタ (CSR) についてまとめます システム CSR の詳細は それぞれの機能に関する章で説明します これ以外に 本デバイスの各種サブブロックには間接アドレス指定可能なレジスタがあります これらレジスタの詳細も それぞれの機能に関する章で説明します 直接アドレス指定可能なレジスタ セクション. EtherCT CSRおよびプロセスデータRMアクセスレジスタ ( 直接アドレス指定可能 ) (p. ) セクション. システム制御およびステータスレジスタ (p. ) 間接アドレス指定可能なレジスタ セクション.. PHY レジスタ (p. ) セクション. EtherCT コア CSR レジスタ ( 間接アドレス指定可能 ) (p. ) 図 - に 本デバイスのベースレジスタメモリマップ全体を示します このメモリマップはおおよその参考で 縮尺比は不定です 表 - に 全ての直接アドレス指定可能な CSR とそのアドレスを示します レジスタのビットの定義はセクション. レジスタの分類 (p. ) に示しています 一部のデバイスレジスタはメモリに割り当てられておらず 直接アドレス指定できません 各種デバイスレジスタのアクセス方法の詳細は 上記レジスタに関するサブセクションを参照してください S99_JP - p. Microchip Technology Inc.

33 LN9 図 -: レジスタアドレスマップ FFh 8h h h EtherCT FCh Eh Test 9Ch 8Ch GP Timer and Free Run Counter Ch h Interrupts Ch h Ch h EtherCT Process RM Write FIFO EtherCT Process RM Read FIFO 一部のレジスタは表示されていません Not all registers are shown Microchip Technology Inc. S99_JP - p.

34 LN9. システム制御およびステータスレジスタ システム制御およびステータスレジスタ (CSR) はメモリに割り当てられた直接アドレス指定可能なレジスタで ベースアドレスオフセットレンジは h ~ h です これらのレジスタは ホストバスインターフェイス (HBI) または SPI/SQI を介してホストからアドレス指定できます 各種デバイスモードとそれぞれに対応するアドレス構成の詳細はセクション. 概要 (p. 8) を参照してください 表 - に システム CSR とそれぞれのアドレスを昇順に示します 全てのシステム CSR は チップレベルリセットがアサートされると既定値にリセットされます システム CSR は以下のサブカテゴリに分類されます これらの各サブカテゴリについては 関連するレジスタのシステム CSR の説明も含めてそれぞれの章で説明します レジスタの説明は以下のカテゴリに分類されます セクション.. リセットレジスタ (p. ) セクション.. 電源管理レジスタ (p. ) セクション 8. 割り込みレジスタ (p. ) セクション. EtherCT CSRおよびプロセスデータRMアクセスレジスタ ( 直接アドレス指定可能 ) (p. ) セクション. その他のシステムコンフィグレーション / ステータスレジスタ (p. ) 一覧に記載のないレジスタは予約済みです 表 -: システム制御およびステータスレジスタ アドレス レジスタ名 ( 記号 ) h-ch EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) h-ch EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) h チップ I およびリビジョン (I_REV) h 割り込みコンフィグレーションレジスタ (IRQ_CFG) 8h 割り込みステータスレジスタ (INT_STS) Ch 割り込みイネーブルレジスタ (INT_EN) h バイトオーダテストレジスタ (BYTE_TEST) h ハードウェアコンフィグレーションレジスタ (HW_CFG) 8h 電源管理制御レジスタ (PMT_CTRL) 8Ch 汎用タイマコンフィグレーションレジスタ (GPT_CFG) 9h 汎用タイマカウントレジスタ (GPT_CNT) 9Ch フリーランニング MHz カウンタレジスタ (FREE_RUN) リセットレジスタ F8h リセット制御レジスタ (RESET_CTL) EtherCT レジスタ h EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) h EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) 8h EtherCT プロセス RM 読み出しアドレスおよび長さレジスタ (ECT_PRM_R_R_LEN) Ch EtherCT プロセス RM 読み出しコマンドレジスタ (ECT_PRM_R_CM) h EtherCT プロセス RM 書き込みアドレスおよび長さレジスタ (ECT_PRM_WR_R_LEN) h EtherCT プロセス RM 書き込みコマンドレジスタ (ECT_PRM_WR_CM) S99_JP - p. Microchip Technology Inc.

35 LN9. 連続サイクルに関する制限事項.. 書き込みサイクル直後の読み出しサイクル ホストが書き込みサイクルの直後に読み出しサイクルを実行する場合 タイミングの制限がある事に注意が必要です この制限は 書き込みサイクルによって影響を受けるレジスタを読み出す場合に適用されます あるレジスタに値を書き込んでからその値を読み出せるようになるまでには 必ず遅延が存在します また あるレジスタに書き込みを実行してから その書き込みの影響を受けるレジスタを読み出せるようになるまでにも遅延が存在します ホストが書き込み動作を実行した後 古い値を読み出すのを防ぐため 最小待ち時間が設定されています 表 - にこれらの待ち時間を示します この表には ホストプロセッサが特定のレジスタに書き込みを実行した直後に特定のリソースを読み出す場合 どれだけの待ち時間が必要かを示しています 必要な待ち時間は 書き込み後に読み出すレジスタによって異なる事に注意が必要です 書き込みから読み出しまでの最小待ち時間の制約を簡単かつ確実に満たす方法として バイトオーダテストレジスタ (BYTE_TEST) の ダミー 読み出しがあります レジスタを読み出す前に必要なダミー読み出しの回数も表 - に示しています この表に示した BYTE_TEST 読み出しの回数は ns の最小サイクルタイミングを前提としています マイクロプロセッサのバスがより低速な場合 表に記載した待ち時間の要件を満たしていれば読み出し回数を減らしても構いません 最小待ち時間の要件さえ満たしていれば BYTE_TEST レジスタのダミー読み出しを実行する必要はありません 使うホストインターフェイスモードによっては 基本のホストインターフェイスサイクルで書き込みから読み出しまで十分な間隔を確保できる事があります 適切なタイミングを確保できるよう システム設計とレジスタアクセスの仕組みに配慮する必要があります 例えば 同じレジスタに対する書き込みと読み出しの方が 異なるレジスタに対する書き込みと読み出しよりも高速に行える場合があります 8 ビットおよび ビット書き込みサイクルの場合 書き込みサイクルから読み出しサイクルまでの待ち時間は レジスタの最後のバイトまたはワードを書き込んで 回の WOR 転送が完了した場合のみ適用されます HBI のインデックスアドレスモードの場合 書き込みサイクルから読み出しサイクルまでの待ち時間は内部レジスタおよび FIFO へのアクセスにのみ適用されます HBI のインデックスレジスタまたは HBI のコンフィグレーションレジスタには適用されません 表 -: 書き込み後の読み出しに関するタイミング規則 書き込みを実行するレジスタ 待ち時間 (ns) BYTE_TEST のダミー読み出し回数 (T cyc = ns の場合 ) 読み出しを実行するレジスタ 全てのレジスタ 同じレジスタ または書き込みによって 影響を受ける他のレジスタ 割り込みコンフィグレーションレジスタ (IRQ_CFG) 割り込みイネーブルレジスタ (INT_EN) 割り込みステータスレジスタ (INT_STS) 電源管理制御レジスタ (PMT_CTRL) 割り込みコンフィグレーション レジスタ (IRQ_CFG) 9 割り込みコンフィグレーションレジスタ (IRQ_CFG) 割り込みステータスレジスタ (INT_STS) 8 割り込みコンフィグレーションレジスタ (IRQ_CFG) 割り込みステータスレジスタ (INT_STS) 電源管理制御レジスタ (PMT_CTRL) 割り込みコンフィグレーション レジスタ (IRQ_CFG) 割り込みステータスレジスタ (INT_STS) Microchip Technology Inc. S99_JP - p.

36 LN9 表 -: 書き込み後の読み出しに関するタイミング規則 ( 続き ) 書き込みを実行するレジスタ 待ち時間 (ns) BYTE_TEST のダミー読み出し回数 (T cyc = ns の場合 ) 読み出しを実行するレジスタ 汎用タイマコンフィグレーションレジスタ (GPT_CFG) EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) 汎用タイマコンフィグレーションレジスタ (GPT_CFG) 汎用タイマカウントレジスタ (GPT_CNT) EtherCT プロセス RM 書き 込みコマンドレジスタ (ECT_PRM_WR_CM).. 読み出しサイクル直後の読み出しサイクル ホストによる読み出しサイクルが連続する場合も 一部制約があります この制限は あるリソースの読み出しに影響されるレジスタを読み出す場合に適用されます 多くの場合 デバイスを読み出してから制御およびステータスレジスタの値に期待される変化が起こるまでには遅延があります ホストが連続した読み出し動作で古い値を読み出すのを防ぐため 最小待ち時間が定義されています 表 - にこれらの待ち時間を示します 特定のリソースの組み合わせに対して読み出し動作を連続して実行する場合 ホストプロセッサは一定の時間待機する必要があります この待ち時間は 読み出すレジスタの組み合わせによって決まります 最小待ち時間の制約を簡単かつ確実に満たす方法として バイトオーダテストレジスタ (BYTE_TEST) の ダミー 読み出しがあります 連続して読み出しを実行する際に必要なダミー読み出しの回数も表 - に示しています この表に示した BYTE_TEST 読み出しの回数は T cyc の最小タイミング ( ns) を前提としています マイクロプロセッサのバスがより低速な場合 表に記載した待ち時間の要件を満たしていれば読み出し回数を減らしても構いません 最小待ち時間の要件さえ満たしていれば BYTE_TEST レジスタのダミー読み出しを実行する必要はありません 使うホストインターフェイスモードによっては 基本のホストインターフェイスサイクルで最初の読み出しから次の読み出しまで十分な間隔を確保できる事があります 適切なタイミングを確保できるよう システム設計とレジスタアクセスの仕組みに配慮する必要があります 例えば 同じレジスタに対する読み出しを繰り返す方が 異なるレジスタに対する読み出しよりも高速に行える場合があります 8 ビットおよび ビット読み出しサイクルの場合 最初の読み出しサイクルから次の読み出しサイクルまでの待ち時間は レジスタの最後のバイトまたはワードを読み出して 回の WOR 転送が完了した場合のみ必要です 回の WOR 転送内でのバイトまたはワードアクセスの間には待ち時間の要件はありません 表 -: 連続する読み出しに関するタイミング規則 最初に読み出すレジスタ 待ち時間 (ns) BYTE_TEST のダミー読み出し回数 (T cyc = ns の場合 ) 次に読み出すレジスタ EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) EtherCT プロセス RM 読み 出しコマンドレジスタ (ECT_PRM_R_CM) S99_JP - p. Microchip Technology Inc.

37 LN9. クロック リセット 電源管理. クロック 本デバイスは 各種サブモジュールに必要な全てのシステムクロックを生成します クロッキングサブシステムは以下により構成されます 水晶振動子オシレータ PHY PLL.. 水晶振動子オシレータ 本デバイスには 内部クロックオシレータと PLL で使うための固定周波数 MHz クロック源が必要です 通常 これは MHz 水晶振動子 ( セクション 8. クロック回路 (p. ) 参照 ) を OSCI および OSCO ピンに接続して供給します または OSCI 入力ピンをシングルエンドの MHz クロック源で駆動してこのクロックを供給する事もできます シングルエンドのクロック源を使う場合 クロック入力はデバイスの通常動作中常時動作する必要があります 低消費電力モードではオシレータまたは外部クロック入力を停止できます 水晶振動子オシレータはセクション.. チップレベルの電源管理 (p. ) の説明に従って無効にできます システムレベル検証用に 水晶振動子オシレータのクロックを IRQ ピンに出力できます セクション 8.. クロック出力テストモード (p. ) を参照してください 水晶振動子オシレータの電源は専用のレギュレータまたは専用入力ピンから供給します セクション... V 水晶振動子オシレータレギュレータ (p. ) を参照してください 水晶振動子の仕様は表 8- 推奨振動子の仕様 (p. ) を参照してください.. PHY PLL PHY モジュールは MHz 参照クロックを受信し 内部クロックとして使う以外にデバイスのサブシステムクロック生成用にメインシステムクロックを出力します PHY PLL はセクション.. チップレベルの電源管理 (p. ) の説明に従って無効にできます PHY PLL は PHY ポートがパワーダウンモードの時に無効化の要求を受け取った場合のみ無効化されます PHY PLL の電源は外部入力ピンから供給します これは通常 本デバイスの. V コアレギュレータから供給します セクション. 電源の接続 (p. 9) を参照してください Microchip Technology Inc. S99_JP - p.

38 LN9. リセット 本デバイスには複数のハードウェアおよびソフトウェアリセット要因があり デバイスをいくつかのレベルでリセットできます リセットは以下の つの種類に分類されます 各リセットの詳細はこの後のセクションで説明します チップレベルリセット - パワーオンリセット (POR) - RST# ピンリセット - EtherCT システムリセット マルチモジュールリセット - デジタルリセット (IGITL_RST) シングルモジュールリセット - ポート PHY リセット - ポート B PHY リセット - EtherCT コントローラリセット本デバイスでは コンフィグレーションストラップを使って各種デバイスパラメータをカスタム値に自動的に設定できます これらのコンフィグレーションストラップ値は 全てのチップレベルリセットがネゲートされると設定されます このため パワーオンリセットまたはピン (RST#) リセット時にチップのパラメータを容易に既定値に設定できます これらストラップの使い方の詳細はセクション. 電源管理 (p. ) を参照してください 表 - に 各種リセット要因がデバイスに与える影響をまとめます 各リセットの詳細は この後のセクションを参照してください 表 -: リセット要因と影響を受けるデバイス機能 モジュール / 機能 POR RST# ピン EtherCT システムリセット デジタルリセット EtherCT モジュールリセット MHz オシレータ () 電圧レギュレータ () EtherCT コア X X X X X PHY X X X PHY B X X X PHY 共通 () 電圧監視回路 () PLL () SPI/SQI Slave X X X X Host Bus Interface X X X X 電源管理 X X X X 汎用タイマ X X X X フリーランニングカウンタ X X X X システム CSR X X X X コンフィグレーションストラップ YES YES YES NO() のラッチ EEPROM ローダの実行 YES YES YES YES YES トライステート出力ピン () YES YES YES RST# ピンを Low に駆動 YES YES Note : POR はシステムレベルでなく XTL 電圧レギュレータによって実行されます : POR は電圧レギュレータ内部で実行されます : POR は PHY 内部で実行されます : ストラップ入力は再ラッチされません : ストラップに使う出力ピンのみです S99_JP - p.8 Microchip Technology Inc.

39 LN9.. チップレベルリセット チップレベルリセットイベントでは全ての内部リセットが有効になり 実質的にデバイス全体がリセットされます チップレベルリセットは 以下のいずれかの入力イベントがアサートされると開始します パワーオンリセット (POR) RST# ピンリセット EtherCT システムリセットチップレベルリセット / コンフィグレーションの完了を判定するには まずバイトオーダテストレジスタ (BYTE_TEST) をポーリングします ホストインターフェイスのリセットが完了するまでは無効なデータが返されます ホストインターフェイスのリセットが完了すると 正しいバイト順のデータ値が返されます チップレベルリセットの完了を判定するには ハードウェアコンフィグレーションレジスタ (HW_CFG) または電源管理制御レジスタ (PMT_CTRL) のREYビットをポーリングしてビットがセットされるのを確認する必要があります REY ビットがセットされている場合 リセットが完了しデバイスへのアクセスが可能な状態である事を示します REY ビットがクリアされている間 ハードウェアコンフィグレーションレジスタ (HW_CFG) 電源管理制御レジスタ (PMT_CTRL) バイトオーダテストレジスタ (BYTE_TEST) リセット制御レジスタ (RESET_CTL) を除く内部リソースをソフトウェアで読み出してはいけません REY ビットがセットされるまで どのアドレスへの書き込みも無効です チップレベルリセットでは 可変出力レベルパッドの調整 コンフィグレーションストラップのラッチ マスタリセットの生成が実行されます コンフィグレーションストラップのラッチ POR EtherCT リセット RST# ピンリセットの間 ストラップのラッチは開いています POR EtherCT リセット RST# ピンリセットの解放後 ストラップのラッチは閉じます 可変レベル I/O パッドの調整 EtherCT リセット POR RST# ピンリセットの解放後 µs のパルス ( アクティブ Low) が VO 調整回路へ送信されます µs 後 出力ピンが有効になります この µs の遅延の間に可変出力レベルピンを調整してから出力を有効にします また この遅延は出力ピンと共用のストラップピンの入力ホールド時間としての役割も果たします マスタリセットとクロック生成リセット出力ピンが有効になった後 リセットはメインシステムクロックと同期してマスタリセットとなります マスタリセットは ローカルリセットの生成とクロック生成のリセットに使います... パワーオンリセット (POR) パワーオンリセットは デバイスに電源を投入した時 またはデバイスへの電源供給を一度停止して再投入した時に発生します このイベントは デバイス内の全ての回路をリセットします このリセットの結果として コンフィグレーションストラップがラッチされ EEPROM からの読み込みが実行されます POR は可変レベル I/O パッドの調整とチップレベルリセットをトリガする目的で使います POR はシステムレベルリセットとしても使えます RST# はオープンドレイン出力となり POR の期間だけアサートされます その目的は EtherCT スレーブの完全なリセットを実行する事 そして EtherCT コアがリセット状態の間外部 PHY をリセットに保持する事にあります RST# はオープンドレイン出力であるため システムリセットにワイヤード OR 接続する事を想定しています EtherCT スレーブの準備が完了するまで PHY がリセット状態に保持されるよう Ethernet PHY を RST# ピンに接続する必要があります そうしないと 遠端のリンクパートナが PHY からの有効なリンク信号を検出し ローカル EtherCT スレーブの準備が完了したと見なしてポートを 開いて しまいます 全ての電圧が動作レベルに達するまで RST# ピンは駆動されません 電源の立ち上がり中にシステムをリセット状態に保持する必要がある場合 外部のシステムレベルソリューションが必要です 有効な電圧レベルに達した後 POR リセットには約 ms (typ.) かかります... RST# ピンリセット RST# 入力ピンを Low に駆動するとチップレベルリセットが開始します このイベントは デバイス内の全ての回路をリセットします このリセット入力は必ずしも使う必要はありませんが 使う場合はセクション 8.. リセットおよびコンフィグレーションストラップのタイミング (p. ) に記載された期間駆動する必要があります このリセットの結果として コンフィグレーションストラップがラッチされ EEPROM からの読み込みが実行されます Microchip Technology Inc. S99_JP - p.9

40 LN9 RST# ピンリセットには約 s (typ.) かかります RST# ピンは内部で High にプルアップされます この信号を使わない場合 未接続のままにできます 信号をデバイス外部に駆動する場合 内部プルアップ抵抗を使ってはいけません RST# ピンの詳細は表 - その他のピンの説明 (p. ) を参照してください... EtherCT システムリセット EtherCT システムリセットは つの独立したフレーム / コマンドを特別なシーケンスとして連続発行する事で開始します EtherCT システムリセット中 RST# ピンはオープンドレイン出力となり 最小要件である 8 ms の期間アサートされます それ以外は このリセットの機能は RST# ピンリセットと同じです RST# はオープンドレイン出力であり システムリセットにワイヤード OR 接続する事を想定しています RST# ピンをシステムリセットに接続する目的は EtherCT スレーブの完全なリセットを実行する事です EtherCT マスタがこのリセットを発行する事はほとんどなく ローカルマイクロコントローラが深刻な停止状態に陥り その他の手段では再初期化できない場合に限られます.. ブロックレベルリセット ブロックレベルリセットにはいくつものリセットレジスタビット入力があり 各種ブロックに対してリセットを生成します ブロックレベルリセットは つまたは複数のモジュールに対して実行できます... マルチモジュールリセット マルチモジュールリセットは複数の内部リセットを発生させますが チップ全体はリセットしません マルチモジュールリセットでは コンフィグレーションストラップはラッチされません マルチモジュールリセットは 以下のいずれかがアサートされると開始します デジタルリセット (IGITL_RST) マルチモジュールリセット / コンフィグレーションの完了を判定するには まずバイトオーダテストレジスタ (BYTE_TEST) をポーリングします ホストインターフェイスのリセットが完了するまでは無効なデータが返されます ホストインターフェイスのリセットが完了すると 正しいバイト順のデータ値が返されます チップレベルリセットの完了を判定するには ハードウェアコンフィグレーションレジスタ (HW_CFG) または電源管理制御レジスタ (PMT_CTRL) のREYビットをポーリングしてビットがセットされるのを確認する必要があります REY ビットがセットされている場合 リセットが完了しデバイスへのアクセスが可能な状態である事を示します REY ビットがクリアされている間 ハードウェアコンフィグレーションレジスタ (HW_CFG) 電源管理制御レジスタ (PMT_CTRL) バイトオーダテストレジスタ (BYTE_TEST) リセット制御レジスタ (RESET_CTL) を除く内部リソースへのソフトウェアによる読み出しアクセスは禁止されます REY ビットがセットされるまで どのアドレスへの書き込みも無効です NSR と記載されたレジスタビットは デジタルリセットではリセットされません デジタルリセット (IGITL_RST) デジタルリセットは リセット制御レジスタ (RESET_CTL) の IGITL_RST ビットをセットすると実行されます デジタルリセットは Ethernet PHY を除くデバイスの全てのサブモジュールをリセットします このリセットの後 EEPROM の内容が読み込まれます デジタルリセットの結果としてコンフィグレーションストラップはラッチされません デジタルリセットには約 s (typ.) かかります... シングルモジュールリセット シングルモジュールリセットは 指定したモジュールのみをリセットします シングルモジュールリセットではコンフィグレーションストラップはラッチされません シングルモジュールリセットは 以下のいずれかがアサートされると開始します ポート PHY リセット ポート B PHY リセット EtherCT コントローラリセット S99_JP - p. Microchip Technology Inc.

41 LN9 ポート PHY リセット ポート PHY リセットは リセット制御レジスタ (RESET_CTL) の PHY RST ビットまたは PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセットビットをセットすると実行されます ポート PHY リセットが完了すると PHY RST ビットとソフトリセットビットは自動的にクリアされます デバイスのその他のモジュールは このリセットの影響を受けません ポート PHY リセットの完了を判定するには リセット制御レジスタ (RESET_CTL) の PHY RST ビットまたは PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセットビットをポーリングしてビットがクリアされるのを確認します 通常の条件下では PHY RST ビットとソフトリセットビットはポート PHY リセットの発生から約 µs 後にクリアされます ソフトリセットビットを使ってポート PHY をリセットする場合 NSR と記載されたレジスタビットはリセットされません 上記の方法以外に ポート PHY は PHY パワーダウンモードから復帰後にも自動的にリセットされます このリセットは PHY レジスタの再読み込みもリセットも実行されない点で他のリセットとは異なります 詳細はセクション..8 PHY パワーダウンモード (p. ) を参照してください ポート PHY リセットの詳細はセクション.. リセット (p. ) を参照してください ポート PHY が BSE-FX モードの場合 拡張リンク検出機能によってポート ( ポートモードまたは ポートダウンストリームモードの場合 ) またはポート ( ポートアップストリームモードの場合 ) でエラーが検出されるとポート PHY はリセットされます ポート B PHY リセットポート B PHY リセットは リセット制御レジスタ (RESET_CTL) の PHY_B_RST ビットまたは PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセットビットをセットすると実行されます ポート B PHY リセットが完了すると PHY_B_RST ビットとソフトリセットビットは自動的にクリアされます デバイスのその他のモジュールは このリセットの影響を受けません ポート B PHY リセットの完了を判定するには リセット制御レジスタ (RESET_CTL) の PHY_B_RST ビットまたは PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセットビットをポーリングしてビットがクリアされるのを確認します 通常の条件下では PHY_B_RST ビットとソフトリセットビットはポート B PHY リセットの発生から約 µs 後にクリアされます ソフトリセットビットを使ってポート B PHY をリセットする場合 NSR と記載されたレジスタビットはリセットされません 上記の方法以外に ポート B PHY は PHY パワーダウンモードから復帰後にも自動的にリセットされます このリセットは PHY レジスタの再読み込みもリセットも実行されない点がその他のリセットとは異なります 詳細はセクション..8 PHY パワーダウンモード (p. ) を参照してください ポート B PHY リセットの詳細はセクション.. リセット (p. ) を参照してください ポート B PHY が BSE-FX モードの場合 拡張リンク検出機能によってポート でエラーが検出されるとポート B PHY はリセットされます EtherCT コントローラリセット EtherCT マスタまたはローカルホストが ESC リセット ECT レジスタ ( マスタの場合 ) または ESC リセット PI レジスタ ( ローカルホストの場合 ) に x( R ) x( E ) x( S ) の値を続けて書き込むと完全なデバイスおよびシステムリセットを開始できます これは セクション... EtherCT システムリセット で説明したリセットをトリガします リセット制御レジスタ (RESET_CTL) の ETHERCT_RST ビットをセットすると EtherCT コントローラのみのリセットを実行できます これは EtherCT コアとそのレジスタをリセットします また セクション. (p. 8) で説明する EtherCT CSR およびプロセスデータ RM へのアクセスロジックとセクション. EtherCT CSR およびプロセスデータ RM アクセスレジスタ ( 直接アドレス指定可能 ) (p. ) で説明するレジスタもリセットします EtherCT モジュールは EEPROM の内容に基づいてデバイスを再コンフィグレーションするため リセットが完了するまでホストインターフェイスは無効です リセットの完了は セクション 9... (p. ) およびセクション 9... (p. 8)(HBI の場合 ) またはセクション... (p. )(SPI/SQI の場合 ) で説明する方法で判定する必要があります Microchip Technology Inc. S99_JP - p.

42 LN9.. リセットレジスタ... リセット制御レジスタ (RESET_CTL) オフセット : F8h サイズ : ビット このレジスタはソフトウェア制御リセットを格納します このレジスタは デバイスがリセット状態であっても REY ビットがアサートされていなくても 低消費電力ステートでもホストインターフェイスが中間ステートのまま読み出す事ができます ホストインターフェイスがリセット状態の場合 無効なデータが返される事があります このレジスタは必ずしも バイト全てを読み出す必要はありません このレジスタには WOR アクセスの規則は適用されません bit 説明既定値 : 予約 RO - EtherCT リセット (ETHERCT_RST) このビットをセットすると EtherCT コアがリセットされます EtherCT コアがリセットから解放されると このビットは自動的にクリアされます このビットがセットされている場合 このビットへの書き込みは全て無視されます R/W SC b 予約 RO - 予約 RO - 予約 RO - ポート B PHY リセット (PHY_B_RST) このビットをセットすると ポート B PHY がリセットされます 内部ロジックにより PHY は少なくとも μs の間リセット状態に保持されます ポート B PHY がリセットから解放されると このビットは自動的にクリアされます このビットがセットされている場合 このビットへの書き込みは全て無視されます R/W SC b ポート PHY リセット (PHY RST) このビットをセットすると ポート PHY がリセットされます 内部ロジックにより PHY は少なくとも µs の間リセット状態に保持されます ポート PHY がリセットから解放されると このビットは自動的にクリアされます このビットがセットされている場合 このビットへの書き込みは全て無視されます R/W SC b デジタルリセット (IGITL_RST) このビットをセットすると PLL ポート B PHY ポート PHY を除くチップ全体がリセットされます NSR のビットを除き 全てのシステム CSR がリセットされます チップがリセットから解放されると このビットは自動的にクリアされます このビットがセットされている場合 このビットへの書き込みは全て無視されます R/W SC b S99_JP - p. Microchip Technology Inc.

43 LN9. 電源管理 本デバイスは ブロックレベルおよびチップレベルで複数の電源管理機能および復帰イベントの検出と通知をサポートしています.. 復帰イベントの検出... PHY および B Energy etect Energy etect パワーダウンモードは PHY の消費電力を削減します Energy etect パワーダウンモード中 ケーブルでエネルギ ( リンクパルス等 ) を検出すると PHY はパワーダウンから復帰し PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) の ENERGYON 割り込みビットをセットします PHY Energy etect パワーダウンモードの動作と設定の詳細はセクション..8. Energy etect パワーダウンモード (p. ) を参照してください Energy etect パワーダウンが有効中に搬送波が存在すると 検出がただちに発生します PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) で有効に設定している場合 PHY は割り込みを生成します この割り込みは 割り込みステータスレジスタ (INT_STS) のビット (PHY_INT_ PHY の場合 ) およびビット (PHY_INT_B PHY B の場合 ) に反映されます 有効に設定している場合 INT_STS レジスタビットは IRQ 割り込み出力ピンをトリガします ( セクション 8.. Ethernet PHY 割り込み (p. ) 参照 ) Energy etect PHY 割り込みが発生すると 電源管理制御レジスタ (PMT_CTRL) の Energy etect/wol ステータスポート (E_WOL_STS_) ビットまたは Energy etect/wol ステータスポート B (E_WOL_STS_B) ビットもセットされます Energy etect/wol イネーブルポート (E_WOL_EN_) ビットと Energy etect/wol イネーブルポート B (E_WOL_EN_B) ビットにより 対応するステータスビットが PME イベントとして有効になります どの PHY 割り込みが発生しても 上記のステータスビットがセットされます ホストは PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) で適切な PHY 割り込み要因のみを有効にする必要があります... PHY および B Wake-On-LN (WoL) PHY および B には パーフェクト ブロードキャスト マジックパケット 復帰フレームの WoL イベント検出機能があります 有効に設定した場合 PHYは WoLイベントを検出し PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) の WoL 割り込みビットをセットします PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) で有効に設定した場合 PHY は割り込みを生成します この割り込みは割り込みステータスレジスタ (INT_STS) のビット (PHY_INT_ PHY の場合 ) およびビット (PHY_INT_B PHY B の場合 ) に反映されます 有効に設定した場合 INT_STS レジスタのビットは IRQ 割り込み出力ピンをトリガします ( セクション 8.. Ethernet PHY 割り込み (p. ) 参照 ) PHY WoL の動作と設定の詳細はセクション..9 Wake-on-LN (WoL) (p. ) を参照してください WoL PHY 割り込みは電源管理制御レジスタ (PMT_CTRL) の Energy etect/wol ステータスポート (E_WOL_STS_) ビットまたは Energy etect/wol ステータスポート B (E_WOL_STS_B) ビットもセットします Energy etect/wol イネーブルポート (E_WOL_EN_) ビットと Energy etect/wol イネーブルポート B (E_WOL_EN_B) ビットにより 対応するステータスビットが PME イベントとして有効になります どの PHY 割り込みが発生しても 上記のステータスビットがセットされます ホストは PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) で適切な PHY 割り込み要因のみを有効にする必要があります.. 復帰 (PME) 通知 図 - に PME 割り込みを制御するロジックの概略ブロック図を示します PME モジュールは 電源管理制御レジスタ (PMT_CTRL) の PHY B Energy etect/wol ステータスポート B (E_WOL_STS_B) ビットと PHY Energy etect/wol ステータスポート (E_WOL_STS_) ビットのラッチを制御します Microchip Technology Inc. S99_JP - p.

44 LN9 また このモジュールはステータスビットと対応するイネーブルビット (Energy etect/wol イネーブルポート B (E_WOL_EN_B) と Energy etect/wol イネーブルポート (E_WOL_EN_)) を N ゲートに入力し その出力を OR ゲートに入力して割り込みステータスレジスタ (INT_STS) の電源管理割り込みイベント (PME_INT) ステータスビットを生成します 次に PME_INT ステータスビットと電源管理イベント割り込みイネーブル (PME_INT_EN) ビットを N ゲートに入力し その出力を他の割り込み要因と OR ゲートに入力して IRQ 出力ピンを駆動します INT_STS レジスタの PME 割り込みステータスビット (PME_INT) は PME_INT_EN の設定にかかわらずセットされます 電源管理制御レジスタ (PMT_CTRL) の PM_WKE ビットがセットされている場合 PME イベントが発生するとシステムは特定のチップレベル低消費電力モードから自動的に復帰します ( セクション... 低消費電力モードの終了 (p. ) 参照 ) 図 -: PME 割り込み信号の生成 INT8 (bit 8) of PHY_INTERRUPT_SOURCE_ register E_WOL_EN_ (bit ) of PMT_CTRL register PM_WKE (bit 8) of PMT_CTRL register INT8_MSK (bit 8) of PHY_INTERRUPT_MSK_ register INT (bit ) of PHY_INTERRUPT_SOURCE_ register E_WOL_STS_ (bit ) of PMT_CTRL register PME wake-up INT_MSK (bit ) of PHY_INTERRUPT_MSK_ register PHYs & B INT8 (bit 8) of PHY_INTERRUPT_SOURCE_B register Other PHY Interrupts E_WOL_EN_B (bit ) of PMT_CTRL register INT8_MSK (bit 8) of PHY_INTERRUPT_MSK_B register INT (bit ) of PHY_INTERRUPT_SOURCE_B register E_WOL_STS_B (bit ) of PMT_CTRL register INT_MSK (bit ) of PHY_INTERRUPT_MSK_B register Other PHY Interrupts PME_INT (bit ) of INT_STS register Other System Interrupts enotes a level-triggered "sticky" status bit PME_INT_EN (bit ) of INT_EN register IRQ_EN (bit 8) of IRQ_CFG register Polarity & Buffer Type Logic IRQ.. ブロックレベルの電源管理 本デバイスは 各種モジュールのクロックをソフトウェアで無効にして消費電力を削減できます 個々のブロックを無効にすると ブロックは動作を停止した静止状態になりデバイスの消費電力が削減されますが ブロックは自動的にはリセットされません ブロックリセットを実行しないでブロックを再び有効にする場合 ブロックを無効化して再び有効化できる状態にするよう注意が必要です... EtherCT コアの無効化 電源管理制御レジスタ (PMT_CTRL) の ECT_IS ビットをセットすると EtherCT コア全体を無効にできます 誤動作防止のため このビットをセットするには 回続けて を書き込む必要があります を書き込むとこのビットがリセットされます S99_JP - p. Microchip Technology Inc.

45 LN9... PHY パワーダウン PHY はパワーダウンモードにできます ( セクション..8 PHY パワーダウンモード (p. ) 参照 )... LE ピンパワーダウン 電源管理制御レジスタ (PMT_CTRL) の LE_IS ビットをセットすると 全ての LE 出力を無効にできます オープンドレイン / オープンソース LE は駆動されません プッシュプル LE は駆動されますが 非アクティブ状態にセットされます.. チップレベルの電源管理 本デバイスは複数のパワーダウンモードをサポートしており アプリケーションの消費電力を最小化できます 消費電力を削減するには 表 - 電源管理ステート の説明に従ってクロックを無効にします どの電力ステートでも 設定データは全て保持されます レジスタの説明で特に記載しない限り レジスタの内容は影響を受けません 通常動作の電力ステートは で 低消費電力ステートは の つがあります 各種の復帰検出機能にとっては適切ですが これらの電力ステートがこれらの機能を直接有効にする事はなく これらの機能が電力ステートを強制する事もありません : 通常モード - 本デバイスの通常動作モードです このモードでは全ての機能を利用できます チップレベルリセット (POR RST# ピンリセット EtherCT システムリセット ) が発生すると自動的にこのモードになります : システムクロック無効 XTL PLL ネットワーククロック有効 - この低消費電力モードでは PLL クロックから生成した全てのクロックが無効になります ネットワーククロックを PHY または外部から供給した場合 有効なままです 水晶振動子オシレータと PLL は有効なままです このモードは手動または自動で終了できます このモードは PHY 全般パワーダウンモード PHY WoL モード PHY Energy etect パワーダウンモードで使う事ができます : システムクロック無効 PLL 無効化を要求 XTL 有効 - この低消費電力モードでは PLL クロックから生成した全てのクロックが無効になります PLL は無効化が許可され 両方の PHY が Energy etect または全般パワーダウンの場合無効になります ネットワーククロックを PHY または外部から供給した場合 有効なままです 水晶振動子オシレータは有効なままです このモードは手動または自動で終了できます このモードは PHY Energy etect パワーダウンモードと PHY WoL モードで使うと便利です このモードは PHY 全般パワーダウンモードにも使えます : システムクロック無効 PLL 無効 XTL 無効 - この低消費電力モードでは PLL クロックから生成した全てのクロックが無効です PLL は無効になります 外部ネットワーククロックは停止します 水晶振動子オシレータは無効です このモードは手動でのみ終了できます このモードは PHY 全般パワーダウンモードで使うと便利です この電力ステートに設定する前に ホストは PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のパワーダウン (PHY_PWR_WN) ビットをセットして PHY を全般パワーダウンモードに移行させる必要があります 表 -: 電源管理ステート クロック源 MHz 水晶振動子オシレータ ON ON ON OFF PLL ON ON OFF() OFF システムクロック ( MHz MHz MHz 等 ) ON OFF OFF OFF ネットワーククロック 利用可能 () 利用可能 () 利用可能 () OFF() Note : PHY または外部から供給した場合です : PLL の無効化が要求され 両方の PHY が Energy etect または全般パワーダウンの場合に PLL が無効になります : PHY クロックは停止し 外部クロックも停止します... 低消費電力モードへの移行 通常モード () から ~ のいずれかの低消費電力モードに移行するには 以下のステップを実行します. 電源管理制御レジスタ (PMT_CTRL) の PM_MOE および PM_WKE フィールドに必要な値を書き込む. 復帰検出機能を設定する ( セクション.. 復帰イベントの検出 参照 ). 復帰通知を設定する ( セクション.. 復帰 (PME) 通知 参照 ) Microchip Technology Inc. S99_JP - p.

46 LN9. デバイスが低消費電力モードに安全に移行できる状態 ( 全てのパケットの送信が完了 レシーバが無効 パケットの処理 / フラッシュが完了等 ) である事を確認する. 電源管理制御レジスタ (PMT_CTRL) の PM_SLEEP_EN ビットをセットする PM_SLEEP_EN ビットをセットするのと同時に PM_MOE フィールドを変更する事はできません PM_MOE フィールドを変更するのと同時に PM_SLEEP_EN ビットをセットする事はできません いずれかの低消費電力モードに移行すると いずれかの低消費電力モードに移行すると ハードウェアコンフィグレーションレジスタ (HW_CFG) および電源管理制御レジスタ (PMT_CTRL) のデバイス REY (REY) ビットが Low になります いずれかの低消費電力モードに移行すると ホストインターフェイスは機能を停止します... 低消費電力モードの終了 低消費電力モードは手動または自動で終了できます 自動復帰はセクション.. 復帰 (PME) 通知 で説明したイベントに基づいて実行されます 自動復帰は電源管理制御レジスタ (PMT_CTRL) の電源管理復帰 (PM_WKE) ビットで有効にします 手動復帰は 以下の場合にホストによって開始されます HBI 書き込み (CS と WR または CS R_WR と ENB) をデバイスに対して実行した場合 : デバイスが復帰して読み出しが実行されるまで全ての書き込みは無視されますが ホストは書き込み先をバイトオーダテストレジスタ (BYTE_TEST) とする必要があります これ以外のアドレスに対する書き込みは デバイスが復帰するまで試みてはいけません SPI/SQI サイクル (SCS# が Low SCK が High) をデバイスに対して実行した場合 : デバイスが復帰するまで全ての読み出しと書き込みは無視されますが ホストはバイトオーダテストレジスタ (BYTE_TEST) を読み出してデバイスを復帰する必要があります これ以外のアドレスに対する読み出しと書き込みは デバイスが復帰するまで試みてはいけません ホストインターフェイスが機能しているかどうかを判定するには バイトオーダテストレジスタ (BYTE_TEST) をポーリングします 正しいパターンが読み出された場合 インターフェイスは機能していると考えられます この時点で ハードウェアコンフィグレーションレジスタ (HW_CFG) のデバイス REY (REY) ビットまたは電源管理制御レジスタ (PMT_CTRL) のデバイス REY (REY) ビットをポーリングしてデバイスが完全に復帰したかどうかを判定できます 自動復帰と手動復帰のどちらの場合も デバイスが低消費電力ステート に復帰して PLL が再び安定するとデバイス REY (REY) ビットが High になります また 電源管理制御レジスタ (PMT_CTRL) の PM_MOE および PM_SLEEP_EN フィールドもこの時点でクリアされます 通常の条件下では デバイスは ms 以内に復帰します S99_JP - p. Microchip Technology Inc.

47 LN9.. 電源管理レジスタ... 電源管理制御レジスタ (PMT_CTRL) オフセット : 8h サイズ : ビット この読み / 書き可能レジスタは 本デバイスの電源管理機能を制御します デバイスの準備が完了したかどうかは このレジスタのデバイス REY (REY) ビットで判定します このレジスタは デバイスがリセット状態であっても REY ビットがアサートされていなくても 低消費電力ステートでもホストインターフェイスが中間ステートのまま読み出す事ができます ホストインターフェイスがリセット状態の場合 無効なデータが返される事があります このレジスタは必ずしも バイト全てを読み出す必要はありません このレジスタには WOR アクセスの規則は適用されません bit 説明既定値 :9 電源管理モード (PM_MOE) このレジスタフィールドは 電源管理スリープイネーブル (PM_SLEEP_EN) ビットをセットした場合に移行するチップレベルの電源管理モードを決定します : : : : : 予約済み : 予約済み : 予約済み : 予約済み 電源管理スリープイネーブル (PM_SLEEP_EN) に を書き込んでいる場合 このフィールドへの書き込みは無視されます デバイスが復帰すると このフィールドはクリアされます 8 電源管理スリープイネーブル (PM_SLEEP_EN) このビットをセットすると 電源管理モード (PM_MOE) フィールドで指定したチップレベルの電源管理モードに移行します : デバイスは低消費電力スリープ状態でない : デバイスは低消費電力スリープ状態である このビットは PM_MOE レジスタフィールドと同時には書き込みできません デバイスを適切に動作させるには PM_MOE フィールドを先に設定してからこのビットをセットする必要があります 電源管理モード (PM_MOE) に新しい値を書き込んでいる場合 このビットに を書き込んでも無視されます R/W/SC R/W/SC b b ハードウェアで禁止されてはいませんが 電源管理モード (PM_MOE) の値が () の場合 このビットに を書き込んではいけません デバイスが復帰すると このフィールドはクリアされます Microchip Technology Inc. S99_JP - p.

48 LN9 bit 説明既定値 電源管理復帰 (PM_WKE) このビットをセットすると PME イベントによる自動復帰が有効になります : 手動復帰のみ : 自動復帰が有効 LE 無効 (LE_IS) このビットは LE 出力を無効にします オープンドレイン / オープンソース LE は駆動されません プッシュプル LE は駆動されますが 非アクティブ状態にセットされます R/W R/W b b : LE が有効 : LE が無効 : 予約 RO - EtherCT コアクロックディセーブル (ECT_IS) このビットは EtherCT コアのクロックを無効にします : クロックは有効 : クロックは無効 R/W b このビットをセットするには 回続けて を書き込む必要があります を書き込むとこのビットがリセットされます 予約 RO - 9:8 予約 RO - Energy etect/wol ステータスポート B (E_WOL_STS_B) このビットは ポート B PHY で Energy etect または WoL イベントが発生した事を示します このビットをクリアするには PHY で発生したイベントもクリアする必要があります イベント要因についてはセクション. 電源管理 (p. ) を参照してください Energy etect/wol ステータスポート (E_WOL_STS_) このビットは ポート PHY で Energy etect または WoL イベントが発生した事を示します このビットをクリアするには PHY で発生したイベントもクリアする必要があります イベント要因についてはセクション. 電源管理 (p. ) を参照してください Energy etect/wol イネーブルポート B (E_WOL_EN_B) このビットをセットすると ポート B の Energy etect または WoL イベントで割り込みステータスレジスタ (INT_STS) の PME_INT ビットがアサートされます R/WC R/WC R/W b b b Energy etect/wol イネーブルポート (E_WOL_EN_) このビットをセットすると ポート の Energy etect または WoL イベントで割り込みステータスレジスタ (INT_STS) の PME_INT ビットがアサートされます R/W b : 予約 RO - 9 予約 RO - 8: 予約 RO - : 予約 RO - S99_JP - p.8 Microchip Technology Inc.

49 LN9 bit 説明既定値 予約 RO - : 予約 RO - デバイス REY (REY) このビットがセットされている場合 デバイスがアクセス可能な状態である事を示します パワーオンリセット RST# リセット 低消費電力ステートからの復帰 EtherCT チップレベルまたはモジュールレベルリセット デジタルリセットのいずれかが発生した場合 ホストプロセッサはデバイスが安定して完全に動作可能な状態になった事をこのフィールドで調べる事ができます このビットの立ち上がりエッジで INT_STS のデバイス REY (REY) ビットがアサートされ 有効に設定している場合割り込みを生成できます REY ビットがクリアされている間 HW_CFG PMT_CTRL BYTE_TEST RESET_CTL レジスタを除く内部リソースへの読み出しアクセスは禁止されます このビットがセットされるまで どのアドレスへの書き込みも無効です このビットはハードウェアコンフィグレーションレジスタ (HW_CFG) のビット と同じです RO b Microchip Technology Inc. S99_JP - p.9

50 LN9. デバイス REY の動作 本デバイスは 動作可能な状態になった事を REY ステータスレジスタビットでホストソフトウェアに通知します このビットは 電源管理制御レジスタ (PMT_CTRL) またはハードウェアコンフィグレーションレジスタ (HW_CFG) から読み出せます パワーオンリセット RST# リセット EtherCT チップレベルリセットまたはデジタルリセット ( セクション. リセット 参照 ) の後 デバイス REY (REY) ビットはデバイスが EEPROM の内容を読み出してコンフィグレーションが完了した事を示します リセット制御レジスタ (RESET_CTL) により EtherCT リセットが発生すると EtherCT コアは EEPROM の内容を読み出し デバイス REY (REY) が一時的に Low になります 以外の低消費電力ステート ( セクション.. チップレベルの電源管理 参照 ) に移行すると デバイス REY (REY) は Low になります デバイスが低消費電力ステートから復帰して ステートに戻り PLL が安定するとデバイス REY (REY) が High になります S99_JP - p. Microchip Technology Inc.

51 LN9. コンフィグレーションストラップ コンフィグレーションストラップを使うと 本デバイスの各種機能をユーザ定義の値に自動で設定できます ハードストラップはパワーオンリセット (POR) EtherCT リセット ピンリセット (RST#) のいずれかでラッチされます コンフィグレーションストラップは 未接続時に信号がフローティングしないように抵抗を内蔵しています 特定のコンフィグレーションストラップを負荷に接続する場合 ラッチ前に必要な電圧レベルに達するように内部抵抗の補助として外付けプルアップまたはプルダウン抵抗を使う必要があります 追加した外付け抵抗で内部抵抗をオーバーライドする事もできます システム設計者は コンフィグレーションストラップピンがセクション 8.. リセットおよびコンフィグレーションストラップのタイミング に記載されたタイミング要件を満たしている事を保証する必要があります コンフィグレーションストラップピンがラッチされる前に適切な電圧レベルに達していない場合 デバイスは誤ったストラップ値を取り込む事があります. ハードストラップ ハードストラップは パワーオンリセット (POR) EtherCT リセット ピンリセット (RST#) のいずれかでのみラッチされます これらのストラップは直接のコンフィグレーション値またはレジスタ既定値として使われます 表 - に 全てのハードストラップとそれぞれに関連するピンの一覧を示します これらのストラップとそれぞれのピン割り当てはセクション. ピンの説明と設定 (p. ) でも定義しています 表 -: ハードストラップコンフィグレーションストラップの定義 ストラップ名説明ピン eeprom_size_strap chip_mode_strap[:] EEPROM サイズストラップ : EEPROM サイズのレンジを設定します Low の場合 Kb (8 x 8) ~ Kb (K x 8) が選択されます High の場合 Kb (K x 8) ~ Mb (K x 8) が選択されます EtherCT チップモードストラップ : このストラップは アクティブポートの数とポートを決定します = ポートモード : ポート と は内部 PHY と B に接続される = 予約済み = ポートダウンストリームモード : ポート と は内部 PHY と B に接続される ポート は外部 MII ピンに接続される = ポートアップストリームモード : ポート と は内部 PHY と B に接続される ポート は外部 MII ピンに接続される EPSIZE CHIP_MOE CHIP_MOE link_pol_strap_mii EtherCT MII ポートリンク極性ストラップ : このストラップは MII_LINK ピンの極性を決定します = MII_LINK が Low の場合 Mbit/s 全二重リンクが確立されている = MII_LINK が High の場合 Mbit/s 全二重リンクが確立されている MII_LINKPOL Microchip Technology Inc. S99_JP - p.

52 LN9 表 -: ハードストラップコンフィグレーションストラップの定義 ( 続き ) ストラップ名説明ピン tx_shift_strap[:] EtherCT MII ポート TX タイミングシフトストラップ : これらのストラップは MII ポートの MII TX タイミングシフトの値を決定します = ns = ns = ns = ns TX_SHIFT[:] fx_mode_strap_ PHY FX モードストラップ : PHY の FX モードを選択します FXLOSEN が > V (typ.) または FXSEN が > V (typ.) の場合 このストラップは High にセットされます FXLOSEN : FXSEN fx_mode_strap_ PHY B FX モードストラップ : PHY B の FX モードを選択します FXLOSEN が > V (typ.) または FXSENB が > V (typ.) の場合 このストラップは High にセットされます FXLOSEN : FXSENB fx_los_strap_ PHY FX-LOS 選択ストラップ : PHY の LOS モードを選択します FXLOSEN が > V (typ.) の場合 このストラップは High にセットされます FXLOSEN fx_los_strap_ PHY B FX-LOS 選択ストラップ : PHY B の LOS モードを選択します FXLOSEN が > V (typ.) の場合 このストラップは High にセットされます FXLOSEN S99_JP - p. Microchip Technology Inc.

53 LN9 8. システム割り込み 8. 機能概要 本章では 本デバイスのシステム割り込み構造について説明します 本デバイスには多層のプログラマブルな割り込み構造を備えており これをシステム割り込みコントローラで制御します プログラマブルなシステム割り込みはデバイスの各種サブモジュールによって内部で生成され IRQ 割り込み出力ピンから つの外部ホスト割り込みを生成するように設定できます ホスト割り込みはプログラマブルであるため アプリケーション要件に応じて性能を最適化できます IRQ 割り込みのバッファ 極性 ネゲート期間はカスタマイズ可能です 他のデバイスと割り込みを共有する場合 IRQ 割り込みをオープンドレイン出力として設定できます 全ての内部割り込みはマスク可能で IRQ 割り込みをトリガできます 8. 割り込み要因 本デバイスは以下の種類の割り込みを生成できます Ethernet PHY 割り込み 電源管理割り込み 汎用タイマ割り込み (GPT) EtherCT 割り込み ソフトウェア割り込み ( 汎用 ) デバイス REY 割り込み クロック出力テストモード全ての割り込みは 図 8- に示すように多層の分岐構造をしたレジスタを使ってアクセスおよび設定します 本デバイスの割り込み構造の最上位には 割り込みステータスレジスタ (INT_STS) 割り込みイネーブルレジスタ (INT_EN) 割り込みコンフィグレーションレジスタ (IRQ_CFG) があります 割り込みステータスレジスタ (INT_STS) と割り込みイネーブルレジスタ (INT_EN) を使ってデバイスの各種サブモジュールの割り込みを有効 / 無効に設定した後 全ての有効な割り込みを OR ゲートに入力して つの IRQ 割り込みを生成します 汎用タイマ ソフトウェア割り込み デバイス REY 割り込みへのアクセスと設定は これらのレジスタで直接実行できます これらの割り込みは この つのレジスタ内で直接監視 有効 / 無効化 クリアできます また EtherCT スレーブ割り込み 電源管理割り込み Ethernet PHY 割り込みのイベント発生を通知する機能もあります これらの割り込みは 割り込み要因が他のサブブロックレジスタで生成およびクリアされるという点が先に挙げた割り込みと異なります サブモジュール内のどのイベントによって割り込みが発生したかは INT_STS レジスタでは知る事ができないため 別途サブモジュールの割り込みレジスタ ( 図 8- 参照 ) をソフトウェアでポーリングして具体的な割り込み要因を判定し クリアする必要があります 複数のレジスタが関係する割り込みの場合 割り込み処理が完了して割り込み要因をクリアした後でないと INT_STS レジスタの該当するビットはクリアされません 割り込みコンフィグレーションレジスタ (IRQ_CFG) は IRQ 割り込み出力ピンの有効 / 無効 および各種属性を設定します IRQ ピンのバッファ 極性 ネゲート期間を IRQ_CFG レジスタで変更できます ネゲートタイマは IRQ 出力に必要な最小割り込みネゲート期間を確保するためのもので 割り込みコンフィグレーションレジスタ (IRQ_CFG) の割り込みネゲート期間 (INT_ES) フィールドでプログラムできます このフィールドの値を に設定すると ネゲートタイマが無効になります ネゲート期間は 何らかの要因により IRQ ピンがネゲートした時点から開始します Microchip Technology Inc. S99_JP - p.

54 LN9 図 8-: 機能割り込みの階層 Top Level Interrupt Registers (System CSRs) INT_CFG INT_STS INT_EN PHY B Interrupt Registers Bit (PHY_INT_B) of INT_STS register PHY_INTERRUPT_SOURCE_B PHY_INTERRUPT_MSK_B PHY Interrupt Registers Bit (PHY_INT_) of INT_STS register PHY_INTERRUPT_SOURCE_ PHY_INTERRUPT_MSK_ Bit (PME_INT) of INT_STS register Power Management Control Register PMT_CTRL EtherCT Interrupt Registers Bit (ECT_INT) of INT_STS register ECT_L_EVENT_REQUEST ECT_L_EVENT_MSK 以下のセクションでは 各割り込みカテゴリと関連レジスタについて詳しく説明します 各割り込みレジスタのビットレベル定義は それぞれの機能に関する章を参照してください 8.. Ethernet PHY 割り込み どちらの Ethernet PHY も 割り込み要因の内容は共通です 最上位の割り込みステータスレジスタ (INT_STS) の PHY 割り込みイベント (PHY_INT_) ビットおよび PHY B 割り込みイベント (PHY_INT_B) ビットは PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) で PHY 割り込みイベントが発生したかどうかを示します PHY 割り込みは それぞれに対応する PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) で有効 / 無効にできます PHY 割り込みの要因は PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) で判定およびクリアできます 以下のイベントでそれぞれ固有の割り込みが発生します ENERGYON のアサート 自動ネゴシエーションの完了 リモート故障の検出 リンクダウン ( リンクステータスのネゲート ) リンクアップ ( リンクステータスのアサート ) 自動ネゴシエーションの LP 肯定応答 並列検出の障害 自動ネゴシエーションページの受信 Wake-on-LN イベントの検出 S99_JP - p. Microchip Technology Inc.

55 LN9 割り込みイベントで外部 IRQ 割り込みピンをトリガするには 対応する PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) で目的の PHY 割り込みイベントを有効にしておく事 割り込みイネーブルレジスタ (INT_EN) の PHY 割り込みイベントイネーブル (PHY_INT EN) ビットまたは PHY B 割り込みイベントイネーブル (PHY_INT_B_EN) ビットを必要に応じてセットしておく事 割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ イネーブル (IRQ_EN) ビットで IRQ 出力を有効にしておく事が必要です Ethernet PHY 割り込みの詳細は セクション.. PHY 割り込み (p. 8) を参照してください 8.. 電源管理割り込み 本デバイスでは 複数の電源管理イベントを割り込み要因として使えます 最上位の割り込みステータスレジスタ (INT_STS) の電源管理割り込みイベント (PME_INT) ビットは 電源管理制御レジスタ (PMT_CTRL) で電源管理割り込みイベントが発生したかどうかを示します 電源管理制御レジスタ (PMT_CTRL) には 全ての電源管理割り込み条件のイネーブルビットとステータスビットがあります これには PHY での Energy etect と PHY および B による Wake-On-LN ( パーフェクト ブロードキャスト 復帰フレーム マジックパケット ) 検出が含まれます 電源管理割り込みイベントで外部 IRQ 割り込みピンをトリガするには 電源管理制御レジスタ (PMT_CTRL) で目的の電源管理割り込みイベントを有効にしておく事 割り込みイネーブルレジスタ (INT_EN) の電源管理イベント割り込みイネーブル (PME_INT_EN) ビットをセットしておく事 割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ イネーブル (IRQ_EN) ビット (bit 8) で IRQ 出力を有効にしておく事が必要です 電源管理割り込みは 本デバイスの電源管理機能の一部に過ぎません 電源管理の詳細は セクション. 電源管理 (p. ) を参照してください 8.. 汎用タイマ割り込み GP タイマ (GPT_INT) 割り込みは 最上位の割り込みステータスレジスタ (INT_STS) と割り込みイネーブルレジスタ (INT_EN) で提供されます この割り込みは汎用タイマカウントレジスタ (GPT_CNT) が から FFFFh へ折り返すと発生し 割り込みステータスレジスタ (INT_STS) の GP タイマ (GPT_INT) ビットに を書き込むとクリアされます 汎用タイマ割り込みイベントで外部 IRQ 割り込みピンをトリガするには 汎用タイマコンフィグレーションレジスタ (GPT_CFG) の汎用タイマイネーブル (TIMER_EN) ビットで GPT を有効にしておく事 割り込みイネーブルレジスタ (INT_EN) の GP タイマ割り込みイネーブル (GPT_INT_EN) ビットをセットしておく事 割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ イネーブル (IRQ_EN) ビットで IRQ 出力を有効にしておく事が必要です 汎用タイマの詳細は セクション. 汎用タイマ (p. 9) を参照してください 8.. EtherCT 割り込み 最上位の割り込みステータスレジスタ (INT_STS) の EtherCT 割り込みイベント (ECT_INT) ビットは L イベント要求レジスタで EtherCT 割り込みイベントが発生したかどうかを示します L イベントマスクレジスタには 全ての EtherCT 割り込み条件のイネーブルビットがあります L イベント要求レジスタには 全ての EtherCT 割り込みのステータスビットがあります EtherCT 割り込みイベントで外部 IRQ 割り込みピンをトリガするには L イベントマスクレジスタで目的の EtherCT 割り込みを有効にしておく事 割り込みイネーブルレジスタ (INT_EN) の EtherCT 割り込みイベントイネーブル (ECT_INT_EN) ビットをセットしておく事 割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ イネーブル (IRQ_EN) ビットで IRQ 出力を有効にしておく事が必要です EtherCT 割り込みの詳細はセクション. EtherCT (p. 9) を参照してください 8.. ソフトウェア割り込み ソフトウェア割り込みは 最上位の割り込みステータスレジスタ (INT_STS) と割り込みイネーブルレジスタ (INT_EN) で利用できます 割り込みステータスレジスタ (INT_STS) のソフトウェア割り込み (SW_INT) ビットがクリアからセットに変化すると その立ち上がりエッジで割り込みイネーブルレジスタ (INT_EN) のソフトウェア割り込みイネーブル (SW_INT_EN) ビットが生成されます この割り込みを使うと ソフトウェアで汎用目的の割り込みを容易に生成できます ソフトウェア割り込みイベントで外部 IRQ 割り込みピンをトリガするには 割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ イネーブル (IRQ_EN) ビットで IRQ 出力を有効にしておく事が必要です Microchip Technology Inc. S99_JP - p.

56 LN9 8.. デバイス REY 割り込み デバイス REY 割り込みは 最上位の割り込みステータスレジスタ (INT_STS) と割り込みイネーブルレジスタ (INT_EN) で利用できます 割り込みステータスレジスタ (INT_STS) のデバイス REY (REY) ビットは 電源投入またはリセット条件後にデバイスがアクセス可能な状態になった事を示します 割り込みステータスレジスタ (INT_STS) のこのビットは を書き込むとクリアされます デバイス REY 割り込みイベントが外部 IRQ 割り込みピンをトリガするには 割り込みイネーブルレジスタ (INT_EN) のデバイス REY イネーブル (REY_EN) ビットをセットしておく事 割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ イネーブル (IRQ_EN) ビットで IRQ 出力を有効にしておく事が必要です 8.. クロック出力テストモード 割り込みコンフィグレーションレジスタ (IRQ_CFG) の IRQ クロック選択 (IRQ_CLK_SELECT) ビットをセットすると 水晶振動子クロックを IRQ ピンに出力してシステムレベルデバッグに役立てる事ができます 最善の結果を得るには IRQ バッファ (IRQ_TYPE) ビットを使って IRQ ピンをプッシュプルドライバに設定する必要があります 8. 割り込みレジスタ このセクションでは 直接アドレス指定可能な割り込み関連のシステム CSR について説明します これらのレジスタは IRQ 割り込み出力ピンと各種デバイス割り込み要因を制御 設定 監視します 直接アドレス指定可能な全レジスタマップの概要は セクション. レジスタマップ (p. ) を参照してください 表 8-: 割り込みレジスタ アドレスレジスタ名 ( 記号 ) h 8h Ch 割り込みコンフィグレーションレジスタ (IRQ_CFG) 割り込みステータスレジスタ (INT_STS) 割り込みイネーブルレジスタ (INT_EN) S99_JP - p. Microchip Technology Inc.

57 LN9 8.. 割り込みコンフィグレーションレジスタ (IRQ_CFG) オフセット : h サイズ : ビット この読み / 書き可能レジスタは IRQ 信号を設定し その状態を示します bit 説明既定値 : 割り込みネゲート期間 (INT_ES) このフィールドは 割り込み要求のネゲート期間 ( 単位 : µs) を決定します このフィールドを に設定するとデバイスは INT_ES 間隔を無効にし インターバルカウンタを無効にして保留中の割り込みがあれば発行します 以外の新しい値をこのフィールドに書き込むと それ以降の割り込みは新しい設定に従います R/W h : 予約 RO - 割り込みネゲート期間クリア (INT_ES_CLR) このレジスタに を書き込むと割り込みコントローラのネゲートカウンタがクリアされ 割り込みコントローラが現在ネゲート期間中かどうかにかかわらずネゲート期間が最初から始まります : 通常動作 : ネゲートカウンタをクリア 割り込みネゲートステータス (INT_ES_STS) このビットがセットされている場合 割り込みコントローラが現在ネゲート期間中であり 割り込みが発生しても IRQ ピンに送信されない事を示します このビットがクリアの場合 割り込みコントローラは現在ネゲート期間中でなく 割り込みは IRQ ピンに送信されます : 割り込みコントローラがネゲート期間中でない : 割り込みコントローラがネゲート期間中である マスタ割り込み (IRQ_INT) この読み出し専用ビットは IRQ_EN ビットの設定および割り込みネゲート機能の状態にかかわらず内部 IRQ ラインの状態を示します このビットがセットされている場合 有効に設定した割り込みが少なくとも つ発生中である事を示します : 有効に設定した割り込みが発生していない : 有効に設定した割り込みが少なくとも つ発生中である R/W SC RO RO h b b :9 予約 RO - 8 IRQ イネーブル (IRQ_EN) このビットは IRQ ピンへの最終割り込み出力を制御します このビットをクリアすると IRQ 出力は無効で常時ネゲートされます このビットは 内部割り込みステータスビットには一切影響を与えません : IRQ ピンへの出力を無効にする : IRQ ピンへの出力を有効にする R/W b : 予約 RO - Microchip Technology Inc. S99_JP - p.

58 LN9 bit 説明既定値 IRQ 極性 (IRQ_POL) このビットをクリアすると IRQ ラインはアクティブ Low 出力として機能します このビットをセットすると IRQ 出力はアクティブ High です IRQ_TYPE ビットで IRQ をオープンドレイン出力に設定した場合 このビットは無視され割り込みは常にアクティブ Low です R/W NSR Note b : IRQ アクティブ Low 出力 : IRQ アクティブ High 出力 : 予約 RO - IRQ クロック選択 (IRQ_CLK_SELECT) このビットをセットすると 水晶振動子クロックを IRQ ピンに出力できます これはシステムデバッグ時にクロックを観察するためのもので 通常の動作には使いません R/W b このビットを使う場合 IRQ ピンをプッシュプルドライバに設定する必要があります IRQ バッファ (IRQ_TYPE) このビットをクリアすると IRQ ピンはオープンドレイン出力として機能し ワイヤード OR 割り込み構成で使えます このビットをセットすると IRQ ピンはプッシュプルドライバです オープンドレイン出力に設定した場合 IRQ_POL ビットは無視され割り込み出力は常にアクティブ Low です : IRQ ピンはオープンドレイン出力 : IRQ ピンはプッシュプルドライバ R/W NSR Note b Note : NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) の IGITL_RST ビットがセットされてもリセットされません S99_JP - p.8 Microchip Technology Inc.

59 LN9 8.. 割り込みステータスレジスタ (INT_STS) オフセット : 8h サイズ : ビット このレジスタには 発生した割り込みのステータスビットがあります 値が の場合 対応する割り込み条件が成立している事を示します 値が の場合 対応する割り込み条件が成立していない事を示します このレジスタのビットは 割り込みイネーブルレジスタ (INT_EN) でその要因が割り込みとして有効に設定されているかどうかにかかわらず割り込み要因のステータスを反映します R/WC と記載されているビットに を書き込むと割り込みに肯定応答を返した事になり 割り込みがクリアされます bit 説明既定値 ソフトウェア割り込み (SW_INT) この割り込みは この割り込みは 割り込みイネーブルレジスタ (INT_EN) のソフトウェア割り込みイネーブル (SW_INT_EN) ビットを High にセットすると生成されます を書き込むと この割り込みはクリアされます デバイス REY (REY) この割り込みは 電源投入またはリセット条件後にデバイスがアクセス可能な状態になった事を示します R/WC R/WC b b 9 予約 RO - 8 予約 RO - PHY B 割り込みイベント (PHY_INT_B) このビットは PHY B からの割り込みイベントを示します 割り込み要因は PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) をポーリングして判定できます PHY 割り込みイベント (PHY_INT_) このビットは PHY からの割り込みイベントを示します 割り込み要因は PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) をポーリングして判定できます RO RO b b : 予約 RO - 予約 RO - : 予約 RO - 9 GP タイマ (GPT_INT) この割り込みは 汎用タイマカウントレジスタ (GPT_CNT) が から FFFFh へ折り返すと発生します R/WC b 8 予約 RO - 電源管理割り込みイベント (PME_INT) この割り込みは 電源管理制御レジスタ (PMT_CTRL) で設定した電源管理イベントが検出されると発生します を書き込むと このビットはクリアされます このビットをクリアする前に 電源管理制御レジスタ (PMT_CTRL) のマスクされていない全てのビットをクリアしておく必要があります 割り込みネゲート期間は PME 割り込みには適用されません R/WC b : 予約 RO - 予約 RO - Microchip Technology Inc. S99_JP - p.9

60 LN9 bit 説明既定値 : 予約 RO - : 予約 RO - EtherCT 割り込みイベント (ECT_INT) このビットは EtherCT 割り込みイベントの発生を示します 割り込み要因は L イベント要求レジスタをポーリングして判定できます RO b S99_JP - p. Microchip Technology Inc.

61 LN9 8.. 割り込みイネーブルレジスタ (INT_EN) オフセット : Ch サイズ : ビット このレジスタには IRQ 出力ピンに対する割り込みイネーブルビットがあります これらのビットに を書き込むと 対応する割り込みが IRQ の割り込み要因として有効になります このレジスタで各要因を割り込みとして有効に設定したかどうかにかかわらず ( ただし割り込みステータスレジスタ (INT_STS) を除く ) ソフトウェア割り込みイネーブル (SW_INT_EN) レジスタのビットには割り込み要因のステータスが反映されます 各割り込みの詳細は このレジスタと同じレイアウトの割り込みステータスレジスタ (INT_STS) の各ビットの説明を参照してください bit 説明 既定値 ソフトウェア割り込みイネーブル (SW_INT_EN) R/W b デバイス REY イネーブル (REY_EN) R/W b 9 予約 RO - 8 予約 RO - PHY B 割り込みイベントイネーブル (PHY_INT_B_EN) R/W b PHY 割り込みイベントイネーブル (PHY_INT EN) R/W b : 予約 RO - 予約 RO - : 予約 RO - 9 GP タイマ割り込みイネーブル (GPT_INT_EN) R/W b 8 予約 RO - 電源管理イベント割り込みイネーブル (PME_INT_EN) R/W b : 予約 RO - 予約 RO - : 予約 RO - : 予約 RO - EtherCT 割り込みイベントイネーブル (ECT_INT_EN) R/W b Microchip Technology Inc. S99_JP - p.

62 LN9 9. ホストバスインターフェイス 9. 機能概要 ホストバスインターフェイス (HBI) モジュールは 本デバイスとホストシステムの通信に使う高速非同期スレーブインターフェイスを提供します システム CSR 内部 FIFO メモリには HBI を使ってアクセスでき バイトスワップは選択したエンディアンに基づいて HBI が実行します 以下に HBI の機能の概要を示します アドレスバス入力 : つのアドレス指定モードをサポートします つはデータバスにアドレスを多重化する方式で もう つはデータバスにアドレスを多重化せず アドレスインデックスレジスタを使ってアクセスする方式です モードの選択はコンフィグレーション入力で行います 選択可能なデータバス幅 : ホストデータバス幅は選択可能です ビットデータモードと 8 ビットデータモードをサポートします この選択はコンフィグレーション入力で行います HBI は書き込みデータに対してバイト / ワードから WOR への変換 ( アセンブリ ) を実行し 読み出し時にバイト / ワード数をカウントします ビットモードでのバイト単位でのアクセスはサポートしません 選択可能な読み / 書き制御モード : つの制御モードを利用できます 読み出しピンと書き込みピン またはイネーブルピンと方向ピンで制御します モードの選択はコンフィグレーション入力で行います 選択可能な制御ラインの極性 : チップセレクト 読み / 書きおよびアドレスラッチ信号の極性は コンフィグレーション入力で選択できます 動的エンディアン制御 : HBI は エンディアン信号に基づいてホストのバイトオーダをビッグエンディアンとリトルエンディアンのどちらかに設定できます このインターフェイスは柔軟性が高く レジスタとメモリで異なるエンディアンを混在させる事ができます デバイスのアドレス指定モードに応じて このエンディアン信号はコンフィグレーションレジスタで制御するか アドレス入力の一部としてストローブします ダイレクト FIFO アクセス : FIFO ダイレクト選択信号がアクティブな場合 ホストによる書き込み動作は全て EtherCT プロセス RM 書き込みデータ FIFO ( 多重化アドレス指定モードのみ ) への書き込みとなり ホストによる読み出し動作は全て EtherCT プロセス RM 読み出しデータ FIFO( 多重化アドレス指定モードのみ ) からの読み出しとなります この信号はアドレス入力の一部としてストローブします 9. 読み書き制御信号 本デバイスは以下の 種類の読み書き制御信号をサポートします 読み出し (R) ストローブと書き込み (WR) ストローブを別々のピンで入力する方法 読み出し信号と書き込み信号をイネーブル入力 (ENB) と方向入力 (R_WR) からデコードする方法 9. 制御ラインの極性 本デバイスは 以下に対する極性制御をサポートします チップセレクト入力 (CS) 読み出しストローブ (R)/ 方向入力 (R_WR) 書き込みストローブ (WR)/ イネーブル入力 (ENB) アドレスラッチ制御 (LELO と LEHI) 9. 多重化アドレス / データモード 多重化アドレス / データモードでは アドレス FIFO ダイレクト選択 エンディアン選択入力をデータバスと兼用します 最大 本のアドレス / データピンを使うシングルフェイズアドレスと 下位 8 データビットのみを使うデュアルフェイズアドレスの つのモードをサポートします 9.. アドレスラッチサイクル 9... シングルフェイズアドレスラッチシングルフェイズモードでは 全てのアドレスビット FIFO ダイレクト選択信号 エンディアン選択を LELO 信号の後側のエッジを使ってデバイスにストローブします アドレスラッチは 本全てのアドレス / データピンに実装されています 8 ビットデータモードでは ピン [:8] はアドレス指定専用で 読み出しおよび書き込み動作中にこれらの上位アドレスラインに有効なアドレスを駆動し続ける必要はありません しかし 部分アドレス多重と呼ばれるこの動作が可能なのは デバイスがこれらのピンを決して駆動しないためです S99_JP - p. Microchip Technology Inc.

63 LN9 LELO 信号を CS 信号で制限するかどうかは選択できます 制限を有効にした場合 アドレス入力をストローブするには LELO がアクティブな間 CS もアクティブにする必要があります 制限を有効にしない場合 アドレスフェイズの間 CS はドントケアです アドレスは それ以降の全ての読み出しと書き込み用に保持されます このアドレスは リセットイベントが発生するか新しいアドレスが書き込まれるまで保持されます このため 同じアドレスに対して複数の読み出しおよび書き込み要求を発行する場合 アドレスラッチの動作を何度も繰り返す必要はありません 9... デュアルフェイズアドレスラッチ デュアルフェイズモードでは LELO 信号が非アクティブに遷移するエッジを使って下位 8 ビットのアドレスをデバイスにストローブし 残りの上位アドレスビット FIFO ダイレクト選択信号 エンディアン選択は LEHI 信号の後側エッジを使ってデバイスにストローブします ストローブの順番はどちらでもかまいません 8 ビットデータモードの場合 ピン [:8] は使いません ビットデータモードの場合 ピン [:8] はデータのみに使います LELO および LEHI 信号を CS 信号で制限するかどうかは選択できます 制限を有効にした場合 アドレス入力をストローブするには LELO と LEHI がアクティブな間 CS もアクティブにする必要があります 制限を有効にしない場合 アドレスフェイズの間 CS はドントケアです アドレスは それ以降の全ての読み出しと書き込み用に保持されます このアドレスは リセットイベントが発生するか新しいアドレスが書き込まれるまで保持されます このため 同じアドレスに対して複数の読み出しおよび書き込み要求を発行する場合 アドレスラッチの動作を何度も繰り返す必要はありません 9... アドレス / データピンへのアドレスビットの割り当て 8 ビットデータモードでは アドレスビット をピン [] に多重化し アドレスビット をピン [] に多重化します ( 以下同様 ) 最上位のアドレスビットはビット 9 で シングルフェイズの場合ピン [9] デュアルフェイズの場合ピン [] に多重化します デバイスにラッチされるアドレスはバイトアドレスと見なされ KB ( ~ FFh) をカバーします ビットデータモードでは アドレスビット をピン [] に多重化し アドレスビット をピン [] に多重化します ( 以下同様 ) 最上位のアドレスビットはビット 9 で シングルフェイズの場合ピン [8] デュアルフェイズの場合ピン [] に多重化します デバイスにラッチされるアドレスはワードアドレスと見なされ ワード ( ~ FFh) をカバーします このアドレスをデバイスの他のブロックに送信する場合 バイトアドレスに変換されます 9... アドレス / データピンへのエンディアン選択の割り当て エンディアン選択はアドレスと一緒にデータピンに多重化され ホストシステムはアクセス先のメモリアドレスに応じてエンディアンを動的に選択できます これにより レジスタとメモリで異なるエンディアンを混在させる事ができます エンディアン選択は 最後のアドレスビットの ビット上のデータピンに多重化されます 9... アドレス / データピンへの FIFO ダイレクト選択の割り当て FIFO ダイレクト選択信号はアドレスと一緒にデータピンに多重化され ホストシステムは EtherCT プロセス RM データ FIFO をあたかも つの大きいフラットなアドレス空間のようにアドレス指定できます FIFO ダイレクト選択信号は 最後のアドレスビットの ビット上のデータピンに多重化されます 9.. データサイクル ホストデータバスは または 8 ビット幅ですが 内部レジスタは全て ビット幅です ホストバスインターフェイスは 8 ビットデータモードか ビットデータモードかに応じてバイトまたはワードを WOR に変換します 回の書き込みまたは読み出しを実行するには 同じ WOR 内で 回または 回の連続アクセスが必要です 9... 書き込みサイクル 書き込みサイクルは CS と WR がアクティブ ( または R_WR が書き込みを示しており ENB がアクティブ ) になると開始します ホストアドレスとエンディアンはアドレスラッチサイクルで既に取り込まれています 書き込みサイクルの後側のエッジ (WR CS ENB のいずれかが非アクティブ状態に遷移 ) で ホストデータが HBI のレジスタに取り込まれます バス幅に応じて ワードまたは バイトが取り込まれます これは WOR アセンブリとして機能し 影響を受けるワード ( ビットデータモードの場合 ) またはバイト (8 ビットデータモードの場合 ) は下位アドレス入力で決まります バイトスワップも選択したエンディアンに基づいてこの時点で実行されます 初期化後の書き込みデバイス初期化後 読み出しサイクルを 回実行するまでホストバスからの書き込みは無視されます 電源管理モード中およびモード後の書き込み Microchip Technology Inc. S99_JP - p.

64 LN9 以外の電源管理モード中またはモード後は 読み出しサイクルを 回実行するまでホストバスからの書き込みは無視されます 8 および ビットアクセス 回の WOR 転送を完了するには ホストは ビットデータモードか 8 ビットデータモードかに応じて 回または 回の ビットまたは 8 ビット書き込みを実行する必要があります 順番に関する要件はありません WOR を構成する全てのワードまたはバイトへの書き込みを実行するならば ホストは下位と上位のどちらのワードまたはバイトから先にアクセスしてもかまいません 同じ WOR アセンブルサイクルで同じワードまたはバイトを書き込むと 未定義または好ましくない動作が生じる事があります HBI ハードウェアには この動作を禁止する仕組みはありません 書き込み回数は 書き込みバイト / ワードカウンタで計数します カウンタは書き込みサイクルの後側のエッジでインクリメントします 全ての書き込みが完了したら 内部レジスタに ビット値が書き込まれます 以外の電源管理モードに設定すると 書き込みバイト / ワードカウンタはリセットされます 9... 読み出しサイクル 読み出しサイクルは CS と R がアクティブ ( または R_WR が読み出しを示しており ENB がアクティブ ) になると開始します ホストアドレスとエンディアンはアドレスラッチサイクルで既に取り込まれています 読み出しサイクルの開始時 適切なレジスタが選択されてそのデータがデータピンに駆動されます バス幅に応じて ワードまたは バイトが読み出されます どのバイト (8 ビットデータモードの場合 ) またはワード ( ビットデータモードの場合 ) が返されるかは 選択したエンディアンと下位アドレス入力で決まります 初期化完了のポーリングデバイスが初期化されるまで HBI は有効なデータを返しません HBI が機能しているかどうかを判定するには バイトオーダテストレジスタ (BYTE_TEST) をポーリングします 回のポーリングは 回または複数回のアドレスラッチサイクルと 回のデータサイクルで構成されます 正しいパターンが読み出された場合 インターフェイスは機能していると考えられます この時点で この時点で ハードウェアコンフィグレーションレジスタ (HW_CFG) のデバイス REY (REY) ビットをポーリングしてデバイスのコンフィグレーションが完了したかどうかを判定できます 電源管理モード中およびモード後の読み出し 以外の電源管理モード中 ホストバスからの読み出し要求は無視されます アクティブな読み出しサイクル中に電源管理モードが に戻ると 残りの読み出しサイクルは無視されます 内部レジスタは影響を受けず HBI の状態は変化しません 8 および ビットアクセス特定のレジスタへのアクセスでは 回の WOR 転送を完了するにはホストは ビットまたは 8 ビット読み出しを 回または 回連続して実行する必要があります 順番に関する要件はありません WOR を構成する全てのワードまたはバイトからの読み出しを実行するならば ホストは下位と上位のどちらのワードまたはバイトから先にアクセスしてもかまいません 同じ WOR から同じワードまたはバイトを読み出すと 未定義または好ましくない動作が生じる事があります HBI ハードウェアには この動作を禁止する仕組みはありません HBI には バイトが読み出された事をカウントする機能しかありません 読み出し回数は 読み出しバイト / ワードカウンタで計数します このカウンタは上記の書き込みカウンタとは別のものです カウンタは読み出しサイクルの後側のエッジでインクリメントします WOR の最後の読み出しで内部読み出しが実行され 読み出しにより状態が変化する CSR はこの時点で更新されます 以外の電源管理モードに設定すると 読み出しバイト / ワードカウンタはリセットされます 特殊な CSR の処理ライブビットハードウェアイベントによって更新されるレジスタビットは 読み出しサイクル中に値が変化しないように読み出しサイクルの開始時にホールドされます または 8 ビットモードでの複数バイト / ワードのライブレジスタ一部のレジスタでは ライブ フィールドまたは関連フィールドが複数のバイトまたはワードにまたがる事があります ビットまたは 8 ビットデータモードで読み出しを実行中 これらフィールドの値がホスト読み出しのサイクル間で変化する可能性があります 過渡値を読み出すのを防ぐため これらのレジスタは最初のバイトまたはワードを読み出すとロックされ 最後のバイトまたはワードを読み出すとロックが解除されます S99_JP - p. Microchip Technology Inc.

65 LN9 以外の電源管理モードに設定すると レジスタのロックは解除されます 読み出しにより状態が変化するレジスタと FIFO FIFO または読み出しにより状態が変化するレジスタは 読み出しサイクルの最後に更新されます 内部読み出しサイクルは 回のみ示され 最後のバイト (8 ビットデータモードの場合 ) またはワード ( ビットデータモードの場合 ) で実行されます 読み出しにより状態が変化するライブレジスタビット前述の通り ライブビットを含むレジスタは読み出しサイクルの開始時にホールドされ ビットおよび 8 ビットアクセスでは複数ビットが複数のバイトまたはワードにまたがるレジスタもロックされます このホールドまたはロック中にハードウェアイベントが発生した場合もライブビットは更新されますが ライブビットがクリアされる等の影響を受けるのは読み出しサイクルの最後であり ハードウェアイベントは失われます これを防ぐため 各 CSR は読み出しまたは複数の読み出しが終わるまでハードウェアイベントによる更新を遅らせます リセットまたは初期化中のレジスタポーリング一部のレジスタは デバイスへのアクセスが可能かどうかを判断するためにリセットまたはデバイス初期化中でのポーリングが可能です これらのレジスタは全てのワードまたはバイトを読み出す必要はなく 回の読み出しのみを実行できます レジスタの同じバイトまたはワードの読み出しを繰り返す事ができます ビットまたは 8 ビットのみを読み出し可能なレジスタ およびリセットまたはデバイス初期化中に読み出し可能なレジスタは 各レジスタの説明に記載しています 9... ホストエンディアン 本デバイスは アドレスラッチサイクルでラッチしたエンディアン選択に基づき ビッグエンディアンとリトルエンディアンのホストバイト順をサポートしています エンディアン選択が Low の場合ホストアクセスはリトルエンディアンで High の場合ホストアクセスはビッグエンディアンです 代表的な応用回路では エンディアン選択は上位アドレスラインに接続し アドレスに基づいてエンディアンを選択できるようにします このインターフェイスは柔軟性が高く PIO アクセスでもホスト M アクセスでもレジスタとメモリで異なるエンディアンを混在させる事ができます 内部バスは全て ビットで バイト順はリトルエンディアンです ホストバスインターフェイス内のロジックは 該当するエンディアンビットと下位アドレスビットの状態に基づいてバイト順を並べ替えます 図 9-: リトルエンディアンのバイト順 (p. ) と図 9-: ビッグエンディアンのバイト順 (p. ) に サポートされるエンディアン設定とデータバスサイズに応じたデータパスの動作を示します Microchip Technology Inc. S99_JP - p.

66 LN9 図 9-: リトルエンディアンのバイト順 8-BIT LITTLE ENIN INTERNL ORER MSB 8 LSB = = = = HOST T BUS -BIT LITTLE ENIN INTERNL ORER MSB 8 LSB = = 8 HOST T BUS S99_JP - p. Microchip Technology Inc.

67 LN9 図 9-: ビッグエンディアンのバイト順 8-BIT BIG ENIN INTERNL ORER MSB 8 LSB = = = = HOST T BUS -BIT BIG ENIN INTERNL ORER MSB 8 LSB = = 8 HOST T BUS Microchip Technology Inc. S99_JP - p.

68 LN9 9.. EtherCT プロセス RM データ FIFO へのアクセス 9... FIFO ダイレクト選択アクセス ホストシステムは FIFO ダイレクト選択信号を使って EtherCT プロセス RM データ FIFO をあたかも つの大きいフラットなアドレス空間のようにアドレス指定できます アドレスラッチサイクル中にラッチされた FIFO ダイレクト選択信号がアクティブの場合 ホストによる書き込みは全て EtherCT プロセス RM 書き込みデータ FIFO に対して実行され ホストによる読み出しは全て EtherCT プロセス RM 読み出しデータ FIFO から実行されます バイトまたはワードを正しく選択するために ラッチされた下位アドレス信号のみをデコードします このモードでは それ以外のアドレス入力は全て無視されます それ以外の動作 ( 例 : WOR アセンブリ FIFO ポップ ) は同じです FIFO ダイレクト選択アクセスのエンディアンは アドレスラッチサイクルでラッチされたエンディアン選択で決まります EtherCT プロセス RM 読み出しデータ FIFO に対するバースト読み出しアクセスはサポートされません しかし リセットイベントが発生するか新しいアドレスが書き込まれるまで FIFO ダイレクト選択信号は維持されるため アドレスラッチの動作を何度も繰り返さなくても複数の読み出しまたは書き込み要求を発行できます 9.. 多重化アドレス指定モードの機能タイミングチャート このセクションでは 多重化アドレス指定モードにおいてアドレス / データ構成とバスサイズの異なる各種読み出しおよび書き込みサイクルのタイミングチャートの例を示します これらのタイミングチャートは サポートされるホストバスの組み合わせを全て網羅したものではありませんが 多重化アドレス指定モードの主な構成の違い ( バスサイズ デュアル / シングルフェイズアドレスラッチ ) が分かるように選んでいます このセクションのタイミングチャートに関する注意事項を以下に示します このセクションのタイミングチャートには アクティブ High の LEHI/LELO CS R WR 信号を示しています これら信号の極性は PI コンフィグレーションレジスタ (HBI モード ) の HBI LE 極性 HBI チップセレクト極性 HBI 読み出し 方向極性 HBI 書き込み イネーブル極性ビットでそれぞれ選択できます 詳細はセクション 9. 制御ラインの極性 (p. ) を参照してください このセクションのタイミングチャートには リトルエンディアンのバイト順を示しています しかし エンディアン信号でビッグエンディアンとリトルエンディアンを動的に選択できます エンディアンが違ってもバイト順が変わるだけで 全体のタイミング要件は同じです 詳細はセクション 9... アドレス / データピンへのエンディアン選択の割り当て (p. ) を参照してください セクション 9... デュアルフェイズアドレスラッチ とセクション 9... シングルフェイズアドレスラッチ のタイミングチャートは R および WR 信号を使っています これ以外に R_WR 信号と ENB 信号を使う事もできます ( セクション 9... R_WR/ENB 制御モードの例 参照 ) HBI 読み出し / 書き込みモードは PI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し / 書き込みモードビットで選択できます R_WRおよびENB 信号の極性はPIコンフィグレーションレジスタ (HBIモード) のHBI 読み出し 方向極性および HBI 書き込み イネーブル極性ビットで選択できます LELO LEHI を CS 信号で制限するかどうかは PI コンフィグレーションレジスタ (HBI モード ) の HBI LE 制限ビットで選択できます 詳細はセクション 9... シングルフェイズアドレスラッチ (p. ) とセクション 9... デュアルフェイズアドレスラッチ (p. ) を参照してください デュアルフェイズアドレスラッチモードでは LEHI サイクルと LELO サイクルの順番に決まりはありません LELO サイクルと LEHI サイクルは どちらかまたは両方をスキップできます デバイスは最後にラッチしたアドレスを保持します シングルフェイズアドレスラッチモードでは LELO サイクルをスキップできます デバイスは最後にラッチしたアドレスを保持します 回の WOR 転送を完了するには複数のバイトまたはワードへのシーケンシャルアクセスが必要なため 8 ビットモードでも ビットモードでも LELO サイクルをスキップする事は通常ありません しかし一部のレジスタは単一のバイトまたはワードのみのアクセスが可能で これらのレジスタにはアドレスのラッチを繰り返さなくても複数アクセスできます ビットモードでも 8 ビットモードでも WOR 全体にアクセスするまで同じ WOR 内でアドレスサイクルを連続する必要があります ( 例外として上記のレジスタを除く ) バイトとワードはどの順番でもアクセスできますが このセクションのタイミングチャートには 下位のアドレスバイトまたはワードから先にアクセスした場合を示しています S99_JP - p.8 Microchip Technology Inc.

69 LN デュアルフェイズアドレスラッチ このセクションでは 多重化アドレス指定モードでデュアルフェイズアドレスラッチを選択した場合の ビットおよび 8 ビットモードの読み出しと書き込みのタイミングチャートを示します ビット読み出しアドレスは [:] から逐次的にラッチされます アドレスフェイズでは [:8] は使わず 駆動されません [:] に対する読み出しが続きます このサイクルを WOR の残りの ビットに対して繰り返します 図 9-: 多重化アドレス指定モード デュアルフェイズラッチ - ビット読み出し LELO LEHI CS Optional Optional R WR [:8] ata :8 ata : [:] ddress Low ddress High ata : ddress+ Low ddress High ata : ビット読み出し LEHI 抑制アドレスは [:] から逐次的にラッチされます アドレスフェイズでは [:8] は使わず 駆動されません [:] に対する読み出しが続きます 次に 下位アドレスを更新して残りのワードにアクセスします 図 9-: 多重化アドレス指定モード デュアルフェイズラッチ - ビット読み出し LEHI なし LELO LEHI CS Optional Optional R WR [:8] ata :8 ata : [:] ddress Low ddress High ata : ddress+ Low ata : Microchip Technology Inc. S99_JP - p.9

70 LN9 ビット書き込みアドレスは [:] から逐次的にラッチされます アドレスフェイズでは [:8] は使わず 駆動されません [:] に対する書き込みが続きます このサイクルを WOR の残りの ビットに対して繰り返します 図 9-: 多重化アドレス指定モード デュアルフェイズラッチ - ビット書き込み LELO LEHI CS Optional Optional R WR [:8] ata :8 ata : [:] ddress Low ddress High ata : ddress+ Low ddress High ata : ビット書き込み LEHI 抑制アドレスは [:] から逐次的にラッチされます アドレスフェイズでは [:8] は使わず 駆動されません [:] に対する書き込みが続きます 次に 下位アドレスを更新して残りのワードにアクセスします 図 9-: 多重化アドレス指定モード デュアルフェイズラッチ - ビット書き込み LEHI なし LELO LEHI CS Optional Optional R WR [:8] ata :8 ata : [:] ddress Low ddress High ata : ddress+ Low ata : S99_JP - p. Microchip Technology Inc.

71 LN9 一定アドレスに対する ビット複数読み出しおよび書き込みアドレスは [:] から逐次的にラッチされます アドレスフェイズでは [:8] は使わず 駆動されません [:] に対する読み出しと書き込みが続きます 通常は 少なくとも LELO で下位アドレスを更新して同じ WOR の両方のワードに対して ビット読み出しを 回実行する必要があります 同じワードに対して ビット読み出しまたは書き込みを繰り返すのは特殊な場合に限られます 図 9-: 多重化アドレス指定モード デュアルフェイズラッチ - 一定アドレスに対する ビット複数読み出しおよび書き込み LELO LEHI CS Optional R WR [:8] ata :8 ata :8 ata :8 ata :8 ata :8 [:] ddress Low ddress High ata : ata : ata : ata : ata : 8 ビット読み出しアドレスは [:] から逐次的にラッチされます [:] に対する読み出しが続きます [:8] ピンは使わず 駆動されません このサイクルを WOR の残りのバイトに対して繰り返します 図 9-8: 多重化アドレス指定モード デュアルフェイズラッチ - 8 ビット読み出し LELO LEHI CS Optional Optional Optional Optional R WR [:8] Hi-Z [:] ddress Low ddress High ata : ddress+ Low ddress High ata :8 ddress+ Low ddress High ata : ddress+ Low ddress High ata : Microchip Technology Inc. S99_JP - p.

72 LN9 8 ビット読み出し LEHI 抑制アドレスは [:] から逐次的にラッチされます [:] に対する読み出しが続きます [:8] ピンは使わず 駆動されません 次に 下位アドレスを更新して残りのバイトにアクセスします 図 9-9: 多重化アドレス指定モード デュアルフェイズラッチ - 8 ビット読み出し LEHI なし LELO LEHI CS Optional Optional Optional Optional R WR [:8] Hi-Z [:] ddress Low ddress High ata : ddress+ Low ata :8 ddress+ Low ata : ddress+ Low ata : 8 ビット書き込みアドレスは [:] から逐次的にラッチされます [:] に対する書き込みが続きます [:8] ピンは使わず 駆動されません このサイクルを WOR の残りのバイトに対して繰り返します 図 9-: 多重化アドレス指定モード デュアルフェイズラッチ - 8 ビット書き込み LELO LEHI CS Optional Optional Optional Optional R WR [:8] Hi-Z [:] ddress Low ddress High ata : ddress+ Low ddress High ata :8 ddress+ Low ddress High ata : ddress+ Low ddress High ata : S99_JP - p. Microchip Technology Inc.

73 LN9 8 ビット書き込み LEHI 抑制アドレスは [:] から逐次的にラッチされます [:] に対する書き込みが続きます [:8] ピンは使わず 駆動されません 次に 下位アドレスを更新して残りのバイトにアクセスします 図 9-: 多重化アドレス指定モード デュアルフェイズラッチ - 8 ビット書き込み LEHI なし LELO LEHI CS Optional Optional Optional Optional R WR [:8] Hi-Z [:] ddress Low ddress High ata : ddress+ Low ata :8 ddress+ Low ata : ddress+ Low ata : 一定アドレスに対する 8 ビット複数読み出しおよび書き込みアドレスは [:] から逐次的にラッチされます [:] に対する読み出しと書き込みが続きます [:8] ピンは使わず 駆動されません 通常は 少なくとも LELO で下位アドレスを更新して同じ WOR の全てのバイトに対して 8 ビット読み出しを 回実行する必要があります 同じバイトに対して 8 ビット読み出しまたは書き込みを繰り返すのは特殊な場合に限られます 図 9-: 多重化アドレス指定モード デュアルフェイズラッチ - 一定アドレスに対する 8 ビット複数読み出しおよび書き込み LELO LEHI CS Optional R WR [:8] Hi-Z [:] ddress Low ddress High ata : ata : ata : ata : ata : Microchip Technology Inc. S99_JP - p.

74 LN シングルフェイズアドレスラッチ このセクションでは 多重化アドレス指定モードでシングルフェイズアドレスラッチを選択した場合の ビットおよび 8 ビットモードの読み出しと書き込みのタイミングチャートを示します ビット読み出しアドレスは [:] と [:8] から同時にラッチされます [:] に対する読み出しが続きます このサイクルを WOR の残りの ビットに対して繰り返します 図 9-: 多重化アドレス指定モード シングルフェイズラッチ - ビット読み出し LELO LEHI CS Optional Optional R WR [:8] ddress High ata :8 ddress High ata : [:] ddress Low ata : ddress+ Low ata : ビット書き込みアドレスは [:] と [:8] から同時にラッチされます [:] に対する書き込みが続きます このサイクルを WOR の残りの ビットに対して繰り返します 図 9-: 多重化アドレス指定モード シングルフェイズラッチ - ビット書き込み LELO LEHI CS Optional Optional R WR [:8] ddress High ata :8 ddress High ata : [:] ddress Low ata : ddress+ Low ata : S99_JP - p. Microchip Technology Inc.

75 LN9 一定アドレスに対する ビット複数読み出しおよび書き込みアドレスは [:] と [:8] から同時にラッチされます [:] に対する読み出しと書き込みが続きます. 通常は 同じ WOR の両方のワードに対して ビット読み出しを 回実行する必要があります 同じワードに対して ビット読み出しまたは書き込みを繰り返すのは特殊な場合に限られます 図 9-: 多重化アドレス指定モード シングルフェイズラッチ - 一定アドレスに対する ビット複数読み出しおよび書き込み LELO LEHI CS Optional R WR [:8] ddress High ata :8 ata :8 ata :8 ata :8 ata :8 [:] ddress Low ata : ata : ata : ata : ata : 8 ビット読み出しアドレスは [:] と [:8] から同時にラッチされます [:] に対する読み出しが続きます [:8] ピンはホストが上位アドレスを駆動し続ける可能性があるため データフェイズでは使わず 駆動されません このサイクルを WOR の残りのバイトに対して繰り返します 図 9-: 多重化アドレス指定モード シングルフェイズラッチ - 8 ビット読み出し LELO LEHI CS Optional Optional Optional Optional R WR [:8] ddress High ddress High ddress High ddress High [:] ddress Low ata : ddress+ Low ata :8 ddress+ Low ata : ddress+ Low ata : Microchip Technology Inc. S99_JP - p.

76 LN9 8 ビット書き込みアドレスは [:] と [:8] から同時にラッチされます [:] に対する書き込みが続きます [:8] ピンはホストが上位アドレスを駆動し続ける可能性があるため データフェイズでは使わず 駆動されません このサイクルを WOR の残りのバイトに対して繰り返します 図 9-: 多重化アドレス指定モード シングルフェイズラッチ - 8 ビット書き込み LELO LEHI CS Optional Optional Optional Optional R WR [:8] ddress High ddress High ddress High ddress High [:] ddress Low ata : ddress+ Low ata :8 ddress+ Low ata : ddress+ Low ata : 一定アドレスに対する 8 ビット複数読み出しおよび書き込みアドレスは[:] と[:8] から同時にラッチされます [:] に対する読み出しと書き込みが続きます [:8] ピンはホストが上位アドレスを駆動し続ける可能性があるため データフェイズでは使わず 駆動されません 通常は 同じ WOR の全てのバイトに対して 8 ビット読み出しを 回実行する必要があります 同じバイトに対して 8 ビット読み出しまたは書き込みを繰り返すのは特殊な場合に限られます 図 9-8: 多重化アドレス指定モード シングルフェイズラッチ - 一定アドレスに対する 8 ビット複数読み出しおよび書き込み LELO LEHI CS Optional R WR [:8] ddress High [:] ddress Low ata : ata : ata : ata : ata : S99_JP - p. Microchip Technology Inc.

77 LN R_WR/ENB 制御モードの例 このセクションでは R_WR 信号と ENB 信号を使った読み出しと書き込みのタイミングチャートを示します HBI 読み出し / 書き込みモードは PI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し / 書き込みモードビットで選択できます ビット このセクションでは ビットモードのデュアルフェイズアドレスラッチの例を示しています しかし R_WR 信号と ENB 信号はその他全ての多重化アドレス指定モードで同様に使えます このセクションでは ENB 信号をアクティブ High とし R_WR 信号が Low の時に読み出し High の時に書き込みとした場合の例を示しています R_WR および ENB 信号の極性は PI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し 方向極性および HBI 書き込み イネーブル極性ビットで選択できます 図 9-9: 多重化アドレス指定モード R_WR/ENB による制御の例 - ビット読み出し LELO LEHI CS Optional Optional R_WR ENB [:8] ata :8 ata : [:] ddress Low ddress High ata : ddress+ Low ddress High ata : 図 9-: 多重化アドレス指定モード R_WR/ENB による制御の例 - ビット書き込み LELO LEHI CS Optional Optional R_WR ENB [:8] ata :8 ata : [:] ddress Low ddress High ata : ddress+ Low ddress High ata : Microchip Technology Inc. S99_JP - p.

78 LN9 9.. 多重化アドレス指定モードのタイミング要件 このセクションの図と表は 多重化アドレス / データモード中のタイミング要件を示します タイミング要件は多くのモード ( 例 : デュアルフェイズとシングルフェイズ 8 ビットと ビット ) で共通であるため 多くのタイミング要件を同じ図に記載しています 従って この図は必ずしも特定の機能動作を表していません このセクションのタイミング仕様に関する注意事項を以下に示します このセクションのタイミングチャートには アクティブ High の LEHI/LELO CS R WR R_WR ENB 信号を示しています これら信号の極性は PI コンフィグレーションレジスタ (HBI モード ) の HBI LE 極性 HBI チップセレクト極性 HBI 読み出し 方向極性 HBI 書き込み イネーブル極性ビットでそれぞれ選択できます 詳細はセクション 9. 制御ラインの極性 (p. ) を参照してください LELO LEHI を CS 信号で制限するかどうかは PI コンフィグレーションレジスタ (HBI モード ) の HBI LE 制限ビットで選択できます これは破線で示しています LELO/LEHI と CS の間のタイミング要件は このモードがアクティブな場合のみ適用されます デュアルフェイズアドレスラッチモードでは LEHI サイクルと LELO サイクルの順番に決まりはありません 実線は LEHI から先に実行する場合を示しています 破線は LELO から先に実行する場合を示しています 読み出しサイクルの後には アドレスサイクル 書き込みサイクル 別の読み出しサイクルのいずれかを続ける事ができます 書き込みサイクルの後には 読み出しサイクルまたは別の書き込みサイクルを続ける事ができます これらは破線で示しています 9... 読み出しタイミング要件 R 信号とWR 信号を使う場合 ホスト読み出しサイクルはCSがアクティブでRがアサートされると開始します Rがネゲートされるとサイクルが終了します CS は R と同時にアサートおよびネゲートできますが R がアクティブな間はできません R_WR 信号とENB 信号を使う場合 ホスト読み出しサイクルはR_WRが読み出しを示しておりCSがアクティブで ENB がアサートされると開始します ENB がネゲートされるとサイクルが終了します CS は ENB と同時にアサートおよびネゲートできますが ENB がアクティブな間はできません 機能の説明はセクション 9.. 多重化アドレス指定モードの機能タイミングチャート (p. 8) を参照してください 図 9-: 多重化アドレス指定モードの読み出しサイクルのタイミング CS t csale t csrd t rdcs LEHI t wale t rdale LELO t aleale t rdale [:] input t adrs t adrh [:8] input R_WR t rdwrs t rdwrh ENB, R t alerd t rd t rdcyc t rdrd WR t rdwr t aledv t rdon, t cson t rddh, t csdh [:8] output t rddv, t csdv t rddz, t csdz [:] output S99_JP - p.8 Microchip Technology Inc.

79 LN9 表 9-: 多重化アドレス指定モードの読み出しサイクルのタイミング値 記号説明 Min. Typ. Max. 単位 t csale LELO LEHI がアクティブになる前の CS セットアップ時間 Note Note ns t csrd R または ENB がアクティブになる前の CS セットアップ時間 ns t rdcs R または ENB が非アクティブになった後の CS ホールド時間 ns t wale LELO LEHI パルス幅 ns t adrs LELO LEHI が非アクティブになる前のアドレスセットアップ時間 ns t adrh LELO LEHI が非アクティブになった後のアドレスホールド時間 ns t aleale t alerd t rdwrs t rdwrh LELO が非アクティブになってから LEHI がアクティブになるまでの時間 LEHI が非アクティブになってから LELO がアクティブになるまでの時間 Note Note LELO LEHI が非アクティブになってから R または ENB がアクティブになるまでの時間 Note ENB がアクティブになる前の R_WR セットアップ時間 Note ENB が非アクティブになった後の R_WR ホールド時間 Note ns ns ns ns t rdon R または ENB からのデータバッファターンオン時間 ns t rddv R または ENB がアクティブになってからデータ有効までの時間 ns t rddh R または ENB が非アクティブになった後のデータ出力ホールド時間 ns t rddz R または ENB が非アクティブになった後のデータバッファターンオフ時間 9 ns t cson CS からのデータバッファターンオン時間 ns t csdv CS がアクティブになってからデータ有効までの時間 ns t csdh CS が非アクティブになった後のデータ出力ホールド時間 ns t csdz CS が非アクティブになった後のデータバッファターンオフ時間 9 ns t aledv LELO LEHI が非アクティブになってからデータ有効までの時間 Note ns t rd R または ENB のアクティブ時間 ns t rdcyc R または ENB のサイクル時間 ns t rdale アドレスフェイズ前の R または ENB ネゲート時間 ns t rdrd t rdwr 次の R または ENB の前の R または ENB ネゲート時間 Note 次の WR の前の R ネゲート時間 Note Note ns ns Note : Note : デュアルフェイズアドレス指定です LEHI/LELO の順番によります Microchip Technology Inc. S99_JP - p.9

80 LN9 Note : Note : Note : Note : LELO LEHI を CS で制限する場合です R_WR 信号と ENB 信号を使う場合です アドレスフェイズを挟まない場合です R 信号と WR 信号を使う場合です タイミング値は等価試験負荷容量 pf の場合のものです 9... 書き込みタイミング要件 R 信号とWR 信号を使う場合 ホスト書き込みサイクルはCSがアクティブでWRがアサートされると開始します WRがネゲートされるとサイクルが終了します CS は WR と同時にアサートおよびネゲートできますが WR がアクティブな間はできません R_WR 信号とENB 信号を使う場合 ホスト書き込みサイクルはR_WRが書き込みを示しておりCSがアクティブで ENB がアサートされると開始します ENB がネゲートされるとサイクルが終了します CS は ENB と同時にアサートおよびネゲートできますが ENB がアクティブな間はできません 機能の説明はセクション 9.. 多重化アドレス指定モードの機能タイミングチャート (p. 8) を参照してください 図 9-: 多重化アドレス指定モードの書き込みサイクルのタイミング t csale t cswr t wrcs CS LEHI t wale t wrale LELO t aleale t wrale [:] input t adrs t adrh [:8] input R_WR t ds t dh t rdwrs t rdwrh t alewr t wr t wrcyc t wrwr ENB, WR t wrrd R S99_JP - p.8 Microchip Technology Inc.

81 LN9 表 9-: 多重化アドレス指定モードの書き込みサイクルのタイミング値 記号説明 Min. Typ. Max. 単位 t csale LELO LEHI がアクティブになる前の CS セットアップ時間 Note 9 Note 8 ns t cswr WR または ENB がアクティブになる前の CS セットアップ時間 ns t wrcs WR または ENB が非アクティブになった後の CS ホールド時間 ns t wale LELO LEHI パルス幅 ns t adrs LELO LEHI が非アクティブになる前のアドレスセットアップ時間 ns t adrh LELO LEHI が非アクティブになった後のアドレスホールド時間 ns t aleale t alewr t rdwrs t rdwrh LELO が非アクティブになってから LEHI がアクティブになるまでの時間 LEHI が非アクティブになってから LELO がアクティブになるまでの時間 Note Note 8 LELO LEHI が非アクティブになってから WR または ENB がアクティブになるまでの時間 Note 8 ENB がアクティブになる前の R_WR セットアップ時間 Note ENB が非アクティブになった後の R_WR ホールド時間 Note ns ns ns ns t ds WR または ENB が非アクティブになる前のデータセットアップ時間 ns t dh WR または ENB が非アクティブになった後のデータホールド時間 ns t wr WR または ENB のアクティブ時間 ns t wrcyc WR または ENB のサイクル時間 ns t wrale アドレスフェイズ前の WR または ENB ネゲート時間 ns t wrwr t wrrd 次の WR または ENB の前の WR または ENB ネゲート時間 Note 次の R の前の WR ネゲート時間 Note Note ns ns Note : デュアルフェイズアドレス指定です Note 8: LEHI/LELO の順番によります Note 9: LELO LEHI を CS で制限する場合です Note : R_WR 信号と ENB 信号を使う場合です Note : アドレスフェイズを挟まない場合です Note : R 信号と WR 信号を使う場合です Microchip Technology Inc. S99_JP - p.8

82 LN9 9. インデックスアドレス指定モード インデックスアドレス指定モードでは デバイスの内部レジスタとメモリへはインデックスレジスタとデータレジスタを使って間接的にアクセスします 目的の内部アドレスを特定のオフセットでデバイスに書き込みます 書き込まれた値は 対応するデータレジスタアドレスにアクセスする際に内部アドレスとして使います インデックス / データレジスタのセットは つあるため あるスレッドのインデックスセットが別のスレッドによって破壊される心配がなく マルチスレッド動作が可能です エンディアンは インデックス / データレジスタのペアごとに設定できます FIFO へのアクセス用にもう つのデータレジスタがあります ホストアドレスレジスタマップを以下に示します 8 ビットデータモードでは ホストアドレス入力 (R[:]) はバイトアドレスです ビットデータモードでは R は使わずホストアドレス入力 (R[:]) はワードアドレスです セクション 9... インデックスレジスタバイパス FIFO アクセス で後述するように アドレス 8h-Bh に対する読み出しまたは書き込み時は EtherCT プロセス RM データ FIFO にアクセスします 表 9-: ホストバスインターフェイスのインデックスアドレス指定モードのレジスタマップ バイトアドレス記号レジスタ名 h-h HBI_IX_ ホストバスインターフェイスインデックスレジスタ h-h HBI_T_ ホストバスインターフェイスデータレジスタ 8h-Bh HBI_IX_ ホストバスインターフェイスインデックスレジスタ Ch-Fh HBI_T_ ホストバスインターフェイスデータレジスタ h-h HBI_IX_ ホストバスインターフェイスインデックスレジスタ h-h HBI_T_ ホストバスインターフェイスデータレジスタ 8h-Bh PROCESS_RM_FIFO プロセス RM 書き込みデータ FIFO プロセス RM 読み出しデータ FIFO Ch-Fh HBI_CFG ホストバスインターフェイスコンフィグレーションレジスタ S99_JP - p.8 Microchip Technology Inc.

83 LN9 9.. ホストバスインターフェイスインデックスレジスタ インデックスレジスタは データモードに応じてワードまたはバイトとして書き込み可能です これらレジスタへの書き込み時には WOR アセンブリの規則を気にする必要はありません インデックスレジスタのフォーマットは以下の通りです bit 説明既定値 : 予約 RO - : 内部アドレス対応するデータレジスタにアクセスする際に使うアドレスです 各インデックスレジスタによって提供される内部アドレスは 常にバイトアドレスと見なします R/W h Note Note : この既定値を使ってレジスタのエンディアンを判定できます 9.. ホストバスインターフェイスコンフィグレーションレジスタ HBI コンフィグレーションレジスタを使ってインターフェイスのエンディアンを指定します 各インデックス / データレジスタペア および FIFO アクセスのエンディアンを個別に指定できます このレジスタは つのバイトに同じ内容のシャドウコピーがあるため どのエンディアンでもアクセスできます HBI コンフィグレーションレジスタは データモードに応じてワードまたはバイトとして書き込み可能です このレジスタへの書き込み時には WOR アセンブリの規則を気にする必要はありません コンフィグレーションレジスタのフォーマットは以下の通りです bit 説明既定値 :8 予約 RO - FIFO エンディアンシャドウ R/W b このビットはビット のシャドウです ホストバスインターフェイスインデックス / データレジスタ エンディアンシャドウ R/W b このビットはビット のシャドウです ホストバスインターフェイスインデックス / データレジスタ エンディアンシャドウ R/W b このビットはビット のシャドウです ホストバスインターフェイスインデックス / データレジスタ エンディアンシャドウ R/W b このビットはビット のシャドウです : 予約 RO - 9 FIFO エンディアンシャドウ R/W b このビットはビット のシャドウです 8 ホストバスインターフェイスインデックス / データレジスタ エンディアンシャドウ R/W b このビットはビット のシャドウです ホストバスインターフェイスインデックス / データレジスタ エンディアンシャドウ R/W b このビットはビット のシャドウです ホストバスインターフェイスインデックス / データレジスタ エンディアンシャドウ R/W b このビットはビット のシャドウです : 予約 RO - FIFO エンディアンシャドウ このビットはビット のシャドウです ホストバスインターフェイスインデックス / データレジスタ エンディアンシャドウ このビットはビット のシャドウです R/W R/W b b Microchip Technology Inc. S99_JP - p.8

84 LN9 bit 説明既定値 9 ホストバスインターフェイスインデックス / データレジスタ エンディアンシャドウ R/W b このビットはビット のシャドウです 8 ホストバスインターフェイスインデックス / データレジスタ エンディアンシャドウ R/W b このビットはビット のシャドウです : 予約 RO - FIFO エンディアンこのビットは インデックス / データレジスタ以外の方法で FIFO にアクセスする場合のエンディアンを指定します = リトルエンディアン = ビッグエンディアン R/W b このレジスタのエンディアンに関する曖昧さを防ぐため ビット 9 はシャドウコピーとしています 書き込み中にこれらビットが つでもセットされると 残りのビットも全てセットされます ホストバスインターフェイスインデックス / データレジスタ エンディアンこのビットは インデックス / データレジスタセット のエンディアンを指定します = リトルエンディアン = ビッグエンディアン このレジスタのエンディアンに関する曖昧さを防ぐため ビット 8 はシャドウコピーとしています 書き込み中にこれらビットが つでもセットされると 残りのビットも全てセットされます ホストバスインターフェイスインデックス / データレジスタ エンディアンこのビットは インデックス / データレジスタセット のエンディアンを指定します = リトルエンディアン = ビッグエンディアン このレジスタのエンディアンに関する曖昧さを防ぐため ビット 9 はシャドウコピーとしています 書き込み中にこれらビットが つでもセットされると 残りのビットも全てセットされます ホストバスインターフェイスインデックス / データレジスタ エンディアンこのビットは インデックス / データレジスタセット のエンディアンを指定します = リトルエンディアン = ビッグエンディアン このレジスタのエンディアンに関する曖昧さを防ぐため ビット 8 はシャドウコピーとしています 書き込み中にこれらビットが つでもセットされると 残りのビットも全てセットされます R/W R/W R/W b b b S99_JP - p.8 Microchip Technology Inc.

85 LN9 9.. インデックスおよびコンフィグレーションレジスタのデータへのアクセス ホストデータバスは または 8 ビット幅を選択できます HBI インデックスレジスタとコンフィグレーションレジスタは ビット幅で データモードに応じてワードまたはバイトとして書き込み可能です これらのレジスタにはワードまたはバイトから WOR に変換する仕組みがないため 変換の必要はありません 9... 書き込みサイクル 書き込みサイクルは CS と WR がアクティブ ( または R_WR が書き込みを示しており ENB がアクティブ ) になると開始します 書き込みサイクルの後側のエッジ (WR CS ENB のいずれかが非アクティブ状態に遷移するエッジ ) で ホストデータがコンフィグレーションレジスタまたはいずれか つのインデックスレジスタに取り込まれます バス幅に応じて ワードまたは バイトが書き込まれます 影響を受けるワードまたはバイトは レジスタのエンディアン ( ホストバスインターフェイスコンフィグレーションレジスタで指定 ) と下位アドレス入力で決まります ビットデータモードでのバイト単位のアクセスはサポートしません 初期化後の書き込みデバイス初期化後 読み出しサイクルを 回実行するまでホストバスからの書き込みは無視されます 電源管理モード中およびモード後の書き込み 以外の電源管理モード中またはモード後は 読み出しサイクルを 回実行するまでホストバスからの書き込みは無視されます 9... 読み出しサイクル 読み出しサイクルは CS と R がアクティブ ( または R_WR が読み出しを示しており ENB がアクティブ ) になると開始します ホストアドレスはホストバスから直接使います 読み出しサイクルの開始時 適切なレジスタが選択されてそのデータがデータピンに駆動されます バス幅に応じて ワードまたは バイトが読み出されます どのバイト (8 ビットデータモードの場合 ) またはワード ( ビットデータモードの場合 ) が返されるかは レジスタのエンディアン ( ホストバスインターフェイスコンフィグレーションレジスタで指定 ) と下位アドレス入力で決まります 9.. 内部レジスタのデータへのアクセス ホストデータバスは または 8 ビット幅を選択でき 内部レジスタは全て ビット幅です ホストバスインターフェイスは 8 ビットデータモードか ビットデータモードかに応じてバイトまたはワードを WOR に変換します 回の書き込みまたは読み出しを実行するには 同じ WOR 内で 回または 回のアクセスが必要です 各データレジスタおよび FIFO ダイレクトアドレスへのアクセスには それぞれ個別にワードまたはバイトから WOR に変換する機能があります これらレジスタ および HBI インデックスおよびコンフィグレーションレジスタへのアクセスを混在させてもデータが破損する事はありません 9... 書き込みサイクル 書き込みサイクルは CS と WR がアクティブ ( または R_WR が書き込みを示しており ENB がアクティブ ) になると開始します ホストバスからのホストアドレスでいずれか つのインデックスレジスタの内容を選択します この動作の結果は 書き込みサイクルの前側のエッジで取り込まれます 書き込みサイクルの前側のエッジではホストバスからのホストアドレス入力も取り込まれます これらは 以下の 8 ビットまたは ビットデータモードに応じて適切な書き込みバイト / ワードカウンタをインクリメントする目的 および適切な WOR アセンブリレジスタを選択する目的で使います 書き込みサイクルの後側のエッジ (WR CS ENB のいずれかが非アクティブ状態に遷移 ) で ホストデータがいずれか つのデータレジスタに取り込まれます バス幅に応じて ワードまたは バイトが取り込まれます これは WOR アセンブリとして機能し 影響を受けるワード ( ビットデータモードの場合 ) またはバイト (8 ビットデータモードの場合 ) は下位ホストアドレス入力で決まります バイトスワップもレジスタのエンディアン ( ホストバスインターフェイスコンフィグレーションレジスタで指定 ) に基づいてこの時点で実行されます つのデータレジスタおよび FIFO アクセス用にそれぞれ個別の書き込みバイト / ワードカウンタと WOR アセンブリレジスタがあります 初期化後の書き込みデバイス初期化後 読み出しサイクルを 回実行するまでホストバスからの書き込みは無視されます Microchip Technology Inc. S99_JP - p.8

86 LN9 電源管理モード中およびモード後の書き込み 以外の電源管理モード中またはモード後は 読み出しサイクルを 回実行するまでホストバスからの書き込みは無視されます 8 および ビットアクセス 回の WOR 転送を完了するには ホストは ビットデータモードか 8 ビットデータモードかに応じて 回または 回の ビットまたは 8 ビット書き込みを実行する必要があります 順番に関する要件はありません WOR を構成する全てのワードまたはバイトへの書き込みを実行するならば ホストは下位と上位のどちらのワードまたはバイトから先にアクセスしてもかまいません 同じ WOR に同じワードまたはバイトを書き込むと 未定義または好ましくない動作が生じる事があります HBI ハードウェアには この動作を禁止する仕組みはありません つのインデックス / データレジスタペアを使って同じ内部レジスタにアクセスすると 未定義または好ましくない動作が生じる事があります HBI ハードウェアには この動作を禁止する仕組みはありません 同じデータレジスタに対して読み出しと書き込みを混在させると 未定義または好ましくない動作が生じる事があります HBI ハードウェアには この動作を禁止する仕組みはありません 書き込み回数は 書き込みバイト / ワードカウンタで計数します 各データレジスタには それぞれ専用のバイト / ワードカウンタがあります 上で取り込んだホストアドレスに基づき 適切なカウンタが書き込みサイクルの後側のエッジでインクリメントします 全ての書き込みが完了したら 上で取り込んだアドレスで選択した内部レジスタに ビット値が書き込まれます 書き込まれるデータは 上で取り込んだホストアドレスに基づいて つの WOR アセンブリレジスタのいずれか つから選択されます 以外の電源管理モードに設定すると 全ての書き込みバイト / ワードカウンタがリセットされます 9... 読み出しサイクル 読み出しサイクルは CS と R がアクティブ ( または R_WR が読み出しを示しており ENB がアクティブ ) になると開始します ホストバスからのホストアドレスでいずれか つのインデックスレジスタの内容を選択します この動作の結果は内部レジスタの選択に使われ 書き込みサイクルの前側のエッジで取り込まれます 読み出しサイクルの前側のエッジではホストバスからのホストアドレス入力も取り込まれます これらは 以下の 8 ビットまたは ビットデータモードに応じて適切な読み出しバイト / ワードカウンタをインクリメントする目的で使います 読み出しサイクルの開始時 適切なレジスタが選択されてそのデータがデータピンに駆動されます バス幅に応じて ワードまたは バイトが読み出されます どのバイト (8 ビットデータモードの場合 ) またはワード ( ビットデータモードの場合 ) が返されるかは データレジスタのエンディアン ( ホストバスインターフェイスコンフィグレーションレジスタで指定 ) と下位アドレス入力で決まります つのデータレジスタおよび FIFO アクセス用にそれぞれ個別の読み出しバイト / ワードカウンタがあります 初期化完了のポーリングデバイスが初期化されるまで HBI は有効なデータを返しません HBI が機能しているかどうかを判定するには まずホストバスインターフェイスインデックスレジスタ をポーリングし 次にバイトオーダテストレジスタ (BYTE_TEST) をポーリングします 正しいパターンが読み出された場合 インターフェイスは機能していると考えられます この時点で この時点で ハードウェアコンフィグレーションレジスタ (HW_CFG) のデバイス REY (REY) ビットをポーリングしてデバイスのコンフィグレーションが完了したかどうかを判定できます 電源管理モード中およびモード後の読み出し 以外の電源管理モード中 ホストバスからの読み出しは無視されます アクティブな読み出しサイクル中に電源管理モードが に戻ると 残りの読み出しサイクルは無視されます 内部レジスタは影響を受けず HBI の状態は変化しません S99_JP - p.8 Microchip Technology Inc.

87 LN9 8 および ビットアクセス特定のレジスタへのアクセスでは 回の WOR 転送を完了するにはホストは ビットまたは 8 ビット読み出しを 回または 回連続して実行する必要があります 順番に関する要件はありません WOR を構成する全てのワードまたはバイトからの読み出しを実行するならば ホストは下位と上位のどちらのワードまたはバイトから先にアクセスしてもかまいません 同じ WOR から同じワードまたはバイトを読み出すと 未定義または好ましくない動作が生じる事があります HBI ハードウェアには この動作を禁止する仕組みはありません HBI には バイトが読み出された事をカウントする機能しかありません つのインデックス / データレジスタペアを使って同じ内部レジスタにアクセスすると 未定義または好ましくない動作が生じる事があります HBI ハードウェアには この動作を禁止する仕組みはありません 同じデータレジスタに対して読み出しと書き込みを混在させると 未定義または好ましくない動作が生じる事があります HBI ハードウェアには この動作を禁止する仕組みはありません 読み出し回数は 読み出しバイト / ワードカウンタで計数します 各データレジスタには それぞれ専用のバイト / ワードカウンタがあります これらのカウンタは上記の書き込みカウンタとは別のものです 上で取り込んだホストアドレスに基づき 適切なカウンタが読み出しサイクルの後側のエッジでインクリメントします WOR の最後の読み出しで内部読み出しが実行され 読み出しにより状態が変化する CSR はこの時点で更新されます 以外の電源管理モードに設定すると 全ての読み出しバイト / ワードカウンタがリセットされます 特殊な CSR の処理ライブビットハードウェアイベントによって更新されるレジスタビットは 読み出しサイクル中に値が変化しないように読み出しサイクルの開始時にホールドされます または 8 ビットモードでの複数バイト / ワードのライブレジスタ一部の内部レジスタでは フィールドまたは関連フィールドが複数のバイトまたはワードにまたがる事があります ビットまたは 8 ビットデータモードで読み出しを実行中 これらフィールドの値がホスト読み出しのサイクル間で変化する可能性があります 過渡値を読み出すのを防ぐため これらのレジスタは最初のバイトまたはワードを読み出すとロックされ 最後のバイトまたはワードを読み出すとロックが解除されます 以外の電源管理モードに設定すると レジスタのロックは解除されます 読み出しにより状態が変化するレジスタと FIFO FIFO または読み出しにより状態が変化するレジスタは 読み出しサイクルの最後に更新されます 内部読み出しサイクルは 回のみ示され 最後のバイト (8 ビットデータモードの場合 ) またはワード ( ビットデータモードの場合 ) で実行されます 読み出しにより状態が変化するライブレジスタビット前述の通り ライブビットを含むレジスタは読み出しサイクルの開始時にホールドされ ビットおよび 8 ビットアクセスでは複数ビットが複数のバイトまたはワードにまたがるレジスタもロックされます このホールドまたはロック中にハードウェアイベントが発生した場合もライブビットは更新されますが ライブビットがクリアされる等の影響を受けるのは読み出しサイクルの最後であり ハードウェアイベントは失われます これを防ぐため 各 CSR は読み出しまたは複数の読み出しが終わるまでハードウェアイベントによる更新を遅らせます リセットまたは初期化中のレジスタポーリング一部のレジスタは デバイスへのアクセスが可能かどうかを判断するためにリセットまたはデバイス初期化中でのポーリングが可能です これらのレジスタは全てのワードまたはバイトを読み出す必要はなく 回の読み出しのみを実行できます レジスタの同じバイトまたはワードの読み出しを繰り返す事ができます ビットまたは 8 ビットのみを読み出し可能なレジスタ およびリセットまたはデバイス初期化中に読み出し可能なレジスタは 各レジスタの説明に記載しています 9... ホストエンディアン 本デバイスは ホストバスインターフェイスコンフィグレーションレジスタのエンディアンビットに基づき ビッグエンディアンとリトルエンディアンのホストバイト順をサポートしています 該当するエンディアンビットが Low の場合ホストアクセスはリトルエンディアンで High の場合ホストアクセスはビッグエンディアンです 各インデックス / データレジスタペア および FIFO ダイレクト選択アクセスのエンディアンを個別に指定できます Microchip Technology Inc. S99_JP - p.8

88 LN9 内部バスは全て ビットで バイト順はリトルエンディアンです ホストバスインターフェイス内のロジックは 該当するエンディアンビットと下位アドレスライン (R[:]) の状態に基づいてバイト順を並べ替えます 図 9-: リトルエンディアンのバイト順 (p. 88) と図 9-: ビッグエンディアンのバイト順 (p. 89) に サポートされるエンディアン設定とデータバスサイズに応じたデータパスの動作を示します 図 9-: リトルエンディアンのバイト順 8-BIT LITTLE ENIN INTERNL ORER MSB 8 LSB = = = = HOST T BUS -BIT LITTLE ENIN INTERNL ORER MSB 8 LSB = = 8 HOST T BUS S99_JP - p.88 Microchip Technology Inc.

89 LN9 図 9-: ビッグエンディアンのバイト順 8-BIT BIG ENIN INTERNL ORER MSB 8 LSB = = = = HOST T BUS -BIT BIG ENIN INTERNL ORER MSB 8 LSB = = 8 HOST T BUS Microchip Technology Inc. S99_JP - p.89

90 LN9 9.. EtherCT プロセス RM データ FIFO へのアクセス 9... インデックスレジスタバイパス FIFO アクセス インデックスレジスタ経由でのアクセスとは別に インデックスレジスタをバイパスしてアドレス 8h-Bh の FIFO にアクセスする事もできます このアクセスでは ホストによる書き込みは EtherCT プロセス RM 書き込みデータ FIFO に対して実行され ホストによる読み出しは EtherCT プロセス RM データ FIFO から実行されます 関連するインデックスレジスタはありません この方法による FIFO アクセスのエンディアンは ホストバスインターフェイスコンフィグレーションレジスタの FIFO エンディアンビットで指定します 9.. インデックスアドレス指定モードの機能タイミングチャート このセクションでは 多重化しないインデックスアドレス指定モードにおいて構成とバスサイズの異なる各種読み出しおよび書き込みサイクルのタイミングチャートの例を示します これらのタイミングチャートは サポートされるホストバスの組み合わせを全て網羅したものではありませんが インデックスアドレス指定モードの主な構成の違い ( バスサイズ コンフィグレーション / インデックス / データ /FIFOダイレクトサイクル ) が分かるように選んでいます このセクションのタイミングチャートに関する注意事項を以下に示します このセクションのタイミングチャートには アクティブ High の CS R WR 信号を示しています これら信号の極性は PI コンフィグレーションレジスタ (HBI モード ) の HBI チップセレクト極性 HBI 読み出し 方向極性 HBI 書き込み イネーブル極性ビットでそれぞれ選択できます 詳細はセクション 9. 制御ラインの極性 (p. ) を参照してください このセクションのタイミングチャートには リトルエンディアンのバイト順を示しています しかし ホストバスインターフェイスコンフィグレーションレジスタのエンディアンビットでビッグエンディアンとリトルエンディアンを選択できます エンディアンが違ってもバイト順が変わるだけで 全体のタイミング要件は同じです 詳細はセクション 9... ホストエンディアン (p. 8) を参照してください このセクションのタイミングチャートでは R 信号と WR 信号を使っています これ以外に 多重化アドレス指定モードのセクション 9... R_WR/ENB 制御モードの例 と同様に R_WR 信号と ENB 信号を使う事もできます HBI 読み出し / 書き込みモードは PI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し / 書き込みモードビットで選択できます R_WR および ENB 信号の極性は PI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し 方向極性 および HBI 書き込み イネーブル極性ビットで選択できます ビットモードでも 8 ビットモードでも 内部レジスタまたは FIFO にアクセスする場合 WOR 全体にアクセスするまで同じ WOR 内でアドレスサイクルを連続する必要があります ( 一部のレジスタにはこの要件は適用されません ) バイトとワードはどの順番でもアクセスできますが このセクションのタイミングチャートには 下位のアドレスバイトまたはワードから先にアクセスした場合を示しています 9... コンフィグレーションレジスタのデータへのアクセスこのセクションでは インデックスアドレス指定モードでのコンフィグレーションレジスタに対する ビットおよび 8 ビットモードの読み出しと書き込みのタイミングチャートを示します S99_JP - p.9 Microchip Technology Inc.

91 LN9 ビット読み出しおよび書き込み書き込みの場合 コンフィグレーションレジスタの下位ワードにアクセスするようにアドレスを設定します [:] のデータが WR の後側のエッジで書き込まれます ホストが必要とする場合 コンフィグレーションレジスタの上位ワードに対して同じサイクルを繰り返します 書き込みの場合 コンフィグレーションレジスタの下位バイトにアクセスするようにアドレスを設定します 読み出しデータは R がアクティブな間 [:] に駆動されます ホストが必要とする場合 コンフィグレーションレジスタの上位ワードに対して同じサイクルを繰り返します 図 9-: インデックスアドレス指定モードでのコンフィグレーションレジスタへのアクセス - ビット書き込み / 読み出し [:] CONFIG,'b CONFIG,'b CONFIG,'b CONFIG,'b CS R WR [:8] ata :8 ata : ata :8 ata : [:] ata : ata : ata : ata : 8 ビット読み出しおよび書き込み書き込みの場合 コンフィグレーションレジスタの下位バイトにアクセスするようにアドレスを設定します [:] のデータが WR の後側のエッジで書き込まれます [:8] ピンは使わず 駆動されません ホストが必要とする場合 コンフィグレーションレジスタの残りバイトに対して同じサイクルを繰り返します 読み出しの場合 コンフィグレーションレジスタの下位バイトにアクセスするようにアドレスを設定します 読み出しデータは R がアクティブな間 [:] に駆動されます [:8] ピンは使わず 駆動されません ホストが必要とする場合 コンフィグレーションレジスタの残りバイトに対して同じサイクルを繰り返します 図 9-: インデックスアドレス指定モードでのコンフィグレーションレジスタへのアクセス - 8 ビット書き込み / 読み出し [:] CONFIG,'b CONFIG,'b CONFIG,'b CONFIG,'b CONFIG,'b CONFIG,'b CONFIG,'b CONFIG,'b CS R WR [:8] Hi-Z [:] ata : ata :8 ata : ata : ata : ata :8 ata : ata : Microchip Technology Inc. S99_JP - p.9

92 LN インデックスレジスタのデータへのアクセス このセクションでは インデックスアドレス指定モードでのインデックスレジスタに対する ビットおよび 8 ビットモードの読み出しと書き込みのタイミングチャートを示します ビット読み出しおよび書き込み書き込みの場合 いずれか つのインデックスレジスタの下位ワードにアクセスするようにアドレスを設定します [:] のデータが WR の後側のエッジで書き込まれます ホストが必要とする場合 インデックスレジスタの上位ワードに対して同じサイクルを繰り返します 読み出しの場合 いずれか つのインデックスレジスタの下位ワードにアクセスするようにアドレスを設定します 読み出しデータは R がアクティブな間 [:] に駆動されます ホストが必要とする場合 インデックスレジスタの上位ワードに対して同じサイクルを繰り返します インデックスレジスタの上位ワードは予約済みで ドントケアです 従ってこのワードに対する読み出しと書き込みは実際には意味を持ちません 図 9-: インデックスアドレス指定モードでのインデックスレジスタへのアクセス - ビット書き込み / 読み出し [:] INEX,'b INEX,'b INEX,'b INEX,'b CS R WR [:8] Index :8 8'hXX Index :8 8'hXX [:] Index : 8'hXX Index : 8'hXX 8 ビット読み出しおよび書き込み書き込みの場合 いずれか つのインデックスレジスタの下位バイトにアクセスするようにアドレスを設定します [:] のデータが WR の後側のエッジで書き込まれます [:8] ピンは使わず 駆動されません ホストが必要とする場合 インデックスレジスタの残りバイトに対して同じサイクルを繰り返します 読み出しの場合 いずれか つのインデックスレジスタの下位バイトにアクセスするようにアドレスを設定します 読み出しデータは R がアクティブな間 [:] に駆動されます [:8] ピンは使わず 駆動されません ホストが必要とする場合 インデックスレジスタの残りバイトに対して同じサイクルを繰り返します S99_JP - p.9 Microchip Technology Inc.

93 LN9 インデックスレジスタの上位ワードは予約済みで ドントケアです 従ってこれらバイトに対する読み出しと書き込みは実際には意味を持ちません 図 9-8: インデックスアドレス指定モードでのインデックスレジスタへのアクセス - 8 ビット書き込み / 読み出し [:] INEX,'b INEX,'b INEX,'b INEX,'b INEX,'b INEX,'b INEX,'b INEX,'b CS R WR [:8] Hi-Z [:] Index : Index :8 8'hXX 8'hXX Index : Index :8 8'hXX 8'hXX 9... 内部レジスタのデータへのアクセス このセクションでは インデックスアドレス指定モードでの代表的な内部レジスタデータに対する ビットおよび 8 ビットモードの読み出しと書き込みのタイミングチャートを示します インデックスレジスタへの書き込みの後にデータ読み出しまたは書き込みが続く場合のタイミングチャートも示します ビット読み出し前述の方法で いずれか つのインデックスレジスタを設定します 次に 対応するデータレジスタの下位ワードにアクセスするようにアドレスを設定します 読み出しデータは R がアクティブな間 [:] に駆動されます データレジスタの上位ワードに対して同じサイクルを繰り返します 図 9-9: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - ビット読み出し [:] INEX,'b INEX,'b T,'b T,'b CS R WR [:8] Index :8 8'hXX ata :8 ata : [:] Index : 8'hXX ata : ata : Microchip Technology Inc. S99_JP - p.9

94 LN9 ビット書き込み前述の方法で いずれか つのインデックスレジスタを設定します 次に 対応するデータレジスタにアクセスするようにアドレスを設定します [:] のデータが WR の後側のエッジで書き込まれます データレジスタの上位ワードに対して同じサイクルを繰り返します 図 9-: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - ビット書き込み [:] INEX,'b INEX,'b T,'b T,'b CS R WR [:8] Index :8 8'hXX ata :8 ata : [:] Index : 8'hXX ata : ata : 一定の内部アドレスに対する ビット読み出しと書き込み前述の方法で いずれか つのインデックスレジスタを設定します [:] に対する読み出しと書き込みが続きます これらの読み出しと書き込みではそれぞれ 対応するデータレジスタの下位ワードと上位ワードの両方にアクセスします 図 9-: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - 一定アドレスに対する ビット複数読み出し / 書き込み [:] INEX,'b INEX,'b T,'b T,'b T,'b T,'b T,'b T,'b T,'b T,'b T,'b T,'b CS R WR [:8] Index :8 8'hXX ata :8 ata : ata :8 ata : ata :8 ata : ata :8 ata : ata :8 ata : [:] Index : 8'hXX ata : ata : ata : ata : ata : ata : ata : ata : ata : ata : S99_JP - p.9 Microchip Technology Inc.

95 LN9 8 ビット読み出し前述の方法で いずれか つのインデックスレジスタを設定します 次に 対応するデータレジスタの下位バイトにアクセスするようにアドレスを設定します 読み出しデータは R がアクティブな間 [:] に駆動されます [:8] ピンは使わず 駆動されません データレジスタの残りバイトに対して同じサイクルを繰り返します 図 9-: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - 8 ビット読み出し [:] INEX,'b INEX,'b INEX,'b INEX,'b T,'b T,'b T,'b T,'b CS R WR [:8] Hi-Z [:] Index : Index :8 8'hXX 8'hXX ata : ata :8 ata : ata : 8 ビット書き込み前述の方法で いずれか つのインデックスレジスタを設定します 次に 対応するデータレジスタにアクセスするようにアドレスを設定します [:] のデータが WR の後側のエッジで書き込まれます [:8] ピンは使わず 駆動されません データレジスタの残りバイトに対して同じサイクルを繰り返します 図 9-: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - 8 ビット書き込み [:] INEX,'b INEX,'b INEX,'b INEX,'b T,'b T,'b T,'b T,'b CS R WR [:8] Hi-Z [:] Index : Index :8 8'hXX 8'hXX ata : ata :8 ata : ata : Microchip Technology Inc. S99_JP - p.9

96 LN9 一定の内部アドレスに対する 8 ビット読み出しと書き込み前述の方法で いずれか つのインデックスレジスタを設定します [:] に対する読み出しと書き込みが続きます これらの読み出しと書き込みではそれぞれ 対応するデータレジスタの つのバイト全てにアクセスします 図 9-: インデックスアドレス指定モードでの内部レジスタのデータへのアクセス - 一定アドレスに対する 8 ビット複数読み出し / 書き込み [:] INEX,'b INEX,'b INEX,'b INEX,'b T,'b T,'b T,'b T,'b T,'b T,'b T,'b T,'b CS R WR [:8] Hi-Z [:] Index : Index :8 8'hXX 8'hXX ata : ata :8 ata : ata : ata : ata : ata :8 ata : [:] T,'b T,'b T,'b T,'b T,'b T,'b T,'b CS R WR [:8] [:] ata : ata : ata : ata :8 ata : ata : ata : 9... R_WR/ENB 制御モードの例 このセクションでは R_WR 信号と ENB 信号を使った読み出しと書き込みのタイミングチャートを示します HBI 読み出し / 書き込みモードは PI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し / 書き込みモードビットで選択できます このセクションでは ビットモードでインデックスレジスタにアクセスする場合の例を示しています しかし R_WR 信号と ENB 信号は FIFO ダイレクト選択アクセスを含む全てのアクセスで同様に使えます このセクションでは ENB 信号をアクティブ High とし R_WR 信号が Low の時に読み出し High の時に書き込みとした場合の例を示しています R_WR および ENB 信号の極性は PI コンフィグレーションレジスタ (HBI モード ) の HBI 読み出し 方向極性および HBI 書き込み イネーブル極性ビットで選択できます S99_JP - p.9 Microchip Technology Inc.

97 LN9 ビット 図 9-: インデックスアドレス指定モード R_WR/ENB による制御の例 - ビット書き込み / 読み出し [:] INEX,'b INEX,'b INEX,'b INEX,'b CS R_WR ENB [:8] Index :8 8'hXX Index :8 8'hXX [:] Index : 8'hXX Index : 8'hXX Microchip Technology Inc. S99_JP - p.9

98 LN9 9.. インデックスアドレス指定モードのタイミング要件 このセクションの図と表は インデックスアドレス指定モード中のタイミング要件を示します タイミング要件は多くのモード ( 例 : 8 ビットと ビット インデックス コンフィグレーション データレジスタ FIFO ダイレクト選択 ) で共通であるため 多くのタイミング要件を同じ図に記載しています 従って この図は必ずしも特定の機能動作を表していません このセクションのタイミング仕様に関する注意事項を以下に示します このセクションのタイミングチャートには アクティブ High の CS R WR R_WR ENB 信号を示しています これら信号の極性は PI コンフィグレーションレジスタ (HBI モード ) の HBI チップセレクト極性 HBI 読み出し 方向極性 HBI 書き込み イネーブル極性ビットでそれぞれ選択できます 詳細はセクション 9. 制御ラインの極性 (p. ) を参照してください 読み出しサイクルの後には 書き込みサイクルまたは別の読み出しサイクルを続ける事ができます 書き込みサイクルの後には 読み出しサイクルまたは別の書き込みサイクルを続ける事ができます これらは破線で示しています 9... 読み出しタイミング要件 R 信号と WR 信号を使う場合 ホスト読み出しサイクルは CS がアクティブで R がアサートされると開始します Rがネゲートされるとサイクルが終了します CSはRと同時にアサートおよびネゲートできますが Rがアクティブな間はできません R_WR 信号とENB 信号を使う場合 ホスト読み出しサイクルはR_WRが読み出しを示しておりCSがアクティブで ENB がアサートされると開始します ENB がネゲートされるとサイクルが終了します CS は ENB と同時にアサートおよびネゲートできますが ENB がアクティブな間はできません 機能の説明はセクション 9.. インデックスアドレス指定モードの機能タイミングチャート (p. 9) を参照してください 図 9-: インデックスアドレス指定モードの読み出しサイクルのタイミング CS [:] t csrd t as t rdcs t ah R_WR t rdwrs t rdwrh ENB, R t rd t rdcyc t rdrd WR t rdwr [:8] t adv t rdon, t cson t rddv, t csdv t rddh, t csdh t rddz, t csdz [:] S99_JP - p.98 Microchip Technology Inc.

99 LN9 表 9-: インデックスアドレス指定モードの読み出しサイクルのタイミング値 記号説明 Min. Typ. Max. 単位 t csrd R または ENB がアクティブになる前の CS セットアップ時間 ns t rdcs R または ENB が非アクティブになった後の CS ホールド時間 ns t as t ah t rdwrs t rdwrh R または ENB がアクティブになる前のアドレスセットアップ時間 R または ENB が非アクティブになった後のアドレスホールド時間 ENB がアクティブになる前の R_WR セットアップ時間 Note ENB が非アクティブになった後の R_WR ホールド時間 Note ns ns ns ns t rdon R または ENB からのデータバッファターンオン時間 ns t rddv R または ENB がアクティブになってからデータ有効までの時間 ns t rddh t rddz R または ENB が非アクティブになった後のデータ出力ホールド時間 R または ENB が非アクティブになった後のデータバッファターンオフ時間 ns 9 ns t cson CS からのデータバッファターンオン時間 ns t csdv CS がアクティブになってからデータ有効までの時間 ns t csdh CS が非アクティブになった後のデータ出力ホールド時間 ns t csdz CSが非アクティブになった後のデータバッファターンオフ時間 9 ns t adv アドレスからデータ有効までの時間 ns t rd R または ENB のアクティブ時間 ns t rdcyc R または ENB のサイクル時間 ns t rdrd 次の R または ENB の前の R または ENB ネゲート時間 ns t rdwr 次の WR の前の R ネゲート時間 Note ns Note : R_WR 信号と ENB 信号を使う場合です Note : R 信号と WR 信号を使う場合です タイミング値は等価試験負荷容量 pf の場合のものです Microchip Technology Inc. S99_JP - p.99

100 LN 書き込みタイミング要件 R 信号とWR 信号を使う場合 ホスト書き込みサイクルはCSがアクティブでWRがアサートされると開始します WR がネゲートされるとサイクルが終了します CS は WR と同時にアサートおよびネゲートできますが WR がアクティブな間はできません R_WR 信号とENB 信号を使う場合 ホスト書き込みサイクルはR_WRが書き込みを示しておりCSがアクティブで ENB がアサートされると開始します ENB がネゲートされるとサイクルが終了します CS は ENB と同時にアサートおよびネゲートできますが ENB がアクティブな間はできません 機能の説明はセクション 9.. インデックスアドレス指定モードの機能タイミングチャート (p. 9) を参照してください 図 9-: インデックスアドレス指定モードの書き込みサイクルのタイミング CS [:] t cswr t as t wrcs t ah [:8] [:] R_WR t ds t dh t rdwrs t rdwrh ENB, WR R t wr t wrcyc t wrwr t wrrd 表 9-: インデックスアドレス指定モードの書き込みサイクルのタイミング値 記号 説明 Min. Typ. Max. 単位 t cswr WR または ENB がアクティブになる前の CS セットアップ時間 ns t wrcs WR または ENB が非アクティブになった後の CS ホールド時間 ns t as WR または ENB がアクティブになる前のアドレスセットアップ時間 ns t ah WR または ENB が非アクティブになった後のアドレスホールド時間 ns t rdwrs t rdwrh ENB がアクティブになる前の R_WR セットアップ時間 Note ENB が非アクティブになった後の R_WR ホールド時間 Note ns ns t ds WR または ENB が非アクティブになる前のデータセットアップ時間 ns t dh WR または ENB が非アクティブになった後のデータホールド時間 ns t wr WR または ENB のアクティブ時間 ns S99_JP - p. Microchip Technology Inc.

101 LN9 表 9-: インデックスアドレス指定モードの書き込みサイクルのタイミング値 ( 続き ) 記号 説明 Min. Typ. Max. 単位 t wrcyc WR または ENB のサイクル時間 ns t wrwr 次の WR または ENB の前の WR または ENB ネゲート時間 ns t wrrd 次の R の前の WR ネゲート時間 Note ns Note : R_WR 信号と ENB 信号を使う場合です Note : R 信号と WR 信号を使う場合です Microchip Technology Inc. S99_JP - p.

102 LN9. SPI/SQI スレーブ. 機能概要 SPI/SQI スレーブモジュールは 本デバイスとホストシステムの通信に使う少ピンの同期スレーブインターフェイスを提供します SPI/SQI スレーブを使うと システム CSR 内部 FIFO メモリにアクセスできます このインターフェイスは単一レジスタに対する読み出しおよび書き込みコマンドに加え 同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出しおよび書き込みコマンドもサポートしています 最大クロックレート 8 MHz の SPI モードで ビットレーンをサポートします SQI モードは常に つのビットレーンを使い 最大 8 MHz で動作します 以下に SPI/SQI スレーブの機能の概要を示します シリアル読み出し : 最大 MHz の 線式 ( クロック セレクト データ入力 データ出力 ) 読み出し コマンド アドレス データ共にシリアル 単一レジスタの読み出し および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出し 高速読み出し : 最大 8 MHz の 線式 ( クロック セレクト データ入力 データ出力 ) 読み出し コマンド アドレス データ共にシリアル 初回アクセス時はダミーバイトを送信 単一レジスタの読み出し および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出し デュアル / クワッド出力読み出し : 最大 8 MHz の または 線式 ( クロック セレクト データ入力 / 出力 ) 読み出し コマンドとアドレスはシリアル データはパラレル 初回アクセス時はダミーバイトを送信 単一レジスタの読み出し および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出し デュアル / クワッド I/O 読み出し : 最大 8 MHz の または 線式 ( クロック セレクト データ入力 / 出力 ) 読み出し コマンドはシリアル アドレスとデータはパラレル 初回アクセス時はダミーバイトを送信 単一レジスタの読み出し および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出し SQI 読み出し : 最大 8 MHz の 線式 ( クロック セレクト データ入力 / 出力 ) 書き込み コマンド アドレス データ共にパラレル 初回アクセス時はダミーバイトを送信 単一レジスタの読み出し および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの読み出し 書き込み : 最大 8 MHz の 線式 ( クロック セレクト データ入力 データ出力 ) 書き込み コマンド アドレス データ共にシリアル 単一レジスタの書き込み および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの書き込み デュアル / クワッドデータ書き込み : 最大 8 MHz の または 線式 ( クロック セレクト データ入力 / 出力 ) 書き込み コマンドとアドレスはシリアル データはパラレル 単一レジスタの書き込み および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの書き込み デュアル / クワッドアドレス / データ書き込み : 最大 8 MHz の または 線式 ( クロック セレクト データ入力 / 出力 ) 書き込み コマンドはシリアル アドレスとデータはパラレル 単一レジスタの書き込み および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの書き込み SQI 書き込み : 最大 8 MHz の 線式 ( クロック セレクト データ入力 / 出力 ) 書き込み コマンド アドレス データ共にパラレル 単一レジスタの書き込み および同一アドレスまたは自動インクリメント / デクリメントしたアドレスに対する複数レジスタの書き込み. SPI/SQI スレーブの動作 SIO[:] ピンの入力データは SCK 入力クロックの立ち上がりエッジでサンプリングされます 出力データはこのクロックの立ち下がりエッジで SIO[:] ピンに供給されます SCK 入力はアクティブ High パルスとアクティブ Low パルスのどちらでもかまいません SCS# チップセレクト入力が High の場合 SIO[:] 入力は無視され SIO[:] 出力はトライステートです SPI モードでは SCS# がアクティブになった後 入力クロックの最初の立ち上がりエッジで 8 ビット命令を開始します 命令は常に SI/SIO へシリアルに入力します 読み出しおよび書き込み命令の場合 命令バイトの後に バイトのアドレスが続きます アドレスバイトをシリアルに入力するか クロックあたり または ビットを入力するかは 命令によって異なります 全てのレジスタには WOR としてアクセスしますが アドレスフィールドはバイトアドレスと見なします アドレスビットでアドレスを指定します アドレスフィールドのビット と は 連続アクセス時のアドレスが自動デクリメント (b) か自動インクリメント (b) かを示します 一部の読み出し命令では アドレスバイトの後にダミーバイトサイクルが続きます ダミーバイトサイクル中 デバイスは出力を駆動しません ダミーバイトはシリアルに入力するか クロックあたり または ビットを入力します 読み出しおよび書き込み命令の場合 ダミーバイト ( ダミーバイトがない場合はアドレスバイト ) の後に つ以上の ビットデータフィールドが続きます データはシリアルに入力するか クロックあたり または ビットを入力します SPI モードでクワッド I/O イネーブル (EQIO) 命令を実行すると SQI モードに移行します SQI モードに移行後のコマンド アドレス ダミーバイト データバイトは全て クロックあたり ビットです クワッド I/O リセット (RSTQIO) 命令を実行すると SQI モードを終了します S99_JP - p. Microchip Technology Inc.

103 LN9 命令 アドレス データは全て最上位ビット (msb) 最上位双ビット (msd) 最上位ニブル (msn) のいずれかから順に転送されます アドレスは最上位バイト (MSB) から順に転送されます データは最下位バイト (LSB) から順に転送されます ( リトルエンディアン ) SPI インターフェイスは最大 8 MHz の入力クロックをサポートします 通常の ( 高速でない ) 読み出し命令は MHz までに制限されます SPI インターフェイスでコマンドを連続して実行する場合 コマンド同士の間隔を ns 空ける必要があります (SCS# の最小非アクティブ時間 = ns) 表 - に SPI モードでサポートされる命令を示します 表 - に SQI 命令を示します サポートされない命令は使ってはいけません 表 -: SPI 命令 命令 説明 ビット幅 Note 命令コード アドレスバイト ダミーバイト データバイト 最大周波数 設定 EQIO SQI イネーブル -- 8h 8 MHz RSTQIO SQI リセット -- FFh 8 MHz 読み出し RE 読み出し -- h ~ MHz FSTRE 高速読み出し -- Bh ~ 8 MHz SOR SIOR SQOR SQIOR 書き込み SPI デュアル出力読み出し SPI デュアル I/O 読み出し SPI クワッド出力読み出し SPI クワッド I/O 読み出し -- Bh ~ 8 MHz -- BBh ~ 8 MHz -- Bh ~ 8 MHz -- EBh ~ 8 MHz WRITE 書き込み -- h ~ 8 MHz SW SW SQW SQW SPI デュアルデータ書き込み SPI デュアルアドレス / データ書き込み SPI クワッドデータ書き込み SPI クワッドアドレス / データ書き込み -- h ~ 8 MHz -- Bh ~ 8 MHz -- h ~ 8 MHz -- Eh ~ 8 MHz Note : ビット幅のフォーマットは コマンドビット幅 アドレス / ダミービット幅 データビット幅の順です Microchip Technology Inc. S99_JP - p.

104 LN9 表 -: SQI 命令 命令 概要 ビット幅 Note 命令コード アドレスバイト ダミーバイト データバイト 最大周波数 設定 RSTQIO SQI リセット -- FFh 8 MHz 読み出し FSTRE 高速読み出し -- Bh ~ 8 MHz 書き込み WRITE 書き込み -- h ~ 8 MHz Note : ビット幅のフォーマットは コマンドビット幅 アドレス / ダミービット幅 データビット幅の順です.. デバイス初期化 デバイスを初期化して各種コンフィグレーション入力が有効になるまで SPI/SQI インターフェイスは外部ピン動作に応答せず これらの影響を受ける事もありません デバイスの初期化が完了し SCS# の立ち上がりエッジが検出されるまで SPI/SQI インターフェイスはこれらのピンを無視します... SPI/SQI スレーブ読み出しによる初期化完了のポーリング デバイスが初期化されるまで SPI/SQI インターフェイスは有効なデータを返しません SPI/SQI インターフェイスが機能しているかどうかを判定するには バイトオーダテストレジスタ (BYTE_TEST) をポーリングします 正しいパターンが読み出された場合 インターフェイスは機能していると考えられます この時点で この時点で ハードウェアコンフィグレーションレジスタ (HW_CFG) のデバイスデバイス REY (REY) ビットをポーリングしてデバイスのコンフィグレーションが完了したかどうかを判定できます BYTE_TEST レジスタをポーリングする場合 ホストは単一レジスタの読み出し (SCS# を 回 Low にする間 データサイクルは 回 ) のみを使う必要があります.. 電源管理モード中およびモード後のアクセス 以外の電源管理モード中 読み出しと書き込みは無視され SPI/SQI インターフェイスは外部ピン動作に応答せず これらの影響を受ける事もありません 電源管理モードが に戻り SCS# の立ち上がりエッジが検出されるまで SPI/SQI インターフェイスはこれらのピンを無視します SPI/SQI インターフェイスが機能しているかどうかを判定するには バイトオーダテストレジスタ (BYTE_TEST) をポーリングします 正しいパターンが読み出された場合 インターフェイスは機能していると考えられます この時点で この時点で ハードウェアコンフィグレーションレジスタ (HW_CFG) のデバイス REY (REY) ビットをポーリングしてデバイスのコンフィグレーションが完了したかどうかを判定できます BYTE_TEST レジスタをポーリングする場合 ホストは単一レジスタの読み出し (SCS# を 回 Low にする間 データサイクルは 回 ) のみを使う必要があります.. SPI 設定コマンド... SQI イネーブル (EQIO) SQI イネーブル命令は 動作モードを SQI に変更します この命令は 最大クロック周波数 8 MHz の SPI バスプロトコルでのみサポートされます この命令は SQI バスプロトコルではサポートされません 最初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します 次に 8 ビットの EQIO 命令 (8h) を クロックあたり ビットずつ SI/SIO[] ピンに入力します SCS# 入力を非アクティブにすると サイクルが完了します S99_JP - p. Microchip Technology Inc.

105 LN9 図 - に SQI イネーブル命令を示します 図 -: SQI イネーブル (EQIO) SCS# SCK (active low) X 8 X SCK (active high) X 8 Instruction X SI X X SO Z SPI Enable SQI... SQI リセット (RSTQIO) SQI リセット命令は 動作モードを SPI に変更します この命令は 最大クロック周波数 8 MHz の SPI および SQI バスプロトコルでサポートされます 最初に SCS# をアクティブにして SPI/SQI スレーブインターフェイスを選択します 次に 8 ビットの RSTQIO 命令 (FFh) を SI/SIO[] ピンに クロックあたり ビットずつ (SPI モード ) または SIO[:] ピンに クロックあたり ビットずつ入力します (SQI モード ) SCS# 入力を非アクティブにすると サイクルが完了します 図 - に SPI モードでの SQI リセット命令を示します 図 - に SQI モードでの SQI リセット命令を示します 図 -: SPI モード時の SQI リセット (RSTQIO) SCS# SCK (active low) X 8 X SCK (active high) X 8 Instruction X SI X X SO Z SPI Mode Reset SQI Microchip Technology Inc. S99_JP - p.

106 LN9 図 -: SQI モード時の SQI リセット (RSTQIO) SCS# SCK (active low) X X SCK (active high) X Inst X SIO[:] X F F X SQI Mode Reset SQI.. SPI 読み出しコマンド SPI/SQI スレーブは各種読み出しコマンドをサポートします 以下の内容は全ての読み出しコマンドに適用されます 複数読み出し 回の読み出しを実行後 SCS# をアクティブにしたままクロックパルスを継続すると 回目以降の読み出しを実行できます アドレスの上位 ビットは 自動インクリメント ( アドレス [:]=b) か自動デクリメント ( アドレス [:]=b) かを指定します 内部 WOR アドレスをインクリメントまたはデクリメントするか そのまま維持するかは これらのビットに基づいて決定します 同じ内部アドレスを維持するのは レジスタをポーリングする場合に使います 特殊な CSR の処理ライブビットデータはシリアルに読み出されるため ホストが過渡値を読み出さないように 選択したレジスタの値は各 ビット読み出しの開始時に保存されます 複数読み出しシーケンスでは この保存も複数回実行されます 読み出しにより状態が変化するレジスタと FIFO 読み出し動作によって影響を受けるレジスタ ( 例 : 読み出すとクリアされるビットまたは FIFO) は 現在のデータ出力シフトが開始すると更新されます ビットを読み出す前に SCS# が High に戻った場合もレジスタは影響を受け それ以前のデータは失われます 読み出しにより状態が変化するライブレジスタビット前述の通り ライブビットを持つレジスタは ( その他のレジスタと同様に ) データをシフト出力する前に現在の値が保存されます データを取り込んだ後にハードウェアイベントが発生した場合もライブビットは更新されますが ライブビットがクリアされる等の影響を受けるのは出力シフトが開始した時点であり ハードウェアイベントは失われます これを防ぐため 各 CSR は読み出しが示された後までハードウェアイベントによる更新を遅らせます... 読み出し (RE) 読み出し命令は命令コードとアドレスバイトを クロックあたり ビット入力し データを クロックあたり ビット出力します この命令は 最大クロック周波数 MHz の SPI バスプロトコルでのみサポートされます この命令は SQI バスプロトコルではサポートされません 最初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します 次に 8 ビットの RE 命令 (h) と バイトのアドレスを順番に SI/SIO[] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します 最後のアドレスビットの立ち上がりエッジに続く立ち下がりクロックエッジで SO/SIO[] ピンは選択したレジスタの LSB の msb から順に駆動されます その後の立ち下がりクロックエッジで残りのレジスタビットがシフト出力されます SCS# 入力を非アクティブにすると サイクルが完了します この時 SO/SIO[] ピンはトライステートです S99_JP - p. Microchip Technology Inc.

107 Microchip Technology Inc. S99_JP - p. LN9 図 - に 代表的な単一および複数レジスタの読み出しを示します... 高速読み出し (FSTRE) 高速読み出し命令は命令コードとアドレスおよびダミーバイトを クロックあたり ビット入力し データを クロックあたり ビット出力します SQI モードでは 命令コードとアドレスおよびダミーバイトを クロックあたり ビット入力し データを クロックあたり ビット出力します この命令は 最大クロック周波数 8 MHz の SPI および SQI バスプロトコルでサポートされます 最初に SCS# をアクティブにして SPI/SQI スレーブインターフェイスを選択します 次に SPI モードでは 8 ビットの FSTRE 命令 (Bh) と バイトのアドレス バイトのダミーバイトを順番に SI/SIO[] ピンに入力します SQI モードでは 8 ビットの FSTRE 命令と バイトのアドレス バイトのダミーバイトを順番に SIO[:] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します 最後のダミービット ( またはニブル ) の立ち上がりエッジに続く立ち下がりクロックエッジで SO/SIO[] ピンは選択したレジスタの LSB の msb から順に駆動されます SQI モードの場合 SIO[:] は選択したレジスタの LSB の msn から順に駆動されます その後の立ち下がりクロックエッジで残りのレジスタビットがシフト出力されます SCS# 入力を非アクティブにすると サイクルが完了します この時 SO/SIO[:] ピンはトライステートです 図 -: SPI 読み出し (RE) SPI Read Single Register SCK (active high) SI X Instruction ddress X SO d e c ata X... SPI Read Multiple Registers Z Z X SCK (active low) SCS#... X 8 9 X 8 9 X X i n c SCK (active high) SI X Instruction ddress X SO d e c... X... Z SCK (active low) SCS#... X 8 9 X 8 9 X X i n c Z X X ata... ata m ata m+... ata n...

108 LN9 S99_JP - p.8 Microchip Technology Inc. 図 - に SPI モードでの代表的な単一および複数レジスタの高速読み出しを示します 図 - に SQI モードでの代表的な単一および複数レジスタの高速読み出しを示します 図 -: SPI 高速読み出し (FSTRE) 図 -: SQI 高速読み出し (FSTRE) SPI Fast Read Single Register SCK (active high) SI X Instruction ddress X SO d e c ata X... SPI Fast Read Multiple Registers Z Z X SCK (active low) SCS#... X 8 9 X 8 9 X X i n c SCK (active high) SI X Instruction ddress X SO d e c... X... Z SCK (active low) SCS#... X 8 9 X 8 9 X X i n c Z X X x x x x x x x x ummy x x x x x x x x ummy ata... ata m ata m+... ata n... SQI Fast Read Single Register SCK (active high) SIO[:] X Inst ddress H ata H SQI Fast Read Multiple Registers H L H X SCK (active low) SCS# X 8 9 X 8 9 X X L L L L SCK (active high) X... SCK (active low) SCS#... X X X X X... ata... ata m ata n x x x x x x ummy SIO[:] B L H H Inst ddress H H H L H L L x x x x x x ummy B ata m+... L L H H L H L L H...

109 Microchip Technology Inc. S99_JP - p.9 LN9... デュアル出力読み出し (SOR) SPI デュアル出力読み出し命令は命令コードとアドレスおよびダミーバイトを クロックあたり ビット入力し データを クロックあたり ビット出力します この命令は 最大クロック周波数 8 MHz の SPI バスプロトコルでのみサポートされます この命令は SQI バスプロトコルではサポートされません 最初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します 次に 8 ビットの SOR 命令 (Bh) と バイトのアドレス バイトのダミーバイトを順番に SIO[] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します 最後のダミー双ビットの立ち上がりエッジに続く立ち下がりクロックエッジで SIO[:] ピンは選択したレジスタの LSB の msb から順に駆動されます その後の立ち下がりクロックエッジで残りのレジスタビットが ビットずつシフト出力されます SCS# 入力を非アクティブにすると サイクルが完了します この時 SIO[:] ピンはトライステートです 図 - に 代表的な単一および複数レジスタのデュアル出力読み出しを示します 図 -: SPI デュアル出力読み出し (SOR) SPI ual Output Read Single Register SCK (active high) SIO X Instruction ddress SIO d e c ata SPI ual Output Read Multiple Registers Z Z X SCK (active low) SCS#... X 8 9 X X X 8 9 i n c SCK (active high) SIO X Instruction ddress SIO d e c Z SCK (active low) SCS#... X 8 9 X 8 9 X X i n c x x x x x x x x ummy x x x x x x x x ummy ata... ata m ata m+... ata n... 8 X ata 9 8 Z X 9 8 X ata... ata m ata m+... ata n

110 LN9 S99_JP - p. Microchip Technology Inc.... クワッド出力読み出し (SQOR) SPI クワッド出力読み出し命令は命令コードとアドレスおよびダミーバイトを クロックあたり ビット入力し データを クロックあたり ビット出力します この命令は 最大クロック周波数 8 MHz の SPI バスプロトコルでのみサポートされます この命令は SQI バスプロトコルではサポートされません 最初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します 次に 8 ビットの SQOR 命令 (Bh) と バイトのアドレス バイトのダミーバイトを順番に SIO[] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します 最後のダミービットの立ち上がりエッジに続く立ち下がりクロックエッジで SIO[:] ピンは選択したレジスタの LSB の msn から順に駆動されます その後の立ち下がりクロックエッジで残りのレジスタニブルがシフト出力されます SCS# 入力を非アクティブにすると サイクルが完了します この時 SIO[:] ピンはトライステートです 図 -8 に 代表的な単一および複数レジスタのクワッド出力読み出しを示します 図 -8: SPI クワッド出力読み出し (SQOR) SPI Quad Output Read Single Register SCK (active high) SIO X Instruction ddress SIO d e c ata SPI Quad Output Read Multiple Registers Z Z X SCK (active low) SCS# X 8 9 X X X 8 9 i n c SCK (active high) SIO X Instruction ddress SIO d e c Z SCK (active low) SCS#... X 8 9 X 8 9 X X i n c x x x x x x x x ummy x x x x x x x x ummy ata... ata m ata m+... ata n X ata 8 9 Z X X ata... ata m ata m+... ata n SIO Z ata... ata m ata m+... ata n 8 Z X SIO Z ata... ata m ata m+... ata n 9 Z X SIO Z 8 SIO Z 9 Z X Z X ata ata 9 8

111 Microchip Technology Inc. S99_JP - p. LN9... デュアル I/O 読み出し (SIOR) SPI デュアル I/O 読み出し命令は命令コードを クロックあたり ビット アドレスおよびダミーバイトを クロックあたり ビット入力し データを クロックあたり ビット出力します この命令は 最大クロック周波数 8 MHz の SPI バスプロトコルでのみサポートされます この命令は SQI バスプロトコルではサポートされません 最初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します 次に 8 ビットの SIOR 命令 (BBh) と バイトのアドレス バイトのダミーバイトを順番に SIO[:] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します 最後のダミー双ビットの立ち上がりエッジに続く立ち下がりクロックエッジで SIO[:] ピンは選択したレジスタの LSB の msb から順に駆動されます その後の立ち下がりクロックエッジで残りのレジスタビットが ビットずつシフト出力されます SCS# 入力を非アクティブにすると サイクルが完了します この時 SIO[:] ピンはトライステートです 図 -9 に 代表的な単一および複数レジスタのデュアル I/O 読み出しを示します 図 -9: SPI デュアル I/O 読み出し (SIOR) SPI ual I/O Read Single Register SCK (active high) SIO X Instruction ddress SIO d e c ata SPI ual I/O Read Multiple Registers Z Z X SCK (active low) SCS#... X 8 9 X X X i n c SCK (active high) SIO X Instruction SIO SCK (active low) SCS#... X 8 9 X 8 9 X X x x x x x x x x ummy x ata... ata m ata m+... ata n... 8 X ata 9 8 Z X 9 8 X ata... ata m ata m+... ata n x x x x x x x x ddress d e c i n c 9 8 Z x x x x x x x x ummy x x x x x x x ddress ummy ddress ummy

112 LN9 S99_JP - p. Microchip Technology Inc.... クワッド I/O 読み出し (SQIOR) SPI クワッド I/O 読み出し命令は命令コードを クロックあたり ビット アドレスおよびダミーバイトを クロックあたり ビット入力し データを クロックあたり ビット出力します この命令は 最大クロック周波数 8 MHz の SPI バスプロトコルでのみサポートされます この命令は SQI バスプロトコルではサポートされません 最初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します 次に 8 ビットの SQIOR 命令 (EBh) と バイトのアドレス バイトのダミーバイトを順番に SIO[:] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します 最後のダミーニブルの立ち上がりエッジに続く立ち下がりクロックエッジで SIO[:] ピンは選択したレジスタの LSB の msn から順に駆動されます その後の立ち下がりクロックエッジで残りのレジスタニブルがシフト出力されます SCS# 入力を非アクティブにすると サイクルが完了します この時 SIO[:] ピンはトライステートです 図 - に 代表的な単一および複数レジスタのクワッド I/O 読み出しを示します 図 -: SPI クワッド I/O 読み出し (SQIOR) SPI Quad I/O Read Single Register SCK (active high) SIO X Instruction SIO ata SPI Quad I/O Read Multiple Registers Z X SCK (active low) SCS# X 8 9 X X X SCK (active high) SIO X Instruction ddress SIO d e c Z SCK (active low) SCS#... X 8 9 X 8 9 X X i n c x x x x x x x x ummy ata... ata m ata m+... ata n X ata 8 9 Z X X ata... ata m ata m+... ata n SIO Z ata... ata m ata m+... ata n 8 Z X SIO Z ata... ata m ata m+... ata n 9 Z X SIO 8 SIO 9 Z X Z X x x x x x x x x ummy x x x x x x x x ummy x x x x x x x x ummy ddress d e c Z i n c 9 8 Z Z x x x x x x x x ummy x x x x x x x x ummy x x x x x x x x ummy x x x x x x x x ummy 9 8

113 Microchip Technology Inc. S99_JP - p. LN9.. SPI 書き込みコマンド SPI/SQI スレーブは複数の書き込みコマンドをサポートします 以下の内容は全ての書き込みコマンドに適用されます 複数書き込み複数書き込みは SCS# がアクティブな間 クロックパルスと入力データを継続して実行します アドレスの上位 ビットは 自動インクリメント ( アドレス [:]=b) か自動デクリメント ( アドレス [:]=b) かを指定します 内部 WOR アドレスをインクリメントまたはデクリメントするか そのまま維持するかは これらのビットに基づいて決定します 同じ内部アドレスを維持するのは レジスタの ビットバンギング またはその他の繰り返し書き込みの場合に使います... 書き込み (WRITE) 書き込み命令は命令コードとアドレスおよびデータバイトを クロックあたり ビット入力します SQI モードでは 命令コードとアドレスおよびデータバイトを クロックあたり ビット入力します この命令は 最大クロック周波数 8 MHz の SPI および SQI バスプロトコルでサポートされます 最初に SCS# をアクティブにして SPI/SQI スレーブインターフェイスを選択します 次に SPI モードでは 8 ビットの WRITE 命令 (h) と バイトのアドレスを順番に SI/SIO[] ピンに入力します SQI モードでは 8 ビットの WRITE 命令 (h) と バイトのアドレスを順番に SIO[:] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します アドレスバイトの後にデータが続きます SPI モードでは データを LSB の msb から順番に SI/SIO[] ピンに入力します SQI モードではデータを LSB の msn からニブル単位で SIO[:] ピンに入力します その後のクロックエッジで残りのビット / ニブルをシフト入力します レジスタへのデータ書き込みは ビットを入力後に実行されます ビットを書き込む前に SCS# が High に戻った場合 その書き込みは無効と見なされ レジスタは影響を受けません SCS# 入力を非アクティブにすると サイクルが完了します 図 - に SPI モードでの代表的な単一および複数レジスタの書き込みを示します 図 - に SQI モードでの代表的な単一および複数レジスタの書き込みを示します 図 -: SPI 書き込み (WRITE) SPI Write Single Register SCK (active high) SI X Instruction ddress SO d e c ata SPI Write Multiple Registers Z X SCK (active low) SCS#... X 8 9 X 8 9 X X i n c SCK (active high) SI X Instruction ddress SO d e c... Z SCK (active low) SCS#... X 8 9 X 8 9 X X i n c X... ata... ata m ata m+... ata n...

114 LN9 図 -: SQI 書き込み (WRITE) SCS# SCK (active low) SCK (active high) X 8 9 X 8 9 Inst ddress ata X X SIO[:] X H L H L H L H L H L H L X SCK (active low) SCK (active high) SIO[:] SQI Write Single Register SCS# X X 8 9 Inst ddress X 8 9 H L H L H L H SQI Write Multiple Registers ata... ata m ata m+... ata n... L H L H L H... L H L X X X S99_JP - p. Microchip Technology Inc.

115 Microchip Technology Inc. S99_JP - p. LN9... デュアルデータ書き込み (SW) SPI デュアルデータ書き込み命令は命令コードとアドレスバイトを クロックあたり ビット入力し データを クロックあたり ビット入力します この命令は 最大クロック周波数 8 MHz の SPI バスプロトコルでのみサポートされます この命令は SQI バスプロトコルではサポートされません 最初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します 次に 8 ビットの SW 命令 (h) と バイトのアドレスを順番に SIO[] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します アドレスバイトの後にデータが続きます データを LSB の msb から順に SIO[:] ピンに入力します その後のクロックエッジで残りのビットを ビットずつシフト入力します レジスタへのデータ書き込みは ビットを入力後に実行されます ビットを書き込む前に SCS# が High に戻った場合 その書き込みは無効と見なされ レジスタは影響を受けません SCS# 入力を非アクティブにすると サイクルが完了します 図 - に 代表的な単一および複数レジスタのデュアルデータ書き込みを示します 図 -: SPI デュアルデータ書き込み (SW) SPI ual ata Write Single Register SCK (active high) SIO X Instruction ddress SIO d e c ata SPI ual ata Write Multiple Registers Z X SCK (active low) SCS#... X 8 9 X X X 8 9 i n c SCK (active high) SIO X Instruction ddress SIO d e c... Z SCK (active low) SCS#... X 8 9 X 8 9 X X i n c ata... ata m ata m+... ata n... ata... Z X 9 8 X ata... ata m ata m+... ata n 9 Z X X

116 LN9 S99_JP - p. Microchip Technology Inc.... クワッドデータ書き込み (SQW) SPI クワッドデータ書き込み命令は命令コードとアドレスバイトを クロックあたり ビット入力し データを クロックあたり ビット入力します この命令は 最大クロック周波数 8 MHz の SPI バスプロトコルでのみサポートされます この命令は SQI バスプロトコルではサポートされません 最初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します 次に 8 ビットの SQW 命令 (h) と バイトのアドレスを順番に SIO[] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します アドレスバイトの後にデータが続きます データを LSB の msn から順に SIO[:] ピンに入力します その後のクロックエッジで残りのニブルをシフト入力します レジスタへのデータ書き込みは ビットを入力後に実行されます ビットを書き込む前に SCS# が High に戻った場合 その書き込みは無効と見なされ レジスタは影響を受けません SCS# 入力を非アクティブにすると サイクルが完了します 図 - に 代表的な単一および複数レジスタのクワッドデータ書き込みを示します 図 -: SPI クワッドデータ書き込み (SQW) SPI Quad ata Write Single Register SCK (active high) SIO X Instruction ddress SIO d e c SPI Quad ata Write Multiple Registers Z SCK (active low) SCS# X 8 9 X 8 9 X X i n c SCK (active high) SIO X Instruction ddress SIO d e c... Z SCK (active low) SCS#... X 8 9 X 8 9 X X i n c ata Z X 8 9 X ata 8 9 Z X Z X ata ata 9 8 SIO Z SIO Z ata... ata m ata m+... ata n 8 9 Z X X ata... ata m ata m+... ata n ata... ata m ata m+... ata n 8 Z X ata... ata m ata m+... ata n 9 Z X SIO Z SIO Z

117 Microchip Technology Inc. S99_JP - p. LN9... デュアルアドレス / データ書き込み (SW) SPI デュアルアドレス / データ書き込み命令は命令コードを クロックあたり ビット入力し アドレスおよびデータバイトを クロックあたり ビット入力します この命令は 最大クロック周波数 8 MHz の SPI バスプロトコルでのみサポートされます この命令は SQI バスプロトコルではサポートされません 最初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します 次に 8 ビットの SW 命令 (Bh) を SIO[] ピンに入力し バイトのアドレスを SIO[:] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します アドレスバイトの後にデータが続きます データを LSB の msb から順に SIO[:] ピンに入力します その後のクロックエッジで残りのビットを ビットずつシフト入力します レジスタへのデータ書き込みは ビットを入力後に実行されます ビットを書き込む前に SCS# が High に戻った場合 その書き込みは無効と見なされ レジスタは影響を受けません SCS# 入力を非アクティブにすると サイクルが完了します 図 - に 代表的な単一および複数レジスタのデュアルアドレス / データ書き込みを示します 図 -: SPI デュアルアドレス / データ書き込み (SW) SPI ual ddress / ata Write Single Register SCK (active high) SIO X Instruction SIO ata SPI ual ddress / ata Write Multiple Registers Z X SCK (active low) SCS#... X 8 9 X X X SCK (active high) SIO X Instruction SIO... SCK (active low) SCS#... X 8 9 X 8 9 X X ata... ata m ata m+... ata n... ata... Z X 9 8 X ata... ata m ata m+... ata n 9 Z X X ddress d e c i n c 9 8 ddress Z ddress d e c i n c 9 8 ddress

118 LN9 S99_JP - p.8 Microchip Technology Inc.... クワッドアドレス / データ書き込み (SQW) SPI クワッドアドレス / データ書き込み命令は命令コードを クロックあたり ビット入力し アドレスおよびデータバイトを クロックあたり ビット入力します この命令は 最大クロック周波数 8 MHz の SPI バスプロトコルでのみサポートされます この命令は SQI バスプロトコルではサポートされません 最初に SCS# をアクティブにして SPI スレーブインターフェイスを選択します 次に 8 ビットの SQW 命令 (Eh) を SIO[] ピンに入力し バイトのアドレスを SIO[:] ピンに入力します アドレスバイトはデバイス内のバイトアドレスを指定します アドレスバイトの後にデータが続きます データを LSB の msn から順に SIO[:] ピンに入力します その後のクロックエッジで残りのニブルをシフト入力します レジスタへのデータ書き込みは ビットを入力後に実行されます ビットを書き込む前に SCS# が High に戻った場合 その書き込みは無効と見なされ レジスタは影響を受けません SCS# 入力を非アクティブにすると サイクルが完了します 図 - に 代表的な単一および複数レジスタのクワッドアドレス / データ書き込みを示します 図 -: SPI クワッドアドレス / データ書き込み (SQW) SPI Quad ddress / ata Write Single Register SCK (active high) SIO X Instruction SIO SPI Quad ddress / ata Write Multiple Registers SCK (active low) SCS# X 8 9 X 8 9 X X SCK (active high) SIO X Instruction SIO... SCK (active low) SCS#... X 8 9 X 8 9 X X ata Z X 8 9 X ata 8 9 Z X Z X ata ata 9 8 SIO SIO ata... ata m ata m+... ata n 8 9 Z X X ata... ata m ata m+... ata n ata... ata m ata m+... ata n 8 Z X ata... ata m ata m+... ata n 9 Z X SIO SIO ddress d e c Z i n c 9 8 Z Z ddress d e c i n c 9 8 Z Z Z

119 LN9. SPI/SQI タイミング要件 図 -: SPI/SQI 入力タイミング SCS# t scss t high t low t scsh t scshl SCK SI/SIO[:] t su t hd 図 -8: SPI/SQI 出力タイミング SCS# SCK t high t low t ontv t ho t dis SO/SIO[:] 表 -: SPI/SQI タイミング値 記号 説明 Min. Typ. Max. 単位 f sck SCK クロック周波数 Note / 8 MHz t high SCK High 時間. ns t low SCK Low 時間. ns t scss SCK 前の SCS# セットアップ時間 ns t scsh SCK 後の SCS# ホールド時間 ns t scshl SCS# 非アクティブ時間 ns t su SCK 前のデータ入力セットアップ時間 ns t hd SCK 後のデータ入力ホールド時間 ns t on SCK からデータ出力ターンオンまでの時間 ns t v SCK からデータ出力有効までの時間 Note Note./9. ns t ho SCK 後のデータ出力ホールド時間 ns t dis SCS# が非アクティブになってからデータ出力無効までの時間 ns Note : Note : Note : 読み出し命令は最大 MHz までに制限されます 負荷容量が pf か pf かにより異なります クロック周波数とパルス幅によっては SCK の次の立ち上がりエッジ後までデータが有効にならない事があります その場合 ホスト SPI コントローラは固定時間を使うか SCK の立ち下がりエッジを使ってデータのサンプリングを遅らせる必要があります Microchip Technology Inc. S99_JP - p.9

120 LN9. Ethernet PHY. 機能概要 本デバイスは PHY と PHY B を内蔵しています PHY と PHY B の機能は同じです PHY は EtherCT コアポート または に接続します PHY B は EtherCT コアポート に接続します これらの PHY は内部 MII インターフェイスを介してそれぞれの MC に接続します これらの PHY は IEEE 8. で定義されているツイストペア Ethernet 物理層に準拠しており Ethernet 動作を全二重 Mbps (BSE-TX/BSE-FX) に設定できます 全ての PHY レジスタは IEEE 8. (.. 節 ) で定義されている MII 管理レジスタセットに準拠しており 設定変更可能です.. PHY のアドレス指定 PHY のアドレスはデバイスのモードに応じて または に設定され PHY B のアドレスは に固定されています また PHY と PHY B のアドレスはまた PHY と PHY B のアドレスは PHY x 特殊モードレジスタ (PHY_SPECIL_MOES_x) の PHY アドレス (PHY) フィールドで変更できます 正しく動作させるには PHY と PHY B に一意のアドレスを設定する必要があります 各 PHY のアドレスの重複チェックは実行されません. PHY および B 本デバイスは IEEE 8. に準拠した PHY を つ内蔵しています これらの PHY の動作は Mbps 銅線 (BSE- TX) Ethernet または Mbps ファイバ (BSE-FX) Ethernet のどちらかに設定でき 自動ネゴシエーションと HP uto-mix を有効にできます PHY と PHY B の機能は同じであるため このセクションではこれらを PHY x または単に PHY と表記します ポート名または信号名の末尾に付く小文字の x には または B が入り それぞれ PHY または PHY B を表します 場合によっては または が入る事もあります このセクションで単に PHY と表記した場合 PHY と PHY B の両方に該当します.. 機能説明 各 PHY の機能は以下の通りです 詳細は各セクションで説明します BSE-TX トランスミッタと BSE-TX レシーバ 自動ネゴシエーション HP uto-mix PHY 管理制御と PHY 割り込み PHY パワーダウンモード Wake-on-LN (WoL) リセット リンク整合性テスト ケーブル診断 ループバック動作 BSE-FX の FEFI (Far End Fault Indication) S99_JP - p. Microchip Technology Inc.

121 LN9 図 - に 各 PHY の主要コンポーネントのブロック図を示します 図 -: PHY のブロック図 To Port x EtherCT MC MII uto- Negotiation MII MC Interface Transmitter Reciever HP uto-mix TXPx/TXNx RXPx/RXNx To External Port x Ethernet Pins To EtherCT core MIO PHY Management Control Registers Interrupts PLL To System Interrupt Controller From System Clocks Controller.. BSE-TX トランスミッタ 図 - に BSE-TX の送信データパスを示します 色の付いたブロックは PHY 内部のブロックです 以下のセクションで 主要な各ブロックについて説明します 図 -: BSE-TX の送信データパス Internal MII Transmit Clock M PLL Port x MC Internal MII MHz by bits MII MC Interface MHz by bits B/B Encoder MHz by bits Scrambler and PISO Mbps Serial NRZI Converter NRZI MLT- Converter MLT- M TX river MLT- Magnetics MLT- RJ MLT- CT-... 内部 MII インターフェイスを通過する BSE-TX 送信データ 送信の場合 EtherCT コア MC が送信データを内部 MII TX バスに駆動し 内部 MII TXEN をアサートして有効なデータを示します このデータの形式は ビット幅の MHz データです Microchip Technology Inc. S99_JP - p.

122 LN9... B/B エンコーダ 送信データは MII ブロックから B/B エンコーダへ渡されます このブロックは 表 - に従って ビットのニブルを ビットのシンボル ( コードグループ ) に符号化します ビットの各データニブルは 通りあるコードグループのうち 個に割り当てられます 残り 個のコードグループは制御情報に使うか 無効のどちらかです 最初の 個のコードグループは 対応するデータニブルの 進数値 ( ~ F) で表します 残りのコードグループは アルファベット 文字をスラッシュで囲んで表します 例えばアイドルコードグループは /I/ 送信エラーコードグループは /H/ で表します 表 -: B/B 符号化テーブル コードグループ 記号 レシーバの解釈 トランスミッタの解釈 データ データ B B B C C C E E E F F F /I/ アイドル /T/R/ の後 MII 送信イネーブル (TXEN) 信号を受信するまで送信 /J/ /I/ に続く場合 SS の第 ニブルとして と解釈それ以外の場合 MII 受信エラー (RXER) /K/ /J/ に続く場合 SS の第 ニブルとして と解釈 それ以外の場合 MII 受信エラー (RXER) /T/ 直後に /R/ が続く場合 ES の第 ニブル として CRS をネゲート それ以外の場合 MII 受信エラー (RXER) をアサート /R/ /T/ に続く場合 ES の第 ニブルとして CRS をネゲートそれ以外の場合 MII 受信エラー (RXER) をアサート MII 送信イネーブル (TXEN) 信号の立ち上がりに対して送信 MII 送信イネーブル (TXEN) 信号の立ち上がりに対して送信 MII 送信イネーブル (TXEN) 信号の立ち下がりに対して送信 MII 送信イネーブル (TXEN) 信号の立ち下がりに対して送信 /H/ 送信エラーシンボル MII 送信エラー (TXER) 信号の立ち上がりに対して送信 /V/ 無効 MII 受信データ有効 (RXV) 中の場合 MII 受信エラー (RXER) 無効 S99_JP - p. Microchip Technology Inc.

123 LN9 表 -: B/B 符号化テーブル ( 続き ) コードグループ記号レシーバの解釈トランスミッタの解釈 /V/ 無効 MII 受信データ有効 (RXV) 中の場合 MII 受信エラー (RXER)... スクランブラと PISO 同じデータパターンが繰り返されると ( 特にアイドルコードグループ ) パワースペクトル密度は特定周波数に大きなピークが集中します データをスクランブル処理すると これらのピークを除去し 信号パワーをチャンネル帯域幅全体により一様に拡散できます 物理配線からの過剰な EMI 放射を防ぐため この一様なスペクトル密度が FCC 規制で義務付けられています スクランブラのシード値は PHY ごとに異なるスクランブラシーケンスとなるように PHY アドレスから生成します PHY のアドレス指定の詳細はセクション.. PHY のアドレス指定 を参照してください スクランブラはデータの PISO (Parallel In Serial Out) 変換も実行します... NRZI および MLT- 符号化 スクランブラブロックは ビット幅のパラレルデータを NRZI コンバータに渡し データはここで MHz のシリアル NRZI データストリームに変換されます 次に NRZI は MLT- に符号化されます MLT- はコードビットが なら論理レベルの出力を 段階で変化させ コードビットが なら論理レベルの出力を維持する符号化方式です... M 送信ドライバ MLT- データはアナログトランスミッタに渡されます このトランスミッタは差動 MLT- 信号を出力ピン TXPx および TXNx に駆動し 巻線比 : の絶縁トランスを経由してツイストペアメディアに送信します トランスミッタはインピーダンス の CT- ケーブルに駆動します ケーブル終端とインピーダンス整合には外付け部品が必要です... M 位相ロックループ (PLL) M PLL は参照クロックにロックし MHz ロジックと BSE-TX トランスミッタの駆動に使う MHz クロックを生成します 無効 /P/ 無効 無効 /V/ 無効 MII 受信データ有効 (RXV) 中の場合 MII 受信エラー (RXER) 無効 /V/ 無効 MII 受信データ有効 (RXV) 中の場合 MII 受信エラー (RXER) /V/ 無効 MII 受信データ有効 (RXV) 中の場合 MII 受信エラー (RXER) /V/ 無効 MII 受信データ有効 (RXV) 中の場合 MII 受信エラー (RXER) /V/ 無効 MII 受信データ有効 (RXV) 中の場合 MII 受信エラー (RXER) /V/ 無効 MII 受信データ有効 (RXV) 中の場合 MII 受信エラー (RXER) /V/ 無効 MII 受信データ有効 (RXV) 中の場合 MII 受信エラー (RXER) 無効 無効 無効 無効 無効 無効 Microchip Technology Inc. S99_JP - p.

124 LN9.. BSE-TX レシーバ 図 - に BSE-TX の受信データパスを示します 色の付いたブロックは PHY 内部のブロックです 以下のセクションで 主要な各ブロックについて説明します 図 -: BSE-TX の受信データパス Internal MII Receive Clock M PLL Port x MC Internal MII MHz by bits MII MC Interface MHz by bits B/B ecoder MHz by bits escrambler and SIPO Mbps Serial NRZI Converter NRZI MLT- Converter MLT- SP: Timing recovery, Equalizer and BLW Correction / Converter MLT- Magnetics MLT- RJ MLT- CT- bit ata... M 受信入力 ケーブルからの MLT- データは : トランスを経由して RXPx ピンと RXNx ピンから PHY に入力されます C は受信した差動信号を MSPS のレートでサンプリングします レベル量子化器を使って 各サンプルを ビットで表現したデジタルデータを生成します C のダイナミックレンジ全体を使えるように 検出した信号レベルに基づいて SP が C のゲインを調整します... イコライザ BLW 補正 クロック / データリカバリ C からの ビットデータが SP ブロックに入力されます SP ブロックのイコライザは トランス コネクタ CT- ケーブルで構成される物理チャンネルによって生じる位相と振幅の歪みを補償します このイコライザにより 良質な CT- ケーブルであれば ~ m のケーブル長に対して信号を復元できます 信号の C 成分が大きく 低周波成分が絶縁トランスの低周波数ポールより低い場合 トランスのドループ特性が顕著になり 受信信号に対する基線変動 (BLW) が生じます 受信データの破損を防ぐため PHY は BLW 補正を実行し NSI X.-99 FI TP-PM で定義された キラーパケット をビットエラーなしで受信できます M PLL は位相の異なる MHz クロックを複数生成します SP のタイミングユニットで制御されるマルチプレクサにより データサンプリングに最適な位相を選択します これを 受信したリカバリクロックとして使います このクロックは 受信信号からシリアルデータを抽出する際に使います... NRZI および MLT- 復号 SP によってリカバリされた MLT- レベルは MLT- コンバータに入力されます MLT- はここで NRZI データストリームに変換されます... デスクランブラ デスクランブラはトランスミッタのスクランブラと反対の機能を実行します また データの SIPO (Serial In Parallel Out) 変換も実行します S99_JP - p. Microchip Technology Inc.

125 LN9 アイドル (/I/) シンボルの受信中 デスクランブラはデスクランブラ鍵を受信ストリームに同期します 同期が完了すると デスクランブラはこの鍵を追跡して受信データをデスクランブルします デスクランブラには バイト ( µs) のウィンドウ内でアイドルシンボルをサーチする専用ロジックがあり これによりリモートトランシーバとの同期を確保します このウィンドウにより IEEE 8. で許容される最大パケットサイズ ( バイト ) を干渉なしに受信できます この期間中にアイドルシンボルを検出しない場合 受信動作は中止されデスクランブラは同期プロセスを再開します 次に デスクランブルした信号はパケット先頭の SS (Start-of-Stream elimiter) を意味する /J/K/ ペアを検出して ビットコードグループにアラインメントされます コードワードのアラインメントが決定したら これを保存して次のフレーム開始まで使います... B/B デコーダ B/B テーブルに従って ビットのコードグループを ビットデータニブルに変換します 変換後のデータは内部 MII の RX[:] 信号ラインに表れます SS の /J/K/ は MC プリアンブルの最初の ニブルとして に変換されます SS を受信するとトランシーバは受信データ有効信号をアサートし RX バスに有効なデータが表れている事を示します 後続の有効なコードグループはデータニブルに変換されます /T/R/ シンボルで構成される ES (End-of-Stream elimiter) または少なくとも つの /I/ シンボルを受信するとトランシーバは搬送波感知および受信データ有効信号をネゲートします これらのシンボルはデータには変換されません... 受信データ有効信号 内部 MII の受信データ有効 (RXV) 信号は リカバリおよびデコードされたニブルが RXCLK に同期して RX[:] 出力に表れている事を示します /J/K/ デリミタが検出され RX がニブル境界にアラインメントされると RXV がアクティブになります /T/R/ デリミタが検出されるか リンクテストに失敗するか SIGET が偽になるまで RXV はアクティブなままです 変換後の /J/K/ の最初のニブルが MII に転送可能になると RXV がアサートされます... 受信エラー フレームの途中に予測しないコードグループがあると 受信エラーと見なされます 予測されるコードグループはデータセットの ~ F と ES の /T/R/ シンボルペアです 受信エラーが発生すると内部 MII の RXER 信号がアサートされ 任意のデータが内部 MII の RX[:] ラインに駆動されます /J/K/ デリミタのデコード中にエラーが検出された場合 ( 不正 SS エラー ) RXER が真にアサートされ RX[:] ラインに値 b が駆動されます 不正 SS エラーが発生した時点では内部 MII の受信データ有効 (RXV) 信号はまだアサートされていない事に注意が必要です...8 内部 MII インターフェイスを通過する M 受信データ 受信の場合 ビットのデータニブルが MII MC インターフェイスブロックに送信されます これらのデータニブルは MHz のクロックレートでコントローラに供給されます RXCLK は内部 MII バス用の出力クロックです 受信データからリカバリした RXCLK で RX バスを駆動します 受信信号がない場合 システム参照クロックから生成します.. 自動ネゴシエーション 自動ネゴシエーション機能の目的は リンクパートナーの機能に応じてトランシーバのリンクパラメータを最適に設定する事です 自動ネゴシエーションは つのリンクパートナー間で設定情報を交換し 双方がサポートする最も高性能な動作モードを自動的に選択するためのメカニズムです 自動ネゴシエーションは IEEE 8. の 8 節で定義されており 自動ネゴシエーションは IEEE 8. の 8 節で定義されており PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) の自動ネゴシエーションイネーブル (PHY_N) ビットをセットして有効にします 自動ネゴシエーションは BSE-FX モードでは使いません アドバタイズされる PHY の機能は PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_N_V_x) に格納します PHY には 全二重および半二重モードの BSE-TX と BSE-T をアドバタイズする機能があります これら接続速度以外に PHY は IEEE 8. で定義されたリモート故障通知と対称または非対称 PUSE フロー制御の機能をアドバタイズする事もできます このトランシーバは Energy Efficient Ethernet 機能のネゴシエーションおよびソフトウェア制御ページのサポートに使う 次ページ 機能をサポートしています アドバタイズされる PHY 機能の既定値の多くは コンフィグレーションストラップで設定します ( セクション... PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_N_V_x) (p. ) 参照 ) デバイスコンフィグレーションストラップの使い方の詳細はセクション. コンフィグレーションストラップ (p. ) を参照してください Microchip Technology Inc. S99_JP - p.

126 LN9 自動ネゴシエーションが完了すると 解決したリンクに関する情報とネゴシエーションプロセスの結果が PHY x 特殊制御 / ステータスレジスタ (PHY_SPECIL_CONTROL_STTUS_x) の速度ステータスビットと PHY x 自動ネゴシエーションリンクパートナー基本ページ機能レジスタ (PHY_N_LP_BSE_BILITY_x) に反映されます 自動ネゴシエーションプロトコルは純粋に物理層での動作であり MC コントローラに依存せず進行します 自動ネゴシエーションセッション中は以下のブロックが動作します 自動ネゴシエーション ( デジタル ) M C( アナログ ) M PLL( アナログ ) M イコライザ /BLW/ クロックリカバリ (SP) M SQUELCH( アナログ ) M PLL( アナログ ) M トランスミッタ ( アナログ ) 自動ネゴシエーションを有効にした場合 以下のいずれかのイベントが発生すると自動ネゴシエーションが開始します パワーオンリセット (POR) ハードウェアリセット (RST#) PHYソフトウェアリセット ( リセット制御レジスタ (RESET_CTL) または PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のビット による ) PHYパワーダウンリセット ( セクション..8 PHY パワーダウンモード (p. ) 参照 ) PHYリンクステータスダウン (PHY x 基本ステータスレジスタ (PHY_BSIC_STTUS_x) のビット をクリア ) 自動ネゴシエーション再開 (PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のビット 9 を High にセット ) EtherCT システムリセット 上記を含むシステムリセットの詳細はセクション. リセット (p. 8) を参照してください これらイベントのいずれかを検出すると トランシーバは FLP (Fast Link Pulse) をバースト送信して自動ネゴシエーションを開始します これらは M TX ドライバからのリンクパルスをバースト送信したものです これらは NLP (Normal Link Pulse) と同じ波形のため CT- または CT- ケーブルを破損なしに伝送できます 回の FLP バーストは最大 個のパルスで構成されます 個の奇数番号パルスは必ず存在し これらのパルスで FLP バーストを構成します 個の偶数番号パルスは存在する事もしない事もあり ここに送信されるデータワードを格納します データパルスが存在する場合は 存在しない場合は を表します FLP バーストによって送信されるデータを リンクコードワード と呼びます これらは IEEE 8. の 8 節で完全に定義されています 要点をまとめると トランシーバはセレクタフィールド ( リンクコードワードの最初の ビット ) で IEEE 8. に準拠している事をアドバタイズします 次に PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_N_V_x) でセットしたビットに従って自身の技術能力をアドバタイズします 一致の可能性がある技術能力は つあります これらを優先度の高い順に示します M 全二重 ( 最高優先度 ) M 半二重 M 全二重 M 半二重 ( 最低優先度 ) トランシーバの全ての機能をアドバタイズし (M 全二重 ) リンクパートナーが M と M をサポートしている場合 自動ネゴシエーションによって M が最も高性能なモードとして選択されます リンクパートナーが半二重モードと全二重モードをサポートしている場合 自動ネゴシエーションによって全二重モードが最も高性能な動作モードとして選択されます 一致する機能が確定すると CK ビットをセットしてリンクコードワードを繰り返します この時点でリンクコードワードの主な内容に不一致があると 自動ネゴシエーションが再実行されます 必要な FLP バーストを一部しか受信できなかった場合も 自動ネゴシエーションが再実行されます PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_N_V_x) のビット [8:] に値を書き込むと トランシーバがアドバタイズする機能をソフトウェアで制御できます PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_N_V_x) に書き込みを実行しても自動ネゴシエーションは自動的には開始しません PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) の自動ネゴシエーション再開 (PHY_RST_N) ビットをセットすると 自動ネゴシエーションが開始して新しい機能がアドバタイズされます PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) の自動ネゴシエーションイネーブル (PHY_N) ビットをクリアして ソフトウェアで自動ネゴシエーションを無効にする事もできます S99_JP - p. Microchip Technology Inc.

127 LN9... 並列検出 自動ネゴシエーションに対応していないデバイスに接続した ( すなわち FLP が検出されない ) 場合 M MLT- シンボルまたは M NLP (Normal Link Pulse) に基づいてリンク速度を決定できます この場合 リンクは IEEE 8. に従い半二重と見なされます この機能を 並列検出 と呼びます この機能により レガシーのリンクパートナーとの相互運用性を確保します 並列検出によってリンクを確立した場合 PHY x 自動ネゴシエーション拡張レジスタ (PHY_N_EXP_x) のリンクパートナー自動ネゴシエーション機能ビットはクリアされ リンクパートナーが自動ネゴシエーションに対応していない事を示します 並列検出中に障害が発生すると PHY x 自動ネゴシエーション拡張レジスタ (PHY_N_EXP_x) の並列検出の障害ビットがセットされます 受信した FLP に符号化されたリンクパートナーの機能情報は PHY x 自動ネゴシエーションリンクパートナー基本ページ機能レジスタ (PHY_N_LP_BSE_BILITY_x) に格納します リンクパートナーが自動ネゴシエーションに対応していない場合 このレジスタには並列検出完了後にリンクパートナーの速度能力が格納されます... 自動ネゴシエーションの再実行 PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) の自動ネゴシエーション再開 (PHY_RST_N) ビットをセットすると 自動ネゴシエーションをいつでも再実行できます リンクがダウンした場合も自動ネゴシエーションが随時再実行されます リンクダウンは信号が失われる事によって生じます その原因としては ケーブルの切断やリンクパートナーによって送信された信号の中断等があります この場合 新しいリンク構成を判定するために自動ネゴシエーションが再実行されます 管理主体が PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) の自動ネゴシエーション再開 (PHY_RST_N) ビットをセットして自動ネゴシエーションを再実行した場合 デバイスは全ての送受信動作を停止して応答します 自動ネゴシエーションステートマシンで内部 break_link_time( 約 ms) が経過すると 自動ネゴシエーションが開始します この場合 リンクパートナーも受信信号を失ってリンクがダウンしているため 自動ネゴシエーションを再実行します... 自動ネゴシエーションの無効化 PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) の自動ネゴシエーションイネーブル (PHY_N) ビットをクリアすると 自動ネゴシエーションを無効にできます この場合 トランシーバは PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) の速度選択 LSB (PHY_SPEE_SEL_LSB) および二重モード (PHY_UPLEX) ビットの情報に基づいて動作速度を設定します 自動ネゴシエーションを有効にした場合 これらのビットは無視されます... 半二重と全二重 半二重モードでは CSM/C( 搬送波感知多重アクセス / 衝突検出 ) プロトコルを使ってネットワークトラフィックとコリジョンを処理します このモードでは 搬送波感知信号の CRS は送信と受信の両方の動作に応答します トランシーバが送信中にデータを受信すると コリジョンが発生します 全二重モードでは トランシーバはデータの送信と受信を同時に実行できます このモードでは CRS は受信動作にのみ応答します CSM/C プロトコルは適用されず コリジョン検出は無効です.. HP uto-mix HP uto-mix を利用すると インターフェイスの結線方式を気にせず CT- ( BSE-T) または CT- ( BSE-T) メディア UTP インターコネクトケーブルを使えます 図 - に示すように ユーザがストレート LN ケーブルとクロス LN ケーブルのどちらを挿入してもトランシーバが正しく動作するように トランシーバは TXPx/TXNx および RXPx/RXNx ツイストペアピンを設定します uto-mix は BSE-FX モードでは使いません デバイスの内部ロジックが接続先デバイスの TX および RX ピンを検出します RX および TX ラインペアは入れ換え可能なため uto-mixに対応した設計では対称なトランスと終端を使えるようにpcb 設計に特別な注意が必要です uto-mix 機能は PHY x 特殊制御 / ステータス表示レジスタ (PHY_SPECIL_CONTROL_STT_IN_x) の uto- MIX 制御 (MIXCTRL) ビットを使ってソフトウェアで制御できます MIXCTRL を にセットした場合 uto-mix 機能は PHY x 特殊制御 / ステータス表示レジスタ (PHY_SPECIL_CONTROL_STT_IN_x) の uto- MIX イネーブル (MIXEN) ビットと uto-mix ステート (MIXSTTE) ビットで決定します Microchip Technology Inc. S99_JP - p.

128 LN9 BSE-T または BSE-TX 手動モードで動作中 uto-mix クロスオーバ時間を PHY x EP NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EP_CFG_x) の手動 / uto- MIX クロスオーバ時間の延長ビットで延長できます 詳細はセクション... (p. 9) を参照してください Energy etect パワーダウンモード中 uto-mix クロスオーバ時間を PHY x EP NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EP_CFG_x) の EP クロスオーバ延長ビットで延長できます 詳細はセクション... (p. 9) を参照してください 図 -: ストレートケーブルによる接続とクロスケーブルによる接続 RJ- 8-pin straight-through for BSE-T/BSE-TX signaling RJ- 8-pin cross-over for BSE-T/BSE-TX signaling TXPx TXPx TXPx TXPx TXNx TXNx TXNx TXNx RXPx RXPx RXPx RXPx Not Used Not Used Not Used Not Used Not Used Not Used Not Used Not Used RXNx RXNx RXNx RXNx Not Used Not Used Not Used Not Used Not Used 8 8 Not Used Not Used 8 8 Not Used irect Connect Cable Cross-Over Cable.. PHY 管理制御 PHY 管理制御ブロックは レジスタアクセスと割り込み生成を含む PHY 管理機能を実行します IEEE 8. ( 節 ) で必須とされるレジスタと同仕様で許可されるベンダー固有レジスタは SMI (Serial Management Interface) を使ってサポートします SMI インターフェイスは MIO (MII Management ata) 信号と MC (MII Management Clock) 信号で構成されます これらの信号を使って全ての PHY レジスタにアクセスできます サポートされる全てのレジスタとその説明は セクション.. PHY レジスタ (p. ) を参照してください サポートされないレジスタは FFFFh として読み出されます.. PHY 割り込み PHY には各種割り込みイベントを生成する機能があります 割り込み要因は PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) を読み出して調べます 各 PHY 割り込みを有効にするか無効にするかは PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) で設定します PHY 管理制御ブロックは有効化した複数の割り込みステータスを つの内部信号に集約します この信号はシステム割り込みコントローラに送信され この信号はシステム割り込みコントローラに送信され 割り込みステータスレジスタ (INT_STS) の PHY 割り込みイベント (PHY_INT_) ビットと PHY B 割り込みイベント (PHY_INT_B) ビットに反映されます デバイス割り込みの詳細はセクション 8. システム割り込み (p. ) を参照してください PHY 割り込みシステムには 主割り込みモードと代替割り込みモードの つのモードがあります どちらのモードも 対応するマスクビットをセットして割り込みが発生すると内部割り込み信号がアサートされ システム割り込みコントローラに送信されます これらモードは 内部割り込み信号のネゲート方法のみが異なります これらモードの詳細は以降のサブセクションで説明します 電源投入後またはハードリセット後の既定値の割り込みモードは主割り込みモードです 代替割り込みモードを使うには 電源投入後またはハードリセット後に設定が必要です S99_JP - p.8 Microchip Technology Inc.

129 LN9... 主割り込みモード 主割り込みモードは既定値の割り込みモードです 電源投入後またはハードリセット後は常に主割り込みモードが選択されます このモードで割り込みを有効にするには PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) で対応するマスクビットをセットします ( 表 - 参照 ) 割り込みをアサートするイベントが真になると 内部割り込み信号がアサートされます これに対し 割り込みをネゲートするイベントが真になると 内部割り込み信号がネゲートされます 表 -: 割り込み管理テーブル マスク割り込み要因フラグ割り込み要因 割り込みをアサートするイベント 割り込みをネゲートするイベント リンクアップ LINKSTT Note 参照 Wake on LN WOL_INT Note 参照 リンクステータス WoL イベント有効 LINKSTT 立ち上がり WoL_INT 立ち上がり. 9. ENERGYON. ENERGYON. 立ち上がり (Note ). 9. 自動ネゴシ エーション完了. 9. リモート 故障検出. 自動ネゴシエーション完了. 9. リンクダウン. リンク ステータス. 9. 自動ネゴシ エーションの LP 肯定応答 LINKST 立ち下がりまたはレジスタ 9 読み出し WoL_INT 立ち下がりまたはレジスタ 9 読み出し. 立ち下がりまたはレジスタ 9 読み出し. 立ち上がり. 立ち下がりまたはレジスタ 9 読み出し. リモート故障. 立ち上がり. 立ち下がりまたは レジスタ 読み出しまたは レジスタ 9 読み出し. 肯定応答 (CK). 9. 並列検出の障害. 並列検出の障 害. 9. 自動ネゴシ エーション ページの受信. 立ち下がりレジスタ 読み出しまたはレジスタ 9 読み出し. 立ち上がり. 立ち下がりまたはレジスタ 9 読み出し. 立ち上がり. 立ち下がりまたはレジスタ 読み出しまたはレジスタ 9 読み出しまたは再自動ネゴシエーションまたはリンクダウン. ページ受信. 立ち上がり. 立ち下がりまたはレジスタ 読み出しまたはレジスタ 9 読み出しまたは自動ネゴシエーション再実行または リンクダウン Note : Note : LINKSTT は内部リンクステータスで レジスタビットとしては直接利用できません WOL_INT は PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) のビット [:] とビット [:] を N 演算し その結果の ビットを OR 演算したものと定義します Microchip Technology Inc. S99_JP - p.9

130 LN9 Note : マスクビットが有効で ENERGYON がまだ High の間に内部割り込み信号をネゲートした場合 ケーブルを抜いて ENERGYON が Low に遷移した約 秒後に内部割り込み信号が ms の期間アサートされます 内部割り込み信号の意図しないアサートを防ぐには ENERGYON 割り込みサービスルーチンの中で ENERGYON 割り込みマスクを常にクリアする必要があります 信号取得プロセスの開始時 PHY x モード制御 / ステータスレジスタ (PHY_MOE_CONTROL_STTUS_x) のエネルギ ON (ENERGYON) ビットは既定値の に戻ります 従って PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) の INT ビットも電源投入時には として読み出されます 信号が存在しない場合 エネルギ ON (ENERGYON) と INT はどちらも数 ms 以内にクリアします... 代替割り込みモード PHY x モード制御 / ステータスレジスタ (PHY_MOE_CONTROL_STTUS_x) の LTINT ビットを にセットすると代替割り込みモードが有効になります このモードで割り込みを有効にするには PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) の対応するビットをセットします ( 表 - 参照 ) 割り込みをクリアするには 割り込み要因をクリアして対応する割り込み要因フラグに を書き込みます 割り込み要因フラグに を書き込むとステートマシンが割り込み要因をチェックし 割り込み要因フラグをクリアするか のままにするかを判断します ネゲート条件が真の場合 割り込み要因フラグがクリアされ 内部割り込み信号もネゲートされます ネゲート条件が偽の場合 割り込み要因フラグはセットされたままで 内部割り込み信号はアサートされたままです 表 -: 代替割り込みモードの管理テーブル マスク割り込み要因フラグ割り込み要因 割り込みをアサートするイベント ネゲート条件 割り込みをクリアするためのビット リンクアップ LINKSTT Note 参照 Wake on LN WOL_INT Note 参照 リンクステータス WoL イベント有効 LINKSTT 立ち上がり WoL_INT 立ち上がり LINKSTT = Low WOL_INT = Low. 9. ENERGYON. ENERGYON. 立ち上がり. = Low 自動ネゴシ エーション完了. 9. リモート 故障検出. 自動ネゴシエーション完了. 9. リンクダウン. リンク ステータス. 9. 自動ネゴシ エーションの LP 肯定応答 立ち上がり. = Low 9.. リモート故障. 立ち上がり. = Low 9.. 肯定応答 (CK). 9. 並列検出の障害. 並列検出の 障害. 9. 自動ネゴシ エーション ページの受信. 立ち下がり. = High 9.. 立ち上がり. = Low 9.. 立ち上がり. = Low 9.. ページ受信. 立ち上がり. = Low 9. Note : LINKSTT は内部リンクステータスで レジスタビットとしては直接利用できません S99_JP - p. Microchip Technology Inc.

131 LN9 Note : WOL_INT は PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) のビット [:] とビット [:] を N 演算し その結果の ビットを OR 演算したものと定義します 信号取得プロセスの開始時 PHY x モード制御 / ステータスレジスタ (PHY_MOE_CONTROL_STTUS_x) のエネルギ ON (ENERGYON) ビットは既定値の に戻ります 従って PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) の INT ビットも電源投入時には として読み出されます 信号が存在しない場合 エネルギ ON (ENERGYON) と INT はどちらも数 ms 以内にクリアします..8 PHY パワーダウンモード PHY パワーダウンモードには全般パワーダウンモードと Energy etect パワーダウンモードがあります これらモードについては以降のサブセクションで説明します 本デバイスの各種電源管理機能の詳細はセクション. 電源管理 (p. ) を参照してください 各 PHY のパワーダウンモードは個別に制御されます PHY パワーダウンモードでは PHY レジスタの再読み込みまたはリセットは実行されません..8. 全般パワーダウン このパワーダウンモードは PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のパワーダウン (PHY_PWR_WN) ビットで制御します このモードでは PHY 管理制御インターフェイス以外のトランシーバ全体がパワーダウンします パワーダウン (PHY_PWR_WN) ビットがセットされている限り トランシーバはこのパワーダウンモードのままです パワーダウン (PHY_PWR_WN) ビットをクリアすると トランシーバはパワーアップして自動的にリセットされます..8. Energy etect パワーダウンモード このパワーダウンモードは PHY x モード制御 / ステータスレジスタ (PHY_MOE_CONTROL_STTUS_x) の Energy etect パワーダウン (EPWROWN) ビットのビットをセットして有効にします このモードでは ライン上にエネルギが存在しない場合 トランシーバ全体 (PHY 管理制御インターフェイス SQUELCH 回路 ENERGYON ロジックを除く ) がパワーダウンします BSE-TX BSE-T 自動ネゴシエーション信号のいずれかから有効なエネルギが存在するかは ENERGYON ロジックを使って検出します このモードでは PHY x モード制御 / ステータスレジスタ (PHY_MOE_CONTROL_STTUS_x) のエネルギ ON (ENERGYON) ビットが Low の場合 トランシーバはパワーダウンし 何も送信されません リンクパルスまたはパケットによりエネルギを受信すると エネルギ ON (ENERGYON) ビットが High に遷移してトランシーバがパワーアップします トランシーバはパワーダウン直前のステートに自動的に自己リセットし PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) の INT ビットをアサートします ENERGYON ロジックが検出した最初のパケット ( および多くの場合 番目のパケット ) は失われます PHY x モード制御 / ステータスレジスタ (PHY_MOE_CONTROL_STTUS_x) の Energy etect パワーダウン (EPWROWN) ビットが Low の場合 Energy etect パワーダウンは無効です EP モード時のデバイスの NLP 属性は設定を変更できます EP モード時に NLP を送信するかどうかは PHY x EP NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EP_CFG_x) の EP TX NLP イネーブルビットで設定できます EP モードで NLP 送信を有効にした場合 NLP の送信インターバルは PHY x EP NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EP_CFG_x) の EP TX NLP インターバルタイマ選択フィールドで設定できます EP モード中 NLP を 個受信してデバイスを復帰させるか 個受信して復帰させるかを選択できます PHY x EP NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EP_CFG_x) の EP RX 単一 NLP 復帰イネーブルビットをセットした場合 デバイスは 個の NLP を受信すると復帰します EP RX 単一 NLP 復帰イネーブルビットをクリアした場合 デバイスは 個の NLP を連続して受信すると EP モードから復帰します この場合 個の NLP の最大間隔は PHY x EP NLP/ クロスオーバ時間 /EEEコンフィグレーションレジスタ (PHY_EP_CFG_x) のEP RX NLP 最大インターバル検出選択フィールドで設定できます Energy etect パワーダウン機能はデバイスの広範な電源管理機能の一部であり 電源管理イベントまたは汎用割り込み要求ピン (IRQ) をトリガできます これは 前述の方法で PHY の Energy etect パワーダウン機能を有効にし 電源管理制御レジスタ (PMT_CTRL) の対応する Energy etect イネーブル (PHY はビット PHY B はビット ) をセットして実行します 詳細は電源管理を参照してください Microchip Technology Inc. S99_JP - p.

132 LN9..9 Wake-on-LN (WoL) PHY は WoL イベントとして完全一致 ブロードキャスト Magic Packet 復帰フレームの検出をサポートしています サポートされる復帰イベント ( 完全一致 ブロードキャスト Magic Packet 復帰フレーム ) は PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の完全一致 復帰イネーブル (PF_EN) ビット ブロードキャスト復帰イネーブル (BCST_EN) ビット Magic Packet イネーブル (MPEN) ビット 復帰フレームイネーブル (WUEN) ビットでそれぞれ個別に有効にできます WoL イベントを検出すると PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) の INT8 ビットで示されます WoL 機能はデバイスの広範な電源管理機能の一部であり 電源管理イベントまたは汎用割り込み要求ピン (IRQ) をトリガできます これは 前述の方法で PHY の WoL 機能を有効にし 電源管理制御レジスタ (PMT_CTRL) の対応する WoL イネーブル (PHY はビット PHY B はビット ) をセットして実行します 詳細はセクション. 電源管理 (p. ) を参照してください PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) には WoL 設定済みビットもあります このビットは 全ての WoL レジスタを設定した後にソフトウェアでセットできます WoL 関連レジスタはソフトウェアリセットの影響を受けないため ソフトウェアで WoL 設定済みビットをポーリングして全ての WoL レジスタが完全に設定されている事を確認できます これにより ソフトウェアは WoL イベントによる再起動後に WoL レジスタの再プログラミングをスキップできます 以下のサブセクションでは 各 WoL イベントについて説明します 主要なシステム割り込みの詳細はセクション 8. システム割り込み (p. ) を参照してください..9. 完全一致 ( デスティネーションアドレス ) 検出 完全一致 検出モードを有効にすると PHY x MC 受信アドレス レジスタ (PHY_RX_R_x) PHY x MC 受信アドレス B レジスタ (PHY_RX_RB_x) PHY x MC 受信アドレス C レジスタ (PHY_RX_RC_x) に格納したアドレスと一致するデスティネーションアドレスを持つフレームを検出できます フレームは FCS およびパケット長チェックにも合格する必要があります 例えば デバイスが完全一致 WoL イベントを検出できるようにするには ホストシステムは以下のステップを実行する必要があります. WoL イベントを発生させたい MC アドレスを PHY x MC 受信アドレス レジスタ (PHY_RX_R_x) PHY x MC 受信アドレス B レジスタ (PHY_RX_RB_x) PHY x MC 受信アドレス C レジスタ (PHY_RX_RC_x) に設定する. PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の完全一致 復帰イネーブル (PF_EN) ビットをセットして完全一致 検出を有効にする. PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) のビット 8 (WoL 割り込みマスク ) をセットして WoL イベントを有効にする 一致がトリガされると PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) のビット 8 がセットされ PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の完全一致 フレーム受信 (PF_FR) ビットがセットされます..9. ブロードキャスト検出 ブロードキャスト検出モードを有効にすると デスティネーションアドレスの値が FF FF FF FF FF FF のフレームを検出できます フレームは FCS およびパケット長チェックにも合格する必要があります 例えば デバイスがブロードキャスト WoL イベントを検出できるようにするには ホストシステムは以下のステップを実行する必要があります. PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) のブロードキャスト復帰イネーブル (BCST_EN) ビットをセットしてブロードキャスト検出を有効にする. PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) のビット 8 (WoL 割り込みマスク ) をセットして WoL イベントを有効にする 一致がトリガされると PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) のビット 8 がセットされ PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) のブロードキャストフレーム受信 (BCST_FR) ビットがセットされます..9. Magic Packet 検出 Magic Packet 検出モードを有効にすると Magic Packet フレームを検出できます Magic Packet とは プログラムしたアドレスに対するユニキャストまたはブロードキャストでデバイスをアドレス指定し デスティネーションアドレスおよびソースアドレスフィールドの後 パターン 8 h FF_FF_FF_FF_FF_FF に続けて目的の MC アドレス (PHY x MC 受信アドレス レジスタ (PHY_RX_R_x) PHY x MC 受信アドレス B レジスタ S99_JP - p. Microchip Technology Inc.

133 LN9 (PHY_RX_RB_x) PHY x MC 受信アドレス C レジスタ (PHY_RX_RC_x) に格納 ) を中断なしに 回繰り返したフレームを言います 回のアドレス繰り返し中に中断があると ロジックは受信フレームを再びスキャンして 8 h FF_FF_FF_FF_FF_FF のパターンを探します 回の繰り返しはフレーム内のどこにあってもかまいませんが 直前に同期ストリームが必要です フレームは FCS およびパケット長チェックにも合格する必要があります 例えば目的のアドレスが h h h h h h の場合 ロジックは Ethernet フレーム内で以下のデータシーケンスを探します デスティネーションアドレスソースアドレス FF FF FF FF FF FF FCS 例えば デバイスが Magic Packet WoL イベントを検出できるようにするには ホストシステムは以下のステップを実行する必要があります WoL イベントを発生させたい MC アドレスを PHY x MC 受信アドレス レジスタ (PHY_RX_R_x) PHY x MC 受信アドレス B レジスタ (PHY_RX_RB_x) PHY x MC 受信アドレス C レジスタ (PHY_RX_RC_x) に設定する PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の Magic Packet イネーブル (MPEN) ビットをセットして Magic Packet 検出を有効にする PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) のビット 8 (WoL 割り込みマスク ) をセットして WoL イベントを有効にする 一致がトリガされると PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) のビット 8 がセットされ PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の Magic Packet 受信 (MPR) ビットがセットされます..9. 復帰フレーム検出 復帰フレーム検出モードを有効にすると 事前にプログラムした復帰フレームを検出できます 復帰フレーム検出の機能を使うと システム設計者はプログラマブルな復帰フレームフィルタを使ってパケット内のカスタムパターンを検出できます このフィルタには フレームのどのバイトを検出ロジックで比較するかを示す 8 ビットのバイトマスクがあります これらのバイトに対して CRC- を計算して求めます 次に この結果をフィルタの CRC- と比較して一致かどうかを判定します 復帰パターンを受信すると PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) のリモート復帰フレーム受信 (WUFR) ビットがセットされます 復帰フレームフィルタでは フレームのデスティネーションアドレスと PHY x MC 受信アドレス レジスタ (PHY_RX_R_x) PHY x MC 受信アドレス B レジスタ (PHY_RX_RB_x) PHY x MC 受信アドレス C レジスタ (PHY_RX_RC_x) に指定したアドレスを比較する事もできます 指定するアドレスはユニキャストでもマルチキャストでもかまいません アドレス一致を有効にした場合 指定したユニキャストまたはマルチキャストアドレスのみが一致と見なされます マルチキャストアドレスとブロードキャストアドレスは個別に有効にできます アドレス一致の結果は OR 演算されます ( すなわち ユニキャスト マルチキャスト ブロードキャストのいずれかが一致すると一致と判定 ) フィルタを有効にするかどうか デスティネーションアドレスをチェックするかどうかは PHY x 復帰フィルタ構成レジスタ (PHY_WUF_CFG_x) で設定します フィルタを有効にする前に アプリケーションプログラムはサンプルフレームと対応するバイトマスクを検出ロジックに提供する必要があります この情報は PHY x 復帰フィルタ構成レジスタ (PHY_WUF_CFG_x) PHY x 復帰フィルタ構成レジスタ B (PHY_WUF_CFGB_x) PHY x 復帰フィルタバイトマスクレジスタ (PHY_WUF_MSK_x) に書き込んで提供します フレーム内の開始オフセットとフィルタの予想される CRC- は フィルタパターンオフセットフィールドとフィルタ CRC- フィールドでそれぞれ設定します リモート復帰モードを有効にした場合 リモート復帰機能は各フレームをフィルタ条件に照合し フィルタに指定したアドレスと CRC 値に一致したフレームをリモート復帰フレームとして認識します パターンオフセットは フレーム内でチェックすべき最初のバイトの位置を定義します バイトマスクは 8 ビットのフィールドで フレーム内のパターンオフセット以降の連続する 8 バイトをそれぞれチェックするかどうかを指定します バイトマスクのビット j をセットした場合 検出ロジックはフレーム内のバイト ( パターンオフセット + j) をチェックし セットしない場合 バイト ( パターンオフセット + j) を無視します Microchip Technology Inc. S99_JP - p.

134 LN9 CRC- のチェックが完了すると パターンオフセットとバイトマスクを使って求めた CRC- 値とフィルタ側の予想される CRC- 値を比較します これらの値が一致すると リモート復帰イベントがトリガされます フレームは FCS およびパケット長チェックにも合格する必要があります 表 - に 復帰イベントが生成されるケースを示します これ以外の場合 復帰イベントは生成されません 表 -: 復帰イベントが生成されるケース フィルタイネーブル フレーム CRC 一致 アドレス一致イネーブル 全マルチキャストフィルタイネーブル ブロードキャストフィルタイネーブル フレームアドレス一致 有効 ユニキャスト 一致 無効 X X X 有効 ユニキャスト 一致 有効 X X 一致 有効 マルチキャスト 一致 X 有効 X X 有効 マルチキャスト 一致 有効 無効 X 有効 有効 ブロードキャスト 一致 X X 有効 X 例えば デバイスが復帰フレーム WoL イベントを検出できるようにするには ホストシステムは以下のステップを実行する必要があります パターンを宣言する :. PHY x 復帰フィルタバイトマスクレジスタ (PHY_WUF_MSK_x) に 比較対象のバイトを指定する. 比較対象のバイトのCRC- 値をオフラインで求め PHY x 復帰フィルタ構成レジスタB (PHY_WUF_CFGB_x) を更新する CRC- は下式で求めます フレーム開始時に CRC- を値 FFFFh で初期化します パターンオフセットとマスクに基づき 受信したバイトがチェックサム計算の一部に含まれる場合 CRC- を更新します この時 CRC- の更新には以下のアルゴリズムを使います 説明 : ^ は排他的論理和の演算子 ata [:] はチェックサムに含める受信データバイト CRC[:] には計算で求めた CRC- チェックサムを格納 F F はデータバイトが CRC- の一部であると判定した時に計算した中間結果以下の値を計算 : F = CRC[] ^ ata[] F = CRC[] ^ F ^ ata[] F = CRC[] ^ F ^ ata[] F = CRC[] ^ F ^ ata[] F = CRC[] ^ F ^ ata[] F = CRC[] ^ F ^ ata[] F = CRC[9] ^ F ^ ata[] F = CRC[8] ^ F ^ ata[] CRC- を更新 : CRC[] = CRC[] ^ F CRC[] = CRC[] CRC[] = CRC[] CRC[] = CRC[] CRC[] = CRC[] S99_JP - p. Microchip Technology Inc.

135 LN9 CRC[] = CRC[] CRC[9] = CRC[] ^ F CRC[8] = CRC[] ^ F CRC[] = F ^ F CRC[] = F ^ F CRC[] = F ^ F CRC[] = F ^ F CRC[] = F ^ F CRC[] = F ^ F CRC[] = F CRC[] = F. デスティネーションアドレスの最初のバイトをオフセット としてオフセットパターンを決定する 決定したオフセットをPHY x 復帰フィルタ構成レジスタ (PHY_WUF_CFG_x) のフィルタパターンオフセットフィールドに格納する アドレス一致条件を決定する :. 表 - に基づいてアドレス一致方式を決定し それに応じて PHY x 復帰フィルタ構成レジスタ (PHY_WUF_CFG_x) のブロードキャストフィルタイネーブル 全マルチキャストフィルタイネーブル アドレス一致イネーブルビットを更新する. 必要に応じて ( ステップ 参照 ) 復帰イベントを発生させる MC アドレスを PHY x MC 受信アドレス レジスタ (PHY_RX_R_x) PHY x MC 受信アドレス B レジスタ (PHY_RX_RB_x) PHY x MC 受信アドレス C レジスタ (PHY_RX_RC_x) に設定する. PHY x 復帰フィルタ構成レジスタ (PHY_WUF_CFG_x) のフィルタイネーブルビットをセットしてフィルタを有効にする 復帰フレーム検出を有効にする :. PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) の復帰フレームイネーブル (WUEN) ビットをセットして復帰フレーム検出を有効にする 8. PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) のビット 8 (WoL 割り込みマスク ) をセットして WoL イベントを有効にする 一致がトリガされると PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) のリモート復帰フレーム受信 (WUFR) ビットがセットされます ソフトウェアによる判定を容易にするために PHY x 復帰フィルタ構成レジスタ (PHY_WUF_CFG_x) のフィルタトリガビットがセットされます.. リセット チップレベルのハードウェアリセット (RST#) EtherCT システムリセット パワーオンリセット (POR) 以外に この PHY は つのブロックレベルリセットをサポートします これらについては以降のセクションで説明します 全てのデバイスリセットとリセットシーケンスの詳細はセクション. リセット (p. 8) を参照してください ハードウェアリセット (RST#) パワーオンリセット (POR) EtherCT システムリセットの場合のみ コンフィグレーションストラップ値が自動的に PHY レジスタに読み込まれます リセット制御レジスタ (RESET_CTL) のデジタルリセット (IGITL_RST) ビットは PHY をリセットしません それ以外の PHY リセットでは ソフトウェアにより PHY レジスタを手動で設定する必要があります... RESET_CTL による PHY のソフトウェアリセット PHY はリセット制御レジスタ (RESET_CTL) を使ってリセットできます これらのビットは約 µs 後に自動的にクリアします このリセットでは コンフィグレーションストラップ値は PHY レジスタには読み込まれません... PHY_BSIC_CTRL_x による PHY のソフトウェアリセット PHY は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットをセットしてもリセットできます このビットは リセットが完了すると自動的に にクリアされます このリセットでは コンフィグレーションストラップ値は PHY レジスタには読み込まれません Microchip Technology Inc. S99_JP - p.

136 LN9... PHY パワーダウンリセット PHY がパワーダウンモードから復帰後 PHY のリセットが自動的に生成されます PHY パワーダウンモードでは PHY レジスタの再読み込みまたはリセットは実行されません 詳細はセクション..8 PHY パワーダウンモード (p. ) を参照してください.. リンク整合性テスト このデバイスは IEEE 8.u の図 - に示されるリンクモニタ状態遷移図のリンク整合性テストを実行します リンクステータスと Mbps リンクステータスを多重化したものを PHY x 基本ステータスレジスタ (PHY_BSIC_STTUS_x) のリンクステータスビットとし これによって LINK LE を駆動します SP ブロックは NSI X. TP-PM 規格で定義された有効な MLT- 波形が RXPx および RXNx 信号に表れている事を内部 T_VLI 信号を使ってリンクモニタステートマシンに示します T_VLI がアサートされると制御ロジックは Link-Ready ステートに遷移し 自動ネゴシエーションブロックからのイネーブル信号を待ちます この信号を受信すると Link-Up ステートに遷移し 送信および受信ロジックブロックが動作を開始します 自動ネゴシエーションを無効にしている場合 T_VLI がアサートされるとリンク整合性ロジックはただちに Link-Up ステートに遷移します ラインを安定させるため リンク整合性ロジックは T_VLI がアサートされると少なくとも ms 待ってから Link-Ready ステートに遷移します T_VLI 入力がネゲートされると このロジックはただちにリンク信号をネゲートして Link-own ステートに遷移します.. ケーブル診断 PHY には Ethernet ケーブルの開放 / 短絡と長さを検出できるケーブル診断機能があります ケーブル診断機能には 大きく以下の つの動作モードがあります TR( 時間領域反射計測 ) ケーブル診断 TR ケーブル診断では TX または RX ペアのケーブル開放 / 短絡を検出し 開放 / 短絡故障までのケーブル長を推定できます 整合ケーブル診断整合ケーブル診断では Mbps のリンクアップしたケーブルの長さを推定できます 各ケーブル診断モードの適切な動作の詳細は以下のサブセクションを参照してください ケーブル診断は BSE-FX モードでは使いません... TR( 時間領域反射計測 ) ケーブル診断 PHY には TX または RX ペアのケーブル開放 / 短絡を検出し 開放 / 短絡故障までのケーブル長を推定できる TR ケーブル診断機能があります TR ケーブル診断機能を使うには uto-mix と自動ネゴシエーションを無効にし PHY を Mbps 全二重モードにする必要があります これらは PHY x TR 制御 / ステータスレジスタ (PHY_TR_CONTROL_STT_x) の TR イネーブルビットをセットする前に実行する必要があります uto-mix を無効にしているため TR はレジスタビット. で選択した TX または RX ペアをテストします (uto-mix ステート (MIXSTTE)) ケーブルを適切にテストするには 両方のペアのテストが必要です TR ケーブル診断は BSE-FX モードには適しません TR によるテストが完了すると それ以前のレジスタ設定が復元されます 図 - に TR ケーブル診断のフロー図を示します S99_JP - p. Microchip Technology Inc.

137 LN9 図 -: TR ケーブル診断のフロー図 Start isable NEG and Force Mb Full- uplex Write PHY Reg : x isable MIX and Force MI (or MIX) Write PHY Reg : x8 (MI) - OR - Write PHY Reg : x (MIX) Enable TR Write PHY Reg : x8 Check TR Control/Status Register Read PHY Reg NO Reg.8 == TR Channel Status Complete? YES Reg.8 == Save: TR Channel Type (Reg.:9) TR Channel Length (Reg.:) Repeat Testing in MIX Mode MIX Case Tested? YES one TR ケーブル診断では Ethernet ケーブル内の選択したツイストペア (MI モードでは TX MIX モードでは RX) に対してパルスを送信します テスト対象のペアが開放または短絡している場合 インピーダンスの不連続部で反射信号が発生し これを PHY で検出します PHY は信号を送信してから反射信号を受信するまでの時間を計測し その結果を PHY x TR 制御 / ステータスレジスタ (PHY_TR_CONTROL_STT_x) の TR チャンネル長フィールドに格納します TR チャンネル長フィールドはケーブルの 電気的 長さを示します 表 - に示した適切な伝播定数を掛けると故障までのおおよその物理的距離が求まります 通常 TR 機能はリンクが動作しない場合に使います リンク動作中に TR を実行するとリンクがダウンします Microchip Technology Inc. S99_JP - p.

138 LN9 TR は終端が不適切なケーブルの反射信号を使って物理的距離を推定するため いくつかの要因によって推定精度が影響を受けます これには 以下のものがあります. ケーブル (CT CT e CT ): 各ケーブルの電気的長さは 内部信号ペアの m あたりの撚り数および信号伝播速度の違いにより若干異なります ケーブルが既知の場合 ケーブルに適した伝播定数 ( 表 - 参照 ) を使うとより正確に推定長さを求める事ができます 実際のアプリケーションではケーブルが不明な事が多く 長さと種類の異なるケーブルが混在する事もあります この場合 ケーブル 不明 の伝播定数を使います. TX ペアか RX ペアか : EI 規格では Ethernet ケーブル内の各信号ペアの m あたりの撚り数をケーブルごとに規定しています このため RX ペアと TX ペアでは計測結果が異なります. 実際のケーブル長 : 推定ケーブル長と実際のケーブル長の誤差は ケーブルが長くなるほど大きくなります 最小誤差は約 m 未満の場合です. 開放か短絡か : 故障までの距離が同じでも 開放の場合と短絡の場合では TR チャンネル長フィールドの値 ( 電気的長さ ) が異なります これは 異なる伝播定数を使って物理的なケーブル長を計算する事によって補償します 開放の場合 故障までの推定距離は次式で求める事ができます 開放故障までの距離 (m) TR チャンネル長 * P OPEN P OPEN は表 - で選択した伝播定数です 短絡の場合 故障までの推定距離は次式で求める事ができます 短絡までの距離 (m) TR チャンネル長 * P SHORT P SHORT は表 - で選択した伝播定数です 表 -: TR 伝播定数 TR 伝播定数 ケーブル 未知 CT CT E CT P OPEN P SHORT 開放および短絡の場合のケーブル長計測誤差マージン (typ.) は 選択したケーブルとデバイスから開放 / 短絡までの距離の影響を受けます 表 - と表 - に 開放の場合と短絡の場合の計測誤差 (typ.) をそれぞれ示します 表 -: 開放ケーブルの計測誤差 (+/- m, typ.) 選択した伝播定数 故障までの距離 P OPEN = 不明 P OPEN = CT P OPEN = CT E P OPEN = CT CT ケーブル ~ m 9 CT E ケーブル ~ m CT ケーブル ~ m CT ケーブル ~ m CT E ケーブル ~ m 8 CT ケーブル ~ m S99_JP - p.8 Microchip Technology Inc.

139 LN9 表 -: 短絡ケーブルの計測誤差 (+/- m, typ.) 選択した伝播定数 故障までの距離 P SHORT = 不明 P SHORT = CT P SHORT = CT E P SHORT = CT CT ケーブル ~ m 8 CT E ケーブル ~ m CT ケーブル ~ m CT ケーブル ~ m CT E ケーブル ~ m CT ケーブル ~ m... 整合ケーブル診断 整合ケーブル診断では Mbps のリンクアップしたケーブルの長さを最長 m まで推定できます アクティブな Mb リンクが存在する場合 リンクパートナーまでのおおよその距離は PHY x ケーブル長レジスタ (PHY_CBLE_LEN_x) を使って推定できます ケーブルが適切に終端処理されていても アクティブな Mb リンクが存在しない場合 ( 例 : リンクパートナーが無効または機能していない リンクが Mb) ケーブル長は推定できません この場合 PHY x ケーブル長レジスタ (PHY_CBLE_LEN_x) は無視する必要があります リンクパートナーまでの推定距離は PHY x ケーブル長レジスタ (PHY_CBLE_LEN_x) のケーブル長 (CBLN) フィールドと表 -8 のルックアップテーブルを使って求める事ができます 整合ケーブル診断では ケーブル長計測誤差マージンは +/- m (typ.) です この誤差マージンは m から m まで全てのケーブルで一定です 表 -8: 整合ケーブル診断の推定ケーブル長 (CBLN) ルックアップテーブル CBLN フィールドの値 推定ケーブル長 ~ Microchip Technology Inc. S99_JP - p.9

140 LN9 適切に終端処理されたケーブル ( 整合済みケーブル ) の場合 反射信号はありません この場合 TR チャンネル長フィールドは無効であり 無視する必要があります.. ループバック動作 PHY は近端ループバックまたはコネクタループバックに設定できます ループバックモードの詳細は以降のサブセクションで説明します... 近端ループバック 近端ループバックはテスト用のモードで 図 - の青色の矢印で示すようにデジタル送信データをそのまま受信データ信号として戻します PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のループバック (PHY_LOOPBCK) ビットを にセットすると近端ループバックモードが有効になります 近端ループバックモードではデータが PCS および PM 層を経由して PM 副層へ転送されてからループバックされるため デジタル回路の大部分が動作します PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のコリジョンテストモード (PHY_COL_TEST) ビットでコリジョンテストモードを有効にした場合を除き このモードでは COL 信号は非アクティブです トランスミッタは 内部 MII の TXEN 信号の状態に関係なくパワーダウンします 図 -: 近端ループバックのブロック図 / Ethernet MC TX RX igital nalog X X TX RX XFMR CT-... コネクタループバック 本デバイスはきわめて短いケーブルでは伝送の信頼性が維持されます このため 図 - に示すようなコネクタループバックでのテストが可能です RJ ループバックケーブルを使って トランス出力からの送信信号をレシーバ入力へ戻します このループバックは Mbps と Mbps の両方で動作します 図 -: コネクタループバックのブロック図 / Ethernet MC TX RX igital nalog TX RX XFMR 8 RJ Loopback Cable. Created by connecting pin to pin and connecting pin to pin. S99_JP - p. Microchip Technology Inc.

141 LN9.. BSE-FX の動作 動作を BSE-FX モードに設定した場合 スクランブラブロックと MTL- ブロックは無効になり アナログ RX および TX ピンは差動 LVPECL ピンに変わり 外付け抵抗を介して外部ファイバトランシーバに接続します 差動 LVPECL ピンは SFF (LVPECL) および SFP (Reduced LVPECL) のトランシーバと互換の信号電圧レンジをサポートします BSE-FX モードでは 受信信号の品質は外部トランシーバによってオープンドレイン CMOS レベル Loss of Signal (SFP) LVPECL Signal etect (SFF) のいずれかとして提供されます... BSE-FX の FEFI (Far End Fault Indication) BSE-FX の仕様には自動ネゴシエーションが定義されていないため リモート故障検出機能は利用できません 代わりに BSE-FX にはオプションの FEFI (Far-End Fault Indication) 機能があります これは 受信信号がない場合に FEFI と呼ばれる特殊な信号を遠端のピアに送信する機能です FEFI 信号は 受信チャンネルで物理エラー条件を検出した場合のみ送信されます FEFI 信号は 8 個の の後に 個の を付けたパターンを サイクル以上繰り返して構成します この信号はインバンドで送信され容易に検出できますが BSE-X の搬送波感知条件を満たさないように構成されます FEFI 機能は FEFI 生成 FEFI 検出 リンクモニタのプロセスで実装されます FEFI 生成プロセスは 受信チャンネルの障害 (signal_status=off) を検出すると FEFI 信号を送信します FEFI 信号の送信は signal_status のみに基づき いつでも開始または停止できます FEFI 検出プロセスは FEFI 信号の受信を継続的に監視します FEFI 信号を検出するとリンクモニタプロセスが link_status をネゲートします これによりステーションは無効になり ILE を送信します FEFI 機能は PHY x 特殊制御 / ステータス表示レジスタ (PHY_SPECIL_CONTROL_STT_IN_x) の FEFI (Far End Fault Indication) イネーブル (FEFI_EN) ビットで有効または無効にでき BSE-FX モードでは既定値で有効です... BSE-FX の有効化と LOS/S の選択 BSE-FX モードは FX モードストラップ (fx_mode_strap_ と fx_mode_strap_) を使って有効にします BSE- FXモードが有効かどうかはPHY x 特殊モードレジスタ (PHY_SPECIL_MOES_x) のBSE-FXモード (FX_MOE) ビットに反映されます つの PHY の LOS (Loss of Signal) モードは レベルの FXLOSEN ストラップ入力ピンを使って設定します このストラップ入力ピンが V (typ.) 未満の場合は両方の PHY で LOS モードが無効 V (typ.) を超え V (typ.) 未満の場合は PHY のみ LOS モードが有効 V (typ.) を超える場合は両方の PHY で LOS モードが有効となります PHY B のみ LOS モードを選択する事はできません LOS モードを選択しない場合 S (Signal etect) モードを選択するかどうかは FXSEN および FXSENB ストラップ入力ピンで PHY ごとに個別に設定します V (typ.) を超える場合は S モードが有効 V (typ.) 未満の場合は銅線ツイストペアが有効となります FXSEN ストラップ入力ピンは FXS ピンと兼用で FXSENB ストラップ入力ピンは FXSB ピンと兼用です このため LVPECL レベルでは入力が必ず V (typ.) を超え S モードが選択されます 銅線ツイストペアを使う場合 S 入力機能は不要なため このピンを V に設定します パワーダウンしているか無効なトランシーバに有効な LVPECL レベル未満の S 入力を与えないよう注意が必要です 表 -9 と表 - に 各モードの選択方法をまとめます 表 -9: BSE-FX LOS S 銅線ツイストペアの選択 : PHY FXLOSEN FXSEN PHY モード < V (typ.) < V (typ.) 銅線ツイストペア > V (typ.) BSE-FX S > V (typ.) N/ BSE-FX LOS Microchip Technology Inc. S99_JP - p.

142 LN9 表 -: BSE-FX LOS S 銅線ツイストペアの選択 : PHY B FXLOSEN FXSENB PHY モード < V (typ.) < V (typ.) 銅線ツイストペア > V (typ.) BSE-FX S > V (typ.) N/ BSE-FX LOS.. 必要な Ethernet トランス (BSE-TX) 本デバイスで使うトランスには uto-mix 対応のものを選ぶ必要があります こののトランスは多くのベンダーから提供されています 認証済みおよび推奨トランスについての最新情報は SMSC/Microchip 社アプリケーションノート N8. Suggested Magnetics を参照してください このアプリケーションノートには ベンダーと製品番号の一覧を記載しています.. PHY レジスタ PHY と PHY B の機能は同じで レジスタセットの内容も同じです これらのレジスタはメモリに割り当てられていません これらのレジスタには MII 管理制御 / ステータスレジスタ PHY アドレスレジスタ PHY レジスタアドレスレジスタ PHY データレジスタ MII 管理 ECT アクセスステートレジスタ MII 管理 ECT アクセスステートレジスタを使って間接的にアクセスします PHY と PHY B のレジスタの機能は同じであるため レジスタの説明は PHY と PHY B で共通としています このセクションの各 PHY レジスタ名の末尾には小文字の x が付いています ここには または B が入り それぞれ PHY または PHY B レジスタを表します 場合によっては または が入る事もあります 表 - に MII でシリアルアクセス可能な制御 / ステータスレジスタと対応するレジスタインデックス番号を示します 各 PHY には一意の PHY アドレスが割り当てられます ( セクション.. PHY のアドレス指定 (p. ) 参照 ) MII でシリアルアクセス可能な制御 / ステータスレジスタに加え IEEE 8. のセクション. MIO Manageable evice (MM) Registers をサポートする間接的にアクセス可能なレジスタセットがあります これらレジスタと対応するレジスタインデックス番号の一覧は 表 - に示します 制御 / ステータスレジスタ表 - に サポートされるレジスタの一覧を示します ビット定義を含むレジスタの詳細はこの後のサブセクションで説明します 特に明記しない場合 レジスタに書き込む際は予約済みフィールドに を書き込む必要があります 表 -: MII でシリアルアクセス可能な PHY および B 制御 / ステータスレジスタ インデックス レジスタ名 ( 記号 ) グループ PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) 基本 PHY x 基本ステータスレジスタ (PHY_BSIC_STTUS_x) 基本 PHY x 識別 MSB レジスタ (PHY_I_MSB_x) 拡張 PHY x 識別 LSB レジスタ (PHY_I_LSB_x) 拡張 PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_N_V_x) 拡張 PHY x 自動ネゴシエーションリンクパートナー基本ページ機能レジスタ (PHY_N_LP_BSE_BILITY_x) 拡張 PHY x 自動ネゴシエーション拡張レジスタ (PHY_N_EXP_x) 拡張 PHY x 自動ネゴシエーション次ページ TX レジスタ (PHY_N_NP_TX_x) 拡張 8 PHY x 自動ネゴシエーション次ページ RX レジスタ (PHY_N_NP_RX_x) 拡張 S99_JP - p. Microchip Technology Inc.

143 LN9 表 -: MII でシリアルアクセス可能な PHY および B 制御 / ステータスレジスタ ( 続き ) インデックスレジスタ名 ( 記号 ) グループ PHY x MM アクセス制御レジスタ (PHY_MM_CCESS) 拡張 PHY x MM アクセスアドレス / データレジスタ (PHY_MM_R_T) 拡張 PHY x EP NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EP_CFG_x) ベンダー固有 PHY x モード制御 / ステータスレジスタ (PHY_MOE_CONTROL_STTUS_x) ベンダー固有 8 PHY x 特殊モードレジスタ (PHY_SPECIL_MOES_x) ベンダー固有 PHY x TR パターン / 遅延制御レジスタ (PHY_TR_PT_ELY_x) ベンダー固有 PHY x TR 制御 / ステータスレジスタ (PHY_TR_CONTROL_STT_x) ベンダー固有 PHY x シンボルエラーカウンタレジスタ ベンダー固有 PHY x 特殊制御 / ステータス表示レジスタ (PHY_SPECIL_CONTROL_STT_IN_x) ベンダー固有 8 PHY x ケーブル長レジスタ (PHY_CBLE_LEN_x) ベンダー固有 9 PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) ベンダー固有 PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) ベンダー固有 PHY x 特殊制御 / ステータスレジスタ (PHY_SPECIL_CONTROL_STTUS_x) ベンダー固有 Microchip Technology Inc. S99_JP - p.

144 LN9... PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) インデックス ( 進数 ): サイズ : ビット この読み / 書き可能レジスタは PHY の設定に使います bit 説明既定値 ソフトリセット (PHY_SRST) このビットをセットすると NSR と記載された以外の全ての PHY レジスタが既定値にリセットされます このビットは自動的にクリアされます : 通常動作 : リセット ループバック (PHY_LOOPBCK) このビットは ループバックモードの有効 / 無効を切り換えます 有効にすると ネットワークへの送信は行われません 代わりに PHY へループバックします : ループバックモードを無効にする ( 通常動作 ) : ループバックモードを有効にする 速度選択 LSB (PHY_SPEE_SEL_LSB) このビットは 自動ネゴシエーションイネーブル (PHY_N) ビットが無効の場合に PHY の速度を設定します : Mbps : Mbps R/W SC R/W R/W b b b 自動ネゴシエーションイネーブル (PHY_N) このビットは 自動ネゴシエーションの有効 / 無効を切り換えます 有効にしている間 速度選択 LSB (PHY_SPEE_SEL_LSB) ビットと二重モード (PHY_UPLEX) ビットは無視されます R/W Note PHY x 特殊モードレジスタ (PHY_SPECIL_MOES_x) の BSE-FX モード (FX_MOE) ビットが High の場合 このビットは に強制されます : 自動ネゴシエーションを無効にする : 自動ネゴシエーションを有効にする パワーダウン (PHY_PWR_WN) このビットは PHY のパワーダウンモードを制御します : 通常動作 : 全般パワーダウンモード R/W b 予約 RO - 9 自動ネゴシエーション再開 (PHY_RST_N) このビットをセットすると 自動ネゴシエーションが再開します : 通常動作 : 自動ネゴシエーションを再開する R/W SC b S99_JP - p. Microchip Technology Inc.

145 LN9 bit 説明既定値 8 二重モード (PHY_UPLEX) このビットは 自動ネゴシエーションイネーブル (PHY_N) ビットが無効の場合に PHY の二重モードを設定します : 半二重 : 全二重 コリジョンテストモード (PHY_COL_TEST) このビットは PHY のコリジョンテストモードの有効 / 無効を切り換えます このビットをセットすると 送信中にコリジョン信号がアクティブになります この機能はループバックモードでのみ使う事を推奨します : コリジョンテストモードを無効にする : コリジョンテストモードを有効にする R/W R/W b b : 予約 RO - Note : このフィールドの既定値は BSE-FX モードの場合 で それ以外の場合 です EtherCT は常に自動ネゴシエーション Mbps 全二重を使います Microchip Technology Inc. S99_JP - p.

146 LN9... PHY x 基本ステータスレジスタ (PHY_BSIC_STTUS_x) インデックス ( 進数 ): サイズ : ビット このレジスタは PHY のステータスの監視に使います bit 説明既定値 BSE-T このビットは BSE-T との互換性のステータスを示します : PHY が BSE-T 動作に対応していない : PHY が BSE-T 動作に対応している BSE-X 全二重このビットは BSE-X 全二重との互換性のステータスを示します : PHY が BSE-X 全二重動作に対応していない : PHY が BSE-X 全二重動作に対応している BSE-X 半二重このビットは BSE-X 半二重との互換性のステータスを示します : PHY が BSE-X 半二重動作に対応していない : PHY が BSE-X 半二重動作に対応している BSE-T 全二重このビットは BSE-T 全二重との互換性のステータスを示します : PHY が BSE-T 全二重動作に対応していない : PHY が BSE-T 全二重動作に対応している BSE-T 半二このビットは BSE-T 半二重との互換性のステータスを示します : PHY が BSE-T 半二重動作に対応していない : PHY が BSE-T 半二重動作に対応している BSE-T 全二重このビットは BSE-T 全二重との互換性のステータスを示します : PHY が BSE-T 全二重動作に対応していない : PHY が BSE-T 全二重動作に対応している 9 BSE-T 半二重このビットは BSE-T 半二重との互換性のステータスを示します : PHY が BSE-T 半二重動作に対応していない : PHY が BSE-T 半二重動作に対応している 8 拡張ステータスこのビットは IEEE 8. の.. 節で定義された拡張ステータス情報がレジスタ に存在するかどうかを示します : レジスタ に拡張ステータス情報が存在しない : レジスタ に拡張ステータス情報が存在する RO RO RO RO RO RO RO RO b b b b b b b b S99_JP - p. Microchip Technology Inc.

147 LN9 bit 説明既定値 単方向機能このビットは 有効なリンクが確立されたと PHY が判断したかどうかにかかわらず PHY が送信可能かどうかを示します : 有効なリンクが確立された場合のみ送信可能 : 有効なリンクが確立されたかどうかにかかわらず送信可能 MF プリアンブル抑制このビットは プリアンブルを抑制した管理フレームを PHY が受信するかどうかを示します : プリアンブルを抑制した管理フレームを受信しない : プリアンブルを抑制した管理フレームを受信する 自動ネゴシエーション完了このビットは 自動ネゴシエーションプロセスのステータスを示します : 自動ネゴシエーションが完了していない : 自動ネゴシエーションが完了している リモート故障このビットは リモート故障条件が検出されたかどうかを示します : リモート故障を検出していない : リモート故障を検出した 自動ネゴシエーション機能このビットは PHY の自動ネゴシエーション機能を示します : PHY が自動ネゴシエーション機能に対応していない : PHY が自動ネゴシエーション機能に対応している リンクステータスこのビットは リンクのステータスを示します : リンクダウンしている : リンクアップしている ジャバー検出このビットは ジャバー条件のステータスを示します : ジャバー条件を検出していない : ジャバー条件を検出した 拡張機能このビットは 拡張レジスタ機能がサポートされているかどうかを示します : 基本レジスタ機能のみをサポートしている : 拡張レジスタ機能をサポートしている RO RO RO RO/LH RO RO/LL RO/LH RO b b b b b b b b Microchip Technology Inc. S99_JP - p.

148 LN9... PHY x 識別 MSB レジスタ (PHY_I_MSB_x) インデックス ( 進数 ): サイズ : ビット この読み / 書き可能レジスタは PHY のベンダー識別子 (OUI) の MSB を格納します PHY の OUI の LSB は PHY x 識別 LSB レジスタ (PHY_I_LSB_x) に格納します bit 説明既定値 : PHY I このフィールドは OUI の第 ビットから第 8 ビットに割り当てられます (OUI = 8Fh) R/W h S99_JP - p.8 Microchip Technology Inc.

149 LN9... PHY x 識別 LSB レジスタ (PHY_I_LSB_x) インデックス ( 進数 ): サイズ : ビット この読み / 書き可能レジスタは PHY のベンダー識別子 (OUI) の LSB を格納します PHY の OUI の MSB は PHY x 識別 MSB レジスタ (PHY_I_MSB_x) に格納します bit 説明既定値 : PHY I このフィールドは PHY OUI の第 9 ビットから第 ビットに割り当てられます (OUI = 8Fh) 9: モデル番号このフィールドには ベンダーによる ビットの PHY モデル番号を格納します : リビジョン番号このフィールドには ベンダーによる ビットの PHY リビジョン番号を格納します R/W R/W R/W Ch リビジョン番号フィールドの既定値はシリコンリビジョン番号により異なります Microchip Technology Inc. S99_JP - p.9

150 LN9... PHY x 自動ネゴシエーションアドバタイズレジスタ (PHY_N_V_x) インデックス ( 進数 ): サイズ : ビット この読み / 書き可能レジスタはアドバタイズする PHY の機能を格納し リンクパートナーとの自動ネゴシエーションプロセスで使います bit 説明既定値 次ページ R/W b = 次ページ機能なし = 次ページ機能あり 予約 RO - リモート故障このビットは リモート故障通知機能をリンクパートナーにアドバタイズするかどうかを決定します R/W b : リモート故障通知機能をアドバタイズしない : リモート故障通知機能をアドバタイズする 拡張次ページ このビットは として書き込みます 非対称 PUSE このビットは 非対称 PUSE 機能をアドバタイズするかどうかを決定します : リンクパートナーに非対称 PUSE をアドバタイズしない : リンクパートナーに非対称 PUSE をアドバタイズする 対称 PUSE このビットは 対称 PUSE 機能をアドバタイズするかどうかを決定します R/W R/W R/W b b b : リンクパートナーに対称 PUSE をアドバタイズしない : リンクパートナーに対称 PUSE をアドバタイズする 9 予約 RO - 8 BSE-X 全二重このビットは BSE-X 全二重機能をアドバタイズするかどうかを決定します R/W b : BSE-X 全二重機能をアドバタイズしない : BSE-X 全二重機能をアドバタイズする BSE-X 半二重このビットは BSE-X 半二重機能をアドバタイズするかどうかを決定します : BSE-X 半二重機能をアドバタイズしない : BSE-X 半二重機能をアドバタイズする BSE-T 全二重このビットは BSE-T 全二重機能をアドバタイズするかどうかを決定します : BSE-T 全二重機能をアドバタイズしない : BSE-T 全二重機能をアドバタイズする R/W R/W b b S99_JP - p. Microchip Technology Inc.

151 LN9 bit 説明既定値 BSE-T 半二重このビットは BSE-T 半二重機能をアドバタイズするかどうかを決定します : BSE-T 半二重機能をアドバタイズしない : BSE-T 半二重機能をアドバタイズする : セレクタフィールドこのフィールドは 自動ネゴシエーションで送信されるメッセージのを特定します : IEEE 8. R/W R/W b b Microchip Technology Inc. S99_JP - p.

152 LN9... PHY x 自動ネゴシエーションリンクパートナー基本ページ機能レジスタ (PHY_N_LP_BSE_BILITY_x) インデックス ( 進数 ): サイズ : ビット この読み出し専用レジスタはアドバタイズされたリンクパートナーの PHY の機能を格納し リンクパートナーと PHY の間の自動ネゴシエーションプロセスで使います bit 説明既定値 次ページこのビットは リンクパートナーの PHY のページ機能を示します : リンクパートナーの PHY が次ページ機能をアドバタイズしない : リンクパートナーの PHY が次ページ機能をアドバタイズする 肯定応答 (CK) このビットは パートナーからリンクコードワードを受信したかどうかを示します : パートナーからリンクコードワードを受信していない : パートナーからリンクコードワードを受信した リモート故障このビットは リモート故障が検出されたかどうかを示します : リモート故障が検出されていない : リモート故障が検出された 拡張次ページ : リンクパートナーの PHY が拡張次ページ機能をアドバタイズしない : リンクパートナーの PHY が拡張次ページ機能をアドバタイズする 非対称 PUSE このビットは リンクパートナーの PHY の非対称 PUSE 機能を示します : リンクパートナーに非対称 PUSE を送信しない : リンクパートナーに非対称 PUSE を送信する PUSE このビットは リンクパートナーの PHY の対称 PUSE 機能を示します : リンクパートナーに対称 PUSE を送信しない : リンクパートナーに対称 PUSE を送信する 9 BSE-T このビットは リンクパートナーの PHY BSE-T 機能を示します : BSE-T 機能をサポートしていない : BSE-T 機能をサポートしている 8 BSE-X 全二重このビットは リンクパートナーの PHY BSE-X 全二重機能を示します : BSE-X 全二重機能をサポートしていない : BSE-X 全二重機能をサポートしている RO RO RO RO RO RO RO RO b b b b b b b b S99_JP - p. Microchip Technology Inc.

153 LN9 bit 説明既定値 BSE-X 半二重このビットは リンクパートナーの PHY BSE-X 半二重機能を示します : BSE-X 半二重機能をサポートしていない : BSE-X 半二重機能をサポートしている BSE-T 全二重このビットは リンクパートナーの PHY BSE-T 全二重機能を示します : BSE-T 全二重機能をサポートしていない : BSE-T 全二重機能をサポートしている BSE-T 半二重このビットは リンクパートナーの PHY BSE-T 半二重機能を示します : BSE-T 半二重機能をサポートしていない : BSE-T 半二重機能をサポートしている : セレクタフィールドこのフィールドは 自動ネゴシエーションで送信されるメッセージのを特定します : IEEE 8. RO RO RO RO b b b b Microchip Technology Inc. S99_JP - p.

154 LN9... PHY x 自動ネゴシエーション拡張レジスタ (PHY_N_EXP_x) インデックス ( 進数 ): サイズ : ビット この読み / 書き可能レジスタは リンクパートナーと PHY の間の自動ネゴシエーションプロセスで使います bit 説明既定値 : 予約 RO - 受信した次ページの位置機能 = 受信した次ページの格納位置がビット. で指定されていない = 受信した次ページの格納位置がビット. で指定されている 受信した次ページの格納位置 = リンクパートナーの次ページが PHY x 自動ネゴシエーションリンクパートナー基本ページ機能レジスタ (PHY_N_LP_BSE_BILITY_x) (PHY レジスタ ) に格納されている = リンクパートナーの次ページが PHY x 自動ネゴシエーション次ページ RX レジスタ (PHY_N_NP_RX_x) (PHY レジスタ 8) に格納されている 並列検出の障害このビットは 並列検出により障害が検出されたかどうかを示します : 並列検出機能により障害が検出されていない : 並列検出機能により障害が検出された リンクパートナー次ページ機能このビットは リンクパートナーに次ページ機能があるかどうかを示します : リンクパートナーに次ページ機能がない : リンクパートナーに次ページ機能がある 次ページ機能このビットは ローカルデバイスに次ページ機能があるかどうかを示します : ローカルデバイスに次ページ機能がない : ローカルデバイスに次ページ機能がある ページ受信このビットは 新規ページを受信したかどうかを示します : 新規ページを受信していない : 新規ページを受信した リンクパートナー自動ネゴシエーション機能このビットは リンクパートナーの自動ネゴシエーション機能を示します : リンクパートナーが自動ネゴシエーションに対応していない : リンクパートナーが自動ネゴシエーションに対応している RO RO RO/LH RO RO RO/LH RO b b b b b b b S99_JP - p. Microchip Technology Inc.

155 LN9...8 PHY x 自動ネゴシエーション次ページ TX レジスタ (PHY_N_NP_TX_x) インデックス ( 進数 ): サイズ : ビット bit 説明既定値 次ページ = 次ページ機能なし = 次ページ機能あり R/W b 予約 RO - メッセージページ = 書式なしページ = メッセージページ CK = デバイスがメッセージに従う事ができない = デバイスがメッセージに従う事ができる トグル = 直前の値が High であった = 直前の値が Low であった R/W R/W RO b b b : メッセージコードメッセージ / 書式なしコードフィールド R/W b Microchip Technology Inc. S99_JP - p.

156 LN9...9 PHY x 自動ネゴシエーション次ページ RX レジスタ (PHY_N_NP_RX_x) インデックス ( 進数 ): 8 サイズ : ビット bit 説明既定値 次ページ = 次ページ機能なし = 次ページ機能あり 肯定応答 (CK) = パートナーからリンクコードワードを受信していない = パートナーからリンクコードワードを受信した メッセージページ = 書式なしページ = メッセージページ CK = デバイスがメッセージに従う事ができない = デバイスがメッセージに従う事ができる トグル = 直前の値が High であった = 直前の値が Low であった RO RO RO RO RO b b b b b : メッセージコードメッセージ / 書式なしコードフィールド RO b S99_JP - p. Microchip Technology Inc.

157 LN9... PHY x MM アクセス制御レジスタ (PHY_MM_CCESS) インデックス ( 進数 ): サイズ : ビット このレジスタと PHY x MM アクセスアドレス / データレジスタ (PHY_MM_R_T) を組み合わせて MM (MIO Manageable evice) レジスタに間接的にアクセスします 詳細は MM (MIO Manageable evice) レジスタ (p. ) を参照してください bit 説明既定値 : MM 機能このフィールドを使って 以下から目的の MM 機能を選択します = アドレス = データ ( ポストインクリメントなし ) = 予約 = 予約 R/W b : 予約 RO - : MM デバイスアドレス (EV) このフィールドを使って 目的の MM デバイスアドレスを選択します ( = PCS = 自動ネゴシエーション ) R/W h Microchip Technology Inc. S99_JP - p.

158 LN9... PHY x MM アクセスアドレス / データレジスタ (PHY_MM_R_T) インデックス ( 進数 ): サイズ : ビット このレジスタと PHY x MM アクセス制御レジスタ (PHY_MM_CCESS) を組み合わせて MM (MIO Manageable evice) レジスタに間接的にアクセスします 詳細は MM (MIO Manageable evice) レジスタ (p. ) を参照してください bit 説明既定値 : MM レジスタアドレス / データ PHY x MM アクセス制御レジスタ (PHY_MM_CCESS) の MM 機能フィールドが の場合 このフィールドは MM デバイスアドレス (EV) フィールドで指定したデバイスの読み出し / 書き込みを実行する MM レジスタのアドレスを示します それ以外の場合 このレジスタは既に指定した MM アドレスに対するデータ読み出し / 書き込みに使います R/W h S99_JP - p.8 Microchip Technology Inc.

159 LN9... PHY x EP NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EP_CFG_x) インデックス ( 進数 ): サイズ : ビット このレジスタは PHY の EEE 機能の有効化 NLP パルス生成と uto-mix クロスオーバ時間の制御に使います bit 説明既定値 EP TX NLP イネーブルインターバルを選択可能な NLP (Normal Link Pulse) を EP モードで生成するかどうかを指定します = 生成しない = 生成する EP モードに移行するには PHY x モード制御 / ステータスレジスタ (PHY_MOE_CONTROL_STTUS_x) の Energy etect パワーダウン (EPWROWN) ビットをセットしておく必要があります また このビットで NLP を生成するには PHY が EP モードである必要があります このビットをセットする場合 このレジスタの EP TX NLP 独立モードビットもセットする必要があります : EP TX NLP インターバルタイマ選択 EP モード中に NLP を送信する頻度を指定します b: s b: 8 ms b: ms b: ms EP RX 単一 NLP 復帰イネーブルこのビットをセットすると PHY は 個の NLP を受信すると復帰します このビットをクリアすると PHY が復帰するためには EP RX NLP 最大インターバル検出選択ビットで指定した期間内に 個の NLP を受信する必要があります 省電力ネットワーク機器に接続する場合 個の NLP で復帰させる事を推奨します : EP RX NLP 最大インターバル検出選択 個の連続する NLP が有効な復帰信号と見なされる最大間隔を指定します b: ms b: ms b: ms b: s R/W NSR Note R/W NSR Note R/W NSR Note R/W NSR Note b b b b 9: 予約 RO - EP TX NLP 独立モードこのビットをセットすると 各 PHY ポートが ( このレジスタの EP TX NLP イネーブルビットを介して ) EP TX NLP 機能の目的でパワーダウンを個別に検出します このビットをクリアすると Energy etect パワーダウン中に TX NLP を生成するために両方のポートをパワーダウンステートにする必要があります EP TX NLP イネーブルを設定する場合は通常このビットをセットします R/W NSR Note b Microchip Technology Inc. S99_JP - p.9

160 LN9 bit 説明既定値 予約 RO - EP クロスオーバ延長 EP モード中 (Energy etect パワーダウン (EPWROWN) =) このビットを にセットするとクロスオーバ時間が 9 ms だけ延長されます = クロスオーバ時間の延長を無効にする = クロスオーバ時間の延長を有効にする (9 ms) 手動 / uto-mix クロスオーバ時間の延長自動ネゴシエーションが無効な場合 このビットをセットすると uto-mix クロスオーバ時間が サンプル時間 ( * ms = 98 ms) だけ延長されます これにより 自動ネゴシエーションが有効なパートナー PHY との間でリンクを確立できるようにします 自動ネゴシエーションが有効な場合 このビットは無視されます uto-mix を有効にして自動ネゴシエーションを無効にする場合 このビットをセットする事を推奨します R/W NSR Note R/W NSR Note b b Note : NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します S99_JP - p. Microchip Technology Inc.

161 LN9... PHY x モード制御 / ステータスレジスタ (PHY_MOE_CONTROL_STTUS_x) インデックス ( 進数 ): サイズ : ビット この読み / 書き可能レジスタは PHY の各種設定の制御と監視に使います bit 説明既定値 : 予約 RO - Energy etect パワーダウン (EPWROWN) このビットは Energy etect パワーダウンモードを制御します : Energy etect パワーダウンを無効にする : Energy etect パワーダウンを有効にする EP モード時の NLP 属性は PHY x EP NLP/ クロスオーバ時間 /EEE コンフィグレーションレジスタ (PHY_EP_CFG_x) で設定できます R/W b : 予約 RO - LTINT 代替割り込みモード : = 主割り込みシステムを有効にする ( 既定値 ) = 代替割り込みシステムを有効にする詳細はセクション.. PHY 割り込み (p. 8) を参照してください R/W NSR Note 8 b : 予約 RO - エネルギ ON (ENERGYON) エネルギが検出されたかどうかを示します ms( 自動ネゴシエーションが有効な場合 ms) の間エネルギが検出されないと このビットは に遷移します ハードウェアリセットによって にリセットされます 自動ネゴシエーションを有効にした場合 またはコンフィグレーションストラップで有効になる場合ソフトウェアリセットでも にリセットされます 詳細はセクション..8. Energy etect パワーダウンモード (p. ) を参照してください RO b 予約 RO - Note 8: NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します Microchip Technology Inc. S99_JP - p.

162 LN9... PHY x 特殊モードレジスタ (PHY_SPECIL_MOES_x) インデックス ( 進数 ): 8 サイズ : ビット この読み / 書き可能レジスタは PHY の特殊モードの制御に使います bit 説明既定値 : 予約 RO - BSE-FX モード (FX_MOE) このビットは BSE-FX モードを有効にします このビットで FX_MOE を目的の値に変更する事はできません このビットには必ず現在の値を書き込む必要があります 目的のモードに設定するには コンフィグレーションストラップを使う必要があります R/W NSR Note 9 Note 9:8 予約 RO - : PHY モード (MOE[:]) このフィールドは PHY の動作モードを制御します 各モードの定義は表 - を参照してください このフィールドには読み出した値をそのまま書き込みます : PHY アドレス (PHY) このフィールドは PHY が応答する MII アドレスを決定します また 暗号化 ( スクランブラ ) 鍵の初期化にも使います 各 PHY は一意のアドレスを持つ必要があります 詳細はセクション.. PHY のアドレス指定 (p. ) を参照してください このアドレスともう一方の PHY (PHY または PHY B) のアドレスの重複チェックは実行されません R/W NSR Note 9 R/W NSR Note 9 Note Note Note 9: NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します Note : このビットの既定値は ファイバイネーブルストラップ (PHY の場合 fx_mode_strap_ PHY B の場合 fx_mode_strap_) で決まります Note : このフィールドの既定値は BSE-TX モードでは b (EtherCT は自動ネゴシエーション Mbps 全二重のみを使うため ) で BSE-FXモードではb (EtherCT は Mbps 全二重のみを使うため) です Note : このフィールドの既定値はセクション.. PHY のアドレス指定 (p. ) を参照してください 表 -: MOE[:] の定義 MOE[:] モードの定義 BSE-T 半二重 自動ネゴシエーション無効 BSE-T 全二重 自動ネゴシエーション無効 BSE-TX または BSE-FX 半二重 自動ネゴシエーション無効 CRS は送信および受信中アクティブ BSE-TX または BSE-FX 全二重 自動ネゴシエーション無効 CRS は受信中アクティブ S99_JP - p. Microchip Technology Inc.

163 LN9 表 -: MOE[:] の定義 ( 続き ) MOE[:] モードの定義 BSE-TX 全二重 ( 機能 ) をアドバタイズ 自動ネゴシエーション有効 CRS は受信中アクティブ 予約 パワーダウンモード 全ての機能が有効 自動ネゴシエーション有効 Microchip Technology Inc. S99_JP - p.

164 LN9... PHY x TR パターン / 遅延制御レジスタ (PHY_TR_PT_ELY_x) インデックス ( 進数 ): サイズ : ビット bit 説明既定値 TR 遅延入力 = ラインブレーク時間は ms = このデバイスはラインブレーク時間を増やすために TR ラインブレークカウンタを使う : TR ラインブレークカウンタ TR 遅延入力が の場合 このフィールドでラインブレーク時間の増分を ms 刻みで指定します ( 最大 s) : TR パターン High このフィールドは TR モードの High サイクルで送信するデータパターンを指定します : TR パターン Low このフィールドは TR モードの Low サイクルで送信するデータパターンを指定します R/W NSR Note R/W NSR Note R/W NSR Note R/W NSR Note b b b b Note : NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します S99_JP - p. Microchip Technology Inc.

165 LN9... PHY x TR 制御 / ステータスレジスタ (PHY_TR_CONTROL_STT_x) インデックス ( 進数 ): サイズ : ビット bit 説明既定値 TR イネーブル = TR モードを無効にする = TR モードを有効にする このビットは TR 完了 (TR チャンネルステータスが High に遷移 ) 時に自動的にクリアします TR / フィルタイネーブル = TR / フィルタを無効にする = TR / フィルタを有効にする (TR パルス中のノイズスパイクを軽減 ) R/W NSR SC Note R/W NSR Note b b : 予約 RO - :9 TR チャンネルケーブル TR テストによるケーブルの判定結果を示します = 既定値 = 短絡ケーブル条件 = 開放ケーブル条件 = 整合ケーブル条件 8 TR チャンネルステータスこのビットが High の場合 TR 動作が完了した事を示します このビットは リセットが発生するか TR 動作を再開する (TR イネーブル = ) まで High のままです : TR チャンネル長この 8 ビット値は 短絡または開放ケーブル条件中の TR チャンネル長を示します このフィールドの使い方の詳細はセクション... TR( 時間領域反射計測 ) ケーブル診断 (p. ) を参照してください このフィールドは 整合ケーブル条件中は無効です 開放 / 短絡条件以外の整合条件でケーブル長を判定するには PHY x ケーブル長レジスタ (PHY_CBLE_LEN_x) を使う必要があります 詳細はセクション.. ケーブル診断 (p. ) を参照してください R/W NSR Note R/W NSR Note R/W NSR Note b b h Note : NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します Microchip Technology Inc. S99_JP - p.

166 LN9... PHY x シンボルエラーカウンタレジスタ インデックス ( 進数 ): サイズ : ビット bit 説明既定値 : シンボルエラーカウンタ (SYM_ERR_CNT) この BSE-TX レシーバベースのエラーカウンタは ILE シンボルを含む無効なコードシンボルを受信するとインクリメントします このカウンタは 受信したパケットに複数のシンボルエラーが含まれる場合も パケットにつき 回しかインクリメントしません このフィールドは, までカウントし この最大値を超えてインクリメントすると にロールオーバします このレジスタはリセット時にクリアされ レジスタを読み出してもクリアされません BSE-T モードではインクリメントしません RO h S99_JP - p. Microchip Technology Inc.

167 LN9...8 PHY x 特殊制御 / ステータス表示レジスタ (PHY_SPECIL_CONTROL_STT_IN_x) インデックス ( 進数 ): サイズ : ビット この読み / 書き可能レジスタは PHY の各種設定の制御に使います bit 説明既定値 uto-mix 制御 (MIXCTRL) このビットは ポート x の uto-mix の制御方法を決定します : ポート x の uto-mix を有効にする : ポート x の uto-mix をビット と で決定する R/W NSR Note b uto-mix イネーブル (MIXEN) このレジスタの MIXCTRL ビットをセットした場合 このビットと MIXSTTE ビットを組み合わせて表 - に示すようにポートの uto- MIX 機能を制御します uto-mix は BSE-FX モードには適さないため 無効にする必要があります uto-mix ステート (MIXSTTE) このレジスタの MIXCTRL ビットをセットした場合 このビットと MIXEN ビットを組み合わせて表 - に示すようにポートの uto-mix 機能を制御します R/W NSR Note R/W NSR Note b b 予約 RO - SQE テストディセーブル (SQEOFF) このビットは SQE テスト ( ハートビート ) の無効化を制御します SQE テストは既定値で有効です : SQE テストを有効にする : SQE テストを無効にする R/W NSR Note b : 予約 RO - FEFI (Far End Fault Indication) イネーブル (FEFI_EN) このビットは FEFI の生成と検出を有効にします 詳細はセクション... BSE-FX の FEFI (Far End Fault Indication) (p. ) を参照してください R/W Note Base-T 極性ステート (XPOL) このビットは Base-T の極性ステートを示します : 通常極性 : 反転極性 RO b : 予約 RO - Note : NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します Note : このビットの既定値は BSE-FX の場合 で それ以外の場合 です Microchip Technology Inc. S99_JP - p.

168 LN9 表 -: uto-mix イネーブルビットと uto-mix ステートビットの機能 uto-mix イネーブル uto-mix ステート モード 手動モード クロスオーバなし 手動モード クロスオーバあり uto-mix モード 予約 ( このステートは使わない事 ) S99_JP - p.8 Microchip Technology Inc.

169 LN9...9 PHY x ケーブル長レジスタ (PHY_CBLE_LEN_x) インデックス ( 進数 ): 8 サイズ : ビット bit 説明既定値 : ケーブル長 (CBLN) この ビット値はケーブル長を示します このフィールドの使い方の詳細はセクション... 整合ケーブル診断 (p. 9) を参照してください このフィールドは 開放 / 短絡が存在しないケーブルで BSE- TX のリンクが確立されたデバイス間のケーブル長を示します ケーブルの開放 / 短絡ステータスを判定するには PHY x TR パターン / 遅延制御レジスタ (PHY_TR_PT_ELY_x) と PHY x TR 制御 / ステータスレジスタ (PHY_TR_CONTROL_STT_x) を使う必要があります CBLN は BSE-T リンクではサポートされません 詳細はセクション.. ケーブル診断 (p. ) を参照してください RO b : 予約 - b として書き込み 読み出しは無視される R/W - Microchip Technology Inc. S99_JP - p.9

170 LN9... PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) インデックス ( 進数 ): 9 サイズ : ビット この読み出し専用レジスタは 各種 PHY 割り込みの要因を調べるために使います このレジスタの割り込み要因ビットは全て読み出し専用で 有効にした割り込みを検出すると対応するビットが High にラッチされます このレジスタを読み出すと割り込みがクリアされます これらの割り込みを有効にするかマスクするかは PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) で設定できます bit 説明既定値 :9 予約 RO - 9 INT9 この割り込み要因ビットは リンクアップ ( リンクステータスのアサート ) を示します 8 INT8 : 割り込み要因でない : リンクアップ ( リンクステータスのアサート ) : 割り込み要因でない : Wake on LN (WoL) イベントが検出された INT この割り込み要因ビットは PHY x モード制御 / ステータスレジスタ (PHY_MOE_CONTROL_STTUS_x) のエネルギ ON (ENERGYON) ビットがセットされた事を示します : 割り込み要因でない : ENERGYON が生成された INT この割り込み要因ビットは 自動ネゴシエーションが完了した事を示します : 割り込み要因でない : 自動ネゴシエーションが完了した INT この割り込み要因ビットは リモート故障が検出された事を示します : 割り込み要因でない : リモート故障が検出された INT この割り込み要因ビットは リンクダウン ( リンクステータスのネゲート ) を示します : 割り込み要因でない : リンクダウン ( リンクステータスのネゲート ) INT この割り込み要因ビットは 自動ネゴシエーション LP 肯定応答を示します : 割り込み要因でない : 自動ネゴシエーションの LP 肯定応答 RO/LH RO/LH RO/LH RO/LH RO/LH RO/LH RO/LH b b b b b b b S99_JP - p. Microchip Technology Inc.

171 LN9 bit 説明既定値 INT この割り込み要因ビットは 並列検出の障害を示します : 割り込み要因でない : 並列検出の障害 INT この割り込み要因ビットは 自動ネゴシエーションページを受信した事を示します : 割り込み要因でない : 自動ネゴシエーションページを受信した RO/LH RO/LH b b 予約 RO - Microchip Technology Inc. S99_JP - p.

172 LN9... PHY x 割り込みマスクレジスタ (PHY_INTERRUPT_MSK_x) インデックス ( 進数 ): サイズ : ビット この読み / 書き可能レジスタは 各種 PHY 割り込みを有効にするかマスクするかを設定します PHY x 割り込み要因フラグレジスタ (PHY_INTERRUPT_SOURCE_x) と組み合わせて使います bit 説明既定値 : 予約 RO - 9 INT9_MSK この割り込みマスクビットは リンクアップ ( リンクステータスのアサート ) 割り込みを有効にするかマスクするかを設定します : 割り込み要因をマスクする : 割り込み要因を有効にする 8 INT8_MSK この割り込みマスクビットは WoL 割り込みを有効にするかマスクするかを設定します : 割り込み要因をマスクする : 割り込み要因を有効にする INT_MSK この割り込みマスクビットは ENERGYON 割り込みを有効にするかマスクするかを設定します : 割り込み要因をマスクする : 割り込み要因を有効にする INT_MSK この割り込みマスクビットは 自動ネゴシエーション割り込みを有効にするかマスクするかを設定します : 割り込み要因をマスクする : 割り込み要因を有効にする INT_MSK この割り込みマスクビットは リモート故障割り込みを有効にするかマスクするかを設定します : 割り込み要因をマスクする : 割り込み要因を有効にする INT_MSK この割り込みマスクビットは リンクダウン ( リンクステータスのネゲート ) 割り込みを有効にするかマスクするかを設定します : 割り込み要因をマスクする : 割り込み要因を有効にする INT_MSK この割り込みマスクビットは 自動ネゴシエーション LP 肯定応答割り込みを有効にするかマスクするかを設定します : 割り込み要因をマスクする : 割り込み要因を有効にする R/W R/W R/W R/W R/W R/W R/W b b b b b b b S99_JP - p. Microchip Technology Inc.

173 LN9 bit 説明既定値 INT_MSK この割り込みマスクビットは 並列検出の障害割り込みを有効にするかマスクするかを設定します : 割り込み要因をマスクする : 割り込み要因を有効にする INT_MSK この割り込みマスクビットは 自動ネゴシエーションページ受信割り込みを有効にするかマスクするかを設定します R/W R/W b b : 割り込み要因をマスクする : 割り込み要因を有効にする 予約 RO - Microchip Technology Inc. S99_JP - p.

174 LN9... PHY x 特殊制御 / ステータスレジスタ (PHY_SPECIL_CONTROL_STTUS_x) インデックス ( 進数 ): サイズ : ビット この読み / 書き可能レジスタは PHY の各種設定の制御と監視に使います bit 説明既定値 : 予約 RO - utodone このビットは PHY の自動ネゴシエーションのステータスを示します : 自動ネゴシエーションが完了していないか 無効であるか アクティブでないかのいずれか : 自動ネゴシエーションが完了している RO b : 予約 - b として書き込み 読み出しは無視される R/W b : 速度ステータスこのフィールドは 現在の PHY の速度設定を示します RO XXXb ステート 予約 BSE-T 半二重 BSE-TX 半二重 予約 予約 BSE-T 全二重 BSE-TX 全二重 予約 説明 : 予約 RO b S99_JP - p. Microchip Technology Inc.

175 LN9 MM (MIO Manageable evice) レジスタ本デバイスの MM レジスタは IEEE 8.-8 のセクション. MIO Interface Registers に準拠しています MM レジスタはメモリに割り当てられません これらのレジスタには PHY x MM アクセス制御レジスタ (PHY_MM_CCESS) と PHY x MM アクセスアドレス / データレジスタ (PHY_MM_R_T) を使って間接的にアクセスします サポートされる MM デバイスアドレスは (PCS) ( 自動ネゴシエーション ) ( ベンダー固有 ) です 表 - MM レジスタ に 各 MM デバイスでサポートされるレジスタを示します 表 -: MM レジスタ MM デバイスアドレス ( 進数 ) インデックス ( 進数 ) レジスタ名 PHY x PCS MM デバイス有無 レジスタ (PHY_PCS_MM_PRESENT_x) PHY x PCS MM デバイス有無 レジスタ (PHY_PCS_MM_PRESENT_x) 8 PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) 8 PHY x 復帰フィルタ構成レジスタ (PHY_WUF_CFG_x) 8 PHY x 復帰フィルタ構成レジスタ B (PHY_WUF_CFGB_x) 8 (PCS) PHY x 復帰フィルタバイトマスクレジスタ (PHY_WUF_MSK_x) 8 PHY x MC 受信アドレス レジスタ (PHY_RX_R_x) 8 PHY x MC 受信アドレス B レジスタ (PHY_RX_RB_x) 8 PHY x MC 受信アドレス C レジスタ (PHY_RX_RC_x) ( 自動ネゴシエーション ) PHY x 自動ネゴシエーション MM デバイス有無 レジスタ (PHY_N_MM_PRESENT_x) PHY x 自動ネゴシエーション MM デバイス有無 レジスタ (PHY_N_MM_PRESENT_x) Microchip Technology Inc. S99_JP - p.

176 LN9 表 -: MM レジスタ ( 続き ) MM デバイスアドレス ( 進数 ) インデックス ( 進数 ) レジスタ名 PHY x ベンダー固有 MM デバイス I レジスタ (PHY_VEN_SPEC_MM_EVI_x) PHY x ベンダー固有 MM デバイス I レジスタ (PHY_VEN_SPEC_MM_EVI_x) PHY x ベンダー固有 MM デバイス有無 レジスタ (PHY_VEN_SPEC_MM_PRESENT_x) ( ベンダー固有 ) PHY x ベンダー固有 MM デバイス有無 レジスタ (PHY_VEN_SPEC_MM_PRESENT_x) 8 PHY x ベンダー固有 MM ステータスレジスタ (PHY_VEN_SPEC_MM_STT_x) PHY x ベンダー固有 MM パッケージ I レジスタ (PHY_VEN_SPEC_MM_PKG_I_x) PHY x ベンダー固有 MM パッケージ I レジスタ (PHY_VEN_SPEC_MM_PKG_I_x) MM レジスタに対して読み出しまたは書き込みを実行するには 以下の手順に従う必要があります. PHY x MM アクセス制御レジスタ (PHY_MM_CCESS) の MM 機能フィールドに b( アドレス ) MM デバイスアドレス (EV) フィールドに目的の MM デバイス (PCS の場合 自動ネゴシエーションの場合 ) を書き込む. 選択した MM デバイス (PCS または自動ネゴシエーション ) の読み出し / 書き込みを実行する MM レジスタのビットアドレスをPHY x MMアクセスアドレス / データレジスタ (PHY_MM_R_T) に書き込む. PHY x MM アクセス制御レジスタ (PHY_MM_CCESS) の MM 機能フィールドに b( データ ) を書き込み MM デバイスアドレス (EV) フィールドは先に選択した MM デバイス (PCS の場合 自動ネゴシエーションの場合 ) を選択する. 読み出しの場合 PHY x MM アクセスアドレス / データレジスタ (PHY_MM_R_T) を読み出すと選択した MM レジスタの内容が読み出される 書き込みの場合 PHY x MM アクセスアドレス / データレジスタ (PHY_MM_R_T) にレジスタ値を書き込むと先に選択した MM レジスタに書き込まれる 特に明記しない場合 レジスタに書き込む際は予約済みフィールドに を書き込む必要があります S99_JP - p. Microchip Technology Inc.

177 LN9... PHY x PCS MM デバイス有無 レジスタ (PHY_PCS_MM_PRESENT_x) インデックス ( 進数 ):. サイズ : ビット bit 説明既定値 :8 予約 RO - 自動ネゴシエーションの有無 = 自動ネゴシエーションがパッケージに含まれない = 自動ネゴシエーションがパッケージに含まれる TC の有無 = TC がパッケージに含まれない = TC がパッケージに含まれる TE XS の有無 = TE XS がパッケージに含まれない = TE XS がパッケージに含まれる PHY XS の有無 = PHY XS がパッケージに含まれない = PHY XS がパッケージに含まれる PCS の有無 = PCS がパッケージに含まれない = PCS がパッケージに含まれる WIS の有無 = WIS がパッケージに含まれない = WIS がパッケージに含まれる PM/PM の有無 = PM/PM がパッケージに含まれない = PM/PM がパッケージに含まれる 節レジスタの有無 = 節レジスタがパッケージに含まれない = 節レジスタがパッケージに含まれる RO RO RO RO RO RO RO RO b b b b b b b b Microchip Technology Inc. S99_JP - p.

178 LN9... PHY x PCS MM デバイス有無 レジスタ (PHY_PCS_MM_PRESENT_x) インデックス ( 進数 ):. サイズ : ビット bit 説明既定値 ベンダー固有デバイス の有無 = ベンダー固有デバイス がパッケージに含まれない = ベンダー固有デバイス がパッケージに含まれる ベンダー固有デバイス の有無 = ベンダー固有デバイス がパッケージに含まれない = ベンダー固有デバイス がパッケージに含まれる 節拡張の有無 = 節拡張がパッケージに含まれない = 節拡張がパッケージに含まれる RO RO RO b b b : 予約 RO - S99_JP - p.8 Microchip Technology Inc.

179 LN9... PHY x 復帰制御 / ステータスレジスタ (PHY_WUCSR_x) インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 :9 予約 RO - 8 WoL 設定済みこのビットは 全ての WoL レジスタを設定した後にソフトウェアでセットできます このスティッキービット ( およびその他全ての WoL 関連レジスタビット ) はパワーサイクルまたはピンリセットによってのみリセットされます このため WoL イベントの後にソフトウェアで WoL レジスタをプログラミングする必要がありません 詳細はセクション..9 Wake-on-LN (WoL) (p. ) を参照してください 完全一致 フレーム受信 (PF_FR) デスティネーションアドレスが物理アドレスと一致する有効なフレームを受信すると MC がこのビットをセットします リモート復帰フレーム受信 (WUFR) 有効なリモート復帰フレームを受信すると MC がこのビットをセットします Magic Packet 受信 (MPR) 有効な Magic Packet を受信すると MC がこのビットをセットします ブロードキャストフレーム受信 (BCST_FR) 有効なブロードキャストフレームを受信すると MC がこのビットをセットします 完全一致 復帰イネーブル (PF_EN) このビットをセットするとリモート復帰モードが有効になり MC はデスティネーションアドレスがデバイスの物理アドレスと一致するフレームを受信すると復帰できます 物理アドレスは PHY x MC 受信アドレス レジスタ (PHY_RX_R_x) PHY x MC 受信アドレス B レジスタ (PHY_RX_RB_x) PHY x MC 受信アドレス C レジスタ (PHY_RX_RC_x) に格納します 復帰フレームイネーブル (WUEN) このビットをセットするとリモート復帰モードが有効になり MC は復帰フィルタで設定した復帰フレームを検出できます Magic Packet イネーブル (MPEN) このビットをセットすると Magic Packet 復帰モードが有効になります ブロードキャスト復帰イネーブル (BCST_EN) このビットをセットするとリモート復帰モードが有効になり MC はブロードキャストフレームで復帰できます R/W/ NSR Note R/WC/ NSR Note R/WC/ NSR Note R/WC/ NSR Note R/WC/ NSR Note R/W/ NSR Note R/W/ NSR Note R/W/ NSR Note R/W/ NSR Note b b b b b b b b b Note : NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します Microchip Technology Inc. S99_JP - p.9

180 LN9... PHY x 復帰フィルタ構成レジスタ (PHY_WUF_CFG_x) インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 フィルタイネーブル = フィルタを無効にする = フィルタを有効にする フィルタトリガ = フィルタがトリガされていない = フィルタがトリガされた R/W/ NSR Note 8 R/WC/ NSR Note 8 b b : 予約 RO - アドレス一致イネーブルこのビットをセットした場合 デスティネーションアドレスは設定したアドレスと一致する必要があります クリアした場合 全てのユニキャストパケットを受信します 詳細はセクション..9. 復帰フレーム検出 (p. ) を参照してください 9 全マルチキャストフィルタイネーブルこのビットをセットした場合 ブロードキャスト以外の全てのマルチキャストパケットでアドレス一致が発生します 詳細はセクション..9. 復帰フレーム検出 (p. ) を参照してください このビットは このレジスタのビット よりも優先されます 8 ブロードキャストフィルタイネーブルこのビットをセットした場合 全てのブロードキャストフレームでアドレス一致が発生します 詳細はセクション..9. 復帰フレーム検出 (p. ) を参照してください このビットは このレジスタのビット よりも優先されます : フィルタパターンオフセット復帰フレーム検出の際 フレーム内で CRC チェックを開始する最初のバイトのオフセットを指定します オフセット は受信フレームのデスティネーションアドレスの最初のバイトです R/W/ NSR Note 8 R/W/ NSR Note 8 R/W/ NSR Note 8 R/W/ NSR Note 8 b b b h Note8: NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します S99_JP - p.8 Microchip Technology Inc.

181 LN9... PHY x 復帰フィルタ構成レジスタ B (PHY_WUF_CFGB_x) インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : フィルタ CRC- このフィールドは フィルタに設定したパターンオフセットとバイトマスクによって得られると予想される ビット CRC 値を指定します この値と受信フレームから求めた CRC 値を比較し 一致すると復帰フレームの受信を意味します R/W/ NSR Note 9 h Note9: NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します Microchip Technology Inc. S99_JP - p.8

182 LN9...8 PHY x 復帰フィルタバイトマスクレジスタ (PHY_WUF_MSK_x) インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : 復帰フィルタバイトマスク [:] R/W/ NSR Note h インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : 復帰フィルタバイトマスク [:9] R/W/ NSR Note h インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : 復帰フィルタバイトマスク [9:8] R/W/ NSR Note h インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : 復帰フィルタバイトマスク [9:] R/W/ NSR Note h S99_JP - p.8 Microchip Technology Inc.

183 LN9 インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : 復帰フィルタバイトマスク [:8] R/W/ NSR Note h インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : 復帰フィルタバイトマスク [:] R/W/ NSR Note h インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : 復帰フィルタバイトマスク [:] R/W/ NSR Note h インデックス ( 進数 ):.88 サイズ : ビット bit 説明既定値 : 復帰フィルタバイトマスク [:] R/W/ NSR Note h NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します Microchip Technology Inc. S99_JP - p.8

184 LN9...9 PHY x MC 受信アドレス レジスタ (PHY_RX_R_x) インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : 物理アドレス [:] R/W/ NSR Note FFFFh NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します S99_JP - p.8 Microchip Technology Inc.

185 LN9... PHY x MC 受信アドレス B レジスタ (PHY_RX_RB_x) インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : 物理アドレス [:] R/W/ NSR Note FFFFh NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します Microchip Technology Inc. S99_JP - p.8

186 LN9... PHY x MC 受信アドレス C レジスタ (PHY_RX_RC_x) インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : 物理アドレス [:] R/W/ NSR Note FFFFh NSR と記載されたレジスタビットは リセット制御レジスタ (RESET_CTL) によって PHY リセットが生成されるとリセットされます NSR の記載は PHY x 基本制御レジスタ (PHY_BSIC_CONTROL_x) のソフトリセット (PHY_SRST) ビットがセットされている場合のみ該当します S99_JP - p.8 Microchip Technology Inc.

187 LN9... PHY x 自動ネゴシエーション MM デバイス有無 レジスタ (PHY_N_MM_PRESENT_x) インデックス ( 進数 ):. サイズ : ビット bit 説明既定値 :8 予約 RO - 自動ネゴシエーションの有無 = 自動ネゴシエーションがパッケージに含まれない = 自動ネゴシエーションがパッケージに含まれる TC の有無 = TC がパッケージに含まれない = TC がパッケージに含まれる TE XS の有無 = TE XS がパッケージに含まれない = TE XS がパッケージに含まれる PHY XS の有無 = PHY XS がパッケージに含まれない = PHY XS がパッケージに含まれる PCS の有無 = PCS がパッケージに含まれない = PCS がパッケージに含まれる WIS の有無 = WIS がパッケージに含まれない = WIS がパッケージに含まれる PM/PM の有無 = PM/PM がパッケージに含まれない = PM/PM がパッケージに含まれる 節レジスタの有無 = 節レジスタがパッケージに含まれない = 節レジスタがパッケージに含まれる RO RO RO RO RO RO RO RO b b b b b b b b Microchip Technology Inc. S99_JP - p.8

188 LN9... PHY x 自動ネゴシエーション MM デバイス有無 レジスタ (PHY_N_MM_PRESENT_x) インデックス ( 進数 ):. サイズ : ビット bit 説明既定値 ベンダー固有デバイス の有無 = ベンダー固有デバイス がパッケージに含まれない = ベンダー固有デバイス がパッケージに含まれる ベンダー固有デバイス の有無 = ベンダー固有デバイス がパッケージに含まれない = ベンダー固有デバイス がパッケージに含まれる 節拡張の有無 = 節拡張がパッケージに含まれない = 節拡張がパッケージに含まれる RO RO RO b b b : 予約 RO - S99_JP - p.88 Microchip Technology Inc.

189 LN9... PHY x ベンダー固有 MM デバイス I レジスタ (PHY_VEN_SPEC_MM_EVI_x) インデックス ( 進数 ):. サイズ : ビット bit 説明既定値 : 予約 RO h Microchip Technology Inc. S99_JP - p.89

190 LN9... PHY x ベンダー固有 MM デバイス I レジスタ (PHY_VEN_SPEC_MM_EVI_x) インデックス ( 進数 ):. サイズ : ビット bit 説明既定値 : 予約 RO h S99_JP - p.9 Microchip Technology Inc.

191 LN9... PHY x ベンダー固有 MM デバイス有無 レジスタ (PHY_VEN_SPEC_MM_PRESENT_x) インデックス ( 進数 ):. サイズ : ビット bit 説明既定値 :8 予約 RO - 自動ネゴシエーションの有無 = 自動ネゴシエーションがパッケージに含まれない = 自動ネゴシエーションがパッケージに含まれる TC の有無 = TC がパッケージに含まれない = TC がパッケージに含まれる TE XS の有無 = TE XS がパッケージに含まれない = TE XS がパッケージに含まれる PHY XS の有無 = PHY XS がパッケージに含まれない = PHY XS がパッケージに含まれる PCS の有無 = PCS がパッケージに含まれない = PCS がパッケージに含まれる WIS の有無 = WIS がパッケージに含まれない = WIS がパッケージに含まれる PM/PM の有無 = PM/PM がパッケージに含まれない = PM/PM がパッケージに含まれる 節レジスタの有無 = 節レジスタがパッケージに含まれない = 節レジスタがパッケージに含まれる RO RO RO RO RO RO RO RO b b b b b b b b Microchip Technology Inc. S99_JP - p.9

192 LN9... PHY x ベンダー固有 MM デバイス有無 レジスタ (PHY_VEN_SPEC_MM_PRESENT_x) インデックス ( 進数 ):. サイズ : ビット bit 説明既定値 ベンダー固有デバイス の有無 = ベンダー固有デバイス がパッケージに含まれない = ベンダー固有デバイス がパッケージに含まれる ベンダー固有デバイス の有無 = ベンダー固有デバイス がパッケージに含まれない = ベンダー固有デバイス がパッケージに含まれる 節拡張の有無 = 節拡張がパッケージに含まれない = 節拡張がパッケージに含まれる RO RO RO b b b : 予約 RO - S99_JP - p.9 Microchip Technology Inc.

193 LN9...8 PHY x ベンダー固有 MM ステータスレジスタ (PHY_VEN_SPEC_MM_STT_x) インデックス ( 進数 ):.8 サイズ : ビット bit 説明既定値 : デバイスの有無 = このアドレスには応答するデバイスが存在しない = このアドレスには応答するデバイスが存在しない = このアドレスに応答するデバイスが存在する = このアドレスには応答するデバイスが存在しない RO b : 予約 RO - Microchip Technology Inc. S99_JP - p.9

194 LN9...9 PHY x ベンダー固有 MM パッケージ I レジスタ (PHY_VEN_SPEC_MM_PKG_I_x) インデックス ( 進数 ):. サイズ : ビット bit 説明既定値 : 予約 RO h S99_JP - p.9 Microchip Technology Inc.

195 LN9... PHY x ベンダー固有 MM パッケージ I レジスタ (PHY_VEN_SPEC_MM_PKG_I_x) インデックス ( 進数 ):. サイズ : ビット bit 説明既定値 : 予約 RO h. Microchip Technology Inc. S99_JP - p.9

196 LN9. ETHERCT. EtherCT の機能概要 EtherCT モジュールは KB のデュアルポートメモリ (PRM) つの SyncManager つの FMMU (Fieldbus Memory Management Unit) ビット分散クロックを備えた ポート EtherCT スレーブコントローラを実装しています 各ポートは Ethernet フレームを受信するとフレームチェックを実行してから次のポートへフレームを転送します フレーム受信時に 受信フレームのタイムスタンプを生成します 各ポートにはループバック機能があり ポートにリンクが存在しない場合 ポートが利用できない場合 ポートのループが閉じている場合には Ethernet フレームを次の論理ポートに転送します ポート のループバック機能は フレームを EtherCT 処理ユニット (EPU) に転送します ループ設定は EtherCT マスタで制御できます パケットは ポート EPU ポート ポート の順に転送されます EPU は EtherCT データストリームを受信して解析と処理を実行します EPU の主な目的は EtherCT マスタとローカルアプリケーションの両方からアドレス指定可能な ESC の内部レジスタとメモリ空間へのアクセスを有効化して調整する事です マスタとスレーブアプリケーション間のデータ交換はデュアルポートメモリ ( プロセスメモリ ) に似ており 整合性チェック (SyncManager) データ割り当て (FMMU) 等の特殊機能で拡張しています 各 FMMU は 論理 EtherCT システムアドレスをデバイスの物理アドレスにビット単位で割り当てます SyncManager は EtherCT マスタとスレーブ間のデータ交換およびメールボックス通信の整合性を維持します 各 SyncManager の動作の方向とモードは EtherCT マスタで設定します 動作モードにはバッファモードとメールボックスモードの つがあります バッファモードでは ローカルマイクロコントローラと EtherCT マスタの両方がデバイスに同時に書き込みを実行できます LN9 のバッファには常に最新のデータが格納されます デュアルポートメモリ ( プロセスメモリ ) を読み出す前に新しいデータが到着すると 現在格納中のデータは失われます メールボックスモードでは ローカルマイクロコントローラと EtherCT マスタによるバッファへのアクセスはハンドシェイク方式で実行されるため データが失われる事はありません 分散クロック (C) は 出力信号の生成と入力サンプリングの正確な同期 およびイベントのタイムスタンプ生成を可能にします この章は以下のセクションで構成されます セクション. 分散クロック (p. 9) セクション. PI の選択と設定 (p. 98) セクション. デジタル I/O PI (p. 98) セクション. ホストインターフェイス PI (p. ) セクション. GPIO (p. ) セクション. ユーザ RM (p. ) セクション.8 EEPROM で設定可能なレジスタ (p. ) セクション.9 ポートインターフェイス (p. ) セクション. LE (p. 8) セクション. EtherCT CSR およびプロセスデータ RM へのアクセス (p. 8) セクション. EtherCT のリセット (p. ) セクション. EtherCT CSRおよびプロセスデータRMアクセスレジスタ ( 直接アドレス指定可能 ) (p. ) セクション. EtherCT コア CSR レジスタ ( 間接アドレス指定可能 ) (p. ) 本デバイス内での EtherCT モジュールの相互接続の概要は 図 -: 内部ブロック図 (p. 9) を参照してください S99_JP - p.9 Microchip Technology Inc.

197 LN9. 分散クロック 本デバイスは ビット分散クロックをサポートします 以下のサブセクションで詳細を説明します.. SYNC/LTCH ピン多重化 EtherCT コアには つの入力ピン (LTCH と LTCH) があり これらを使って外部イベントのタイムスタンプを生成します 立ち上がりエッジと立ち下がりエッジの両方のタイムスタンプが記録されます これらのピンは 時間イベントの発生を示す出力ピン ( それぞれ SYNC と SYNC) と共用です SYNC/LTCH ピンと SYNC/LTCH ピンの機能は それぞれ SYNC/LTCH PI コンフィグレーションレジスタの SYNC/LTCH 設定ビットと SYNC/ LTCH 設定ビットで設定します ピン機能を SYNC/SYNC に設定した場合の出力 ( プッシュプルまたはオープンドレイン / ソース ) と出力極性は SYNC/LTCH PI コンフィグレーションレジスタの SYNC 出力ドライバ / 極性ビットと SYNC 出力ドライバ / 極性ビットで設定します SYNC/LTCH PI コンフィグレーションレジスタは EEPROM の内容で初期化されます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください.. SYNC の IRQ 割り当て SYNC と SYNC のステートは それぞれ L イベント要求レジスタの C SYNC のステートビットと C SYNC のステートビットに割り当てできます SYNC と SYNC のステート割り当ては それぞれ SYNC/LTCH PI コンフィグレーションレジスタの SYNC 割り当てビットと SYNC 割り当てビットで有効にします SYNC/LTCH PI コンフィグレーションレジスタは EEPROM の内容で初期化されます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください.. SYNC のパルス長 SYNC と SYNC のパルス長は SyncSignal パルス長レジスタで制御します SyncSignal パルス長レジスタは EEPROM の内容で初期化されます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください.. SYNC/LTCH の I/O タイミング要件 このセクションでは SYNC/LTCH と SYNC/LTCH の入出力タイミング仕様を示します 図 -: EtherCT SYNC/LTCH のタイミングチャート LTCH/ t dc_latch t dc_latch SYNC/ t dc_sync_jitter t dc_sync_jitter output event time 表 -: EtherCT SYNC/LTCH のタイミング値 記号 説明 Min. Typ. Max. 単位 t dc_latch LTCH または LTCH のイベント間隔 - - ns t dc_sync_jitter SYNC または SYNC の出力ジッタ - - ns Microchip Technology Inc. S99_JP - p.9

198 LN9. PI の選択と設定 デバイスが使うプロセスデータインターフェイス (PI) は PI 制御レジスタで示されます 以下の PI が利用可能です h: デジタル I/O PI 8h-8h: ホストインターフェイス PI (SPI HBI 多重化 / インデックス / 相 8/ ビット ) PI 制御レジスタは EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください ホストインターフェイス PI は HBI および SPI モードをサポートする場合に使います 詳細はセクション. チップモードの設定 (p. 9) を参照してください 有効にした PI の設定は PI コンフィグレーションレジスタと拡張 PI コンフィグレーションレジスタで制御します これらレジスタの定義は 選択した PI モードで決まります しかし存在するレジスタセットは つのみです. デジタル I/O PI デジタル I/O PI には設定可能な 本のデジタル I/O (IGIO[:]) があり ホストコントローラを使わないシンプルなシステムではこのモードを使います 出力値を制御するにはデジタル I/O 出力データレジスタを使い 入力値を読み出すにはデジタル I/O 入力データレジスタを使います デジタル I/O は ビットペアごとに入力または出力として設定できます 方向は拡張 PI コンフィグレーションレジスタで選択します このレジスタは EEPROM 経由で設定します 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください デジタル I/O は双方向モードにも設定できます この場合 出力は外部に駆動およびラッチされた後に解放されるため 入力データをサンプルできます 双方向モードは PI コンフィグレーションレジスタの単方向 / 双方向モードビットで選択します PI コンフィグレーションレジスタは EEPROM の内容で初期化されます.. 出力ウォッチドッグの挙動 ウォッチドッグによるデジタル出力の制御は SyncManager のウォッチドッグがタイムアウトするとただちに I/O 信号が影響を受けるようにする ( ウォッチドッグタイムアウト後ただちに出力をリセットする ) か 次の出力イベントまで影響を遅らせる ( 次の出力イベントで出力をリセットする ) かを設定できます どちらを選ぶかは PI コンフィグレーションレジスタのウォッチドッグ挙動ビットで設定します PI コンフィグレーションレジスタは EEPROM の内容で初期化されます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください.. OE_EXT 出力ウォッチドッグの挙動 ウォッチドッグを外部に実装する場合 W_TRIG( ウォッチドッグトリガ ) ピンを使えます SyncManager ウォッチドッグがトリガされると パルスが生成されます この場合 内部 SyncManager ウォッチドッグを無効にしておくと 外部ウォッチドッグがタイムアウトした時に OE_EXT ピンを使って I/O 信号をリセットできます W_TRIGをOUTVLIピンに割り当てるかどうかは PIコンフィグレーションレジスタのOUTVLIモードビットで制御します PI コンフィグレーションレジスタは EEPROM の内容で初期化されます 専用の W_TRIG ピンがあるため このビットは通常 EEPROM で に設定します.. 入力データのサンプリング デジタル入力をサンプリングするタイミングは 各 Ethernet フレームの開始時 LTCH_IN ピンの立ち上がりエッジ C SYNC イベント C SYNC イベントの つから選択できます どのサンプリングモードを選ぶかは PI コンフィグレーションレジスタの入力データサンプル選択ビットで設定します PI コンフィグレーションレジスタは EEPROM の内容で初期化されます.. 出力データの更新 デジタル出力を更新するタイミングは 各 Ethernet フレームの終了時 C SYNC イベント C SYNC イベント プロセスデータウォッチドッグをトリガした EtherCT フレームの終了時の つから選択できます どのサンプリングモードを選ぶかは PI コンフィグレーションレジスタの出力データサンプル選択ビットで設定します PI コンフィグレーションレジスタは EEPROM の内容で初期化されます.. OUTVLI の極性 OUTVLI ピンの出力極性は PI コンフィグレーションレジスタの OUTVLI の極性ビットで設定します PI コンフィグレーションレジスタは EEPROM の内容で初期化されます S99_JP - p.98 Microchip Technology Inc.

199 LN9.. デジタル I/O のタイミング要件 このセクションでは IGIO[:] LTCH_IN SOF 入出力のタイミング仕様を示します 図 -: EtherCT デジタル I/O の入力タイミングチャート SYNC/ t latchindelay LTCH_IN t latchin SOF t sof t sofdatah t indatalatchs t indatasyncs IGIO[:] t sofdatav t indatalatchh t indatasynch 図 -: EtherCT デジタル I/O の出力タイミングチャート t outvaliddelay OUTVLI t outvalid t outdatas IGIO[:] t wd_trigdata t oe_extdata t eofdata t syncdata W_TRIG t wd_trig t eof EOF SYNC/ OE_EXT Microchip Technology Inc. S99_JP - p.99

200 LN9 図 -: EtherCT デジタル I/O の双方向タイミングチャート OUTVLI t outvalid t outdatas t outdatah IGIO[:] Input ata Output ata Input ata t bidirdelay t bidirdelay input events input events allowed no input events allowed input events allowed 表 -: EtherCT デジタル I/O のタイミング値 記号 説明 Min. Typ. Max. 単位 t indatasyncs SYNC/ 立ち上がり前の入力データセットアップ時間 - - ns t indatasynch SYNC/ 立ち上がり後の入力データホールド時間 - - ns t indatalatchs LTCH_IN 立ち上がり前の入力データセットアップ時間 ns t indatalatchh LTCH_IN 立ち上がり後の入力データホールド時間 - - ns t latchin LTCH_IN High 時間 ns t latchindelay 連続する入力イベントの間隔 - - ns t sof SOF High 時間 - ns t sofdatav SOF 立ち上がり後の入力データ有効時間 ( 入力データが同じ - -. s フレームで読まれるためのタイミング ) t sofdatah SOF 立ち上がり後の入力データホールド時間 ( 入力データが. - - s 同じフレームで読まれるためのタイミング ) t outdatas OUTVLI 立ち上がり前の出力データセットアップ時間 - - ns t outdatah OUTVLI 立ち下がり後の出力データホールド時間 - - ns t outvalid OUTVLI High 時間 - 8 ns t outvaliddelay 連続する出力イベントの間隔 - - ns t eof EOF High 時間 - ns t eofdata EOF から出力データ有効までの時間 - - ns t wd_trig W_TRIG High 時間 - ns t wd_trigdata W_TRIG から出力データ有効までの時間 - - ns t syncdata SYNC/ から出力データ有効までの時間 - - ns t oe_extdata OE_EXT からデータ Low までの時間 - ns t bidirdelay 連続する入力または出力イベントの間隔 - - ns. ホストインターフェイス PI ホストインターフェイス PI は HBI または SPI チップレベルホストインターフェイスを使うホストコントローラを接続したシステムで使います PI コンフィグレーションレジスタと拡張 PI コンフィグレーションレジスタの値は EEPROM からの値を反映します PI コンフィグレーションレジスタの値は HBI を設定すべきホストインターフェイスモードのために使われます GPIO が有効な場合 (SPI モードで GPIO を使う場合 ) 拡張 PI コンフィグレーションレジスタの値を使います PI コンフィグレーションレジスタと拡張 PI コンフィグレーションレジスタは EEPROM の内容で初期化されます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください S99_JP - p. Microchip Technology Inc.

201 LN9. GPIO EtherCT コアには 本の汎用入力 (GPI[:]) と 本の汎用出力 (GPO[:]) があります 出力値の制御には汎用出力レジスタを使います 入力値の読み出しには汎用入力レジスタを使います チップ設定により利用可能な GPIO がない場合 汎用出力レジスタは R/W のままですが書き込んでも無視されます チップ設定により利用可能な GPIO がない場合 汎用入力レジスタは として読み出されます 各 ビットペアは 入力 プッシュプル出力 オープンドレイン出力のいずれかに設定できます 方向とバッファは拡張 PI コンフィグレーションレジスタで設定します 各ペアの方向は ビット [:] で制御します ( ビット で GPIO[:] ビット で GPIO[:] 以下同様 ) 値が の場合 出力に設定されます 出力はビット [:8] で制御します ( ビット 8 で GPIO[:] ビット 9 で GPIO[:] 以下同様 ) 値が の場合 オープンドレインが選択されます 拡張 PI コンフィグレーションレジスタは EEPROM の内容で初期化されます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください 拡張 PI コンフィグレーションレジスタはデジタル I/O の PI 方向にも使います しかしデジタル I/O モード中は GPIO は使いません. ユーザ RM 8 バイトのユーザ RM は F8h-FFFh にあります この RM は どのアドレスも既定値は未定義です.8 EEPROM で設定可能なレジスタ 以下のレジスタは EEPROM 経由で設定できます 各ビット機能の詳細は 対応するレジスタ定義を参照してください 特に明記しない限り 予約ビットには を書き込む必要があります 表 -: EEPROM で設定可能な EtherCT コアレジスタ レジスタ PI 制御レジスタ (h) ESC コンフィグレーションレジスタ (h) bit EEPROM Word / [bit] [:] プロセスデータインターフェイス / [:] [] ( 未使用 ) / [] [] 拡張リンクポート / [] [] 拡張リンクポート / [] [] 拡張リンクポート / [] [] C LTCH 入力ユニット Bit は EEPROM によって設定されません - [] C SYNC 出力ユニット Bit は EEPROM によって設定されません - [] 拡張リンク検出全ポート / [9] [] デバイスエミュレーション (L ステータスレジスタの制御 ) / [8] Microchip Technology Inc. S99_JP - p.

202 LN9 表 -: EEPROM で設定可能な EtherCT コアレジスタ ( 続き ) レジスタ PI コンフィグレーションレジスタ (h) デジタル I/O モード PI コンフィグレーションレジスタ (h) HBI モード SYNC/LTCH PI コンフィグレーションレジスタ (h) SyncSignal パルス長レジスタ (98h-98h) 拡張 PI コンフィグレーションレジスタ (h-h) デジタル I/O モード拡張 PI コンフィグレーションレジスタ (h-h) SPI モード構成済みステーションエイリアスレジスタ (h-h) MII 管理制御 / ステータスレジスタ (h-h) [:] 出力データサンプル選択 / [:] [:] 入力データサンプル選択 / [:] [] ウォッチドッグ挙動 / [] [] 単方向 / 双方向モード / [] [] OUTVLI モード / [] [] OUTVLI の極性 / [] [] HBI LE 制限 / [] [] HBI 読み出し / 書き込みモード / [] [] HBI チップセレクト極性 / [] [] HBI 読み出し 方向極性 / [] [] HBI 書き込み イネーブル極性 / [] [] HBI LE 極性 / [] [:] 予約 ( 未使用 ) / [:] [] SYNC 割り当て / [] [] SYNC/LTCH 設定 / [] [:] SYNC 出力ドライバ / 極性 / [:] [] SYNC 割り当て / [] [] SYNC/LTCH 設定 / [] [:] SYNC 出力ドライバ / 極性 / [9:8] [:] SyncSignal パルス長 / [:] [:8] 予約 / [:8] [:] I/O - の方向 / [:] [:8] I/O - のバッファ / [:8] [:] I/O - の方向 / [:] [:] 構成済みステーションエイリアスアドレス [] MI リンク検出 / [:] / [] [] MI リンク検出 [:8] 予約済み / [:8] SIC コンフィグレーションレジスタ (h-h) [] Gigabit レジスタ 9 への MI 書き込み / [] イネーブル [:] 予約済み / [:] 予約レジスタ (h-h) [:] 予約 / [:] bit EEPROM Word / [bit].9 ポートインターフェイス.9. ポート および ( 内部 PHY または外部 MII) chip_mode_strap[:] = b 以外 ( ポートモードまたは ポートダウンストリームモード ) の場合 EtherCT スレーブのポート は内部 PHY に接続されます chip_mode_strap[:] = b ( ポートアップストリームモード ) の場合 ポート は MII ピンに接続されます chip_mode_strap[:] = b ( ポートアップストリームモード ) の場合 EtherCT スレーブのポート は内部 PHY に接続されます chip_mode_strap[:] = b ( ポートダウンストリームモード ) の場合 ポート は MII ピンに接続されます S99_JP - p. Microchip Technology Inc.

203 LN9.9.. 外部 MII PHY との接続 図 - に 外部 PHY と MII ポートの接続を示します Ethernet PHY と EtherCT スレーブは同じクロック源を使う必要があります MHz 出力 (MII_CLK) は PHY の参照クロック用として供給されます EtherCT スレーブは TX FIFO を内蔵していないため PHY からの TX_CLK は未接続のままとします EtherCT スレーブからの TX 信号を CLK 出力に対して遅延させる TX シフト補償を使うと PHY の TX_CLK で駆動したのと同じようにアラインメントを調整できます MII のタイミングはセクション.9. 外部 PHY のタイミング で説明します EtherCT スレーブの準備が完了するまで PHY がリセット状態に保持されるよう Ethernet PHY を EtherCT スレーブの RST# ピンに接続する必要があります そうしないと 遠端のリンクパートナーが PHY からの有効なリンク信号を検出し ローカル EtherCT スレーブの準備が完了したと見なしてポートを 開いて しまいます MII_MC および MII_MIO 信号は EtherCT スレーブと PHY の間で接続されます MII_MIO には外付けプルアップが必要です 外部 PHY の管理アドレスは chip_mode_strap[:] = b ( ポートアップストリームモード ) の場合 chip_mode_strap[:] = b ( ポートダウンストリームモード ) の場合 に設定する必要があります PHY からの LINK_STTUS は Mbps の全二重リンクがアクティブである事を示す LE 出力です EtherCT スレーブの MII_LINK 入力の極性は設定可能です EtherCT は全二重モードで動作するため PHY からの COL および CRS 出力は未接続のままとします EtherCT スレーブが送信エラーを生成する事は決してないため PHY への TX_ER 入力はシステムグランドに接続します 図 -: EtherCT 外部 PHY との接続 MHz LN9 OSCI MII_CLK OSCO MII_LINK MII_RXCLK MII_RXV MII_RX[:] MII_RXER PHY CLK LINK_STTUS RX_CLK RX_V RX_[:] RX_ER ns ns ns ns TX shift configuration MII_TXEN MII_TX[:] MII_MIO MII_MC VIO TX_CLK TX_EN TX_[:] COL CRS TX_ER MIO MC PHY_R or RST# RESET#.9.. スレーブ同士の接続 つの EtherCT スレーブデバイスの MII ポート同士を 図 - に示す方法で接続できます 一方のデバイスを ポートアップストリームモードに設定し もう一方のデバイスを ポートダウンストリームモードに設定します 各 EtherCT スレーブのクロック源は異なっていてもかまいません MHz 出力 (MII_CLK) をもう一方のデバイスへの RX_CLK 入力として使います 各 EtherCT スレーブからの TX 信号を CLK 出力に対して遅延させる TX シフト補償を使うと 他のデバイスの RX タイミング要件を満たすようにアラインメントを調整できます スレーブデバイスのMIIポート同士を接続した場合のタイミングは セクション.9. 外部 PHYのタイミング で説明します EtherCT スレーブがエラーを生成する事は決してないため MII_RXER 信号は使いません どちらのデバイスも PHY レジスタセットを含まないため MII_MIO および MII_MC 信号は使いません PHY レジスタを読み出した時に High の値が返されるよう 両方のデバイスの MII_MIO ピンにプルアップが必要です Microchip Technology Inc. S99_JP - p.

204 LN9 つの EtherCT スレーブがほぼ同時にリセットから解放される場合 MII_LINK をアクティブに接続できます それ以外の場合 デバイスの準備ができていない事を MII_LINK を使ってパートナーに知らせる事ができます 図 -: EtherCT スレーブの MII ポート同士の接続 MHz towards Master ns ns LN9 OSCI MII_CLK OSCO MII_LINK MII_RXCLK MII_RXV MII_RX[:] MII_RXER (downstream mode) TX shift configuration MII_TXEN MII_TX[:] VIO VIO LN9 MII_RXCLK MII_LINK OSCO MII_CLK MII_TXEN MII_TX[:] (upstream mode) OSCI MII_RXV MII_RX[:] MII_RXER TX shift configuration MHz towards other salves ns ns MII_MIO MII_MC MII_MIO MII_MC RST# RST#.9.. ポート動作 ポートモード (chip_mode_strap[:] = b) に設定すると ポート は無効になります デバイスを ポートモードに設定すると ポートステータスがポートディスクリプタレジスタのポート 設定ビットに b( 設定なし ) として示されます.9. ポート ( 内部 PHY B) EtherCT コアのポート は常に内部 PHY B に接続されます.9. PHY の設定 既定値では 内部 PHY は Mbps 全二重動作に設定されます 自動ネゴシエーションは BSE-TX モードでは有効 BSE-FX モードでは無効です EtherCT コアはこの設定もチェックし 必要に応じて更新します 既定値では 外部 PHY は Mbps 全二重動作で自動ネゴシーエションが有効に設定されます EtherCT コアはこの設定をチェックし 必要に応じて更新します.9. PHY リンクステータス リンクステータスは PHY のリンク信号 ( 内部または外部 ) から生成されます EtherCT コアは PHY ステータスもチェックしてリンクが適切に確立されたかどうかを判定します PHY を周期的にポーリングして 自動ネゴシーエションレジスタが適切に設定されているか リンクが確立されているか 自動ネゴシーエションが正しく完了しているか リンクパートナーも自動ネゴシーエションを使ったかをチェックします MII 管理インターフェイス (MI) を使ったリンクチェックを有効にするかどうかは EEPROM 経由で設定し その状態は MII 管理制御 / ステータスレジスタに反映されます デバイスが EEPROM の内容で正しく設定されるまで MI リンク検出は無効です MI リンク検出に関する EEPROM 設定は 電源投入またはリセット後の最初の EEPROM 読み込み時にのみ取り込まれます 最初に EEPROM を読み込めなかった場合を含め EEPROM の内容を変更して手動で取り込んでも MI リンク検出イネーブルのステータスには影響しません S99_JP - p. Microchip Technology Inc.

205 LN9 IEEE 8. に従って PHY レジスタ 9 を使う PHY の場合 PHY レジスタ 9 への書き込みを有効にするには SIC コンフィグレーションレジスタの bit を使います ( 表 - EEPROM で設定可能な EtherCT コアレジスタ 参照 ).9.. MI リンク検出および設定のステートマシン MI リンク検出および設定のステートマシンは以下のように動作します 自動ネゴシーエションが有効である事を確認する BSE-X 全二重のみがアドバタイズされている事を確認する BSE-T がアドバタイズされていない事を確認する 自動ネゴシーエションが完了した事を確認する リンクパートナーが BSE-X 全二重である事を確認する それ以外の場合 必要に応じてレジスタを設定して自動ネゴシエーションを開始する.9. 拡張リンク検出 EtherCT コアは拡張リンク検出機能をサポートしており この機能を有効にするかどうかは EEPROM で制御します この機能を有効にすると 一定期間 ( 約 µs) 中に少なくとも 回の RX エラー (RX_ER) が発生すると EtherCT コアがリンクを切断します 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください.9. BSE-FX のサポート BSE-FX モードは自動ネゴシエーションをサポートしないため MI および拡張リンク検出の動作には特別な注意が必要です MII リンク検出いずれかのポートを BSE-FX モードに設定した場合 MII 管理制御 / ステータスレジスタの bit を Low に維持して MI リンク検出を無効にする必要があります 拡張リンク検出拡張リンク検出は BSE-FX モードでも有効にできます 拡張リンク検出がエラー条件を検出すると 自動ネゴシエーションを再実行しようとします 自動ネゴシエーションを実行しても何も影響しないため 内部 PHY もリセットされます 外部 BSE-FX PHY を使うシステムの場合 Beckhoff 社の PHY Selection Guide の Enhanced FX Link etection に記載されたロジックを実装し 自動ネゴシエーション再実行コマンドを検出すると外部 PHY のリセットおよび外部トランシーバのリセット / 無効化を実行できるようにする必要があります Microchip Technology Inc. S99_JP - p.

206 LN9.9. 外部 PHY のタイミング EtherCT コアは PHY 送信クロックを使わないため MII_CLK ピンから外部 PHY へ出力される共通の MHz 参照クロックに基づいて適切なタイミングを確保する必要があります これを容易にするため EtherCT コアには TX シフト機能があります この機能を使うと EtherCT コアからの送信信号の生成を ns ns ns ns のいずれかだけ遅らせる事ができます この値は tx_shift_strap[:] を使って手動で設定します.9.. MII 接続のタイミング MII インターフェイスの TX および RX タイミングは以下の通りです 図 -: MII の TX タイミング t clkp MII_CLK (output) t clkh t val t clkl t val t hold MII_TX[:] MII_TXEN t hold t val 表 -: Note : Note : MII の TX タイミング値 記号 説明 Min. Max. 単位 Note t clkp MII_CLK 周期 - ns t clkh MII_CLK High 時間 t clkp *. t clkp *. ns t clkl MII_CLK Low 時間 t clkp *. t clkp *. ns t val MII_CLK の立ち上がりエッジから MII_TX[:] -. ns Note MII_TXEN 出力有効まで Note t hold MII_CLK の立ち上がりエッジ後の MII_TX[:] MII_TXEN 出力ホールド時間 Note - ns Note このタイミングはシステム負荷が ~ pf の場合の設計値です TX シフト値を とした場合です TX シフト値を つ大きくするたびに ns を加算します ( シフト値は順に ) S99_JP - p. Microchip Technology Inc.

207 LN9 図 -8: MII の RX タイミング MII_RXCLK (input) t su t clkp t clkh t clkl t hold t su t hold t hold MII_RX[:], MII_RXER MII_RXV t hold t su 表 -: Note : MII の RX タイミング値 記号 説明 Min. Max. 単位 Note t clkp MII_RXCLK 周期 - ns t clkh MII_RXCLK High 時間 t clkp *. t clkp *. ns t clkl MII_RXCLK Low 時間 t clkp *. t clkp *. ns t su MII_RXCLK 立ち上がりエッジ前の MII_RX[:]. - ns Note MII_RXER MII_RXV セットアップ時間 t hold MII_RXCLK 立ち上がりエッジ後の MII_RX[:]. - ns Note MII_RXER MII_RXV ホールド時間 このタイミングはシステム負荷が ~ pf の場合の設計値です.9.. スレーブの MII ポート同士の接続のタイミング スレーブの MII ポート同士を接続した場合 前掲の MII TX および RX タイミングで TX シフト値を または とします Microchip Technology Inc. S99_JP - p.

208 LN9.9.. 管理インターフェイスのタイミング 以下に MII_MIO と MII_MC のタイミングを示します 図 -9: 管理アクセスのタイミング t clkp MII_MC t val t clkh t ohold t clkl MII_MIO (ata-out) t ohold t su t ihold MII_MIO (ata-in) 表 -: 管理アクセスのタイミング値 記号 説明 Min. Max. 単位 Note t clkp MII_MC 周期 - ns t clkh MII_MC High 時間 8 (9%) - ns t clkl MII_MC Low 時間 8 (9%) - ns t val MII_MC 立ち上がりエッジから MII_MIO 出力有効まで - ns t ohold MII_MC 立ち上がりエッジ後の MII_MIO 出力ホールド時間 - ns t su MII_MC 立ち上がりエッジ前の MII_MIO 入力セットアップ時間 - ns t ihold MII_MC 立ち上がりエッジ後の MII_MIO 入力ホールド時間 - ns. LE 本デバイスには RUN LE が つ (RUNLE) と リンク / アクティビティLE が各ポートに つ (LINKCTLE[:]) あります LE ピンの極性は対応する LE 極性ストラップに基づいて決定します ピン出力はオープンドレインまたはオープンソースです ポート とポート の LE ピンは チップモードに応じて入れ換わる事はありません RUN LE は EtherCT コアコンフィグレーションの RUN LE オーバーライドレジスタで直接制御します 電源管理制御レジスタ (PMT_CTRL) のLE_ISビットをセットすると 全てのLE 出力を無効 ( 駆動なし ) にできます. EtherCT CSR およびプロセスデータ RM へのアクセス EtherCT CSR は EtherCT コアの各種パラメータに対するレジスタレベルのアクセスを提供します EtherCT 関連レジスタは 直接アクセス可能なレジスタと間接アクセス可能なレジスタの大きく つに分類できます 直接アクセス可能な EtherCT レジスタ ( セクション. EtherCT CSR およびプロセスデータ RM アクセスレジスタ ( 直接アドレス指定可能 ) (p. ) 参照 ) はメインシステム CRS に属します これらは EtherCT コアレジスタへの間接アクセスに使うデータ / コマンドレジスタです 間接アクセス可能な EtherCT コアレジスタは EtherCT コア内部に存在しており EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) と EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) を使って間接的にアクセスする必要があります 間接アクセス可能な EtherCT コア CSR を使うと EtherCT コアの多くの設定可能なパラメータに完全にアクセスできます 間接アクセス可能な EtherCT コアレジスタ ( セクション. EtherCTコアCSRレジスタ ( 間接アドレス指定可能 ) (p. ) 参照 ) はアドレスh~FFFhでアクセスします S99_JP - p.8 Microchip Technology Inc.

209 LN9 EtherCT コアのプロセスデータ RM (h ~ ) には EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) と EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) を使ってアクセスできます EtherCT コアのプロセスデータ RM により効率的にアクセスするには EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) と EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) を使います この方法なら FIFO メカニズムを使って 回のコマンドで複数の WOR を転送でき ステータス読み出しの回数も抑える事ができます.. EtherCT CSR の読み出し 個々の EtherCT コアレジスタに読み出しを実行するには EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) への書き込み (CSR BUSY (CSR_BUSY) ビットをセット CSR アドレス (CSR_R) フィールドを目的のレジスタアドレス 読み出し / 書き込み (R_nW) ビットをセット CSR サイズ (CSR_SIZE) フィールドを目的のサイズに設定 ) を 回実行して読み出しサイクルを開始する必要があります CSR BUSY (CSR_BUSY) ビットがクリアされると EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) から有効データを読み出す事ができます 有効データは常に EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) の最下位ビットにアラインメントします EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) は CSR サイズ (CSR_SIZE) の値にかかわらず全てのバイトが更新されます 図 - に EtherCT コア CSR の読み出しに必要な手順を示します min wait period と記載した部分では 表 - 書き込み後の読み出しに関するタイミング規則 (p. ) に示した最小待ち時間が必要です 図 -: EtherCT CSR 読み出しアクセスのフローチャート CSR Read Idle Write Command Register min wait period Read Command Register CSR_ BUSY = CSR_ BUSY = Read ata Register Microchip Technology Inc. S99_JP - p.9

210 LN9.. EtherCT CSR の書き込み 個々の EtherCT コアレジスタに書き込みを実行するには まず目的のデータを EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) に書き込みます 有効データは常に EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) の最下位ビットにアラインメントします 書き込みサイクルを開始するには EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) への書き込み (CSR BUSY (CSR_BUSY) ビットをセット CSR アドレス (CSR_R) フィールドを目的のレジスタアドレス 読み出し / 書き込み (R_nW) ビットをクリア CSR サイズ (CSR_SIZE) フィールドを目的のサイズに設定 ) を 回実行します 書き込みサイクルが完了すると CSR BUSY (CSR_BUSY) ビットがクリアされます 図 - に EtherCT コア CSR の書き込みに必要な手順を示します min wait period と記載した部分では 表 - 書き込み後の読み出しに関するタイミング規則 (p. ) に示した最小待ち時間が必要です 図 -: EtherCT CSR 書き込みアクセスのフローチャート CSR Write Idle Write ata Register Write Command Register min wait period CSR_ BUSY = Read Command Register CSR_ BUSY =.. EtherCT プロセス RM の読み出し プロセスデータは EtherCT から ビット幅の 段 FIFO を経由して転送されます この FIFO のベースアドレスは h ですが これ以外に つの連続するメモリアドレスでもアクセスできます これらのエイリアスポートは全て同じ機能で 同じデータを格納しているため ホストはどのアドレスでも FIFO にアクセスできます このエイリアスポートアドレス指定が実装されているため ホストは連続アドレスに対してバーストアクセスが可能です HBI アクセスの場合 FIFO ダイレクト選択モードを使ってプロセス RM 読み出しデータ FIFO にアクセスする事もできます このモードではアドレス入力は無視され 全ての読み出しアクセスはプロセス RM 読み出しデータ FIFO に対して実行されます 詳細はセクション 9... FIFO ダイレクト選択アクセス (p. 8) を参照してください S99_JP - p. Microchip Technology Inc.

211 LN9 EtherCT プロセス RM を読み出すには まず目的の転送の開始時のバイトアドレスと長さ ( 単位 : バイト ) を EtherCT プロセス RM 読み出しアドレスおよび長さレジスタ (ECT_PRM_R_R_LEN) に書き込み 次に EtherCT プロセス RM 読み出しコマンドレジスタ (ECT_PRM_R_CM) の PRM 読み出し BUSY (PRM_RE_BUSY) ビットをセットして読み出しサイクルを開始します 開始時のバイトアドレスと長さは 全ての転送がプロセス RM のアドレスレンジ h ~ FFFh の境界に収まるように設定する必要があります 有効データが利用可能になった事が PRM 読み出しデータ利用可能 (PRM_RE_VIL) のビットで示されたら EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) を経由して FIFO から有効データを読み出します PRM データ読み出し可能回数 (PRM_RE_VIL_CNT) フィールドは ステータスをチェックせず何回連続で読み出しを実行できるかを示します EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) の最後の読み出しが完了すると PRM 読み出し BUSY (PRM_RE_BUSY) ビットは自動的にクリアされます EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) の最後の読み出しとは バイト全てが読み出された事を意味します ( 全てのバイトが必要とは限りません ) EtherCT コアから FIFO にデータが転送されると PRM 読み出し長さ (PRM_RE_LEN) と PRM 読み出しアドレス (PRM_RE_R) が更新され 進行状況が示されます 最初の FIFO 読み出しに含まれる有効バイトは 開始時のアドレスによって以下のように決定します 表 -: EtherCT プロセス RM の最初の読み出しに含まれる有効バイト 開始時の PRM_RE_R[:] b バイト b バイト b バイト b バイト 最後の FIFO 読み出しに含まれる有効バイトは 開始時のアドレスと長さによって以下のように決定します 表 -8: EtherCT プロセス RM の最後の読み出しに含まれる有効バイト 開始時の PRM_RE_LEN[:] 開始時の PRM_RE_R[:] b ( 例 : 9 ) b ( 例 : ) b ( 例 : ) b ( 例 : 8 ) b バイト バイト バイト バイト b バイト バイト バイト バイト b バイト バイト バイト バイト b バイト バイト バイト バイト Microchip Technology Inc. S99_JP - p.

212 LN9 開始時の長さが バイト以下で全てのバイトを 回で読み出せる場合 回の FIFO 読み出しに含まれる有効バイトは以下の通りです 表 -9: EtherCT プロセス RM の 回の読み出しに含まれる有効バイト 開始時の PRM_RE_LEN 開始時の PRM_RE_R[:] b バイト バイト バイト バイト b N/ バイト バイト バイト b N/ バイト バイト N/ b N/ バイト N/ N/... 読み出しの中止 必要であれば 読み出しコマンドは EtherCT プロセス RM 読み出しコマンドレジスタ (ECT_PRM_R_CM) の PRM 読み出し中止 (PRM_RE_BORT) ビットをセットして中止できます.. EtherCT プロセス RM の書き込み プロセスデータは ビット幅の 段 FIFO を経由して EtherCT コアへ転送されます この FIFO のベースアドレスは h ですが これ以外に つの連続するメモリアドレスでもアクセスできます これらのエイリアスポートは全て同じ機能で 同じデータを格納しているため ホストはどのアドレスでも FIFO にアクセスできます このエイリアスポートアドレス指定が実装されているため ホストは連続アドレスに対してバーストアクセスが可能です HBI アクセスの場合 FIFO ダイレクト選択モードを使ってプロセス RM 書き込みデータ FIFO にアクセスする事もできます このモードではアドレス入力は無視され 全ての書き込みアクセスはプロセス RM 書き込みデータ FIFO に対して実行されます 詳細はセクション 9... FIFO ダイレクト選択アクセス (p. 8) を参照してください EtherCT プロセス RM に書き込むには まず目的の転送の開始時のバイトアドレスと長さ ( 単位 : バイト ) を EtherCT プロセス RM 書き込みアドレスおよび長さレジスタ (ECT_PRM_WR_R_LEN) に書き込み 次に EtherCT プロセス RM 書き込みコマンドレジスタ (ECT_PRM_WR_CM) の PRM 書き込み BUSY (PRM_WRITE_BUSY) ビットをセットして書き込みサイクルを開始します. 開始時のバイトアドレスと長さは 全ての転送がプロセス RM のアドレスレンジ h ~ FFFh の境界に収まるように設定する必要があります データは ビット幅の 段 FIFO を経由して EtherCT コアへ転送されます FIFO の空きがある事が EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) の PRM 書き込みスペース利用可能 (PRM_WRITE_VIL) ビットで示されたら ホストは EtherCT プロセス RM 書き込みコマンドレジスタ (ECT_PRM_WR_CM) 経由でデータを FIFO に書き込む事ができます PRM 書き込み可能回数 (PRM_WRITE_VIL_CNT) フィールドは ステータスをチェックせず何回連続で書き込みを実行できるかを示します EtherCT コアへの最後のデータ書き込みが完了すると PRM 書き込み BUSY (PRM_WRITE_BUSY) ビットは自動的にクリアされます EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) の最後の書き込みとは バイト全てが書き込まれた事を意味します ( 全てのバイトが必要とは限りません ) FIFO から EtherCT コアにデータが転送されると PRM 書き込み長さ (PRM_WRITE_LEN) と PRM 書き込みアドレス (PRM_WRITE_R) が更新され 進行状況が示されます 最初の FIFO 書き込みに含まれる有効バイトは 開始時のアドレスによって以下のように決定します S99_JP - p. Microchip Technology Inc.

213 LN9 表 -: EtherCT プロセス RM の最初の書き込みに含まれる有効バイト 開始時の PRM_RE_R[:] b バイト b バイト b バイト b バイト 最後の FIFO 書き込みに含まれる有効バイトは 開始時のアドレスと長さによって以下のように決定します 表 -: EtherCT プロセス RM の最後の書き込みに含まれる有効バイト 開始時の PRM_RE_LEN[:] 開始時の PRM_RE_R[:] b ( 例 : 9 ) b ( 例 : ) b ( 例 : ) b ( 例 : 8 ) b バイト バイト バイト バイト b バイト バイト バイト バイト b バイト バイト バイト バイト b バイト バイト バイト バイト 開始時の長さが バイト以下で全てのバイトを 回で書き込める場合 回の FIFO 書き込みに含まれる有効バイトは以下の通りです 表 -: EtherCT プロセス RM の 回の書き込みに含まれる有効バイト 開始時の PRM_RE_LEN 開始時の PRM_RE_R[:] b バイト バイト バイト バイト b N/ バイト バイト バイト b N/ バイト バイト N/ b N/ バイト N/ N/... 書き込みの中止 必要であれば 書き込みコマンドは EtherCT プロセス RM 書き込みコマンドレジスタ (ECT_PRM_WR_CM) の PRM 書き込み中止 (PRM_WRITE_BORT) ビットをセットして中止できます. EtherCT のリセット つの連続するフレームで ESC リセット ECT レジスタに x (R) x (E) x (S) を書き込んだ後 または 回の連続する書き込みで ESC リセット PI レジスタに x (R) x (E) x (S) を書き込んだ後 デバイスリセット ( オプションでシステムリセット ) が発生します ( セクション... EtherCT システムリセット (p. ) 参照 ) リセットされるスレーブとの間で確立しているリンクはダウンするため トポロジによってはシーケンスの最後のフレームがマスタに返されない事が予想されます Microchip Technology Inc. S99_JP - p.

214 LN9. EtherCT CSR およびプロセスデータ RM アクセスレジスタ ( 直接アドレス指定可能 ) このセクションでは EtherCT コア外部にある直接アドレス指定可能なシステム CSR のうち EtherCT コアに関連するものについて説明します EtherCT レジスタへのアクセス方法は セクション. EtherCT CSR およびプロセスデータ RM へのアクセス (p. 8) を参照してください EtherCT コアレジスタの詳細はセクション. EtherCT コア CSR レジスタ ( 間接アドレス指定可能 ) (p. ) で説明します 表 -: EtherCT CSR およびプロセス RM アクセスレジスタ アドレス レジスタ名 ( 記号 ) h-ch EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) h-ch EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) h EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) h EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) 8h EtherCT プロセス RM 読み出しアドレスおよび長さレジスタ (ECT_PRM_R_R_LEN) Ch EtherCT プロセス RM 読み出しコマンドレジスタ (ECT_PRM_R_CM) h EtherCT プロセス RM 書き込みアドレスおよび長さレジスタ (ECT_PRM_WR_R_LEN) h EtherCT プロセス RM 書き込みコマンドレジスタ (ECT_PRM_WR_CM) S99_JP - p. Microchip Technology Inc.

215 LN9.. EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) オフセット : h-ch サイズ : ビット この読み出し専用レジスタは EtherCT プロセス RM 読み出しコマンドレジスタ (ECT_PRM_R_CM) および EtherCT プロセス RM 読み出しアドレスおよび長さレジスタ (ECT_PRM_R_R_LEN) と組み合わせて EtherCT コアプロセス RM の読み出しに使います このレジスタからの読み出しデータは EtherCT プロセスRM 読み出しコマンドレジスタ (ECT_PRM_R_CM) の PRM 読み出しデータ利用可能 (PRM_RE_VIL) ビットが の場合のみ有効です ホストは有効なデータが利用可能になってからこのレジスタを読み出す必要があります bit 説明既定値 : EtherCT プロセス RM 読み出しデータ (PRM_R_T) このフィールドは EtherCT コアプロセス RM から読み出した値を格納します 開始時のアドレスと転送長さによっては 一部のバイトが無効な事があります RO - Microchip Technology Inc. S99_JP - p.

216 LN9.. EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) オフセット : h-ch サイズ : ビット この書き込み専用レジスタは EtherCT プロセス RM 書き込みコマンドレジスタ (ECT_PRM_WR_CM) および EtherCT プロセス RM 書き込みアドレスおよび長さレジスタ (ECT_PRM_WR_R_LEN) と組み合わせて EtherCT コアプロセス RM の書き込みに使います ( ホストは PRM 書き込みスペース利用可能 (PRM_WRITE_VIL) の EtherCT プロセス RM 書き込みコマンドレジスタ (ECT_PRM_WR_CM) ビットが示す空間が利用可能になってからこのレジスタを書き込む必要があります bit 説明既定値 : EtherCT プロセス RM 書き込みデータ (PRM_WR_T) このフィールドは EtherCT コアプロセス RM に書き込む値を格納します 開始時のアドレスと転送長さによっては 一部のバイトが無効な事があります WO - S99_JP - p. Microchip Technology Inc.

217 LN9.. EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) オフセット : h サイズ : ビット この読み / 書き可能レジスタは EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) と組み合わせて EtherCT コア CSR の読み出しと書き込みに使います bit 説明既定値 : EtherCT CSR データ (CSR_T) このフィールドは EtherCT コア CSR から読み出した値または EtherCT コア CSR へ書き込む値を格納します 対象の EtherCT コア CSR は EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) の CSR アドレス (CSR_R) ビットで選択します 有効データは常にこのフィールドの最下位ビットから順に書き込みまたは読み出しが実行されます 必要なバイトアラインメントはハードウェアが処理します このレジスタを読み出した時の値は EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) の読み出し / 書き込み (R_nW) ビットにより異なります 読み出し / 書き込み (R_nW) がセットされている場合 EtherCT コアから読み出したデータが読み出されます 読み出し / 書き込み (R_nW) がクリアされている場合 最後にこのレジスタに書き込んだ値が読み出されます R/W h Microchip Technology Inc. S99_JP - p.

218 LN9.. EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) オフセット : h サイズ : ビット この読み / 書き可能レジスタは EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) と組み合わせて EtherCT コア CSR の読み出しと書き込みに使います bit 説明既定値 CSR BUSY (CSR_BUSY) このビットに を書き込むと CSR アドレス (CSR_R) で指定した EtherCT コア CSR に対して読み出しまたは書き込み (R_nW ビットで決定 ) が実行されます R/W SC b このビットは読み出しまたは書き込みが完了するまでセットされたままで 完了すると自動的にクリアされます 読み出しの場合 このビットがクリアされるとホストは EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) から有効データを読み出す事ができます このビットに を書き込んでも無視されます このビットが になるまでホストは ETHERCT_CSR_CM および ETHERCT_CSR_T レジスタの更新を避ける必要があります 読み出し / 書き込み (R_nW) このビットは 指定した EtherCT コア CSR に対してホストが読み出しと書き込みのどちらを実行するかを決定します R/W b : 書き込み : 読み出し 9:9 予約 RO - 8: CSR サイズ (CSR_SIZE) このフィールドは EtherCT コア CSR のサイズ (byte) を指定します R/W h 有効な値は です ホストは有効な値のみを指定する必要があります Note 参照 : CSR アドレス (CSR_R) このフィールドは 読み出しまたは書き込みでアクセスする EtherCT コア CSR を選択します このフィールドは バイトアドレスのフォーマットで EtherCT コア CSR のオフセットを指定します Note 参照 R/W h Note : WOR および WOR アクセスは 下表に従って適切なアドレス境界にアラインメントする必要があります 表 -: EtherCT CSR のアドレスとサイズ CSR_SIZE[:] CSR_R[:] b b b b b b b S99_JP - p.8 Microchip Technology Inc.

219 LN9.. EtherCT プロセス RM 読み出しアドレスおよび長さレジスタ (ECT_PRM_R_R_LEN) オフセット : 8h サイズ : ビット この読み / 書き可能レジスタは EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) および EtherCT プロセス RM 読み出しコマンドレジスタ (ECT_PRM_R_CM) と組み合わせて EtherCT コアプロセス RM の読み出しに使います 開始時のバイトアドレスと長さは 全ての転送がプロセス RM のアドレスレンジ h ~ FFFh の境界に収まるように設定する必要があります bit 説明既定値 : PRM 読み出し長さ (PRM_RE_LEN) このフィールドは EtherCT コアプロセス RM から読み出すバイト数を示します EtherCT コアからデータを読み出して FIFO に格納するたびに値がデクリメントします PRM 読み出し BUSY (PRM_RE_BUSY) ビットが Low になるまで ホストはこのフィールドの更新を避ける必要があります : PRM 読み出しアドレス (PRM_RE_R) このフィールドは 読み出す EtherCT コアのバイトアドレスを示します EtherCT コアからデータを読み出してFIFOに格納するたびに値がインクリメントします プロセス RM の開始アドレスは h です PRM 読み出し BUSY (PRM_RE_BUSY) ビットが になるまで ホストはこのフィールドの更新を避ける必要があります R/W R/W h h Microchip Technology Inc. S99_JP - p.9

220 LN9.. EtherCT プロセス RM 読み出しコマンドレジスタ (ECT_PRM_R_CM) オフセット : Ch サイズ : ビット この読み / 書き可能レジスタは EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) および EtherCT プロセス RM 読み出しアドレスおよび長さレジスタ (ECT_PRM_R_R_LEN) と組み合わせて EtherCT コアプロセス RM の読み出しに使います bit 説明既定値 PRM 読み出し BUSY (PRM_RE_BUSY) このビットに を書き込むと PRM 読み出しアドレス (PRM_RE_R) で指定した EtherCT コアプロセス RM のアドレスから PRM 読み出し長さ (PRM_RE_LEN) で指定した長さの読み出しが開始します このビットは読み出しが完了するまでセットされたままで 完了すると自動的にクリアされます このビットに を書き込んでも無視されます PRM 読み出し中止 (PRM_RE_BORT) このビットに を書き込むと 進行中の読み出しがキャンセルされます PRM 読み出し BUSY (PRM_RE_BUSY) ビットはクリアされ 読み出しデータ FIFO とステータスビットはリセットされます このビットは自動的にクリアされます このビットに を書き込んでも無視されます R/W SC R/W SC b b 9: 予約 RO - :8 PRM データ読み出し可能回数 (PRM_RE_VIL_CNT) このフィールドは ステータスをチェックせずに連続して実行可能な EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) 読み出し回数を示します EtherCT コアからデータを読み出して FIFO に格納するたびに値がインクリメントします EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) から完全な WOR データを 回読み出すたびに値がデクリメントします RO b : 予約 RO - PRM 読み出しデータ利用可能 (PRM_RE_VIL) このフィールドは EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) に読み出し可能な有効データがある事を示します RO b S99_JP - p. Microchip Technology Inc.

221 LN9.. EtherCT プロセス RM 書き込みアドレスおよび長さレジスタ (ECT_PRM_WR_R_LEN) オフセット : h サイズ : ビット この読み / 書き可能レジスタは EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) および EtherCT プロセス RM 書き込みコマンドレジスタ (ECT_PRM_WR_CM) と組み合わせて EtherCT コアプロセス RM の書き込みに使います 開始時のバイトアドレスと長さは 全ての転送がプロセス RM のアドレスレンジ h ~ FFFh の境界に収まるように設定する必要があります bit 説明既定値 : PRM 書き込み長さ (PRM_WRITE_LEN) このフィールドは EtherCT コアプロセス RM に書き込むバイト数を示します FIFO から EtherCT コアへデータが書き込まれるたびに値がデクリメントします PRM 書き込み BUSY (PRM_WRITE_BUSY) ビットが Low になるまで ホストはこのフィールドの更新を避ける必要があります : PRM 書き込みアドレス (PRM_WRITE_R) このフィールドは 書き込む EtherCT コアレジスタのバイトアドレスを示します FIFO から EtherCT コアへデータが書き込まれるたびに値がインクリメントします プロセス RM の開始アドレスは h です PRM 書き込み BUSY (PRM_WRITE_BUSY) ビットが になるまで ホストはこのフィールドの更新を避ける必要があります R/W R/W h h Microchip Technology Inc. S99_JP - p.

222 LN9..8 EtherCT プロセス RM 書き込みコマンドレジスタ (ECT_PRM_WR_CM) オフセット : h サイズ : ビット この読み / 書き可能レジスタは EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) および EtherCT プロセス RM 書き込みアドレスおよび長さレジスタ (ECT_PRM_WR_R_LEN) と組み合わせて EtherCT コアプロセス RM の書き込みに使います bit 説明既定値 PRM 書き込み BUSY (PRM_WRITE_BUSY) このビットに を書き込むと PRM 書き込みアドレス (PRM_WRITE_R) で指定した EtherCT コアプロセス RM のアドレスから PRM 書き込み長さ (PRM_WRITE_LEN) で指定した長さの書き込みが開始します このビットは書き込みが完了するまでセットされたままで 完了すると自動的にクリアされます このビットに を書き込んでも無視されます PRM 書き込み中止 (PRM_WRITE_BORT) このビットに を書き込むと 進行中の書き込みがキャンセルされます PRM 書き込み BUSY (PRM_WRITE_BUSY) ビットはクリアされ 書き込みデータ FIFO とステータスビットはリセットされます このビットは自動的にクリアされます このビットに を書き込んでも無視されます R/W SC R/W SC b b 9: 予約 RO - :8 PRM 書き込み可能回数 (PRM_WRITE_VIL_CNT) このフィールドは ステータスをチェックせずに連続して実行可能な EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) 書き込み回数を示します EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) に完全な WOR データを 回書き込むたびに値がデクリメントします FIFO からデータを読み出して EtherCT コアに格納するたびに値がインクリメントします RO b : 予約 RO - PRM 書き込みスペース利用可能 (PRM_WRITE_VIL) このフィールドは EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) にデータを書き込み可能なスペースがある事を示します RO b S99_JP - p. Microchip Technology Inc.

223 LN9. EtherCT コア CSR レジスタ ( 間接アドレス指定可能 ) このセクションでは 間接アドレス指定可能な EtherCT コア CSR について説明します これらのレジスタには 直接アドレス指定可能な EtherCT CSR インターフェイスデータレジスタ (ECT_CSR_T) と EtherCT CSR インターフェイスコマンドレジスタ (ECT_CSR_CM) を使ってアクセスします EtherCT レジスタへのアクセス方法は セクション. EtherCT CSR およびプロセスデータ RM へのアクセス (p. 8) を参照してください 直接アドレス指定可能な EtherCT レジスタの詳細はセクション. EtherCT CSR およびプロセスデータ RM アクセスレジスタ ( 直接アドレス指定可能 ) (p. ) を参照してください バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです 各 EtherCT コアレジスタの各ビットの読み書き挙動は そのレジスタへのアクセス方法で決まります 各 EtherCT コアレジスタのビット定義表には ECT と PI の列があり EtherCT マスタノードからアクセスした場合とプロセスデータインターフェイス (SPI/ ホストバス ) からレジスタにアクセスした場合のビット / フィールドをそれぞれ示しています 表 -: EtherCT コア CSR レジスタ アドレス レジスタ名 ( 記号 ) ESC 情報 h レジスタ h リビジョンレジスタ h-h ビルドレジスタ h FMMU サポート数レジスタ h SyncManager サポート数レジスタ h RM サイズレジスタ h ポートディスクリプタレジスタ 8h-9h ESC 機能サポートレジスタ ステーションアドレス h-h 構成済みステーションレジスタ h-h 構成済みステーションエイリアスレジスタ 書き込み保護 h 書き込みレジスタイネーブルレジスタ h 書き込みレジスタ保護レジスタ h ESC 書き込みレジスタイネーブルレジスタ h ESC 書き込みレジスタ保護レジスタ データリンク層 h ESC リセット ECT レジスタ h ESC リセット PI レジスタ h-h ESC L 制御レジスタ 8h-9h 物理読み出し / 書き込みオフセットレジスタ h-h ESC L ステータスレジスタ アプリケーション層 h-h L 制御レジスタ h-h L ステータスレジスタ h-h L ステータスコードレジスタ 8h RUN LE オーバーライドレジスタ 9h 予約 PI (Process ata Interface) h PI 制御レジスタ Microchip Technology Inc. S99_JP - p.

224 LN9 表 -: EtherCT コア CSR レジスタ アドレス レジスタ名 ( 記号 ) h ESC コンフィグレーションレジスタ h-h SIC コンフィグレーションレジスタ h-h 予約レジスタ h PI コンフィグレーションレジスタ h SYNC/LTCH PI コンフィグレーションレジスタ h-h 拡張 PI コンフィグレーションレジスタ 割り込み h-h ECT イベントマスクレジスタ h-h L イベントマスクレジスタ h-h ECT イベント要求レジスタ h-h L イベント要求レジスタ エラーカウンタ h-h RX エラーカウンタレジスタ 8h-Bh 転送済み RX エラーカウンタレジスタ Ch ECT 処理ユニットエラーカウンタレジスタ h PI エラーカウンタレジスタ Eh PI エラーコードレジスタ h-h ロストリンクカウンタレジスタ ウォッチドッグ h-h ウォッチドッグ分周値レジスタ h-h ウォッチドッグ時間 PI レジスタ h-h ウォッチドッグ時間プロセスデータレジスタ h-h ウォッチドッグステータスプロセスデータレジスタ h ウォッチドッグカウンタプロセスデータレジスタ h ウォッチドッグカウンタ PI レジスタ EEPROM インターフェイス h EEPROM コンフィグレーションレジスタ h EEPROM PI アクセスステートレジスタ h-h EEPROM 制御 / ステータスレジスタ h-h EEPROM アドレスレジスタ 8h-Bh EEPROM データレジスタ MII 管理インターフェイス h-h MII 管理制御 / ステータスレジスタ h PHY アドレスレジスタ h PHY レジスタアドレスレジスタ h-h PHY データレジスタ h MII 管理 ECT アクセスステートレジスタ h MII 管理 PI アクセスステートレジスタ 8h-Bh PHY ポートステータスレジスタ h-fh FMMU[:] レジスタ (x バイト ) +h-h FMMUx 論理開始アドレスレジスタ +h-h FMMUx 長さレジスタ +h FMMUx 論理開始ビットレジスタ +h FMMUx 論理終了ビットレジスタ S99_JP - p. Microchip Technology Inc.

225 LN9 表 -: EtherCT コア CSR レジスタ アドレス レジスタ名 ( 記号 ) +8h-9h FMMUx 物理開始アドレスレジスタ +h FMMUx 物理開始ビットレジスタ +Bh FMMUx レジスタ +Ch FMMUx 有効化レジスタ +h-fh FMMUx 予約レジスタ h-ffh 予約 8h-8Fh SyncManager[:] レジスタ (x8 バイト ) +h-h SyncManager x 物理開始アドレスレジスタ +h-h SyncManager x 長さレジスタ +h SyncManager x 制御レジスタ +h SyncManager x ステータスレジスタ +h SyncManager x 有効化レジスタ +h SyncManager x PI 制御レジスタ 8h-8Fh 9h-9FFh 9h-9h 9h-9h 98h-9Bh 9Ch-9Fh 9h-9h 98h-9Fh 9h-9h 98h-9Bh 9Ch-9Fh 9h-9h 9h-9h 9h 9h 98h 98h 98h-98h 98h 98Eh 98Fh 99h-99h 998h-99Fh 9h-9h 9h-9h 98h 予約分散クロック (C) C - 受信時間受信時間ポート レジスタ受信時間ポート レジスタ受信時間ポート レジスタ予約 C - 時間ループ制御ユニットシステム時間レジスタ受信時間 ECT 処理ユニットレジスタシステム時間オフセットレジスタシステム時間遅延レジスタシステム時間差分レジスタ速度カウンタ開始レジスタ速度カウンタ差分レジスタシステム時間差分フィルタ深さレジスタ速度カウンタフィルタ深さレジスタ C - 周期ユニット制御周期ユニット制御レジスタ C - SYNC 出力ユニット有効化レジスタ SyncSignal パルス長レジスタ有効化ステータスレジスタ SYNC ステータスレジスタ SYNC ステータスレジスタ開始時間周期動作レジスタ次の SYNC パルスレジスタ SYNC サイクル時間レジスタ SYNC サイクル時間レジスタ C - LTCH 入力ユニット LTCH 制御レジスタ Microchip Technology Inc. S99_JP - p.

226 LN9 表 -: EtherCT コア CSR レジスタ アドレス レジスタ名 ( 記号 ) 99h LTCH 制御レジスタ 9Eh LTCH ステータスレジスタ 9Fh LTCH ステータスレジスタ 9Bh-9Bh LTCH 時間立ち上がりエッジレジスタ 9B8h-9BFh LTCH 時間立ち下がりエッジレジスタ 9Ch-9Ch LTCH 時間立ち上がりエッジレジスタ 9C8h-9CFh LTCH 時間立ち下がりエッジレジスタ C - SyncManager イベント時間 9Fh-9Fh EtherCT バッファ変化イベント時間レジスタ 9F8h-9FBh PI バッファ開始時間イベントレジスタ 9FCh-9FFh PI バッファ変化イベント時間レジスタ ESC 固有 Eh-Eh 製品 I レジスタ E8h-EFh 製造者 I レジスタ デジタル入出力 Fh-Fh デジタル I/O 出力データレジスタ Fh-Fh 汎用出力レジスタ F8h-F9h 汎用入力レジスタ ユーザ RM F8h-FFFh ユーザ RM プロセスデータ RM h-h デジタル I/O 入力データレジスタ h-fffh プロセスデータ RM S99_JP - p. Microchip Technology Inc.

227 LN9.. レジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : EtherCT コントローラの Ch = Microchip 社 RO RO Ch.. リビジョンレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : EtherCT コントローラのリビジョン RO RO h.. ビルドレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : EtherCT コントローラのビルド [:] = マイナーバージョン [:] = 保守バージョン RO RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.

228 LN9.. FMMU サポート数レジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : FMMU サポート数このフィールドは EtherCT スレーブコントローラがサポートする FMMU チャンネル ( または実体 ) の数を示します 本デバイスでは です RO RO h.. SyncManager サポート数レジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : SyncManager サポート数このフィールドは EtherCT スレーブコントローラがサポートする SyncManager チャンネル ( または実体 ) の数を示します 本デバイスでは です RO RO h.. RM サイズレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : プロセスデータ RM サイズこのフィールドは EtherCT スレーブコントローラが内蔵するプロセスデータ RM のサイズを示します 本デバイスでは KB です RO RO h S99_JP - p.8 Microchip Technology Inc.

229 LN9.. ポートディスクリプタレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : ポート 設定このフィールドは ポート の設定を示します : 未実装 : 設定なし : EBUS : MII/RMII : ポート 設定このフィールドは ポート の設定を示します : 未実装 : 設定なし : EBUS : MII/RMII : ポート 設定このフィールドは ポート の設定を示します : 未実装 : 設定なし : EBUS : MII/RMII : ポート 設定このフィールドは ポート の設定を示します : 未実装 : 設定なし : EBUS : MII/RMII RO RO b RO RO b ( ポート動作 ) b ( ポート動作 ) セクション. チップモードの設定 参照 RO RO b RO RO b Microchip Technology Inc. S99_JP - p.9

230 LN9..8 ESC 機能サポートレジスタ オフセット : 8h-9h サイズ : ビット bit 説明 ECT PI 既定値 : 予約 RO RO h FMMU/SyncManager 固定設定 : 可変設定 : 固定設定 EtherCT 読み出し / 書き込みコマンドサポート : サポートする : サポートしない 9 EtherCT LRW コマンドサポート : サポートする : サポートしない 8 拡張 C SYNC 有効化 : 利用不可 : 利用可 これは有効化レジスタと有効化ステータスレジスタの機能を指します FCS エラーの個別処理 : サポートしない : サポートする (FCS が不正で余分なニブルを含むフレームを転送済み RX カウンタで個別にカウント ) 拡張リンク検出 MII : 利用不可 : 利用可 拡張リンク検出 EBUS : 利用不可 : 利用可 低ジッタ EBUS : 利用不可 ( 通常ジッタ ) : 利用可 ( ジッタ最小化 ) C( 幅 ) : ビット : ビット C : 利用不可 : 利用可 RO RO b RO RO b RO RO b RO RO b RO RO b RO RO b RO RO b RO RO b RO RO b RO RO b 予約 RO RO b FMMU 動作 : ビット指向 : バイト指向 RO RO b S99_JP - p. Microchip Technology Inc.

231 LN9 バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..9 構成済みステーションレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : 構成済みステーションアドレスこのフィールドは ノードのアドレス指定 (FPxx コマンド ) に使うアドレスを格納します R/W RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. 構成済みステーションエイリアスレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : 構成済みステーションエイリアスアドレスこのフィールドは ノードのアドレス指定 (FPxx コマンド ) に使うエイリアスアドレスを格納します このエイリアスを使うかどうかは ESC L 制御レジスタのステーションエイリアスビットで設定します EEPROM の値は パワーオンリセット後の最初の EEPROM 読み込み時にのみ取得します RO R/W h Note Note : このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. 書き込みレジスタイネーブルレジスタ オフセット : h サイズ : 8 ビット Microchip Technology Inc. S99_JP - p.

232 LN9 bit 説明 ECT PI 既定値 : 予約 を書き込み 書き込みレジスタイネーブル書き込み保護が有効な場合 このステーションに対する他の書き込みを許可するには 同じ Ethernet フレーム内で事前にこのレジスタへの書き込みを実行する必要があります ( 値はドントケア ) 書き込みレジスタ保護レジスタを変更しない限り このフレーム後も書き込み保護は有効なままです RO RO b R/W RO b S99_JP - p. Microchip Technology Inc.

233 LN9.. 書き込みレジスタ保護レジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 を書き込み 書き込みレジスタ保護 : 保護を無効にする : 保護を有効にする h を除くレジスタ h-ffh が書き込み保護されます RO RO b R/W RO b.. ESC 書き込みレジスタイネーブルレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 を書き込み ESC 書き込みレジスタイネーブル ESC 書き込み保護が有効な場合 このステーションに対する他の書き込みを許可するには 同じ Ethernet フレーム内で事前にこのレジスタへの書き込みを実行する必要があります ( 値はドントケア ) ESC 書き込みレジスタ保護レジスタを変更しない限り このフレーム後も ESC 書き込み保護は有効なままです RO RO b R/W RO b Microchip Technology Inc. S99_JP - p.

234 LN9.. ESC 書き込みレジスタ保護レジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 を書き込み ESC 書き込みレジスタ保護 : 保護を無効にする : 保護を有効にする h を除く全ての領域が書き込み保護されます RO RO b R/W RO b.. ESC リセット ECT レジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 書き込み : ESC リセット ECT 回の連続するコマンドでこのレジスタに h ( R ) h ( E ) h ( S ) の順に書き込むと リセットがアサートされます R/W RO h 読み出し : 予約 RO RO b : リセット手順進行状況 : h 書き込み後 : h h 書き込み後 : その他 R/W RO b S99_JP - p. Microchip Technology Inc.

235 LN9.. ESC リセット PI レジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 書き込み : ESC リセット PI 回の連続するコマンドでこのレジスタに h ( R ) h ( E ) h ( S ) の順に書き込むと リセットがアサートされます RO R/W h 読み出し : 予約 RO RO b : リセット手順進行状況 : h 書き込み後 : h h 書き込み後 : その他 RO R/W b Microchip Technology Inc. S99_JP - p.

236 LN9.. ESC L 制御レジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : 予約 を書き込み ステーションエイリアス : ステーションエイリアスを無視する : 全ての構成済みアドレスコマンド ( 例 : FPR FPWR) にエイリアスを使用可 : 予約 を書き込み 9 EBUS 低ジッタ : 通常ジッタ : 低ジッタ 8: RX FIFO サイズ /RX 遅延削減 (FIFO が少なくとも半分フルになるまで ESC が転送の開始を遅らせる ) Note 参照 RO RO b R/W RO b RO RO b R/W RO b R/W RO b EBUS MII : - ns - ns : - ns - ns : - ns - ns : - ns - ns : - ns 変更なし : 変更なし 変更なし : 変更なし 変更なし : 既定値 既定値 : 予約 を書き込み RO RO b : ポート ループ : 自動 : 自動クローズ : オープン : クローズ R/W Note RO b : ポート ループ : 自動 : 自動クローズ : オープン : クローズ R/W Note RO b 9:8 ポート ループ : 自動 : 自動クローズ : オープン : クローズ R/W Note RO b : 予約 を書き込み RO RO b S99_JP - p. Microchip Technology Inc.

237 LN9 bit 説明 ECT PI 既定値 レジスタ h の設定値の一時使用 : 常時使う : 約 s の間のみ使い その後は以前の設定に戻る 転送ルール : EtherCT フレームは処理し 非 EtherCT フレームは処理せず転送する : EtherCT フレームは処理し 非 EtherCT フレームは破棄する R/W RO b R/W RO b 転送ルールの設定にかかわらず どのフレームもソース MC アドレスが変更されます (SOURCE_MC[] = : ローカルで管理されるアドレス ) Note : Note : RX FIFO のサイズを縮小できるかどうかは ESC および接続する全ての EtherCT/Ethernet デバイス ( マスタ スレーブ等 ) のクロック源の精度で決まります 精度 ppm なら RX FIFO サイズ b で十分です 精度 ppm なら RX FIFO サイズ b が可能です ( フレームサイズ =8/ バイト ) ループ設定の変更は そのポートで現在受信中または送信中のフレームが終了してから反映されます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..8 物理読み出し / 書き込みオフセットレジスタ オフセット : 8h-9h サイズ : ビット bit 説明 ECT PI 既定値 : 物理読み出し / 書き込みオフセット R/W コマンド (FPRW PRW) の読み出しアドレスと書き込みアドレスの間のオフセット R_R = R WR_R = R + R/W-offset R/W RO b バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.

238 LN9..9 ESC L ステータスレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : 予約 RO RO b ポート の通信 : 安定した通信なし : 通信を確立 ポート ループ : オープン : クローズ ポート の通信 : 安定した通信なし : 通信を確立 ポート ループ : オープン : クローズ 9 ポート の通信 : 安定した通信なし : 通信を確立 8 ポート ループ : オープン : クローズ RO RO b RO RO b RO RO b RO RO b RO RO b RO RO b 予約 RO RO b ポート の物理リンク : リンクなし : リンクを検出 ポート の物理リンク : リンクなし : リンクを検出 ポート の物理リンク : リンクなし : リンクを検出 RO RO b RO RO b RO RO b 予約 RO RO b 拡張リンク検出 : 全ポートで非アクティブ : 少なくとも つのポートでアクティブ EEPROM の値は パワーオンリセット後の最初の EEPROM 読み込み時にのみ取得します PI ウォッチドッグステータス : ウォッチドッグがタイムアウトした : ウォッチドッグがリロードされた RO RO b ( 最初の EEPROM 読み込みまで その後は EEPROM アドレス h の bit 9 または h[:]) RO RO b S99_JP - p.8 Microchip Technology Inc.

239 LN9 bit 説明 ECT PI 既定値 PI 動作 /EEPROM 読み込み正常 : EEPROM が読み込まれておらず PI が動作していない ( プロセスデータ RM にアクセスできない ) : EEPROM が正しく読み込まれ PI が動作している ( プロセスデータ RM にアクセスできる ) RO RO b ECT からこのレジスタを読み出すと ECT イベント要求レジスタの L ステータスイベントビットがクリアされます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. L 制御レジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : 予約 として書き込み R/W Note 8 R/WC h エラー Ind CK : L ステータスレジスタのエラー Ind に対する CK なし : L ステータスレジスタのエラー Ind に対する CK あり R/W Note 8 R/WC b : デバイスステートマシンの状態遷移開始 h: 初期ステートを要求する h: 動作前ステートを要求する h: ブートストラップステートを要求する h: 安全動作ステートを要求する 8h: 動作ステートを要求する R/W Note 8 R/WC h Note 8: デバイスエミュレーションが OFF (ESC コンフィグレーションレジスタのデバイスエミュレーションビットが ) の場合 このレジスタはメールボックスのようにふるまいます ECT がこのレジスタへの書き込みを完了してから PI がこのレジスタを読み出す必要があります そうしないと ECT はこのレジスタに再び書き込む事ができません リセット後 このレジスタは ECT による書き込みが可能です メールボックス機能に関してレジスタ h とレジスタ h は等価です 例えば レジスタ h を読み出せばレジスタ h は再び書き込み可能になります デバイスエミュレーションが ON の場合 このレジスタは常時書き込み可能で その内容は L ステータスレジスタにコピーされます PI からこのレジスタを読み出すと 全てのイベント要求 ( レジスタ h のビット ) がクリアされます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.9

240 LN9.. L ステータスレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : 予約 として書き込み RO R/W Note 9 h エラー Ind : デバイスが要求された通りのステートである またはフラグがコマンドによってクリアされた : デバイスが要求された通りのステートに遷移していない またはローカルアクションの結果としてステートが変化していない RO R/W Note 9 b : デバイスステートマシンの実際のステート h: 初期ステート h: 動作前ステート h: ブートストラップステート h: 安全動作ステート 8h: 動作ステート RO R/W Note 9 h Note 9: このレジスタは デバイスエミュレーションが OFF (ESC コンフィグレーションレジスタのデバイスエミュレーションビットが ) の場合のみ書き込み可能です それ以外の場合 このレジスタは L 制御レジスタの値を反映します ECT からこのレジスタを読み出すと ECT イベント要求レジスタの L ステータスイベントビットがクリアされます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. L ステータスコードレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : L ステータスコード RO R/W h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p. Microchip Technology Inc.

241 LN9.. RUN LE オーバーライドレジスタ オフセット : 8h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 を書き込み RUN オーバーライド : オーバーライドを無効にする : オーバーライドを有効にする : RUN LE コード R/W R/W b R/W R/W b R/W R/W h コード FSM ステート h: 消灯 - 初期ステート h-ch: 単発発光 x-x - 安全動作ステート x h: 点滅 - 動作前ステート Eh: 高速点滅 - ブートストラップステート Fh: 点灯 8 - 動作ステート L ステータスレジスタに有効な値を書き込んで更新すると RUN オーバーライドは無効になります (bit = ) このレジスタを読み出した値は 常に現在の LE 出力を反映します Microchip Technology Inc. S99_JP - p.

242 LN9.. PI 制御レジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : プロセスデータインターフェイス h: デジタル I/O 8h: SPI 88h: HBI 多重化 相 8 ビット 89h: HBI 多重化 相 ビット 8h: HBI 多重化 相 8 ビット 8Bh: HBI 多重化 相 ビット 8Ch: HBI インデックス 8 ビット 8h: HBI インデックス ビットその他 : 予約 RO RO h Note Note : このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください S99_JP - p. Microchip Technology Inc.

243 LN9.. ESC コンフィグレーションレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 予約 RO RO b 拡張リンクポート : 無効 (bit = の場合 ) : 有効 拡張リンクポート : 無効 (bit = の場合 ) : 有効 拡張リンクポート : 無効 (bit = の場合 ) : 有効 C LTCH 入力ユニット : 無効 ( 省電力 ) : 有効 このビットは動作に影響しません C SYNC 出力ユニット : 無効 ( 省電力 ) : 有効 このビットは動作に影響しません 拡張リンク検出全ポート : 無効 (bit[:] = の場合 ) : 全ポートで有効 デバイスエミュレーション (L ステータスレジスタの制御 ) : PI で L ステータスレジスタを設定する事が必要 : L 制御レジスタに書き込んだ値が L ステータスレジスタにセットされる このビットの値は デジタル I/O モードでは ホストコントローラを使うアプリケーションでは に設定します RO RO b Note RO RO b Note RO RO b Note RO RO b RO RO b RO RO b Note RO RO b Note Note : このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください このレジスタは EEPROM の内容で初期化されます 拡張リンク検出 (bit ) に関する EEPROM 設定は パワーオンリセット後の最初の EEPROM 読み込み時にのみ取得します 最初に EEPROM を読み込めなかった場合を含め EEPROM の内容を変更して手動で読み込んでも拡張リンク検出イネーブルのステータスには影響しません Microchip Technology Inc. S99_JP - p.

244 LN9.. SIC コンフィグレーションレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 MI リンク検出 ( リンク設定 リンク検出 PHY ポートステータスレジスタ ) : 利用不可 : MI リンク検出が動作中 RO RO b Note : 予約済み RO RO b Note Gigabit レジスタ 9 への MI 書き込みイネーブル IEEE 8. に従って PHY レジスタ 9 を使う PHY の場合 PHY レジスタ 9 への書き込みを有効にします : Gigabit レジスタ 9 への MI 書き込みを無効にする : Gigabit レジスタ 9 への MI 書き込みを有効にする RO RO b Note : 予約済み RO RO b Note Note : このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. 予約レジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : 予約 RO RO h Note Note : このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p. Microchip Technology Inc.

245 LN9..8 PI コンフィグレーションレジスタ オフセット : h サイズ : 8 ビット このレジスタのビット定義は PI モード (PI 制御レジスタのプロセスデータインターフェイスフィールド ) をデジタル I/O モードと HBI モードのどちらに設定するかで決まります PI コンフィグレーションレジスタ : デジタル I/O モード bit 説明 ECT PI 既定値 : 出力データサンプル選択 : フレーム終了 : 予約 : C SYNC イベント : C SYNC イベント OUTVLI モード = の場合 出力データはプロセスデータウォッチドッグトリガイベントで更新されます ( 出力データサンプル選択ビットは無視される ) : 入力データサンプル選択 : フレーム終了 : LTCH_IN の立ち上がりエッジ : C SYNC イベント : C SYNC イベント ウォッチドッグ挙動 : ウォッチドッグのタイムアウト後 ただちに出力がリセットされる : ウォッチドッグのタイムアウト後 次の出力イベントで出力がリセットされる 単方向 / 双方向モード : 単方向モード : 各ピンの入出力方向を個別に設定する : 双方向モード : 全ての I/O ピンが双方向で 方向の設定は無視される OUTVLI モード : 出力イベントを通知する : プロセスデータウォッチドッグトリガ (W_TRIG) を OUTVLI で通知する ウォッチドッグがトリガされると出力データが更新される出力データサンプル選択ビットよりも優先されます OUTVLI の極性 : アクティブ High : アクティブ Low RO RO b Note RO RO b Note RO RO b Note RO RO b Note RO RO b Note RO RO b Note Note : このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください Microchip Technology Inc. S99_JP - p.

246 LN9 PI コンフィグレーションレジスタ : HBI モード bit 説明 ECT PI 既定値 HBI LE 制限 HBI インターフェイスで LEHI および LELO 信号を CS 信号で制限するかどうかを設定します : LEHI と LELO にのみ基づいてアドレス入力をラッチする : CS がアクティブな間のみ LEHI と LELO に基づいてアドレス入力をラッチする HBI 読み出し / 書き込みモード HBI インターフェイスで読み出しと書き込みを別々の信号で制御するか 方向信号とイネーブル信号で制御するかを設定します : 読み出し信号と書き込み信号 : 方向信号とイネーブル信号 HBI チップセレクト極性 HBI インターフェイスのチップセレクト信号の極性を設定します : アクティブ Low : アクティブ High HBI 読み出し 方向極性 HBI インターフェイスの読み出し信号の極性を設定します : アクティブ Low 読み出し : アクティブ High 読み出し RO RO b Note RO RO b Note RO RO b Note RO RO b Note HBI インターフェイスの方向信号の極性を設定します : = 読み出し = 書き込み (R/nW) : = 書き込み = 読み出し (W/nR) HBI 書き込み イネーブル極性 HBI インターフェイスの書き込み信号の極性を設定します : アクティブ Low 書き込み : アクティブ High 書き込み RO RO b Note HBI インターフェイスのイネーブル信号の極性を設定します : アクティブ Low イネーブル : アクティブ High イネーブル HBI LE 極性 HBI インターフェイスの LEHI および LELO 信号の極性を設定します : アクティブ Low ストローブ ( 立ち上がりエッジでアドレスを保存 ) : アクティブ High ストローブ ( 立ち下がりエッジでアドレスを保存 ) RO RO b Note : 予約 RO RO b Note Note : このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください S99_JP - p. Microchip Technology Inc.

247 LN9..9 SYNC/LTCH PI コンフィグレーションレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 SYNC 割り当て SYNC を L イベント要求レジスタ (h) の bit に割り当て : 無効 : 有効 SYNC/LTCH 設定 : LTCH 入力 : SYNC 出力 : SYNC 出力ドライバ / 極性 : プッシュプルアクティブ Low : オープンドレイン ( アクティブ Low) : プッシュプルアクティブ High : オープンソース ( アクティブ High) SYNC 割り当て SYNC を L イベント要求レジスタ (h) の bit に割り当て : 無効 : 有効 SYNC/LTCH 設定 : LTCH 入力 : SYNC 出力 : SYNC 出力ドライバ / 極性 : プッシュプルアクティブ Low : オープンドレイン ( アクティブ Low) : プッシュプルアクティブ High : オープンソース ( アクティブ High) RO RO b Note RO RO b Note RO RO b Note RO RO b Note RO RO b Note RO RO b Note Note : このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください Microchip Technology Inc. S99_JP - p.

248 LN9.. 拡張 PI コンフィグレーションレジスタ オフセット : h-h サイズ : ビット このレジスタのビット定義は PI モード (PI 制御レジスタのプロセスデータインターフェイスフィールド ) をデジタル I/O モードと SPI モードのどちらに設定するかで決まります 拡張 PI コンフィグレーションレジスタ : デジタル I/O モード bit 説明 ECT PI 既定値 :8 予約 RO RO h I/O[:] 方向 : 入力 : 出力 双方向モードでは予約 (b) I/O[:] 方向 : 入力 : 出力 双方向モードでは予約 (b) I/O[:] 方向 : 入力 : 出力 双方向モードでは予約 (b) I/O[9:8] 方向 : 入力 : 出力 双方向モードでは予約 (b) I/O[:] 方向 : 入力 : 出力 双方向モードでは予約 (b) I/O[:] 方向 : 入力 : 出力 双方向モードでは予約 (b) I/O[:] 方向 : 入力 : 出力 双方向モードでは予約 (b) I/O[:] 方向 : 入力 : 出力 双方向モードでは予約 (b) RO RO b Note RO RO b Note RO RO b Note RO RO b Note RO RO b Note RO RO b Note RO RO b Note RO RO b Note Note : このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p.8 Microchip Technology Inc.

249 LN9 PI コンフィグレーションレジスタ : SPI モード bit 説明 ECT PI 既定値 I/O[:] バッファ : プッシュプル : オープンドレイン I/O[:] バッファ : プッシュプル : オープンドレイン I/O[:] バッファ : プッシュプル : オープンドレイン I/O[9:8] バッファ : プッシュプル : オープンドレイン I/O[:] バッファ : プッシュプル : オープンドレイン I/O[:] バッファ : プッシュプル : オープンドレイン 9 I/O[:] バッファ : プッシュプル : オープンドレイン 8 I/O[:] バッファ : プッシュプル : オープンドレイン I/O[:] 方向 : 入力 : 出力 I/O[:] 方向 : 入力 : 出力 I/O[:] 方向 : 入力 : 出力 I/O[9:8] 方向 : 入力 : 出力 I/O[:] 方向 : 入力 : 出力 I/O[:] 方向 : 入力 : 出力 I/O[:] 方向 : 入力 : 出力 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 RO RO b Note 8 Microchip Technology Inc. S99_JP - p.9

250 LN9 bit 説明 ECT PI 既定値 I/O[:] 方向 : 入力 : 出力 RO RO b Note 8 Note 8: このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. ECT イベントマスクレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : ECT イベントマスク ECT イベント要求レジスタの各イベントを EtherCT フレームの ECT イベントフィールドへ割り当てるかどうかの ECT イベントマスク : 対応する ECT イベント要求レジスタビットを割り当てない : 対応する ECT イベント要求レジスタビットを割り当てる R/W RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. L イベントマスクレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : L イベントマスク L イベント要求レジスタの各イベントを PI IRQ 信号へ割り当てるかどうかの L イベントマスク : 対応する L イベント要求レジスタビットを割り当てない : 対応する L イベント要求レジスタビットを割り当てる RO R/W FFFFFh バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p. Microchip Technology Inc.

251 LN9.. ECT イベント要求レジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 :8 予約 RO RO h SyncManager ステータスミラーこのビットは SyncManager チャンネル ステータスの値を反映します : SyncManager チャンネル にイベントなし : SyncManager チャンネル に保留中のイベントあり SyncManager ステータスミラーこのビットは SyncManager チャンネル ステータスの値を反映します : SyncManager チャンネル にイベントなし : SyncManager チャンネル に保留中のイベントあり SyncManager ステータスミラーこのビットは SyncManager チャンネル ステータスの値を反映します : SyncManager チャンネル にイベントなし : SyncManager チャンネル に保留中のイベントあり SyncManager ステータスミラーこのビットは SyncManager チャンネル ステータスの値を反映します : SyncManager チャンネル にイベントなし : SyncManager チャンネル に保留中のイベントあり L ステータスイベント : L ステータスが変化していない : L ステータスが変化した このビットは ECT から L ステータスレジスタを読み出すとクリアされます L ステータスイベント : L ステータスが変化していない : L ステータスが変化した このビットは ECT から ESC L ステータスレジスタを読み出すとクリアされます RO RO b RO RO b RO RO b RO RO b RO RO b RO RO b 予約 RO RO b C ラッチイベント : C ラッチ入力が変化していない : C ラッチ入力が少なくとも 回変化した ECT で LTCH ユニットを制御する場合 ECT から C LTCH イベント時間を読み出すとこのビットがクリアされ LTCH ステータスレジスタ /LTCH ステータスレジスタはイベントの検出を示さなくなります RO RO b バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.

252 LN9.. L イベント要求レジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : 予約 RO RO h SyncManager 割り込み (SyncManager レジスタオフセット h bit または ) : SyncManager に割り込みなし : SyncManager に保留中の割り込みあり SyncManager 割り込み (SyncManager レジスタオフセット h bit または ) : SyncManager に割り込みなし : SyncManager に保留中の割り込みあり 9 SyncManager 割り込み (SyncManager レジスタオフセット h bit または ) : SyncManager に割り込みなし : SyncManager に保留中の割り込みあり 8 SyncManager 割り込み (SyncManager レジスタオフセット h bit または ) : SyncManager に割り込みなし : SyncManager に保留中の割り込みあり RO RO b RO RO b RO RO b RO RO b 予約 RO RO b ウォッチドッグプロセスデータ : タイムアウトしていない : タイムアウトした RO RO b このビットは ウォッチドッグステータスプロセスデータレジスタを読み出すとクリアされます EEPROM エミュレーション : 保留中のコマンドなし : 保留中の EEPROM コマンドあり RO RO b このビットは EEPROM 制御 / ステータスレジスタ内のコマンドに対して PI から CK を返すとクリアされます SyncManager x 有効化レジスタ変化 (SyncManager x 有効化レジスタ ) : どの SyncManager も変化していない : 少なくとも つの SyncManager が変化した このビットは PI から対応する SyncManager x 有効化レジスタを読み出すとクリアされます C SYNC のステート (SYNC/LTCH PI コンフィグレーションレジスタの bit = の場合 ) RO RO b RO RO b このビットは SYNC ステータスレジスタ (x98f) を読み出すとクリアされます S99_JP - p. Microchip Technology Inc.

253 LN9 bit 説明 ECT PI 既定値 C SYNC のステート (SYNC/LTCH PI コンフィグレーションレジスタの bit = の場合 ) RO RO b このビットは SYNC ステータスレジスタ (x98e) を読み出すとクリアされます C ラッチイベント : C ラッチ入力が変化していない : C ラッチ入力が少なくとも 回変化した PI で LTCH ユニットを制御する場合 PI から C LTCH イベント時間を読み出すとこのビットがクリアされ LTCH ステータスレジスタ /LTCH ステータスレジスタはイベントの検出を示さなくなります L 制御イベント : L 制御レジスタに変化なし : L 制御レジスタへの書き込みが完了した (L 制御イベントは PI エミュレーションが OFF (ESC コンフィグレーションレジスタ bit 8 = ) の場合のみ生成されます ) このビットは PI から L 制御レジスタを読み出すとクリアされます RO RO b RO RO b バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.

254 LN9.. RX エラーカウンタレジスタ オフセット : h-h ポート : h-h ポート : h-h ポート : h-h ポート : h-h サイズ : ビット ビット RX エラーカウンタレジスタは つあり 上記のようにアドレスオフセットがそれぞれ異なります 以下の各ビットの説明では x でポート ~ を表します bit 説明 ECT PI 既定値 :8 ポート x RX エラーカウンタ FFh に達するとカウントを停止します これは MII/EBUS インターフェイスの RX ERR に直接結合します R/WC RO h : ポート x 無効フレームカウンタ FFh に達するとカウントを停止します R/WC RO このレジスタは いずれかの RX エラーカウンタレジスタに書き込むとクリアされます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです ポート は使いません S99_JP - p. Microchip Technology Inc.

255 LN9.. 転送済み RX エラーカウンタレジスタ オフセット : 8h-Bh ポート : 8h ポート : 9h ポート : h ポート : Bh サイズ : 8 ビット 8 ビット転送済み RX エラーカウンタレジスタは つあり 上記のようにアドレスオフセットがそれぞれ異なります 以下の各ビットの説明では x でポート ~ を表します bit 説明 ECT PI 既定値 : ポート x 転送済み RX エラーカウンタ FFh に達するとカウントを停止します これは MII/EBUS インターフェイスの RX ERR に直接結合します R/WC RO h このレジスタは いずれかの RX エラーカウンタレジスタに書き込むとクリアされます ポート は使いません.. ECT 処理ユニットエラーカウンタレジスタ オフセット : Ch サイズ : 8 ビット bit 説明 ECT PI 既定値 : ECT 処理ユニットエラーカウンタ FFh に達するとカウントを停止します このフィールドは 処理ユニットを通過するフレームのエラーをカウントします ( 例 : FCS エラーまたはデータグラム構造エラー ) R/WC RO h..8 PI エラーカウンタレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : PI エラーカウンタ FFh に達するとカウントを停止します このフィールドは PI アクセスでインターフェイスエラーが発生した回数をカウントします R/WC RO h Microchip Technology Inc. S99_JP - p.

256 LN9..9 PI エラーコードレジスタ オフセット : Eh サイズ : 8 ビット このレジスタのビット定義は PI モード (PI 制御レジスタのプロセスデータインターフェイスフィールド ) を SPI モードと HBI モードのどちらに設定するかで決まります このレジスタは PI エラーカウンタレジスタに書き込むとクリアされます PI エラーコード : SPI モード bit 説明 ECT PI 既定値 : 予約 RO RO h PI エラーコード : HBI モード bit 説明 ECT PI 既定値 : 予約 RO RO h S99_JP - p. Microchip Technology Inc.

257 LN9.. ロストリンクカウンタレジスタ オフセット : h-h ポート : h ポート : h ポート : h ポート : h サイズ : 8 ビット 8 ビットロストリンクカウンタレジスタは つあり 上記のようにアドレスオフセットがそれぞれ異なります 以下の各ビットの説明では x でポート ~ を表します bit 説明 ECT PI 既定値 : ポート x ロストリンクカウンタ FFh に達するとカウントを停止します このカウンタは ポートループが自動または自動クローズの場合のみカウントします オープンなポートのロストリンクのみがカウントされます R/WC RO h このレジスタは いずれかのロストリンクカウンタレジスタに書き込むとクリアされます ポート は使いません.. ウォッチドッグ分周値レジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : ウォッチドッグ分周値基本ウォッチドッグのインクリメント間隔を (MHz クロックパルスの数 - ) で指定します ( 既定値 : µs = 98) R/W RO 9Ch バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.

258 LN9.. ウォッチドッグ時間 PI レジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : ウォッチドッグ時間 PI 基本ウォッチドッグのインクリメント回数を指定します ( ウォッチドッグ分周値が既定値の µs の場合 ms のウォッチドッグ ) R/W RO E8h ウォッチドッグ時間 PI を h に設定した場合 このウォッチドッグは無効です PI アクセスのたびにこのウォッチドッグはリスタートされます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. ウォッチドッグ時間プロセスデータレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : ウォッチドッグ時間プロセスデータ基本ウォッチドッグのインクリメント回数を指定します ( ウォッチドッグ分周値が既定値の µs の場合 ms のウォッチドッグ ) R/W RO E8h このウォッチドッグは全ての SyncManager で共用します ウォッチドッグ時間 PI を h に設定した場合 このウォッチドッグは無効です ウォッチドッグトリガイネーブルビットをセットした SyncManager に書き込みアクセスするたびにこのウォッチドッグはリスタートされます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p.8 Microchip Technology Inc.

259 LN9.. ウォッチドッグステータスプロセスデータレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : 予約 RO RO h プロセスデータのウォッチドッグステータス (SyncManager によってトリガされるウォッチドッグ ) : ウォッチドッグプロセスデータがタイムアウトした : ウォッチドッグプロセスデータが動作中または無効 RO RO b このレジスタを読み出すと L イベント要求レジスタのウォッチドッグプロセスデータビットがクリアされます PI のウォッチドッグステータスは ESC L ステータスレジスタの PI ウォッチドッグステータスビットで読み出せます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. ウォッチドッグカウンタプロセスデータレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : ウォッチドッグカウンタプロセスデータ FFh に達するとカウントを停止します プロセスデータウォッチドッグがタイムアウトした回数をカウントします このフィールドは どちらかのウォッチドッグカウンタ (h-h) に書き込むとクリアされます R/WC RO h.. ウォッチドッグカウンタ PI レジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : ウォッチドッグ PI カウンタ FFh に達するとカウントを停止します PI ウォッチドッグがタイムアウトした回数をカウントします このフィールドは どちらかのウォッチドッグカウンタ (h-h) に書き込むとクリアされます R/WC RO h Microchip Technology Inc. S99_JP - p.9

260 LN9.. EEPROM コンフィグレーションレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 を書き込み ECT アクセス強制 : EEPROM へのアクセスビットを変更しない : EEPROM へのアクセスビットを にリセットする PI EEPROM 制御 : なし : あり (PI が EEPROM を制御 ) RO RO b R/W RO b R/W RO b EEPROM コンフィグレーションレジスタの PI EEPROM 制御ビットが で EEPROM PI アクセスステートレジスタの EEPROM へのアクセスビットが の場合 EtherCT が SII EEPROM インターフェイスを制御します それ以外の場合 PI が EEPROM インターフェイスを制御します S99_JP - p. Microchip Technology Inc.

261 LN9..8 EEPROM PI アクセスステートレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 を書き込み RO RO b EEPROM へのアクセス : PI は EEPROM へのアクセス権をリリースする : PI は EEPROM へのアクセス権を取得する (PI が EEPROM を制御 ) RO R/W Note 9 b Note 9: 書き込みアクセスは EEPROM コンフィグレーションレジスタの PI EEPROM 制御ビットが で ECT アクセス強制ビットが の場合のみ可能です EEPROM コンフィグレーションレジスタの PI EEPROM 制御ビットが で EEPROM PI アクセスステートレジスタの EEPROM へのアクセスビットが の場合 EtherCT が SII EEPROM インターフェイスを制御します それ以外の場合 PI が EEPROM インターフェイスを制御します..9 EEPROM 制御 / ステータスレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 BUSY : EEPROM インターフェイスがアイドル : EEPROM インターフェイスがビジー エラー書き込みイネーブル : エラーなし : 書き込みイネーブルなしの書き込みコマンド (Note 参照 ) RO RO b RO RO b CK/ コマンドエラー : エラーなし : EEPROM CK がないか不正なコマンド (Note 参照 ) RO R/[W] Note b EEPROM エミュレーションのみ : 一時エラーが発生すると PI が を書き込みます EEPROM 読み込みステータス : EEPROM からデバイス情報の読み込みが完了した : EEPROM からデバイス情報が読み込まれていない (EEPROM 読み込み中または読み込みエラーで終了 ) RO RO b ESC コンフィグレーション領域のチェックサムエラー : チェックサム正常 : チェックサムエラー RO R/[W] Note b Microchip Technology Inc. S99_JP - p.

262 LN9 bit 説明 ECT PI 既定値 :8 コマンドレジスタ書き込み : コマンドを開始する読み出し : 現在実行中のコマンド : コマンドなし /EEPROM がアイドル ( エラービットをクリア ) : 読み出し : 書き込み : 再読み込みその他 : 予約 / 無効なコマンド ( 発行不可 ) (Note 参照 ) R/W R/[W] Note b 選択した EEPROM アルゴリズム : アドレスバイト ( ~ Kb EEPROM) : アドレスバイト (Kb ~ Mb EEPROM) サポートされる EEPROM バイト数 : バイト : 8 バイト EEPROM エミュレーション : 通常動作 (I C インターフェイスを使う ) : PI が EEPROM をエミュレートする (I C を使わない ) として書き込む必要があります RO RO Note RO RO b RO RO b : 予約 RO RO b ECT 書き込みイネーブル : 書き込み要求を無効にする : 書き込み要求を有効にする (Note 参照 ) R/W RO b Note : エラービットは コマンドレジスタビットに ( またはいずれかの有効なコマンド ) を書き込むとクリアされます Note : 書き込みアクセスは EEPROM インターフェイスがビジー (BUSY ビット = ) の場合のみ可能です PI は 対応するコマンドレジスタビット [:8] に を書き込んで保留中のコマンドに CK を返します エラービット (bit および ) に を書き込むと エラーを示す事ができます CK を返すと L イベント要求レジスタの bit がクリアされます Note : コマンド実行が完了し EEPROM がビジーでなくなると コマンドレジスタビットは自動的にクリアされます コマンドレジスタビットに を書き込んだ場合も bit [:] がクリアされます コマンドレジスタが保留中の場合 CK/ コマンドエラービットは無視されます Note : このビットの既定値は eeprom_size_strap で決まります Note : ECT 書き込みイネーブルビットは次のフレームの SOF で自動的にクリアされます EEPROM コンフィグレーションレジスタの PI EEPROM 制御ビットが で EEPROM PI アクセスステートレジスタの EEPROM へのアクセスビットが の場合 EtherCT が SII EEPROM インターフェイスを制御します それ以外の場合 PI が EEPROM インターフェイスを制御します バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p. Microchip Technology Inc.

263 LN9.. EEPROM アドレスレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : EEPROM アドレス Bit : 第 ワード ( ビット ) Bit : 第 ワード... 実際に使われる EEPROM アドレスビット : [9:]: 容量 Kb までの EEPROM [:]: 容量 Kb ~ Mb の EEPROM [:]: EEPROM エミュレーション R/W R/W h 書き込みアクセスが可能かどうかは EEPROM インターフェイスの割り当て (ECT/PI) で決まります 通常 EEPROM インターフェイスがビジー (EEPROM 制御 / ステータスレジスタの BUSY ビット =) の場合 書き込みアクセスはブロックされます EEPROM コンフィグレーションレジスタの PI EEPROM 制御ビットが で EEPROM PI アクセスステートレジスタの EEPROM へのアクセスビットが の場合 EtherCT が SII EEPROM インターフェイスを制御します それ以外の場合 PI が EEPROM インターフェイスを制御します バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. EEPROM データレジスタ オフセット : 8h-Bh サイズ : ビット bit 説明 ECT PI 既定値 : EEPROM 読み出しデータ EEPROM から読み出すデータの上位バイト : EEPROM 読み出し / 書き込みデータ EEPROM から読み出すデータの下位バイト または EEPROM に書き込むデータ RO RO h R/W R/W h 書き込みアクセスが可能かどうかは EEPROM インターフェイスの割り当て (ECT/PI) で決まります 通常 EEPROM インターフェイスがビジー (BUSY の EEPROM 制御 / ステータスレジスタビット =) の場合 書き込みアクセスはブロックされます EEPROM コンフィグレーションレジスタの PI EEPROM 制御ビットが で EEPROM PI アクセスステートレジスタの EEPROM へのアクセスビットが の場合 EtherCT が SII EEPROM インターフェイスを制御します それ以外の場合 PI が EEPROM インターフェイスを制御します バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.

264 LN9.. MII 管理制御 / ステータスレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 BUSY : MI 制御ステートマシンがアイドル : MI 制御ステートマシンが動作中 コマンドエラー : 最後のコマンド実行に成功した : 無効なコマンドまたは書き込みイネーブルなしの書き込みコマンド 有効なコマンドを実行するか コマンドレジスタに を書き込むとクリアされます RO RO b RO RO b 読み出しエラー : 読み出しエラーなし : 読み出しエラー発生 (PHY またはレジスタが利用不可 ) R/W Note R/W Note b このレジスタに書き込むとクリアされます : 予約 RO RO b 9:8 コマンドレジスタ書き込み : コマンドを開始する読み出し : 現在実行中のコマンド Note 参照 R/W Note R/W Note b コマンド : : コマンドなし /MI がアイドル ( エラービットをクリア ) : 読み出し : 書き込み : 予約 ( 発行不可 ) : PHY アドレスオフセット RO RO b MI リンク検出 ( リンク設定 リンク検出 PHY ポートステータスレジスタ ) : 利用不可 : MI リンク検出が動作中 MI 制御 : ECT 制御のみ : MPI 制御可能 (MII 管理 ECT アクセスステートレジスタと MII 管理 PI アクセスステートレジスタ ) RO RO b Note RO RO b 書き込みイネーブル : 書き込み無効 : 書き込み有効 R/W Note RO b PI が MI を制御する場合 このビットは常に です (Note 8 参照 ) Note : 書き込みアクセスが可能かどうかは MI インターフェイスの割り当て (ECT/PI) で決まります 通常 書き込みアクセスは MII インターフェイスがビジー (MII 管理制御 / ステータスレジスタの BUSY ビット = ) の場合ブロックされます S99_JP - p. Microchip Technology Inc.

265 LN9 Note : コマンドレジスタビット [9:8] は コマンドの実行が完了してビジーでなくなると自動的にクリアされます コマンドレジスタビットに を書き込んだ場合も このレジスタのエラービット [:] がクリアされます コマンドレジスタビット [9:8] は コマンドの実行が完了してビジーでなくなると自動的にクリアされます Note : このフィールドの既定値は EEPROM 経由で設定できます デバイスが EEPROM の内容で正しくコンフィグレーションされるまでこのビットは で MI リンク検出は無効です MI リンク検出に関する EEPROM 設定は パワーオンリセット後の最初の EEPROM 読み込み時にのみ取得します 最初に EEPROM を読み込めなかった場合を含め EEPROM の内容を変更して手動で読み込んでも MI リンク検出イネーブルのステータスには影響しません 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください Note 8: 書き込みイネーブルビット は 次のフレームの SOF( または PI アクセス終了 ) で自動的にクリアされます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. PHY アドレスレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 を書き込み RO RO b : PHY アドレス R/W Note 9 R/W Note 9 b Note 9: 書き込みアクセスが可能かどうかは MI インターフェイスの割り当て (ECT/PI) で決まります 通常 書き込みアクセスは MII インターフェイスがビジー (MII 管理制御 / ステータスレジスタの BUSY ビット = ) の場合ブロックされます.. PHY レジスタアドレスレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 を書き込み RO RO b : 読み書きする PHY レジスタのアドレス R/W Note R/W Note b Note : 書き込みアクセスが可能かどうかは MI インターフェイスの割り当て (ECT/PI) で決まります 通常 書き込みアクセスは MII インターフェイスがビジー (MII 管理制御 / ステータスレジスタの BUSY ビット = ) の場合ブロックされます Microchip Technology Inc. S99_JP - p.

266 LN9.. PHY データレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : PHY 読み出し / 書き込みデータ R/W Note R/W Note h Note : 書き込みアクセスが可能かどうかは MI インターフェイスの割り当て (ECT/PI) で決まります 通常 書き込みアクセスは MII インターフェイスがビジー (MII 管理制御 / ステータスレジスタの BUSY ビット = ) の場合ブロックされます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. MII 管理 ECT アクセスステートレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 を書き込み RO RO b MII 管理へのアクセス (ECT) : ECT が PI による MII 管理制御の継承を許可する : ECT が MII 管理への排他的アクセスを要求する R/W Note RO b Note : 書き込みアクセスは MII 管理 PI アクセスステートレジスタの MII 管理へのアクセス (PI) ビットが の場合のみ可能です S99_JP - p. Microchip Technology Inc.

267 LN9.. MII 管理 PI アクセスステートレジスタ オフセット : h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 を書き込み PI アクセス強制ステート : MII 管理へのアクセス (PI) ビットを変更しない : MII 管理へのアクセス (PI) ビットをリセットする RO RO b R/W RO b MII 管理へのアクセス (PI) : ECT が MII 管理にアクセスする : PI が MII 管理にアクセスする RO R/W Note b Note : このレジスタの MII 管理へのアクセス (PI) ビットへの書き込みアクセスは このレジスタの PI アクセス強制ステートビットが で MII 管理 ECT アクセスステートレジスタの MII 管理へのアクセス (ECT) ビットが の場合のみ可能です..8 PHY ポートステータスレジスタ オフセット : 8h-Bh ポート : 8h ポート : 9h ポート : h ポート : Bh サイズ : 8 ビット 8 ビット PHY ポートステータスレジスタは つあり 上記のようにアドレスオフセットがそれぞれ異なります 以下の各ビットの説明では x でポート ~ を表します bit 説明 ECT PI 既定値 : 予約 として書き込み RO RO b ポート x ロストリンクカウンタ : 更新なし : PHY 設定が更新された R/WC Note R/WC Note b いずれか つの PHY ポートステータスレジスタに任意の値を書き込むとクリアされます ポート x リンクパートナーエラー : エラー検出なし : リンクパートナーエラー RO RO b ポート x 読み出しエラー : 読み出しエラー検出なし : 読み出しエラーが発生 R/WC Note R/WC Note b いずれか つの PHY ポートステータスレジスタに任意の値を書き込むとクリアされます Microchip Technology Inc. S99_JP - p.

268 LN9 bit 説明 ECT PI 既定値 ポート x リンクステータスエラー : エラーなし : リンクエラー リンク禁止 ポート x リンクステータス ( Mbps 全二重 自動ネゴシエーション ) : リンクなし : リンクを検出 ポート x 物理リンク (PHY ステータスレジスタ.) : 物理リンクなし : 物理リンクを検出 RO RO b RO RO b RO RO b Note : 書き込みアクセスが可能かどうかは MI インターフェイスの割り当て (ECT/PI) で決まります ポート は使いません..9 FMMU[:] レジスタ 本デバイスには つの FMMU があります 各 FMMU は h から順にそれぞれ バイトで記述します 表 - に 各 FMMU のベースアドレスを示します 以下に示す FMMU レジスタは 各 FMMU のベースアドレスからのオフセットとして参照します 以下の説明では x で FMMU ~ を表します 表 -: FMMU X のベースアドレス FMMU ベースアドレス h h h..9. FMMUx 論理開始アドレスレジスタ オフセット : FMMUx ベースアドレス +h-h サイズ : ビット bit 説明 ECT PI 既定値 : 論理開始アドレス EtherCT アドレス空間内の論理開始アドレス R/W RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p.8 Microchip Technology Inc.

269 LN9..9. FMMUx 長さレジスタ オフセット : FMMUx ベースアドレス +h-h サイズ : ビット bit 説明 ECT PI 既定値 : 長さ最初の論理 FMMU バイトから最後の FMMU バイトまでのオフセットに を足した値 ( 例 : バイトを使う場合 このパラメータに を指定 ) R/W RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..9. FMMUx 論理開始ビットレジスタ オフセット : FMMUx ベースアドレス +h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み : 論理開始ビット割り当て対象の最初の論理ビット ( ビットは LSb を MSb を としてカウント ) RO RO b R/W RO b..9. FMMUx 論理終了ビットレジスタ オフセット : FMMUx ベースアドレス +h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み : 論理終了ビット割り当て対象の最後の論理ビット ( ビットは LSb を MSb を としてカウント ) RO RO b R/W RO b Microchip Technology Inc. S99_JP - p.9

270 LN9..9. FMMUx 物理開始アドレスレジスタ オフセット : FMMUx ベースアドレス +8h-9h サイズ : ビット bit 説明 ECT PI 既定値 : 物理開始アドレス ( 論理開始アドレスに割り当て ) R/W RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..9. FMMUx 物理開始ビットレジスタ オフセット : FMMUx ベースアドレス +h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み : 物理開始ビット論理開始ビットの割り当て先の物理開始ビット ( ビットは LSb を MSb を としてカウント ) RO RO b R/W RO b..9. FMMUx レジスタ オフセット : FMMUx ベースアドレス +Bh サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み 書き込みアクセス割り当て : 書き込みアクセス割り当てを無視する : 書き込みアクセス割り当てを使う 読み出しアクセス割り当て : 読み出しアクセス割り当てを無視する : 読み出しアクセス割り当てを使う RO RO b R/W RO b R/W RO b S99_JP - p. Microchip Technology Inc.

271 LN FMMUx 有効化レジスタ オフセット : FMMUx ベースアドレス +Ch サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み FMMU 有効化 : FMMUx を無効にする : FMMUx を有効にする 割り当て設定に基づき FMMUx が割り当て対象の論理アドレスブロックをチェックする RO RO b R/W RO b..9.9 FMMUx 予約レジスタ オフセット : FMMUx ベースアドレス +h-fh サイズ : ビット bit 説明 ECT PI 既定値 : 予約 として書き込み RO RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.

272 LN9.. SyncManager[:] レジスタ 本デバイスには つの SyncManager があります 各 SyncManager は 8h から順にそれぞれ 8 バイトで記述します 表 - に 各 SyncManager のベースアドレスを示します 以下に示す SyncManager レジスタは 各 SyncManager のベースアドレスからのオフセットとして参照します 以下の説明では x で SyncManager ~ を表します 表 -: SyncManager X のベースアドレス SyncManager ベースアドレス 8h 88h 8h 88h... SyncManager x 物理開始アドレスレジスタ オフセット : SyncManager x ベースアドレス +h-h サイズ : ビット bit 説明 ECT PI 既定値 : 物理開始アドレス SyncManager x が処理する最初のバイトを指定します R/W Note RO h Note : このレジスタは SyncManager x 有効化レジスタの SyncManager イネーブルビットで対応する SyncManager を無効にしている場合のみ書き込み可能です バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです... SyncManager x 長さレジスタ オフセット : SyncManager x ベースアドレス +h-h サイズ : ビット bit 説明 ECT PI 既定値 : 長さ SyncManager x に割り当てられるバイト数 ( このフィールドに より大きい値を指定しないと SyncManager は有効になりません を指定すると ウォッチドッグを設定している場合ウォッチドッグトリガのみが生成されます ) R/W Note RO h Note : このレジスタは SyncManager x 有効化レジスタの SyncManager イネーブルビットで SyncManagerx を無効にしている場合のみ書き込み可能です バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p. Microchip Technology Inc.

273 LN9... SyncManager x 制御レジスタ オフセット : SyncManager x ベースアドレス +h サイズ : 8 ビット bit 説明 ECT PI 既定値 予約 として書き込み RO RO b ウォッチドッグトリガイネーブル : 無効 : 有効 R/W Note RO b PI イベント要求割り込みレジスタ : 無効 : 有効 R/W Note RO b ECT イベント要求割り込みレジスタ : 無効 : 有効 R/W Note RO b : 方向 : 読み出し : ECT 読み出しアクセス PI 書き込みアクセス : 書き込み : ECT 書き込みアクセス PI 読み出しアクセス : 予約 : 予約 R/W Note RO b : 動作モード : バッファモード ( バッファモード ) : 予約 : メールボックスモード ( バッファモード ) : 予約 R/W Note RO b Note : このレジスタは SyncManager x 有効化レジスタの SyncManager イネーブルビットで SyncManagerx を無効にしている場合のみ書き込み可能です Microchip Technology Inc. S99_JP - p.

274 LN9... SyncManager x ステータスレジスタ オフセット : SyncManager x ベースアドレス +h サイズ : 8 ビット bit 説明 ECT PI 既定値 書き込みバッファ使用中 ( オープン ) 読み出しバッファ使用中 ( オープン ) : バッファステータス ( 最後に書き込んだバッファ ) RO RO b RO RO b RO RO b バッファモード : :. バッファ :. バッファ :. バッファ : バッファへの書き込みなし メールボックスモード : 予約 メールボックスステータス RO RO b メールボックスモード : : メールボックスがエンプティ : メールボックスがフル バッファモード : 予約 予約 として書き込み 割り込み読み出し : バッファの最初のバイトを書き込み後に割り込みがクリアされる : バッファの読み出しが正常に完了した後に割り込み 割り込み書き込み : バッファの最初のバイトを読み出し後に割り込みがクリアされる : バッファの書き込みが正常に完了した後に割り込み RO RO b RO RO b RO RO b S99_JP - p. Microchip Technology Inc.

275 LN9... SyncManager x 有効化レジスタ オフセット : SyncManager x ベースアドレス +h サイズ : 8 ビット bit 説明 ECT PI 既定値 ラッチイベント PI : なし : PI がバッファ交換を発行 または PI がバッファ開始アドレスにアクセスした場合にラッチイベントを生成する ラッチイベント ECT : なし : EtherCT マスタがバッファ交換を発行するとラッチイベントを生成する : 予約 として書き込み リピート要求メールボックスの再試行が必要な事をリピート要求をトグルして示します ( 主に ECT 読み出しメールボックスと組み合わせて使用 ) SyncManager イネーブル : 無効 : SyncManager による制御なしにメモリにアクセスする : 有効 : SyncManager を有効にして コンフィグレーションで設定したメモリ領域を SyncManager で制御する R/W RO b R/W RO b RO RO b R/W RO b R/W RO b 有効化の状態が変化した全ての SyncManager の PI からこのレジスタを読み出すと L イベント要求レジスタの SyncManager x 有効化レジスタ変化ビットがクリアされます Microchip Technology Inc. S99_JP - p.

276 LN9... SyncManager x PI 制御レジスタ オフセット : SyncManager x ベースアドレス +h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み リピート CK リピート要求と同じ値に設定した場合 PI は直前に設定したリピート要求の実行に対して CK を返します SyncManager x 無効化 RO RO b RO R/W b RO R/W b 読み出し : : 通常動作 SyncManager x が有効 : SyncManager x が無効でリセットされた SyncManager x がメモリ領域へのアクセスをロック 書き込み : : SyncManager を有効にする : SyncManager の無効化を要求する.. 受信時間ポート レジスタ オフセット : 9h-9h サイズ : ビット bit 説明 ECT PI 既定値 : 書き込み : レジスタ 9h に対して BWR PWR( 任意アドレス ) FPWR ( 設定済みアドレス ) のいずれかで書き込みアクセスを実行すると 各ポートで受信フレームの開始 ( プリアンブルの最初のビット ) 時点のローカル時間がラッチされます 読み出し : このレジスタへの書き込みアクセスを含んだ最後の受信フレームの開始時点のローカル時間 このレジスタに対する書き込みと同じフレームでタイムスタンプを読み出す事はできません R/W RO 未定義 バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p. Microchip Technology Inc.

277 LN9.. 受信時間ポート レジスタ オフセット : 9h-9h サイズ : ビット bit 説明 ECT PI 既定値 : 受信時間ポート レジスタに対する BWR/PWR または FPWR を含むフレームの先頭 ( プリアンブルの最初のビット ) をポート で受信した時のローカル時間 RO RO 未定義 バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. 受信時間ポート レジスタ オフセット : 98h-9Bh サイズ : ビット bit 説明 ECT PI 既定値 : 受信時間ポート レジスタに対する BWR/PWR または FPWR を含むフレームの先頭 ( プリアンブルの最初のビット ) をポート で受信した時のローカル時間 RO RO 未定義 バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.

278 LN9.. システム時間レジスタ オフセット : 9h-9h サイズ : ビット bit 説明 ECT PI 既定値 : ECT 読み出しアクセス : フレームが参照クロックを通過した時のシステム時間のローカルコピー ( すなわちシステム時間遅延を含む ) 時間はフレームの先頭 (Ethernet SOF デリミタ ) でラッチされる PI 読み出しアクセス : システム時間のローカルコピー 時間は最初のバイト (9h) 読み出し時にラッチされる RO RO h h : 書き込みアクセス : 書き込んだ値がシステム時間のローカルコピーと比較される その結果が時間制御ループに入力される W Note 8 RO h フレームの最後の時点で少なくとも最初のバイト (9h) の書き込みが完了していれば ここで書き込んだ値と SOF のシステム時間のラッチされたローカルコピーが比較されます Note 8: ECT から書き込むと 制御ループがトリガされ 新しい値が処理されます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. 受信時間 ECT 処理ユニットレジスタ オフセット : 98h-9Fh サイズ : ビット bit 説明 ECT PI 既定値 : 受信時間ポート レジスタ (9h) への書き込みアクセスを含むフレームの先頭 ( プリアンブルの最初のビット ) を ECT 処理ユニットで受信した時のローカル時間 ポート がオープンの場合 このレジスタは ビット値としての受信時間ポート レジスタを反映します RO RO h h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p.8 Microchip Technology Inc.

279 LN9.. システム時間オフセットレジスタ オフセット : 9h-9h サイズ : ビット bit 説明 ECT PI 既定値 : ローカル時間とシステム時間の差 ローカル時間にオフセットを加える 受信時間ポート レジスタ (9h) への書き込みアクセスを含むフレームの先頭 ( プリアンブルの最初のビット ) を ECT 処理ユニットで受信した時のローカル時間 ポート がオープンの場合 このレジスタは ビット値としての受信時間ポート レジスタを反映します R/W RO h h バイトを超える EtherCT コア CSR レジスタの場合 LSB に最下位アドレス MSB に最上位アドレスを格納します.. システム時間遅延レジスタ オフセット : 98h-9Bh サイズ : ビット bit 説明 ECT PI 既定値 : 参照クロックと ESC の間の遅延 R/W RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB に最下位アドレス MSB に最上位アドレスを格納します..8 システム時間差分レジスタ オフセット : 9Ch-9Fh サイズ : ビット bit 説明 ECT PI 既定値 : システム時間のローカルコピーの値が受信したシステム時間の値以上である : システム時間のローカルコピーの値が受信したシステム時間の値未満である : システム時間のローカルコピーと受信したシステム時間の値の平均差 RO RO b RO RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.9

280 LN9..9 速度カウンタ開始レジスタ オフセット : 9h-9h サイズ : ビット bit 説明 ECT PI 既定値 予約 として書き込み : システム時間のローカルコピー調整用帯域幅 ( よりスムーズな調整とするため 大きい値から小さい値へ調整 ) 書き込みアクセスによりシステム時間差分レジスタと速度カウンタ差分レジスタはリセットされる有効レンジ : 8h-FFFh RO RO b R/W RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB に最下位アドレス MSB に最上位アドレスを格納します.. 速度カウンタ差分レジスタ オフセット : 9h-9h サイズ : ビット bit 説明 ECT PI 既定値 : ローカルクロック周期と参照クロックのクロック周期の間の偏差を の補数で表現した値有効レンジ : +/-( 速度カウンタ開始レジスタ -Fh) RO RO h システム時間差分が低い値に安定した後のクロック偏差は 次式で求めます 偏差 = 速度カウンタ差分 / ( 速度カウンタ開始 + 速度カウンタ差分 + )( 速度カウンタ開始 - 速度カウンタ差分 + ) バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p.8 Microchip Technology Inc.

281 LN9.. システム時間差分フィルタ深さレジスタ オフセット : 9h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 RO RO h : 受信したシステム時間偏差の平均を求めるフィルタの深さ 書き込みアクセスによりシステム時間差分レジスタはリセットされます R/W RO h.. 速度カウンタフィルタ深さレジスタ オフセット : 9h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 RO RO h : クロック周期偏差の平均を求めるフィルタの深さ 書き込みアクセスにより内部速度カウンタフィルタがリセットされます R/W RO Ch Microchip Technology Inc. S99_JP - p.8

282 LN9.. 周期ユニット制御レジスタ オフセット : 98h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み LTCH 入力ユニット : ECT で制御 : PI で制御 LTCH 入力ユニット : ECT で制御 : PI で制御 : 予約 として書き込み SYNC 出力ユニット制御 : ECT で制御 : PI で制御 この設定に応じてラッチ割り込みが ECT または PI に転送されます システム時間を PI で制御する場合 常に (PI で制御 ) です この設定に応じてラッチ割り込みが ECT または PI に転送されます RO RO b R/W RO b R/W RO b RO RO b R/W RO b S99_JP - p.8 Microchip Technology Inc.

283 LN9.. 有効化レジスタ オフセット : 98h サイズ : 8 ビット bit 説明 ECT PI 既定値 SyncSignal デバッグパルス (Vasili ビット ) : 無効 : このレジスタのビット および に基づき SYNC と SYNC に 回のデバッグ ping をただちに生成する 近未来設定 ( 概数 ) : C 幅の / 先 ( ns または ns) :. 秒先 ( ns) 開始時間妥当性チェック : 無効 開始時間に達すると SyncSignal を生成する : 開始時間が近未来設定 ( 概数 ) のレンジ外の場合 ただちに SyncSignal を生成する 開始時間周期動作拡張 ( 開始時間周期動作レジスタ ) : 拡張なし : ビットで書き込まれた開始時間を ビットに拡張 自動有効化 ( 開始時間周期動作レジスタへの書き込みによる ) : 無効にする : 自動有効化を有効にする 開始時間を書き込むと SYNC 出力ユニット有効化ビットが自動的にセットされる SYNC 生成 : 無効 : SYNC パルスを生成する SYNC 生成 : 無効 : SYNC パルスを生成する SYNC 出力ユニット有効化 : 無効 : 有効 開始時間を書き込み後 を書き込みます R/W R/W b R/W R/W b R/W R/W b R/W R/W b R/W R/W b R/W R/W b R/W R/W b R/W R/W b このレジスタが書き込み可能かどうかは 周期ユニット制御レジスタの SYNC 出力ユニット制御ビットで決まります Microchip Technology Inc. S99_JP - p.8

284 LN9.. SyncSignal パルス長レジスタ オフセット : 98h-98h サイズ : ビット bit 説明 ECT PI 既定値 : SyncSignal パルス長 ( 単位 : ns) CK モードでは値 を使います SyncSignal は SYNC ステータスレジスタ /SYNC ステータスレジスタを読み出すとクリアされます RO RO h Note 9 Note 9: このフィールドの既定値は EEPROM 経由で設定できます 詳細はセクション.8 EEPROM で設定可能なレジスタ (p. ) を参照してください バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. 有効化ステータスレジスタ オフセット : 98h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 RO RO b SYNC 出力ユニットを有効にした時の開始時間周期動作 ( 開始時間周期動作レジスタ ) 妥当性チェックの結果 : 開始時間が近未来のレンジ内だった : 開始時間が近未来のレンジ外だった SYNC 有効化ステート : 最初の SYNC パルスが保留中でない : 最初の SYNC パルスが保留中 SYNC 有効化ステート : 最初の SYNC パルスが保留中でない : 最初の SYNC パルスが保留中 RO RO b RO RO b RO RO b S99_JP - p.8 Microchip Technology Inc.

285 LN9.. SYNC ステータスレジスタ オフセット : 98Eh サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 RO RO b CK モードの SYNC ステート CK モードで PI からこのレジスタを読み出すと SYNC がクリアされます CK モードでのみ使います RO RO b..8 SYNC ステータスレジスタ オフセット : 98Fh サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 RO RO b CK モードの SYNC ステート CK モードで PI からこのレジスタを読み出すと SYNC がクリアされます CK モードでのみ使います RO RO b..9 開始時間周期動作レジスタ オフセット : 99h-99h サイズ : ビット bit 説明 ECT PI 既定値 : 書き込み : 周期動作の開始時間 ( システム時間 )( 単位 : ns) 読み出し : 次の SYNC パルスのシステム時間 ( 単位 : ns) R/W R/W h h このレジスタが書き込み可能かどうかは 周期ユニット制御レジスタの SYNC 出力ユニット制御ビットで決まります SYNC 出力ユニット制御が の場合のみ書き込み可能です 有効化レジスタの自動有効化ビット = の場合 フレームで下位 ビットのみを書き込むと上位 ビットが自動的に拡張されます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.8

286 LN9..8 次の SYNC パルスレジスタ オフセット : 998h-99Fh サイズ : ビット bit 説明 ECT PI 既定値 : 次の SYNC パルスのシステム時間 ( 単位 : ns) RO RO h h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..8 SYNC サイクル時間レジスタ オフセット : 9h-9h サイズ : ビット bit 説明 ECT PI 既定値 : つの連続する SYNC パルスの間隔 ( 単位 : ns) 値が の場合 ワンショットモード (SYNC パルスを つのみ生成 ) を示します R/W R/W h このレジスタが書き込み可能かどうかは 周期ユニット制御レジスタの SYNC 出力ユニット制御ビットで決まります バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..8 SYNC サイクル時間レジスタ オフセット : 9h-9h サイズ : ビット bit 説明 ECT PI 既定値 : SYNC パルスと SYNC パルスの間隔 ( 単位 : ns) R/W R/W h このレジスタが書き込み可能かどうかは 周期ユニット制御レジスタの SYNC 出力ユニット制御ビットで決まります バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p.8 Microchip Technology Inc.

287 LN9..8 LTCH 制御レジスタ オフセット : 98h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み LTCH 立ち下がりエッジ : 連続ラッチが有効 : 単一イベント ( 最初のイベントのみ有効 ) LTCH 立ち上がりエッジ : 連続ラッチが有効 : 単一イベント ( 最初のイベントのみ有効 ) RO RO b R/W R/W b R/W R/W b このレジスタが書き込み可能かどうかは 周期ユニット制御レジスタの LTCH 入力ユニット ビットで決まります..8 LTCH 制御レジスタ オフセット : 99h サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み LTCH 立ち下がりエッジ : 連続ラッチが有効 : 単一イベント ( 最初のイベントのみ有効 ) LTCH 立ち上がりエッジ : 連続ラッチが有効 : 単一イベント ( 最初のイベントのみ有効 ) RO RO b R/W R/W b R/W R/W b このレジスタが書き込み可能かどうかは 周期ユニット制御レジスタの LTCH 入力ユニット ビットで決まります Microchip Technology Inc. S99_JP - p.8

288 LN9..8 LTCH ステータスレジスタ オフセット : 9Eh サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み RO RO b LTCH ピンステート RO RO b イベント LTCH 立ち下がりエッジ : 立ち下がりエッジの検出なし または連続モード : 立ち下がりエッジを検出 ( 単一イベントモードのみ ) LTCH 時間立ち下がりエッジレジスタを読み出すとフラグがクリアされます イベント LTCH 立ち上がりエッジ : 立ち上がりエッジの検出なし または連続モード : 立ち上がりエッジを検出 ( 単一イベントモードのみ ) LTCH 時間立ち上がりエッジレジスタを読み出すとフラグがクリアされます RO RO b RO RO b..8 LTCH ステータスレジスタ オフセット : 9Fh サイズ : 8 ビット bit 説明 ECT PI 既定値 : 予約 として書き込み RO RO b LTCH ピンステート RO RO b イベント LTCH 立ち下がりエッジ : 立ち下がりエッジの検出なし または連続モード : 立ち下がりエッジを検出 ( 単一イベントモードのみ ) LTCH 時間立ち下がりエッジレジスタを読み出すとフラグがクリアされます イベント LTCH 立ち上がりエッジ : 立ち上がりエッジの検出なし または連続モード : 立ち上がりエッジを検出 ( 単一イベントモードのみ ) LTCH 時間立ち上がりエッジレジスタを読み出すとフラグがクリアされます RO RO b RO RO b S99_JP - p.88 Microchip Technology Inc.

289 LN9..8 LTCH 時間立ち上がりエッジレジスタ オフセット : 9Bh-9Bh サイズ : ビット bit 説明 ECT PI 既定値 : このレジスタは LTCH 信号の立ち上がりエッジのシステム時間をキャプチャします このレジスタを読み出すと LTCH ステータスレジスタのイベント LTCH 立ち上がりエッジビットがクリアされます RO RO h h このレジスタの bit [:] を読み出すと bit [:8] が内部でラッチされる (ECT と PI は独立 ) ため 一貫した値を読み出す事ができます LTCH ステータスレジスタのイベント LTCH 立ち上がりエッジビットがクリア可能かどうかは 周期ユニット制御レジスタの LTCH 入力ユニット ビットの設定で決まります バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..88 LTCH 時間立ち下がりエッジレジスタ オフセット : 9B8h-9BFh サイズ : ビット bit 説明 ECT PI 既定値 : このレジスタは LTCH 信号の立ち下がりエッジのシステム時間をキャプチャします このレジスタを読み出すと LTCH ステータスレジスタのイベント LTCH 立ち下がりエッジビットがクリアされます RO RO h h このレジスタの bit [:] を読み出すと bit [:8] が内部でラッチされる (ECT と PI は独立 ) ため 一貫した値を読み出す事ができます LTCH ステータスレジスタのイベント LTCH 立ち下がりエッジビットがクリア可能かどうかは 周期ユニット制御レジスタの LTCH 入力ユニット ビットの設定で決まります バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.89

290 LN9..89 LTCH 時間立ち上がりエッジレジスタ オフセット : 9Ch-9Ch サイズ : ビット bit 説明 ECT PI 既定値 : このレジスタは LTCH 信号の立ち上がりエッジのシステム時間をキャプチャします このレジスタを読み出すと LTCH ステータスレジスタのイベント LTCH 立ち上がりエッジビットがクリアされます RO RO h h このレジスタの bit [:] を読み出すと bit [:8] が内部でラッチされる (ECT と PI は独立 ) ため 一貫した値を読み出す事ができます LTCH ステータスレジスタのイベント LTCH 立ち上がりエッジビットがクリア可能かどうかは 周期ユニット制御レジスタの LTCH 入力ユニット ビットの設定で決まります バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..9 LTCH 時間立ち下がりエッジレジスタ オフセット : 9C8h-9CFh サイズ : ビット bit 説明 ECT PI 既定値 : このレジスタは LTCH 信号の立ち下がりエッジのシステム時間をキャプチャします このレジスタを読み出すと LTCH ステータスレジスタのイベント LTCH 立ち下がりエッジビットがクリアされます RO RO h h このレジスタの bit [:] を読み出すと bit [:8] が内部でラッチされる (ECT と PI は独立 ) ため 一貫した値を読み出す事ができます LTCH ステータスレジスタのイベント LTCH 立ち下がりエッジビットがクリア可能かどうかは 周期ユニット制御レジスタの LTCH 入力ユニット ビットの設定で決まります バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p.9 Microchip Technology Inc.

291 LN9..9 EtherCT バッファ変化イベント時間レジスタ オフセット : 9Fh-9Fh サイズ : ビット bit 説明 ECT PI 既定値 : このレジスタは 少なくとも つの SyncManager が ECT イベントをアサートする要因となったフレームの先頭のローカル時間をキャプチャします RO RO h このレジスタの bit [:] を読み出すと bit [:8] が内部でラッチされる (ECT と PI は独立 ) ため 一貫した値を読み出す事ができます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..9 PI バッファ開始時間イベントレジスタ オフセット : 9F8h-9FBh サイズ : ビット bit 説明 ECT PI 既定値 : このレジスタは 少なくとも つの SyncManager が PI バッファ開始イベントをアサートした時のローカル時間をキャプチャします RO RO h このレジスタの bit [:] を読み出すと bit [:8] が内部でラッチされる (ECT と PI は独立 ) ため 一貫した値を読み出す事ができます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..9 PI バッファ変化イベント時間レジスタ オフセット : 9FCh-9FFh サイズ : ビット bit 説明 ECT PI 既定値 : このレジスタは 少なくとも つの SyncManager が PI バッファ変化イベントをアサートした時のローカル時間をキャプチャします RO RO h このレジスタの bit [:] を読み出すと bit [:8] が内部でラッチされる (ECT と PI は独立 ) ため 一貫した値を読み出す事ができます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.9

292 LN9..9 製品 I レジスタ オフセット : Eh-Eh サイズ : ビット bit 説明 ECT PI 既定値 : 製品 I RO RO h ssh 9h rrrrh Note Note : ss の値は link_pol_strap_mii tx_shift_strap[:] eeprom_size_strap chip_mode_strap[:] です rrrr の値は現在のシリコンリビジョンです バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..9 製造者 I レジスタ オフセット : E8h-EFh サイズ : ビット bit 説明 ECT PI 既定値 : 予約 RO RO h : 製造者 I RO RO 8h (Microchip 社 ) バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..9 デジタル I/O 出力データレジスタ オフセット : Fh-Fh サイズ : ビット bit 説明 ECT PI 既定値 : 出力データ R/W RO h このレジスタは 論理アドレスを指定してビット単位で書き込み可能です バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p.9 Microchip Technology Inc.

293 LN9..9 汎用出力レジスタ オフセット : Fh-Fh サイズ : ビット bit 説明 ECT PI 既定値 : 汎用出力データ R/W R/W h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..98 汎用入力レジスタ オフセット : F8h-F9h サイズ : ビット bit 説明 ECT PI 既定値 : 汎用入力データ RO RO h バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです..99 ユーザ RM オフセット : F8h-FFFh サイズ : 8 バイト bit 説明 ECT PI 既定値 - ユーザ RM (8 バイト ) R/W R/W 未定義 バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです Microchip Technology Inc. S99_JP - p.9

294 LN9.. デジタル I/O 入力データレジスタ オフセット : h-h サイズ : ビット bit 説明 ECT PI 既定値 : 入力データ R/W R/W 未定義 このレジスタはプロセス RM アドレス空間の一部です プロセス RM は EtherCT プロセス RM 読み出しデータ FIFO (ECT_PRM_R_T) と EtherCT プロセス RM 書き込みデータ FIFO (ECT_PRM_WR_T) を使って直接アドレス指定する事もできます プロセスデータ RM には EEPROM が正しく読み込まれた (ESC L ステータスレジスタの PI 動作 / EEPROM 読み込み正常ビット = ) 場合のみアクセスできます デジタル I/O PI で入力に設定した場合 デジタル I/O 入力データがプロセスデータ RM のこれらアドレスに書き込まれます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです.. プロセスデータ RM オフセット : h-fffh サイズ : KB bit 説明 ECT PI 既定値 - プロセスデータ RM ( KB) R/W R/W 未定義 プロセスデータ RM には EEPROM が正しく読み込まれた (ESC L ステータスレジスタの PI 動作 / EEPROM 読み込み正常ビット = ) 場合のみアクセスできます バイトを超える EtherCT コア CSR レジスタの場合 LSB が最下位アドレスで MSB が最上位アドレスです S99_JP - p.9 Microchip Technology Inc.

295 LN9. EEPROM インターフェイス 本デバイスは I C マスタコントローラを内蔵しています このコントローラは EESCL および EES ピンを使います EESCL と EES には外付けプルアップ抵抗が必要です EEPROM は バイトと バイトのアドレス指定を両方サポートしています サイズは eeprom_size_strap で決定します. I C インターフェイスのタイミング要件 このセクションでは I C マスタインターフェイスの入出力タイミング仕様を示します I C マスタインターフェイスはレート 8.8 khz の高速モードで動作します 図 -: I C マスタのタイミングチャート EES (in) t hd;dat;in t su;dat;in t su;dat;out t hd;dat;out EES (out) S t low t f t r Sr P EESCL t hd;sta t high t su;sta t su;sto 表 -: I C マスタのタイミング値 記号 説明 Min. Typ. Max. 単位 f scl EESCL クロック周波数 khz t high EESCL High 時間. - - s t low EESCL Low 時間. - - s t r EES および EESCL 立ち上がり時間 - ns t f EES および EESCL 立ち下がり時間 - ns t su;sta EES 出力立ち下がり前の ( スレーブへの )EESCL Highセットアップ時間 ( 反復スタート条件 ) Note - - ns t hd;sta t su;dat;in t hd;dat;in t su;dat;out EES 出力立ち下がり後の ( スレーブへの )EESCL ホールド時間 ( スタートまたは反復スタート条件 ) EESCL 立ち上がり前の ( スレーブからの )EES 入力セットアップ時間 EESCL 立ち下がり後の ( スレーブからの )EES 入力ホールド時間 EESCL 立ち上がり前の ( スレーブへの )EES 出力セットアップ時間 Note Note Note : これらの値は I C 高速モードの仕様に対し ns のマージンがあります Note : これらの値は I C 高速モードの仕様に対し約 ns のマージンがあります - - ns - - ns - - ns Note t hd;dat;out EESCL 立ち下がり後の ( スレーブへの )EES 出力ホールド時間 Note t su;sto EES 出力立ち上がり前の ( スレーブへの )EESCL High セットアップ時間 ( ストップ条件 ) Note - - ns - - ns - - ns Microchip Technology Inc. S99_JP - p.9

296 LN9. チップモードの設定 チップモードは ハードストラップの chip_mode_strap[:](chip_moe/chip_moe) で以下のように制御します 表 -: チップモードの選択 CHIP_MOE[:] モード ポートモード ポート = PHY ポート = PHY B 予約 ポートダウンストリームモード ポート = PHY ポート = PHY B ポート = MII ポートアップストリームモード ポート = MII ポート = PHY B ポート = PHY チップモードを選択したら 使うプロセスデータインターフェイス (PI) を PI 制御レジスタ (x) で選択します 有効な値は以下の通りです 表 -: PI モード選択 PI_SELECT PI モード x x8 x88 x89 x8 x8b x8c x8 その他 デジタル I/O SPI HBI 多重化 相 8 ビット HBI 多重化 相 ビット HBI 多重化 相 8 ビット HBI 多重化 相 ビット HBI インデックス 8 ビット HBI インデックス ビット予約 ハードストラップの chip_mode_strap[:] で選択したチップモードは PI の選択による影響を受けません ピン共用の都合上 デバイスが ポートモードの場合に利用できるインターフェイスは SPI のみです. HBI の詳細設定 HBI コンフィグレーションストラップには PI コンフィグレーションレジスタ (x) を使います ( 表 - EEPROM で設定可能な EtherCT コアレジスタ 参照 ) PI コンフィグレーションレジスタ (x) は EEPROM の内容で初期化されます S99_JP - p.9 Microchip Technology Inc.

297 LN9. 汎用タイマとフリーランニングクロック 本章では 汎用タイマ (GPT) とフリーランニングクロックの詳細を説明します. 汎用タイマ 本デバイスは ビットのプログラマブル汎用タイマを 個内蔵しており これを使うと周期的なシステム割り込みを生成できます このタイマの分解能は µs です 汎用タイマカウントレジスタ (GPT_CNT) の汎用タイマプリロード (GPT_LO) ビットをアサート () すると GPT は汎用タイマコンフィグレーションレジスタ (GPT_CFG) の汎用タイマイネーブル (TIMER_EN) フィールドの値を汎用タイマコンフィグレーションレジスタ (GPT_CFG) に書き込みます チップレベルリセットがアサートされるか 汎用タイマイネーブル (TIMER_EN) ビットがアサート () からネゲート () へ変化すると 汎用タイマプリロード (GPT_LO) フィールドは FFFFh に初期化されます リセット時には 汎用タイマカウントレジスタ (GPT_CNT) も FFFFh に初期化されます GPT は 有効にすると h に達するまでカウントダウンします h に達するとカウンタは FFFFh へロールオーバし 割り込みステータスレジスタ (INT_STS) の GP タイマ (GPT_INT) 割り込みステータスビット ( および割り込みイネーブルレジスタ (INT_EN) の GP タイマ割り込みイネーブル (GPT_INT_EN) ビットをセットしている場合は IRQ 割り込み ) をアサートしてカウントを継続します GP タイマ (GPT_INT) はスティッキービットです このビットをアサートすると 同じビットに を書き込むまでクリアされません GPT 割り込みの詳細はセクション 8.. 汎用タイマ割り込み (p. ) を参照してください 汎用タイマプリロード (GPT_LO) フィールドには 汎用タイマイネーブル (TIMER_EN) ビットがアサートされる前後を問わず ソフトウェアでいつでもプリロード値を書き込めます 汎用タイマカウントレジスタ (GPT_CNT) はただちに新しい値に設定され GPT が有効な場合 その値からカウントダウンを継続します. フリーランニングクロック フリーランニングクロック (FRC) はシンプルな ビットアップカウンタで MHz の固定クロックで動作します FRC の現在の値はフリーランニング MHz カウンタレジスタ (FREE_RUN) から読み出せます チップレベルリセットがアサートされると このカウンタは にクリアされます リセットがネゲートされると このカウンタは MHz クロックサイクルごとに 回インクリメントします 最大カウントに達すると カウンタは にロールオーバします FRC は割り込みを生成しません リセットイベント後 フリーランニングカウンタがクリアされるまでには最大 ns かかります. 汎用タイマとフリーランニングクロックのレジスタ このセクションでは 直接アドレス指定可能な汎用タイマおよびフリーランニングクロック関連のシステム CSR について説明します 直接アドレス指定可能な全レジスタマップの概要は セクション. レジスタマップ (p. ) を参照してください 表 -: その他のレジスタ アドレスレジスタ名 ( 記号 ) 8Ch 9h 9Ch 汎用タイマコンフィグレーションレジスタ (GPT_CFG) 汎用タイマカウントレジスタ (GPT_CNT) フリーランニング MHz カウンタレジスタ (FREE_RUN) Microchip Technology Inc. S99_JP - p.9

298 LN9.. 汎用タイマコンフィグレーションレジスタ (GPT_CFG) オフセット : 8Ch サイズ : ビット この読み / 書き可能レジスタは デバイスの汎用タイマ (GPT) を設定します このレジスタで定義した間隔でホスト割り込みを生成するように GPT を設定できます GPT の現在の値は汎用タイマカウントレジスタ (GPT_CNT) で監視できます 詳細はセクション. 汎用タイマ (p. 9) を参照してください bit 説明既定値 : 予約 RO - 9 汎用タイマイネーブル (TIMER_EN) このビットで GPT を有効にします このビットをセットすると GPT は動作ステートに移行します このビットをクリアすると GPT は動作を停止します このビットが から へ遷移すると このレジスタの GPT_LO フィールドは FFFFh に初期化されます : GPT を無効にする : GPT を有効にする R/W b 8: 予約 RO - : 汎用タイマプリロード (GPT_LO) この値は GPT にプリロードされます これが GPT の開始値です タイマを有効にすると この値からデクリメントを開始します R/W FFFFh S99_JP - p.98 Microchip Technology Inc.

299 LN9.. 汎用タイマカウントレジスタ (GPT_CNT) オフセット : 9h サイズ : ビット この読み出し専用レジスタは 汎用タイマ (GPT) の現在の値を反映します このレジスタと汎用タイマコンフィグレーションレジスタ (GPT_CFG) を組み合わせて GPT を設定および監視します 詳細はセクション. 汎用タイマ (p. 9) を参照してください bit 説明既定値 : 予約 RO - : 汎用タイマ現在カウント (GPT_CNT) この ビットフィールドは GPT の現在の値を反映します RO FFFFh Microchip Technology Inc. S99_JP - p.99

300 LN9.. フリーランニング MHz カウンタレジスタ (FREE_RUN) オフセット : 9Ch サイズ : ビット この読み出し専用レジスタは フリーランニング MHz カウンタの現在の値を反映します 詳細はセクション. フリーランニングクロック (p. 9) を参照してください bit 説明既定値 : フリーランニングカウンタ (FR_CNT) このフィールドは フリーランニング ビットカウンタの現在の値を反映します リセット時にこのカウンタは から開始し MHz サイクルごとに 回インクリメントします 最大カウントに達すると カウンタは にロールオーバしてカウントを継続します リセットイベント後 フリーランニングカウンタがクリアされるまでには最大 ns かかります RO h S99_JP - p. Microchip Technology Inc.

301 LN9. その他の機能 本章では 本デバイスのその他の各種機能とレジスタについて説明します. その他のシステムコンフィグレーション / ステータスレジスタ このセクションでは その他の直接アドレス指定可能なシステム CSR について説明します これらのレジスタを使って チップ I/ リビジョン バイトオーダテスト ハードウェアコンフィグレーション等の各種デバイス機能を監視および設定できます 直接アドレス指定可能な全レジスタマップの概要は セクション. レジスタマップ (p. ) を参照してください 表 -: その他のレジスタ アドレスレジスタ名 ( 記号 ) h h h チップ I およびリビジョン (I_REV) バイトオーダテストレジスタ (BYTE_TEST) ハードウェアコンフィグレーションレジスタ (HW_CFG) Microchip Technology Inc. S99_JP - p.

302 LN9.. チップ I およびリビジョン (I_REV) オフセット : h サイズ : ビット この読み出し専用レジスタには デバイスの I およびリビジョンフィールドがあります bit 説明既定値 : チップ I このフィールドは チップ I を示します : チップリビジョンこのフィールドは チップリビジョンを示します RO 9 RO Note Note : 既定値はデバイスのリビジョンで決まります S99_JP - p. Microchip Technology Inc.

303 LN9.. バイトオーダテストレジスタ (BYTE_TEST) この読み出し専用レジスタを使って 現在の構成のバイトオーダを判定できます バイトオーダはホストデータバス幅とエンディアンで決まります バイトオーダの詳細はセクション 9. ホストバスインターフェイス (p. ) を参照してください BYTE_TEST レジスタは 書き込み後の読み出しまたは連続する読み出しの最小タイミングを確保するためのダミー読み出しレジスタとしても使えます 詳細はセクション 9. ホストバスインターフェイス (p. ) を参照してください リセット状態で無効化されるホストインターフェイスの場合 BYTE_TEST レジスタを使ってデバイスのリセット状態が終了したかどうかを判定できます オフセット : h サイズ : ビット このレジスタは デバイスがリセット状態であっても REY ビットがアサートされていなくても 低消費電力ステートでもホストインターフェイスが中間ステートのまま読み出す事ができます ホストインターフェイスがリセット状態の場合 無効なデータが返される事があります しかしリセット中に返されるデータは 通常の有効なデータパターンとは一致しません このレジスタは必ずしも バイト全てを読み出す必要はありません このレジスタには WOR アクセスの規則は適用されません bit 説明既定値 : バイトテスト (BYTE_TEST) このフィールドは 現在のバイトオーダを反映します RO 8h Microchip Technology Inc. S99_JP - p.

304 LN9.. ハードウェアコンフィグレーションレジスタ (HW_CFG) オフセット : h サイズ : ビット このレジスタは 各種ハードウェア機能の設定に使います このレジスタは デバイスがリセット状態であっても REY ビットがアサートされていなくても 低消費電力ステートでもホストインターフェイスが中間ステートのまま読み出す事ができます ホストインターフェイスがリセット状態の場合 無効なデータが返される事があります このレジスタは必ずしも バイト全てを読み出す必要はありません このレジスタには WOR アクセスの規則は適用されません bit 説明既定値 :8 予約 RO - デバイス REY (REY) このビットがセットされている場合 デバイスへのアクセスが可能な状態である事を示します パワーオンリセット RST# リセット 低消費電力ステートからの復帰 EtherCT チップレベルまたはモジュールレベルリセット デジタルリセットのいずれかが発生した場合 ホストプロセッサはデバイスが安定して完全に動作可能な状態になった事をこのフィールドで調べる事ができます このビットの立ち上がりエッジで割り込みステータスレジスタ (INT_STS) のデバイス REY (REY) ビットがアサートされ 有効に設定している場合割り込みを生成できます REY ビットがクリアされている間 HW_CFG PMT_CTRL BYTE_TEST RESET_CTL レジスタを除く内部リソースへの読み出しアクセスは禁止されます このビットがセットされるまで どのアドレスへの書き込みも無効です このビットは電源管理制御レジスタ (PMT_CTRL) の bit と同じです RO b 予約 RO - 予約 RO - : 予約 RO - : 予約 RO - : 予約 RO - : 予約 RO - : 予約 RO - S99_JP - p. Microchip Technology Inc.

305 LN9. JTG. JTG IEEE 9. 準拠の TP コントローラは バウンダリスキャンと各種テストモードをサポートします 本デバイスは基板レベルのテストのための JTG バウンダリスキャンテストポートを内蔵しています このインターフェイスは 本のピン (TO TI TCK TMS) で構成され ステートマシン データレジスタアレイ 命令レジスタを含んでいます JTG ピンの詳細は表 - JTG ピンの説明 (p. 8) を参照してください JTG インターフェイスは IEEE Standard 9. - IEEE Standard for Test ccess Port and Boundary Scan rchitecture に準拠しています 入力および出力データは全て TCK テストクロック入力に同期します TP 入力信号 TMS と TI は TCK の立ち上がりエッジでテストロジックに入力され 出力信号 TO は立ち下がりエッジで出力されます JTG ピンは GPIO/LE および EEPROM ピンと多重化されています TESTMOE ピンをアサートすると JTG 機能が選択されます 表 - に 実装されている IEEE 9. 命令とそれぞれのオペコードを示します 表 -: IEEE 9. のオペコード 命令 オペコード 備考 BYPSS 'h 必須命令 BYPSS 'hffff 必須命令 SMPLE/PRELO 'hfff8 必須命令 EXTEST 'hffe8 必須命令 CLMP 'hffef 任意命令 I_COE 'hfffe 任意命令 HIGHZ 'hffcf 任意命令 INT_R_SEL 'hfff プライベート命令 JTG デバイス I は h です 全てのデジタル I/O ピンが IEEE 9. 動作をサポートします アナログピンと OSCI/OSCO ピンは IEEE 9. 動作をサポートしません Microchip Technology Inc. S99_JP - p.

306 LN9.. JTG タイミング要件 このセクションでは 本デバイスの JTG タイミング仕様を示します 図 -: JTG タイミング t tckhl t tckp t tckhl TCK (Input) t su t h TI, TMS (Inputs) t dov TO (Output) t doinvld 表 -: JTG タイミング値 記号 説明 Min. Max. 単位 Note t tckp TCK クロック周期 ns t tckhl TCK クロック High/Low 時間 t tckp *. t tckp *. ns t su TCK 立ち上がりエッジ前の TI TMS セットアップ時間 ns t h TCK 立ち上がりエッジ後の TI TMS ホールド時間 ns t dov TCK 立ち下がりエッジから TO 出力有効までの時間 ns t doinvld TCK 立ち下がりエッジ後の TO 出力無効時間 ns タイミング値は等価試験負荷容量 pf の場合のものです S99_JP - p. Microchip Technology Inc.

307 LN9 8. 動作特性 8. 絶対最大定格 * 電源電圧 (VTX VTX OSCV?VCR) (Note ) ~ +. V 電源電圧 (VTXRX VTXRX VBIS V VIO) (Note ) ~ +. V Ethernet トランス電源電圧 ~ +. V グランドを基準とした入力信号ピンに対する正電圧 (Note ) VIO +. V グランドを基準とした入力信号ピンに対する負電圧 (Note ) V グランドを基準とした OSCI に対する正電圧 V 保管温度 ~ + o C 接合部温度 o C リード温度レンジ JEEC 仕様 J-ST- を参照 ES 保護性能 (HBM) JEEC Class Note : このデバイスに実験室またはシステム電源から電力を供給する際に絶対最大定格を超えるとデバイスが損傷するため注意が必要です 一部の電源では C 電源のスイッチ ON/OFF 時に電圧スパイクが生じる事があります また C 電源ラインの過渡電圧が C 出力に表れる事もあります このような可能性がある場合 クランプ回路を使う事を推奨します Note : この定格値は右記のピンには適用されません : OSCI RBIS Note : この定格値は右記のピンには適用されません : RBIS * このセクションに示す値を超える応力はデバイスに恒久的な損傷を招く可能性があります これはストレス定格です 長期間にわたる絶対最大定格条件での動作や保管は デバイスの信頼性に影響する可能性があります セクション 8. 動作条件 ** セクション 8. C 仕様 その他本仕様書の関連セクションに示す条件外でのデバイス運用は想定していません 本デバイスの信号は V 耐圧ではありません 8. 動作条件 ** 電源電圧 (VTX VTX OSCV?VCR) ~ +. V アナログポート電源電圧 (VTXRX VTXRX VBIS V) ~ +. V I/O 電源電圧 (VIO) (Note ) ~ +. V Ethernet トランス電源電圧 ~ +. V 動作周囲温度 無風状態 (T ) Note Note : ~ + o C( 商業用温度レンジ品 ) - ~ +8 o C( 産業用温度レンジ品 ) - ~ + o C( 拡張産業用温度レンジ品 ) 拡張産業用温度レンジのサポートには以下の制限があります - -QFN パッケージ : 外付けレギュレータが必要 ( 内部レギュレータは無効 ) Ethernet トランス電圧. V (typ.) ** このセクションに記載したレンジ内でのみデバイスの正常な動作を保証します デバイスのパワーアップ完了後 VIO とトランス電源電圧は誤差 ±% 以内の電圧レベルを維持する必要があります デバイスのパワーアップ完了後 これらの電圧変動が ±% を超えるとデバイスの動作にエラーが発生する可能性があります デバイスに電源を供給しないで入力信号を駆動してはいけません Microchip Technology Inc. S99_JP - p.

308 LN9 8. パッケージ温度仕様 表 8-: ピン QFN パッケージの温度パラメータ パラメータ 記号 値 単位 条件 接合部 - 大気間熱抵抗 J. /W 無風状態で計測 接合部 - ケース底部間熱抵抗 JT. /W 無風状態で計測 接合部 - ケース上部間熱抵抗 JC.8 /W 気流 m/s 表 8-: ピン TQFP-EP パッケージの温度パラメータ パラメータ 記号 値 単位 条件 接合部 - 大気間熱抵抗 J 9. C/W 無風状態で計測 接合部 - ケース底部間熱抵抗 JT. C/W 無風状態で計測 接合部 - ケース上部間熱抵抗 JC.8 C/W 気流 m/s 温度パラメータは JESN に準拠して多層 SP 基板にデバイスを実装して計測または推定しています 表 8-: 最大消費電力 モード 最大電力 (mw) 内部レギュレータ無効 Ethernet トランス電圧. V 8 内部レギュレータ無効 Ethernet トランス電圧. V 内部レギュレータ有効 Ethernet トランス電圧. V 9 内部レギュレータ有効 Ethernet トランス電圧. V 8 S99_JP - p.8 Microchip Technology Inc.

309 LN9 8. 消費電流と消費電力 このセクションでは BSE-TX 動作時と各種電源管理モード時の消費電流と消費電力 ( どちらも typ.) を 内部レギュレータ無効の場合と有効の場合に分けて示します 8.. 内部レギュレータ無効 表 8-: 消費電流と消費電力 ( 内部レギュレータ無効 ). V デバイス電流 (m) () Note, Note. V デバイス電流 (m) (B) Note, Note TX トランス電流 (m) (C) Note 8. V トランス使用時のデバイス電力 (mw) Note 9, Note. V トランス使用時のデバイス電力 (mw) Note 9, Note リセット (RST#) Typ BSE-TX トラフィックあり BSE-TX アイドル PHY Energy etect パワーダウン ( 両方の PHY) PHY 全般パワーダウン ( 両方の PHY) BSE-TX アイドル PHY Energy etect パワーダウン ( 両方の PHY) PHY 全般パワーダウン ( 両方の PHY) BSE-TX アイドル PHY Energy etect パワーダウン ( 両方の PHY) PHY 全般パワーダウン ( 両方の PHY) PHY 全般パワーダウン ( 両方の PHY) Typ Typ Typ Typ.... Typ Typ..8.. Typ.... Typ Typ..8.. Typ.... Typ Note : Note : Note : Note 8: VTXRX VTXRX VBIS V VIO VTX VTX OSCV VCR 電流の計測値は トランスまたはオプションの外部 LE に供給される電力は含みません Ethernet 部品の電流は トランスの電源レール電圧 (. V または. V) とは無関係です 両方の PHY が銅線ツイストペアモードの場合の値を示しています 片方の PHY が BSE-FX モードの場合 消費電流は / です 両方の PHY が BSE-FX モードの場合 消費電流は です Note 9: トランスに流れる電流によるトランスミッタの消費電力を含みます Note :.*() +.*(B) + Typ Note :.*() +.*(B) + Typ Microchip Technology Inc. S99_JP - p.9

310 LN9 8.. 内部レギュレータ有効 表 8-: 消費電流と消費電力 ( 内部レギュレータ有効 ). V デバイス電流 (m) () Note, Note, Note TX トランス電流 (m) (C) Note. V トランス使用時のデバイス電力 (mw) Note, Note. V トランス使用時のデバイス電力 (mw) Note, Note 8 リセット (RST#) Typ BSE-TX トラフィックあり BSE-TX アイドル PHY Energy etect パワーダウン ( 両方の PHY) PHY 全般パワーダウン ( 両方の PHY) BSE-TX アイドル PHY Energy etect パワーダウン ( 両方の PHY) PHY 全般パワーダウン ( 両方の PHY) BSE-TX アイドル PHY Energy etect パワーダウン ( 両方の PHY) PHY 全般パワーダウン ( 両方の PHY) PHY 全般パワーダウン ( 両方の PHY) Typ.. 8. Typ Typ. 9.. Typ Typ.. 8. Typ Typ. 9.. Typ.. 8. Typ Typ..8. Typ... Note : VTXRX VTXRX VBIS V VIO Note : VTX と VTX は PCB を介して内部レギュレータによって駆動されます この電流は V から供給されます Note : 電流の計測値は トランスまたはオプションの外部 LE に供給される電力は含みません Note : Ethernet 部品の電流は トランスの電源レール電圧 (. V または. V) とは無関係です 両方の PHY が銅線ツイストペアモードの場合の値を示しています 片方の PHY が BSE-FX モードの場合 消費電流は / です 両方の PHY が BSE-FX モードの場合 消費電流は です Note : トランスに流れる電流によるトランスミッタの消費電力を含みます Note :.*() + Typ Note 8:.*() + Typ S99_JP - p. Microchip Technology Inc.

311 LN9 8. C 仕様 表 8-: 不変 I/O C 特性 パラメータ 記号 Min. Typ. Max. 単位 Note IS 入力バッファ Low 入力レベル V ILI -..8 V High 入力レベル V IHI.. V シュミットトリガヒステリシス (V IHT - V ILT ) V HYS mv 入力リーク (V IN = VSS または V) I IH - µ Note 9 入力静電容量 C IN pf プルアップインピーダンス (V IN = VSS) R PU 8.9 kω プルダウンインピーダンス (V IN = V) R P 9 kω I 入力バッファ (FXSEN/FXSENB) Low 入力レベル V IL -..8 V High 入力レベル V IH. V+. V I 入力バッファ (RXP/RXN/RXPB/RXNB) 差動入力レベル V IN-IFF. VTXRXx V コモンモード電圧 V CM. VTXRXx-. V 入力静電容量 C IN pf I 入力バッファ (FXLOSEN 入力 ) ステート しきい値 V TH -..8 V ステート B しきい値 V THB.. V ステート C しきい値 ICLK 入力バッファ (OSCI 入力 ) V THC. V+. V Note Low 入力レベル V ILI -.. V High 入力レベル V IHI OSCV-.. V 入力リーク I ILCK - µ Microchip Technology Inc. S99_JP - p.

312 LN9 表 8-: 不変 I/O C 特性 ( 続き ) パラメータ記号 Min. Typ. Max. 単位 Note ILVPECL 入力バッファ Low 入力レベル V IL -VTXRXx VTXRXx V Note High 入力レベル V IH -VTXRXx -.. V Note OLVPECL 出力バッファ Low 出力レベル V OL VTXRXx-. V High 出力レベル V OH VTXRXx-. V ピークツーピーク差動 (SFF モード ) V IFF-SFF... V ピークツーピーク差動 (SFP モード ) V IFF-SFP..8. V コモンモード電圧 V CM. VTXRXx-. V オフセット電圧 V OFFSET mv Note 負荷容量 C LO Note 9: この仕様は全ての入力および ステート双方向ピンに適用されます 内部プルダウンおよびプルアップ抵抗により ピンあたり +/- µ (typ.) が加算されます Note : OSCI は MHz シングルエンドクロックオシレータでも駆動できます Note : LVPECL 互換です Note : V OFFSET は外部抵抗ネットワークの構成で決まります クロストークによる問題を防ぐには 表中に記載の値を推奨します pf S99_JP - p. Microchip Technology Inc.

313 LN9 表 8-: 可変 I/O C 特性 パラメータ記号 Min..8 V Typ.. V Typ. Max. 単位 Note VIS 入力バッファ Low 入力レベル V ILI -. V High 入力レベル V IHI. V 立ち下がりしきい値 V ILT..8.. V シュミットトリガ 立ち上がりしきい値 V IHT V シュミットトリガ シュミットトリガヒステリシス (V IHT - V ILT ) V HYS mv 入力リーク (V IN = VSS または VIO) I IH - µ Note 入力静電容量 C IN pf プルアップインピーダンス (V IN = VSS) R PU 8 8 kω プルアップ電流 (V IN = VSS) I PU µ プルダウンインピーダンス (V IN = V) R P 8 8 kω プルダウン電流 (V IN = V) I P 9 µ VO8 バッファ Low 出力レベル V OL. V I OL = 8 m High 出力レベル V OH VIO -. V I OH = -8 m VO8 バッファ Low 出力レベル V OL. V I OL = 8 m VO バッファ Low 出力レベル V OL. V I OL = m High 出力レベル V OH VIO -. V I OH = - m VO バッファ Low 出力レベル V OL. V I OL = m VOS バッファ High 出力レベル V OH VIO -. V I OH = - m VO バッファ Low 出力レベル V OL. V I OL = m High 出力レベル V OH VIO -. V I OH = - m Microchip Technology Inc. S99_JP - p.

314 LN9 Note : この仕様は全ての入力および ステート双方向ピンに適用されます 内部プルダウンおよびプルアップ抵抗により ピンあたり +/- µ (typ.) が加算されます 表 8-8: BSE-TX トランシーバの特性 パラメータ 記号 Min. Typ. Max. 単位 Note ピーク差動出力電圧 High V PPH 9 - mvpk Note ピーク差動出力電圧 Low V PPL mvpk Note 信号振幅対称性 V SS 98 - % Note 信号立ち上がり / 立ち下がり時間 T RF. -. ns Note 信号立ち上がり / 立ち下がり対称性 T RFS - -. ns Note デューティサイクル歪み C % Note オーバーシュート / アンダーシュート V OS - - % ジッタ ns Note Note : トランスのライン側でラインを Ω (+/- %) 抵抗に置き換えて計測しています Note : パルスピークの % 時のパルス幅 ns からのオフセットです Note : 差動計測した値です S99_JP - p. Microchip Technology Inc.

315 LN9 8. C 仕様 このセクションではデバイスの各種 C タイミング仕様を示します I C タイミングは NXP 社の I C-Bus Specification に準拠しています I C タイミングの詳細は NXP 社の I C-Bus Specification を参照してください MII/SMI タイミングは IEEE 8. Specification に準拠しています RMII タイミングは RMII Consortium の RMII Specification R. に準拠しています 8.. 等価試験負荷 特に明記しない限り 出力タイミング仕様は図 8- に示す pf の等価試験負荷を前提とします 図 8-: 出力等価試験負荷 OUTPUT pf Microchip Technology Inc. S99_JP - p.

316 LN9 8.. 電源シーケンシングタイミング 本デバイスの電源シーケンシングのタイミング要件を下図に示します VIO V VTXRX VTXRX VBIS トランスの電源は全て 仕様で定義された t pon 期間内に動作レベルに達する必要があります 内部レギュレータ無効での動作中は VCR OSCV VTX VTX もこの要件に含まれます また VIO 電源は. V に達してから ms 以内に動作電圧レベルの 8% (.8 V 動作の場合. V. V 動作の場合. V. V 動作の場合. V) に達する必要があります この要件は セクション 8.. リセットおよびコンフィグレーションストラップのタイミング に示すように外部リセットを使う場合は無視しても安全です デバイスの電源は 仕様で定義された t poff 期間内に全てが V に達する限り 任意の順番で OFF にできます 図 8-: 電源シーケンシングタイミング - 内部レギュレータの場合 t pon t poff VIO Magnetics Power V, VBIS, VTXRX, VTXRX 図 8-: 電源シーケンシングタイミング - 外部レギュレータの場合 t pon t poff VIO Magnetics Power V, VBIS, VTXRX, VTXRX VCR, OSCV, VTX, VTX 表 8-9: 電源シーケンシングのタイミング値 記号 説明 Min. Typ. Max. 単位 t pon 電源ターンオン時間 - - ms t poff 電源ターンオフ時間 - - ms S99_JP - p. Microchip Technology Inc.

317 LN9 8.. リセットおよびコンフィグレーションストラップのタイミング RST# ピンのタイミング要件 およびコンフィグレーションストラップピンと出力駆動との関係を下図に示します RST# のアサートは要件ではありません しかしこの信号を使う場合 指定された期間以上アサートする必要があります RST# ピンはいつでもアサートできますが 全ての外部電源が動作レベルに達した後 t purstd が経過するまではネゲートできません 詳細はセクション. リセット (p. 8) を参照してください 図 8-: RST# ピンとコンフィグレーションストラップのラッチのタイミング ll External Power Supplies RST# V opp t purstd t rstia Configuration Strap Pins t css t csh Output rive t odad 表 8-: RST# ピンとコンフィグレーションストラップのラッチのタイミング値 記号 説明 Min. Typ. Max. 単位 t purstd 外部電源が動作レベルに達してから RST# をネゲートするまで ms の時間 t rstia RST# 入力のアサート時間 - - s t css RST# がネゲートされる前のコンフィグレーションストラップ - - ns ピンのセットアップ時間 t csh RST# がネゲートされた後のコンフィグレーションストラップ - - ns ピンのホールド時間 t odad RST# がネゲートされてから出力が駆動されるまでの時間 - - µs RST# をネゲートする前にクロック入力が安定している必要があります デバイスコンフィグレーションストラップは RST# のアサートの結果としてラッチされます 詳細はセクション.. チップレベルリセット (p. 9) を参照してください ここに示したコンフィグレーションストラップのラッチと出力駆動のタイミングは パワーオンリセットが既に完了している事を前提としています それ以外の場合 セクション 8.. パワーオンとコンフィグレーションストラップのタイミング に記載のタイミングが適用されます Microchip Technology Inc. S99_JP - p.

318 LN9 8.. パワーオンとコンフィグレーションストラップのタイミング パワーオンに対するコンフィグレーションストラップの有効なタイミング要件を下図に示します パワーオン時に有効なコンフィグレーションストラップ値を読み出すには 以下のタイミング要件を満たす必要があります 図 8-: パワーオンとコンフィグレーションストラップのラッチのタイミング ll External Power Supplies Vopp t cfg Configuration Straps 表 8-: パワーオンとコンフィグレーションストラップのラッチのタイミング値 記号 説明 Min. Typ. Max. 単位 t cfg コンフィグレーションストラップ有効までの時間 - - ms コンフィグレーションストラップはプルアップまたはプルダウンする必要があります コンフィグレーションストラップを入力として駆動してはいけません デバイスコンフィグレーションストラップは RST# のアサートの結果としてもラッチされます 詳細はセクション 8.. リセットおよびコンフィグレーションストラップのタイミング とセクション.. チップレベルリセット (p. 9) を参照してください S99_JP - p.8 Microchip Technology Inc.

319 LN9 8.. ホストバスインターフェイスの I/O タイミング ホストバスインターフェイスのタイミング仕様はセクション 9.. 多重化アドレス指定モードのタイミング要件 (p. 8) とセクション 9.. インデックスアドレス指定モードのタイミング要件 (p. 98) を参照してください 8.. SPI/SQI スレーブインターフェイスの I/O タイミング SPI/SQI スレーブバスインターフェイスのタイミング仕様はセクション. SPI/SQI タイミング要件 (p. 9) を参照してください 8.. I C EEPROM の I/O タイミング I C EEPROM アクセスのタイミング仕様はセクション. IC インターフェイスのタイミング要件 (p. 9) を参照してください 8..8 EtherCT MII ポート管理アクセスの I/O タイミング MII ポート管理アクセスのタイミング仕様はセクション.9. 外部 PHY のタイミング (p. ) を参照してください 8..9 MII の I/O タイミング MII ポートインターフェイスのタイミング仕様はセクション.9. 外部 PHY のタイミング (p. ) を参照してください 8.. JTG タイミング JTG インターフェイスのタイミング仕様は表.. JTG タイミング要件 (p. ) を参照してください Microchip Technology Inc. S99_JP - p.9

320 LN9 8. クロック回路 本デバイスは MHz 水晶振動子または MHz シングルエンドクロックオシレータ (± ppm) 入力で動作します シングルエンドクロックオシレータを使う場合 OSCO は未接続のままとし OSCI はセクション 8. 動作特性 に記載の仕様値を満たしたクロック信号で駆動します 水晶振動子の推奨仕様は 表 8- を参照してください 表 8-: 推奨振動子の仕様 パラメータ記号 Min. NOM Max. 単位 Note 水晶カット T (typ.) 水晶振動子発振モード 基本波モード 水晶振動子校正モード 並列共振モード 周波数 F fund -. - MHz 8. 周波数公差 ( o C) F tol - - ± ppm Note 8. 周波数温度安定性 F temp - - ± ppm Note 8. 周波数経時変化 F age - ± ~ - ppm Note 8 8. 総許容誤差 - - ± ppm Note 9 EtherCT 周波数公差 ( o C) F tol - - ± ppm Note EtherCT 周波数温度安定性 F temp - - ± ppm Note EtherCT 周波数経時変化 F age - ± ~ - ppm Note 8 EtherCT 総許容誤差 - - ± ppm Note 並列容量 C O - - pf 負荷容量 C L pf 励振レベル P W Note - - µw 等価直列抵抗 R - - Ω 動作温度レンジ Note - Note o C OSCI ピン容量 - (typ.) - pf Note OSCO ピン容量 - (typ.) - pf Note Note : 周波数偏差と周波数安定性の最大許容値はアプリケーションごとに異なります どのアプリケーションも IEEE の総許容誤差 ± ppm を満たす必要があるため これら つの値の合計はエージングを考慮して約 ± ppm とする必要があります Note 8: 周波数経年変化はエージングとも呼びます Note 9: BSE-TX の総許容誤差は ± ppm です Note : 周波数偏差と周波数安定性の最大許容値はアプリケーションごとに異なります どのアプリケーションも EtherCT の総許容誤差 ± ppm を満たす必要があるため これら つの値の合計はエージングを考慮して約 ± ppm とする必要があります S99_JP - p. Microchip Technology Inc.

321 LN9 Note : EtherCT の総許容誤差は ± ppm です Note : C O pf C L pf R 8 Ω の場合 Ω の直列抵抗を追加すると励振レベル P W の最小要件を µw まで下げる事ができます Note : 商業用温度レンジ品で C 産業用温度レンジ品 拡張産業用温度レンジ品で - C です Note : 商業用温度レンジ品で + C 産業用温度レンジ品で +8 C 拡張産業用温度レンジ品で + C です Note : パッド ボンディングワイヤ リードフレームを含む値です PCB の静電容量はこの値に含みません これら つの外付け負荷コンデンサの値を正確に求めるには OSCI ピン OSCO ピン PCB の静電容量の値が必要です 総負荷容量は 水晶振動子の動作周波数が. MHz となる場合の水晶振動子から見た回路側の負荷容量と同じにする必要があります Microchip Technology Inc. S99_JP - p.

322 LN9 9. パッケージ情報 9. -QFN 図 9-: -QFN パッケージ S99_JP - p. Microchip Technology Inc.

323 LN9 図 9-: -QFN パッケージの寸法 ピン数ピッチ全高スタンドオフコンタクト厚全幅露出パッド幅全長露出パッド長コンタクト幅コンタクト長コンタクト - 露出パッド間距離 単位寸法 ミリメートル ピン のビジュアルインデックスの場所にはばらつきがありますが 必ず斜線部分内にあります パッケージはダイサーで個片化されています 寸法と許容誤差は SME Y.M に準拠しています BSC: 基本寸法 理論的に正確な値 許容誤差なしで表示 REF: 参考寸法 通常は許容誤差を含まない 情報としてのみ提示される値 Microchip Technology Inc. S99_JP - p.

324 LN9 9. -TQFP-EP 図 9-: -TQFP-EP パッケージ ピン数ピンピッチ全高モールドパッケージ厚スタンドオフ 足長フットプリント足角 PKG 全長 / 幅 PKG 本体長 / 幅露出パッド長 / 幅ピン厚ピン幅モールドドラフト角トップモールドドラフト角ボトム 単位寸法 ミリメートル ピン のビジュアルインデックスの場所にはばらつきがありますが 必ず斜線部分内にあります コーナー部の面取りはオプションで サイズは異なります コーナー部の面取りはオプションで サイズは異なります と E の寸法はバリを含みません バリは側面からと E の寸法はバリを含みません. mm を超えません 寸法と許容誤差はバリは側面から. SME mm Y.M を超えません に準拠しています 寸法と許容誤差は BSC: 基本寸法 理論的に正確な値 許容誤差なしで表示 SME Y.M に準拠しています BSC: REF: 参考寸法 通常は許容誤差を含まない 情報としてのみ提示される値基本寸法 理論的に正確な値 許容誤差なしで表示 S99_JP - p. Microchip Technology Inc.

325 LN9. 改訂履歴 表 -: 改訂履歴 リビジョンレベルセクション / 図 / 項目改訂内容 S99 本書は初版です (//) Microchip Technology Inc. S99_JP - p.

326 LN9 Microchip 社のウェブサイト Microchip 社は自社が運営するウェブサイト ( を通してオンラインサポートを提供しています 当ウェブサイトでは お客様に役立つ情報とファイルを簡単に見つけ出せます 一般的なインターネットブラウザから以下の内容がご覧になれます 製品サポート データシートとエラッタ アプリケーションノート サンプルコード 設計リソース ユーザガイドとハードウェアサポート文書 最新ソフトウェアリリース ソフトウェアアーカイブ 一般的技術サポート よく寄せられる質問 (FQ) 技術サポートのご依頼 オンラインディスカッショングループ Microchip 社のコンサルタントプログラムメンバーの一覧 Microchip 社の事業 製品セレクタと注文のガイド Microchip 社の最新プレスリリース セミナーとイベントの一覧 Microchip 社の各営業所 販売代理店 工場の一覧 お客様向け変更通知サービス Microchip 社のお客様向け変更通知サービスは お客様に Microchip 社製品の最新情報をお届けするサービスです ご興味のある製品ファミリまたは開発ツールに関する変更 更新 リビジョン エラッタ情報をいち早くメールにてお知らせします 当サービスをご希望のお客様は Microchip 社ウェブサイト ( でご登録ください [Support] の [Customer Change Notification] をクリックして登録手順に従います お客様サポート Microchip 社製品をお使いのお客様は 以下のチャンネルからサポートをご利用になれます 販売代理店 弊社営業所 技術サポートサポートは販売代理店までお問い合わせください もしくは弊社までご連絡ください 本書の末尾には各国営業所の一覧を記載しています 技術サポートは以下のウェブページからもご利用になれます S99_JP-page Microchip Technology Inc.

327 LN9 製品識別システム ご注文または製品の価格 / 納期に関しては 弊社または販売代理店までお問い合わせください デバイス : 製品番号 デバイス テープ & リールオプション : [X] テープ & リールオプション LN9 [X] 温度レンジ ブランク = 標準パッケージ ( トレイ ) T = テープ & リール ( Note ) / XX パッケージ 例 : a) LN9/ML 標準パッケージ ( トレイ ) 商業用温度レンジ ピン QFN b) LN9TI/PT テープ & リール産業用温度レンジ ピン TQFP-EP 温度レンジ : ブランク = C ~ + C ( 商業用温度レンジ ) I = - C ~ +8 C ( 産業用温度レンジ ) V = - C ~ + C ( 拡張産業用温度レンジ ) Note ) パッケージ : ML = ピン QFN PT = ピン TQFP-EP Note : テープ & リールの識別情報は カタログの製品番号説明にのみ記載されています これは製品の注文時に使う識別情報であり デバイスのパッケージには印刷されていません テープ & リールが選択できるパッケージの在庫 / 供給状況は 弊社または代理店 営業所までお問い合わせください : 拡張産業用温度レンジ (ºC) は -QFN でのみサポートします Microchip Technology Inc. S99_JP - p.

328 Microchip 社製デバイスのコード保護機能に関して以下の点にご注意ください Microchip 社製品は 該当する Microchip 社データシートに記載の仕様を満たしています Microchip 社では 通常の条件ならびに仕様に従って使用した場合 Microchip 社製品のセキュリティレベルは 現在市場に流通している同種製品の中でも最も高度であると考えています しかし コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です 弊社の理解では こうした手法は Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります このような行為は知的所有権の侵害に該当する可能性が非常に高いと言えます Microchip 社は コードの保全性に懸念を抱いているお客様と連携し 対応策に取り組んでいきます Microchip 社を含む全ての半導体メーカーで 自社のコードのセキュリティを完全に保証できる企業はありません コード保護機能とは Microchip 社が製品を 解読不能 として保証するものではありません コード保護機能は常に進歩しています Microchip 社では 常に製品のコード保護機能の改善に取り組んでいます Microchip 社のコード保護機能の侵害は デジタルミレニアム著作権法に違反します そのような行為によってソフトウェアまたはその他の著作物に不正なアクセスを受けた場合 デジタルミレニアム著作権法の定めるところにより損害賠償訴訟を起こす権利があります 本書に記載されているデバイスアプリケーション等に関する情報は ユーザの便宜のためにのみ提供されているものであり 更新によって無効とされる事があります お客様のアプリケーションが仕様を満たす事を保証する責任は お客様にあります Microchip 社は 明示的 暗黙的 書面 口頭 法定のいずれであるかを問わず 本書に記載されている情報に関して 状態 品質 性能 商品性 特定目的への適合性をはじめとする いかなる類の表明も保証も行いません Microchip 社は 本書の情報およびその使用に起因する一切の責任を否認します 生命維持装置あるいは生命安全用途に Microchip 社の製品を使用する事は全て購入者のリスクとし また購入者はこれによって発生したあらゆる損害 クレーム 訴訟 費用に関して Microchip 社は擁護され 免責され 損害を受けない事に同意するものとします 暗黙的あるいは明示的を問わず Microchip 社が知的財産権を保有しているライセンスは一切譲渡されません 商標 Microchip 社の名称とロゴ Microchip ロゴ dspic FlashFlex flexpwr JukeBlox KEELOQ KEELOQlogo Kleer LNCheck MediaLB MOST MOST logo MPLB OptoLyzer PIC PICSTRT PIC logo RightTouch SpyNIC SST SST Logo SuperFlash および UNI/O は米国およびその他の国における Microchip Technology Incorporated の登録商標です Embedded Control Solutions Company mtouch は米国における Microchip Technology Incorporated の登録商標です nalog-for-the-igital ge BodyCom chipkit chipkit logo CodeGuard dspicem dspicem.net ECN In-Circuit Serial Programming ICSP Inter-Chip Connectivity KleerNet KleerNet logo MiWi motorbench MPSM MPF MPLB Certified logo MPLIB MPLINK MultiTRK Netetach Omniscient Code Generation PICEM PICEM.net PICkit PICtail RightTouch logo REL ICE SQI Serial Quad I/O Total Endurance TSHRC USBCheck VariSense ViewSpan WiperLock Wireless N および ZEN は米国およびその他の Microchip Technology Incorporated の商標です SQTP は米国における Microchip Technology Incorporated のサービスマークです Silicon Storage Technology は他の国における Microchip Technology Inc. の登録商標です GestIC は Microchip Technology Inc. の子会社である Microchip Technology Germany II GmbH & Co. & KG 社の他の国における登録商標です その他本書に記載されている商標は各社に帰属します, Microchip Technology Incorporated, ll Rights Reserved. ISBN: Microchip 社では Chandler および Tempe ( アリゾナ州 ) Gresham ( オレゴン州 ) の本部 設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザインセンターが ISO/TS-99: 9 認証を取得しています Microchip 社の品質システムプロセスおよび手順は PIC MCU および dspic SC KEELOQ コードホッピングデバイス シリアル EEPROM マイクロペリフェラル 不揮発性メモリ アナログ製品に採用されています さらに 開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9: 認証を取得しています Microchip Technology Inc. S99_JP - p. 8

329 各国の営業所とサービス 北米本社 West Chandler Blvd. Chandler, Z 8-99 Tel: 8-9- Fax: 8-9- 技術サポート : support URL: アトランタ uluth, G Tel: Fax: 8-9- オースティン TX Tel: -- ボストン Westborough, M Tel: --8 Fax: --88 シカゴ Itasca, IL Tel: -8- Fax: -8- クリーブランド Independence, OH Tel: -- Fax: -- ダラス ddison, TX Tel: Fax: デトロイト Novi, MI Tel: ヒューストン TX Tel: インディアナポリス Noblesville, IN Tel: --8 Fax: -- ロサンゼルス Mission Viejo, C Tel: Fax: ニューヨーク NY Tel: -- サンノゼ C Tel: 8--9 カナダ - トロント Tel: Fax: 9--9 アジア / 太平洋アジア太平洋支社 Suites -, th Floor Tower, The Gateway Harbour City, Kowloon Hong Kong Tel: 8-9- Fax: 8-- オーストラリア - シドニー Tel: Fax: 中国 - 北京 Tel: Fax: 中国 - 成都 Tel: Fax: 中国 - 重慶 Tel: Fax: 中国 - 東莞 Tel: 中国 - 杭州 Tel: Fax: 中国 - 香港 SR Tel: 8-9- Fax: 8-- 中国 - 南京 Tel: Fax: 中国 - 青島 Tel: Fax: 中国 - 上海 Tel: 8--- Fax: 8--- 中国 - 瀋陽 Tel: Fax: 中国 - 深圳 Tel: Fax: 中国 - 武漢 Tel: Fax: 中国 - 西安 Tel: Fax: アジア / 太平洋中国 - 厦門 Tel: Fax: 中国 - 珠海 Tel: 8-- Fax: 8--9 インド - バンガロール Tel: Fax: インド - ニューデリー Tel: Fax: インド - プネ Tel: 日本 - 大阪 Tel: 8--- Fax: 日本 - 東京 Tel: Fax: 韓国 - 大邱 Tel: 8--- Fax: 8--- 韓国 - ソウル Tel: 8--- Fax: または マレーシア - クアラルンプール Tel: Fax: マレーシア - ペナン Tel: Fax: ---8 フィリピン - マニラ Tel: ---9 Fax: シンガポール Tel: --88 Fax: --88 台湾 - 新竹 Tel: Fax: 台湾 - 高雄 Tel: 台湾 - 台北 Tel: Fax: タイ - バンコク Tel: --9- Fax: --9- ヨーロッパオーストリア - ヴェルス Tel: ---9 Fax: ---9 デンマーク - コペンハーゲン Tel: --88 Fax: フランス - パリ Tel: Fax: ドイツ - デュッセルドルフ Tel: 9-9- ドイツ - ミュンヘン Tel: Fax: ドイツ - プフォルツハイム Tel: 9-- イタリア - ミラノ Tel: 9-- Fax: 9--8 イタリア - ヴェニス Tel: オランダ - ドリューネン Tel: Fax: --9 ポーランド - ワルシャワ Tel: 8-- スペイン - マドリッド Tel: Fax: スウェーデン - ストックホルム Tel: イギリス - ウォーキンガム Tel: Fax: // S99_JP - p.9 Microchip Technology Inc.