PLL アン ドゥ トロア 3 部作の構成 1. PLL( 位相ロック ループ ) 回路の基本と各部動作 2. 設計ツール ADIsimPLL(ADIsimCLK) を用いた PLL 回路構成方法 3. PLL( 位相ロック ループ ) 回路でのトラブルとその解決技法 2

Transcription

1 The World Leader in High Performance Signal Processing Solutions PLL アン ドゥ トロア ( その 3) PLL( 位相ロック ループ ) 回路でのトラブル解決技法と性能改善技法 アナログ デバイセズ株式会社石井聡

2 PLL アン ドゥ トロア 3 部作の構成 1. PLL( 位相ロック ループ ) 回路の基本と各部動作 2. 設計ツール ADIsimPLL(ADIsimCLK) を用いた PLL 回路構成方法 3. PLL( 位相ロック ループ ) 回路でのトラブルとその解決技法 2

3 ーその 3 ー Agenda 1. PLLがロックしない 2. ロックが時々はずれる / ノイズっぽい 3. PLLで生じるリファレンス リーク ノイズ 4. 部品選定やレイアウト改善で特性改善 5. SSBノイズレベルを低くしたい 6. フラクショナルN PLL 特有の問題点 7. ロックアップを高速にしたい 3

4 1. PLL がロックしない 4

5 一番基本的な特性確認ロックしているかの検出 Lock Detect MUXOUTから観測できる AN-873を参照 以下について説明している Analog Lock Detect Digital Lock Detect それぞれの回路構成 よくある問題点 ( トレードオフ ) ロックしない SSB ノイズが大きい 性能と PFD 周波数 スプリアス リークの影響 サイクル スリップ 5

6 ロックしない原因を MUXOUT で確認 a) 参照周波数分周器 (R カウンタ ) R カウンタ出力が正しい周波数で出ているか 出てないならプログラミングの間違いか REF 入力レベルが低い 周波数が違っているならプログラミングの間違い 期待どおりなら R カウンタ回路は問題ない b) VCO & プログラマブル分周器 (N カウンタ ) MUXOUT から R/N を出力 R カウンタ出力と同じタイミングになっている必要がある 6

7 MUXOUT の R カウンタ出力が得られない / 周波数が下にずれている ADF4116/7/8 のデータシートより REFinの最低入力レベルがある レベルが低すぎる (Rカウンタがカウントしない) 電源依存性もあるので注意! ギリギリだとRカウンタがカウントミスを起こして 周波数が下にずれていることがある 規定周波数より低い場合はスルーレートが満足できれば動作するものが多い ADIのPLL 製品はREF 入力は立下りが有効 7

8 MUXOUT の N カウンタ出力が得られない / 周波数が上にずれている RFinの入力レベルが十分かを確認するレベルが低すぎる (Nカウンタがカウントしない ) 周波数 ( 電源電圧 / 温度 ) 依存性もあるので注意! ギリギリだとNカウンタがカウントミスを起こして 周波数が上にずれていることがある ADF4116/7/8 のデータシートより 8

9 ロックしない原因を MUXOUT で確認 c) PFD チャージポンプとループフィルタ R/N カウンタに問題なければ ループフィルタに問題がありそう 位相検出器の極性設定を反転 チャージポンプ出力と VCO の V TUNE の間の極性が適切かを確認する ループフィルタの問題については ADisimPLL が推奨! MUXOUT から R/N を出力 9

10 2. ロックが時々はずれる / ノイズっぽい 10

11 ロックが外れる ノイズっぽい VCO 自体に SSB ノイズが多い VCO 電源のデカップリング VCO 自体の設計を見直し PLL としてのループゲインが低い (PFD 周波数が低い N の値が大きい ) 周辺のデジタル回路からのノイズ混入 RFin の入力レベルが低い VCO から PLL IC への信号レベルを増やす 適切なレベルかどうかは入力レベルを大きめにしておいて 入力に分圧抵抗を用意し 減衰量を増やしていき ロックしなくなるところを確認してみる REFin の入力レベルが低い 同上 部品選定やレイアウトが不適切 詳細は以下のスライドに説明 11

12 インジェクション ロッキング ( 周波数プリング ) 2 周波での VCO 引き込みのこと VCO 信号 (RFin) に別周波数の信号 ( 外部の不要波 ) が混入してしまった場合 不要波 もしくはその整数倍でロックしてしまう可能性がある 不要波にロックしなくても影響を受ける スプリアス特性が大幅に劣化 12

13 3. PLL で生じるリファレンス リーク ノイズ 13

14 ADF4117 の回路で生じたリファレンス リーク スプリアスのようす -70dBc 14

15 リファレンス リークの発生原因と低減 REFin から 1/R した信号 PFD( 位相比較器 ) 入力 VCO から 1/N した信号 チャージポンプ (CP) 出力 UP 側パルスが連続して出ている状態 CP 出力の電流パルスが LF のコンデンサを充電する ( ここで電圧変動は一部低減 ) 後段の LPF はループ特性には影響を ( ほぼ ) 与えず 電流パルスによるノイズを軽減 15

16 ADIsimPLL でリーク スプリアスを発生させたようす ( リーク電流 = 0.5nA で設定 ) -90dBc インテジャー N PLL は対応は難しくない リーク電流は一定周期のパルス列 ( 定常状態 ) ループフィルタで低減させることが ( だいたいの場合 ) できる フラクショナル N については 追って説明 16

17 4. 部品選定やレイアウト改善で特性改善 17

18 部品選定 グラウンドやパターンのレイアウトが不適切な場合の例 ( 以降のスライドで個々に説明 ) ループフィルタに用いる部品 V TUNE のパターン レイアウト 電源レギュレータ & デカップリング PLLリファレンス経路 デジタル インターフェース インダクタ 18

19 ループフィルタに用いる部品 他の信号ラインと干渉が生じないよう配置 大容量セラミックは振動すると圧電効果によるノイズが発生するので注意 ADIsimPLLでフィルタ定数とロック特性のパラメータが確認できる 19

20 V TUNE のパターン レイアウト PLL で一番重要なライン ましてや ハイ インピーダンスな 端子 デジタル リファレンス (REFin) その他の信号をピックアップし VCO 制御電圧を変調 SSB ノイズやスプリアスが増加 20

21 V TUNE のパターン レイアウト PLL IC V TUNE R17 TP SMA 図は V TUNE ライン (R17 を挟んで ) いくつか問題点が散見される 1) 外部 SMA 端子に接続 2) 余計なパターンが余計干渉を拾う 3) TP もノイズ増加の可能性 SMA 端子を取り去るとスプリアスが低減 VCO V TUNE 製造の利便性を考えると TP( テストポイント ) は残しておきたいが 設計上で 無くても良い ようにできるだけする パターンはできるだけ短く 単純になるようレイアウト 21

22 電源レギュレータ & デカップリング LDO は ADP151/150/3300 /3334 が良好 30uV rms 以下が良い このノイズはループゲインで ( ループ帯域内は ) 低減 電源ピンは 0.1 uf と 10 pf でそれぞれデカップリング コンデンサは PLL 電源端子にできるだけ近付ける 電源端子数が多く 端子直近でデカップリングできない場合は 反対面に実装 22

23 参照周波数 REFin 経路 REFin 信号は高純度のサイン波か矩形波 TCXO はクリップしたサイン波が多い REFin と VCO 信号 (RFin) とをアイソレーションする 相互の結合で SSB ノイズが増加 信号源が矩形波の場合に重要 高調波が VCO 信号 (RFin) と簡単に結合して ( 飛び込んで ) しまう 23

24 デジタル インターフェース CLK, DATA, LEのラインがある 20MHzで動作可能 不適切なレイアウトでアナログ信号部分に結合してしまう! CLK, DATA, LEはチップの反対側に配置されている CLKラインがRFinラインに対して電源から結合 デジタル信号はRFラインの間近に配置してはならない ( 要アイソレート ) この間で結合! RFin RFin AVDD ディジタル 24 部品面 内層 L3

25 インダクタの注意点 良好なタンク回路を実現するためには high Q のインダクタが必須 インダクタ間の相互インダクタンスで インダクタンス値が変化しないように注意 複数のインダクタは直角に配置 ワイヤ巻線型インダクタが一般的に良好 Q が高い レイアウト ( 向き ) で結合を低減可能 25

26 5. SSB ノイズレベルを低くしたい 26

27 フラクショナル N PLL なら SSB ノイズを低減できる 位相ノイズ量が低減 比較周波数を高く設定可能 ループ帯域幅は RF 周波数ステップに依存しない ( 広く取れる ) PFD 周波数は RF 周波数ステップよりかなり高い! DIV = N + FRAC/MOD なので たとえば PFD = 5MHz で RFout = MHz なら N = /500 FRAC-N 位相ノイズ = ノイズ フロア + 10log f PFD + 20log Nから INT-N PFD = 10k & N = dB FRAC-N PFD = 5M & N = dB でノイズ フロアが上昇 (FRAC-Nの方が小さい) RF INT-N 27dB 改善 ループ帯域 > f STEP /10 にできる f 27

28 CNR を求めながら適切なループ帯域幅を設定 ここに VCO の位相雑音をパラメータとして入れられる Phase Noise (dbc/hz) Edit -150 > Report Optionから Phase Noise at 415MHz VCO TOTAL k 10k 100k 1M Frequency (Hz) Total Loop Filter Chip Ref VCO 帯域を指定 Report 画面の表示 表示形式を指定 28

29 6. フラクショナル N PLL 特有の問題点 29

30 よくあるトラブル フラクショナル N だと SSB ノイズが多い この例は PFD = 1.6MHz, ループ帯域 = 15kHz としたもの dbm 0 SoftPlot Measurement Presentation Trace A dbm 0 SoftPlot Measurement Presentation Trace A Start: MHz Stop: MHz Res BW: 30 khz Vid BW: 30 khz Sweep: 50 ms 13/03/ :45:48 SPAN5M~1.SPT HP8561B, Start: MHz Stop: MHz Res BW: 300 khz Vid BW: 300 khz Sweep: 50 ms 13/03/ :45:16 SPAN20~1.SPT HP8561B,003 Span = 5MHz Span = 20MHz 30

31 PFD 周波数とループ帯域幅の比に注意 ΣΔのノイズがループ帯域内に混入しVCOを変調 PFD 周波数とループ帯域幅の比は200 倍以上にする スペアナのスパンを広げるとΣΔのノイズが繰り返しスペクトルとして見えるので判断もできる RF/REFが整数になる周波数 (INT-Nとなる) でスプリアスが消えるか? dbm SoftPlot Measurement Presentation Trace A Span = 20MHz 解決方法は PFD 周波数を上げるかループ帯域幅を低くする Start: MHz Stop: MHz Res BW: 300 khz Vid BW: 300 khz Sweep: 50 ms 13/03/ :45:16 SPAN20~1.SPT HP8561B,003

32 フラクショナル N で生じるスプリアスのメカニズム ΣΔ フラクショナル スプリアス ディザ回路オフでΣΔ 量子化ノイズがスプリアスとして現れる 本来はループフィルタで減衰する ディザ回路をオン ( Low Spur Mode) にすると広帯域にノイズが広がる インテジャー境界スプリアス RF 周波数とREF 周波数 ( の高調波 ) 間のビート RF 周波数がREF x Nに近いと問題 ループフィルタで減衰するものではあるが VCOとRFin 間にアイソレーション バッファを入れると低減できる ディザ回路をオン ( Low Spur Mode) でも低減できない リファレンス (PFD) スプリアス PFDノイズのフィードスルー RFinからVCO 経路に逆流 VCOとRFin 間にアイソレーション バッファを入れると低減できる 32

33 フラクショナル N で生じるスプリアスをデバッグする PFDのN 倍か? それとも1/2,1/3,1/6 倍など分数倍か? Low Spur Modeにするとスプリアスが消えるか? RF/REFが整数になる周波数でスプリアスが消えるか? ならば ΣΔフラクショナル スプリアス と判定できる スプリアスの周波数はPFD 周波数のN 倍か? Low Spur Modeにしてもスプリアスが残っているか? ならば インテジャー境界スプリアス と判定できる キャリアからのオフセットはPFD 周波数か? ならば リファレンス (PFD) スプリアス と判定できる 33

34 生じるスプリアスの発生源切り分け例 RFout = MHz スプリアスが 1725MHz に見える これは PFD = 25MHz x 51 Low Spur Mode にしてもスプリアスが残っている インテジャー境界スプリアス と判定できる 34 PHASE NOISE (dbc/hz) kHz LOOP BW, LOW NOISE MODE RF = MHz, PFD = 25MHz, N = 68, FRAC = 101, MOD = 125, I CP = 625mA, DSB INTEGRATED PHASE ERROR = 0.23 ー RMS SIRENZA 1750T VCO 170 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) Low Noise Mode PHASE NOISE (dbc/hz) kHz LOOP BW, LOW SPUR MODE RF = MHz, PFD = 25MHz, N = 68, FRAC = 101, MOD = 125, I CP = 625mA, DSB INTEGRATED PHASE ERROR = 0.36 RMS SIRENZA 1750T VCO 170 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) Low Spur Mode

35 7. ロックアップを高速にしたい 35

36 周波数切り替えを高速化 Fast Lock を用いる 周波数変更時のループフィルタの時定数を高速にする それによりロックアップ時間が高速化 この SW をオンすることで V Supply V+ F out Vcc1 Fin /Fin Osc In Gnd 13 LE 12 Data Reference 11 Clock 10.0MHz抵抗 10 R1a CE が 無くなり時定数が高速化 7 CPo 2 FLo 1 ADF4116/7/8 Gnd Gnd Gnd 3 Vcc2 Vp 4 15 MUXOUT C1 7.59nF C2 36.6nF R1 10.5k R1a 10.5k Ct 0F VCO 12.0MHz/V 36 Notes:

37 ADIsimPLL で Fast Lock を設定したようす Abs Frequency Error (Hz) 100M 10M 1M 100k 10k 1k Fast Lock オン Freq Error Fast Lock オフ 位相余裕 45, Loop BW 500Hz, ADF m Time (ms) 37

38 フラクショナル N 型 PLL を用いる (ADF4150 で INT-N モードと FRAC-N モードでの比較 ) Abs Frequency Error (Hz) 100M 10M 1M 100k 10k 1k Freq Error FRAC-N PFD = 13MHz, BW = 50kHz INT-N PFD = 100kHz, BW = 10kHz 100m Time (us) 38

39 補足 ADF4156 で可能なサイクル スリップの軽減 サイクル スリップ はフラクショナル N PLL でよく発生する PFD での位相誤差累積量が PLL 補正量より大きい場合 ( ループ フィルタが狭い場合 ) ADF4156 はサイクル スリップ軽減回路がついている! 高速ロックアップが可能 1.84 Frequency 1.82 Frequency (GHz) 軽減回路オン 軽減回路オフ Time (us)

40 補足 サイクル スリップのメカニズム REF = 12kHz RF/N = 10kHz PFD UP OUT PFD DOWN OUT 位相差に応じて差分が大きくなるはずが ゼロに戻ってしまう! 40

41 まとめ PLL 回路でのトラブル解決技法と性能改善技法を説明 PLL はフィードバック ( 帰還 ) 回路 PLL がロックしない場合は Lock Detect と MUXOUT 端子を活用 入力レベルが低くなっている場合も多い 位相 (SSB) ノイズの低減方法を例示した 部品選定やレイアウトに注意 ( 特性が劣化 ) フラクショナル N PLL 特有の問題点と解決方法を示した ロックアップの高速化について示した 41

42