パワーMOSFETの特性
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- あつみね ふしはら
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1 2015 年 3 月 2 日 パワー MOSFE の特性 群馬大学 松田順一 1
2 概要 パワー MOSFE の用途 基本構造 (DMOS と UMOS) 出力特性 静的ブロッキング特性 順方向伝導特性 MOS 表面物理 閾値電圧 チャネル抵抗 DMOSFE 特性オン抵抗 DMOS セル最適化 UMOSFE 特性オン抵抗など 周波数応答 スイッチング性能 ターンオン過渡解析 ターンオフ過渡解析 d/d 適応性 SOA(Safe Operaing Area) バイポーラ /MOS セカンドブレークダウン 内蔵ダイオード 高温特性 オン抵抗 トランスコンダクタンス 閾値電圧 高耐圧パワー MOSFE(Baliga s FOM for unipolar device) トレンド ( 注 ) 群馬大学アナログ集積回路研究会第 70 回講演会 (2007 年 9 月 28 日 ) 資料から作成 2
3 Id(A) パワー MOSFE の用途 ( 全体 ) 玩具用モータ駆動 PC 電源用 DC-DC コンバータ 車載電装用パワーステアリング ABS モータソレノイド駆動 PDP 用ドライバースイッチ 通信機器用オンボード電源 各種小型機器用 Li イオン電源保護 DC-DC コンバータなど dss() PPC FAX 用モータ駆動液晶 用バックライト (CCFL) (NEC エレクトロニクスの資料を元に作成 ) スイッチング電源インバータ照明 3
4 ハ ワーハ イホ ーラトランシ スタと ハ ワー MOSFE との特性比較 パワーバイポーラトランジスタ 電流制御 ベース電流 : 大 ( オン状態 : コレクター電流の 1/5~1/10) 高速ターンオフ時 : 逆ベースドライブ必要 複雑回路 高価 セカンドブレークダウンに弱い パワーバイポーラトランジスタの並列接続 : 難 温度と共に順方向電圧低下 パワー MOSFE 電圧制御 ゲート容量の充放電電流 ゲート駆動回路 : 簡単 スイッチングスピード : バイポーラトランジスタより数オーダ速い セカンドブレークダウンに強い パワー MOSFE の並列接続 : 容易 温度と共に順方向電圧上昇 ( 並列素子間で電流の均一化 ) 4
5 DMOSFE 断面構造 ソースソースゲート N + N + Pベース Pベース N - N + ドレイン 5
6 UMOSFE 断面構造 ソース ソース N + N + Pベースゲート Pベース N - N + ドレイン 6
7 パワー MOSFE の出力特性 ON ( チャネル抵抗 + ドリフト領域の抵抗 ドリフト領域の抵抗 ( 高ゲート電圧印加時 )) I DS 4 飽和領域 電流制限として使用 S 3 2 I DS 3 2 アバランシェ破壊 1 g I DS S DS DS g 大 ゲート電圧小でもドレイン電流大 B DS ゲート電圧 = ソース電圧 7
8 逆電圧印加時のパワー MOSFE 特性 DS K 0. 7 ダイオード ( P ベースと N - ドリフト ) の順方向動作 少数キャリア伝導 I DS 正のゲート電圧印加時 多数キャリア伝導 パワー MOSFE ダイオードの代用 ( 低電圧 (<5) スイッチモードの電力供給 ) [ 同期整流 ( ゲート信号は供給電圧に同期 ) 低 on の達成 ] 8
9 パワー MOSFE における 静的ブロッキング特性決定要因 N - ドリフトと P ベース間の逆接合耐圧 ゲート酸化膜耐圧 寄生バイポーラトランジスタの活性化 P ベース領域内空乏層のリーチスルー N + エミッタ ( ソース ) と P ベース間の順バイアス化 ( リーチスルーがない場合 N + エミッタ ( ソース ) と P ベースは同電位 ) 構造要因による電界集中 DMOS セル N - ドリフトと P ベース間接合の曲がり UMOS セル トレンチゲートコーナー 9
10 典型的なドーピングプロファイル - パワー MOSFE- ドーピング密度 P ベース内で空乏層広がりによるリーチスルーのない事が重要 X SN X SP ピークドーピング ピークドーピング 閾値電圧制御 X P X N ネットドーピング ( キャリア密度 ) チャネル長 (P ベース ) N D ソース X N P ベース X P N - ドリフト x 10
11 P ベース内の空乏層広がり - ブレークダウン時 - チャネル長 1μ 以下のデバイスは達成困難 低電圧動作デバイスで可能 By B. Jayan Baliga 11
12 DMOSFE の空乏層形状比較 ゲート 高ドレインバイアス ソース N + N + N - ソース 低ドレインバイアス 小セルスペース 空乏層曲率 : 小 ( 高ドレイン電圧 ) ソース ドレイン N + ゲート ソース N + N - N + 大セルスペース 空乏層曲率 : 大 ( 高ドレイン電圧 ) 低ブレークダウン電圧 N + ドレイン 12
13 ケ ート幅とフ レークタ ウン電圧 (DMOS セル ) ゲート幅小 ブレークダウン電圧上昇 N D 小の場合 より大きなのゲート幅からブレークダウン電圧上昇 ( 空乏層広がり大のため ) By B. Jayan Baliga 13
14 UMOSFE における高電界 ソース ソース N + N + Pベース ゲート Pベース N - 空乏層端高電界箇所 N + ドレイン 高電界の発生 1 トレンチ深さが P ベース /N - 接合をかなり超えた場合 2 トレンチ間のスペースが増大した場合 対策 1 トレンチ深さ P ベース深さを少し超える程度に設定 2 トレンチ間スペース できる限り狭く設定 ( 低 on にも有効 ) 14
15 仮定 1 絶縁膜 : 無限の抵抗率 2 電荷 : 半導体中とメタル電極中に存在 3 半導体とメタル間の仕事関数差 : 無 MOS 表面状態 - フラットバンド 蓄積 - Q C 0 FB MS ox 真空レベル q 0 q q M E C M E F E C q B 0 E i M E F q B E i S E F S E F E E 金属酸化膜半導体 金属酸化膜半導体 フラットバンド 蓄積 15
16 MOS 表面状態 - 空乏 反転 - E C E C E i S E F q S E i E 0 S E F E 0 M E F M E F 金属酸化膜半導体 金属酸化膜半導体 空乏 反転 16
17 半導体電荷 QS(C/c 2 ) 半導体電荷の表面電位依存性 1.E-04 P 型 Si N A = c -3 1.E-05 蓄積 強反転 1.E-06 1.E-07 2 B 1.E-08 空乏 弱反転 1.E 表面電位 Ψ S () 17
18 最大空乏層幅 (μ ) 最大空乏層幅のドーピング密度依存性 10.0 S 2 B 1.0 W 2 s qn A 4 k s A 2 B ln 2 q N A ni E+13 1.E+14 1.E+15 1.E+16 1.E+17 ドーピング密度 (c -3 ) N 18
19 閾値電圧 () 閾値電圧 N+ ポリ Si ゲート 界面固定電荷 Q 0 = c ゲート酸化膜厚 ox (A ) 2 FB P 型基板 (c -3 ) B Q C NA=1e14 NA=1e15 NA=1e16 NA=1e17 NA=1e18 0 界面固定電荷の影響 -2 1.E+02 1.E+03 1.E+04 S ox 19
20 MOSFE 電流式とチャネル抵抗 S ox ns CH DS S ox ns DS DS S ox ns DS S ox ns L DS DS C Z L L Z C L Z C I d C Z dy I d I d DS ゲート N + N + y dy L P 基板ソースドレイン ) ( ) ( ) ( y C y Q y Q Z dy d S ox n n ns : 小 DS 20
21 MOSFE 電流式 ( 飽和領域 ) ソース ゲート ドレイン P 基板 N + N + L ドレイン電流 ( 飽和領域 ) ゲート電圧で制御 I I g DS DS s nsc 2L 2 ns ox 2 s S, L D DS L L qn di d DS C S ox Z Z ns S C ox Z L 2, S DS S 2 A : ピンチオフ点 21
22 抵抗率とシート抵抗 qnc Q Q c qn b a b a c bc a bc a qn a bc qn bc a qn bc E qn bc qnv I B s B s B B B B ' ' 1 : 1, シート抵抗導電率 抵抗率 a c b I a E v BE 22
23 DMOSFE の抵抗成分 ソース CS N CH ゲート A J N + P ベース ソース D N - SB N + CD ON ドレイン CS N CH A J D SB CD 23
24 DMOS セルの断面図 - オン抵抗解析 - W 0 X P ソース N L 2 N+ L N x y a dx ゲート JFE 領域抵抗 ドリフト領域抵抗 N + 基板 ドレイン 24
25 DMOS セルの抵抗成分 1 基板抵抗 ( 単位面積当り ), : 基板抵抗率 SB, : 基板厚 SB, SP SB SB SB SB ソース抵抗 ( 単位面積当り ) 1 L L 2, : N 領域シート抵抗 N, SP SN N SN 単位面積当りの抵抗 セル当りの抵抗 : 1 セル面積 : S S S 25
26 DMOS セルの抵抗成分 2 チャネル抵抗 ( 単位面積当り ) CH, SP 蓄積層抵抗 ( 単位面積当り ) A JFE 領域の抵抗 ( 単位面積当り ) LCH L 2 2 nscox L 2X P L 2 2 C K, SP, K ns ox X W L 2 D P 0 J, SP D L 2X P 2W 0, 0.6 : ドリフト層抵抗率 26
27 DMOS セルの抵抗成分 3 ドリフト領域抵抗 ( 単位面積当り ) 隣接セルと電流パスに重なりがない場合 隣接セルと電流パスに重なりがある場合 単位面積当りに換算 a a L a a Z dx Z x a D SP D D D D ln 2 2 ln, 0 0 0, ln 2 2 W X W X L L L P D P D SP D 27
28 DMOS セルの抵抗成分 4 コンタクト抵抗 ( 単位面積当り ) ドレイン側 DC ソース側,, SP C C A, Cell SC, SP C CS ACS 理想的なオン抵抗 : コンタクト抵抗率 A : コンタクト面積 ドリフト領域を均一に電流が流れる場合のドリフト領域の抵抗 ON, SP ON, SP WD q N n WD q N p D A B PP 2.5 (, nチャネル ) 2.5 B (, pチャネル ) PP 28
29 単位面積当りのオン抵抗 (Ω c 2 ) DMOS セルの最適化 1 - オン抵抗のゲート長依存性 : 低耐圧 Poly-Si ウィンドウ :16μ Bpp=50 on, ideal 0.1Ω c ch,sp A,sp J,sp D,sp oal Poly-Si ゲート長 (μ ) on 低減 :1 チャネル密度増大 2 チャネル長減少 3 ゲート酸化膜厚減少 29
30 単位面積当りのオン抵抗 (Ω c 2 ) DMOS セルの最適化 2 - オン抵抗のゲート長依存性 : 高耐圧 Poly-Si ウィンドウ :16μ Bpp=500 on, ideal 33 Ω c ch,sp A,sp J,sp D,sp oal Poly-Si ゲート長 (μ ) 高耐圧デバイス : オン抵抗 理想的なオン抵抗に近づく 30
31 単位面積当りのオン抵抗 (Ω c 2 ) DMOS セルの最適化 3 - オン抵抗のゲート長依存性 : チャネル密度増加 Poly-Si ウィンドウ :8μ Bpp=50 on, ideal 0.1Ω c ch,sp A,sp J,sp D,sp oal Poly-Si ゲート長 (μ ) on 低下 :1 チャネル密度増加 2P ベース領域下での電流広がり 31
32 UMOSFE のオン抵抗解析 L N W 2 2 N + W ソース L CH P ゲート x y N + ドレイン 32
33 UMOSFE の抵抗成分 1 チャネル抵抗 ( 単位面積当り ) ドリフト領域抵抗 ( 単位面積当り ) N+ ソース領域抵抗 ( 単位面積当り ) ox ns CH SP CH C W W L 2, 2 ln 2, D D D SP W W W W W W N N SP N W W W, 縦方向に電流が流れることを仮定 33
34 UMOS セルの抵抗成分 2 N+ 基板抵抗 ( 単位面積当り ) SB, SP コンタクト抵抗 ( 単位面積当り ) ドレイン側 ソース側 DC, SP SC, SP SB C SB W W C W 34
35 単位面積当りのオン抵抗 (Ω c 2 ) UMOS オン抵抗のセルピッチ依存性 Bpp=50 on, ideal 0.1Ω c ch,sp D,sp sb,sp oal UMOS セルピッチ (μ ) UMOS セルピッチ : 小 オン抵抗 : 小 35
36 周波数応答 - ゲート抵抗と入力容量 - ゲート抵抗による周波数応答 f 入力容量による周波数応答 ( 最大周波数 ) f in 1 2C g 2C IN IN, : ゲート抵抗 の低減 : ポリSiゲートポリサイドゲート 入力ゲート電流 = 出力ドレイン電流 i 2fC IN IN i g OU 36
37 DMOS セルにおける容量成分 ソースメタル ゲート C O o g N + C N CP C D P ベース C C M IN 1 C S g C L M C D N - ドリフト C S C N C P C O 37
38 DMOS セルにおける入力容量の低減 ソース ゲート N + P P ベース L P N + 基板 ドレイン 1ゲート端でのドレイン-ゲート間容量低減と電界低減 P 領域 2JFE 領域狭幅化 onの増大 38
39 スイッチング時間解析用回路 ターンオン 0 A I L L i クランピングダイオード ターンオフ A 0 L s 寄生インダクタンス S I C D D パワー MOSFE S C S S 39
40 パワー MOSFE のターンオン過渡特性 ゲート電圧 S パワーロス P A ドレイン電流 I DS I L 初期条件 1 =0, I DS =0, DS = S 2 ダイオードオン状態 3 =0 でゲート端子に階段電圧 ( A ) 印加 ドレイン電圧 S DS F L S 小の場合成立
41 ターンオン過渡特性解析 1 1 : ターンオン遅延時間 ( S ) S ( ) 1 A 1 e C S C C S D 2 : 電流移管 ( ダイオード パワー MOSFE) I DS ( ) 2 g C D ln 1 1 A C C g 1 e S C S C D A ln g A I g A S D L 仮定 1 I L : スイッチンク 期間一定仮定 2 ダイオードのリバースリカバリー電流無仮定 3 パワー MOSFE 特性 ( 飽和 ) の線型性 41
42 ターンオン過渡特性解析 2 3 : パワー MOSFE ドレイン電圧低下 ( S F ) ケ ート電圧一定 ( ハ ワー MOSFE を流れる I L が一定のため ) ケ ートへの入力電流 ミラー容量 C M (=C D ) を充電 P L S g I F DS L A D F S D DS D L A D S DS L A P A g I C C I d d d d g I C g I I ) (,, 1 ) ( パワーロス小 と C D 小 42
43 パワー MOSFE のターンオフ過渡特性 パワーロス ゲート電圧 S A P ドレイン電流 ドレイン電圧 I L I DS DS S 初期条件 1 = A, I DS =I L, DS = F 2 ダイオードオフ状態 3 =0 でゲート端子印加電圧 0( 急峻 ) L S 小の場合成立 F
44 ターンオフ過渡特性解析 1 4 : ターンオフ遅延時間 ( ゲート電圧低下 : ドレイン電流 =I L ) S S ( 4 A e ) 4 C C I g L S S C D C A D e 4 ln C S C I を介してゲート容量の放電 D A L g 44
45 ターンオフ過渡特性解析 2 5 : パワー MOSFE ドレイン電圧上昇 ( F S ) ケ ート電圧一定 ( ハ ワー MOSFE を流れる I L が一定のため ) ケ ート電流 ミラー容量 C M (=C D ) を放電 P L S g I S DS L F S D D DS D D L F DS L S g I C C I d d d d C g I g I I ) (,, ) (
46 ターンオフ過渡特性解析 3 6 : パワー MOSFE ゲート電圧低下 ( P ) I S DS ( ) ( ) I g e CSCD g I e L L C S C ダイオードオン 寄生インダクタンス L S : 小 ドレイン電圧オーバーシュート : 小 寄生インダクタンス L S : 大 & ドレイン電流変化 : 大 ドレイン電圧オーバーシュート : 大 (MOSFE の耐圧を越す可能性有 ) L C C ln 1, I ( ) 0 6 S D DS 6 g D I g ゲート電圧の低下と共にドレイン電流の低下 パワーロス小 と C D 小 C D 小 1 ゲート電極の切断 2 ドリフト領域上酸化膜の厚化 46
47 パワー MOSFE 等価回路 - 高 d/d 誘起ターンオン解析用 - I M1 C D D C DB d d I M 2 NPN C S S B BE S 1 IM 1 起因 :MOSFE オン 2 IM 2 起因 : 寄生バイポーラトランジスタオン 47
48 高 d/d 誘起ターンオン - ゲート抵抗による電圧降下起因 :IM 1 - dv/d の限界 S S S I M1 d CD d パワー MOSFEオン パワー MOSFEオフ d d C D 高 d/d を得るには 1 低インピーダンスゲートドライブ回路 2 高 ( 但し on 大 ) ( 注 ) 高温での 低下により 本モードによるターンオン加速 本モード : 一般的に非破壊 1d/d によるゲート電圧は を大きく上回らない 2 デバイス電流は高デバイス抵抗により限定される 48
49 高 d/d 誘起ターンオン - 寄生バイポーラトランジスタ起因 :IM 2 - dv/d の限界 BE BE BE BI M 2 bi bi d BCDB d 寄生ハ イホ ーラトランシ スタオン 寄生ハ イホ ーラトランシ スタオフ d d : ヘ ース抵抗 bi C 高 d/d を得るには B 小 P ベースのドーピング : 増加 N + の長さ (LN + ): 縮小 : エミッタ- ヘ ース間 ( 注 ) ドレイン電圧増大 高温で本モードによるターンオン加速 ドレイン電圧増大 B 増大 (P ベース内の空乏層拡大による ) 高温 bi 低下 B 増大 ( 移動度低下による ) bi B 順方向電圧 B DB 49
50 パワー MOSFE の内部抵抗と容量 - 高 d/d: 寄生バイポーラトランジスタ起因 - ソースメタル ゲート P ベース N L N A B C DB 空乏層端 Nドリフト A 点で B を流れる電流により順方向バイアス 寄生バイポーラトランジスタオン 50
51 バイポーラ セカンド ブレークダウン ドレイン電流増大による耐圧低下 P ヘ ース抵抗依存 (N + 下の寄生バイポーラトランジスタオン ) ドレイン電圧増大 ( アバランシェ電圧近傍 ) Pベース領域への電流増大 ( インパクトイオン化 ) N + エミッタとPベース間が順方向バイアス N + エミッタ端 (A 点 ) で寄生バイポーラトランジスタオン (B CEO 0.6 B CBO ) I C の増大 B セカンドブレークダウン電圧 D, SB 1 1 q I k B 0 n I 0 : 飽和電流 セカンドブレークダウン電圧増大 B 小 : ディープ P + 拡散 51
52 パワー MOSFE における 寄生バイポーラトランジスタ ソース I S ゲート I B N I E A I M D B I C N ードリフト S B NPN N + 基板 ドレイン I D 52
53 MOSFE セカンド ブレークダウン ドレイン電流増大による耐圧低下 基板ハ イアス依存 ( チャネル下の寄生ハ イホ ーラトランシ スタオン ) ドレイン電圧増大 ( アバランシェ電圧近傍 ) P ベース領域への電流増大 ( インパクトイオン化 ) 基板バイアス増大 チャネル下の寄生バイポーラトランジスタオン I M の増大 セカンドブレークダウン電圧 D, SB B 1 n 1 B B, I D セカンドブレークダウン電圧増大 B 小 : ディープ P + 拡散 53
54 パワー MOSFE の典型的な SOA 電流制限 ストレス印加時間 電力制限 耐圧 500 j=150 電圧制限 By B. Jayan Baliga 54
55 パワー MOSFE 内蔵のダイオード - スイッチング特性 - ソース ソース ソース P ベース N + N + P ベース ゲート N - 内蔵ダイオード N + ドレイン ドレイン 内蔵ダイオード PiN ダイオードの様に振舞う ( 高電圧仕様 ) 電流定格 パワー MOSFE= 内蔵ダイオード (100A/c 2 以下 ) リバースリカバリー特性 スローリバースリカバリー (N - : 高ライフタイム ) ( 対策 : 電子線照射 ) 55
56 パワー MOSFE 内蔵のダイオード - 寄生バイポーラトランジスタ動作 - ソース ゲート P ベース N + P P B I N - ドリフト N + 基板 リバースリカバリー電流 I による寄生バイポーラトランジスタオン対策 : B 低減 P + 拡散領域の形成 56
57 オン抵抗 温度特性 - オン抵抗とトランスコンダクタンス - 温度上昇と共に増大 ( 移動度の低下 ) デバイス安定化と並列接続可能 電流分布の均一化 熱暴走の防止 トランスコンダクタンス ( ) on(25 ) 300 温度上昇と共に低下 ( 移動度の低下 ) g ( ) g(25 ) on
58 閾値電圧 温度上昇と共に低下 d d d d d d B B 1 温度特性 - 閾値電圧 - 1 sqn C ox B E g ( 2q A 0) 2 B P 基板の場合 閾値電圧の温度変化大 : 1 ゲート酸化膜厚が厚い 2 基板ドーピングレベルが高い 58
59 高耐圧パワー MOSFE 理想的な単位面積当りのオン抵抗 on, sp( ideal) N D WD qn D 2 sec, 2qB 3 s E : Baliga s figure of c n 2 4B E W s D 3 c n 2B E c eri for unipolar devices aas / Si 12.7, SiC / Si 200 SiC UMOSFE 反転層電荷の移動度が Si デバイスに比べ低いためチャネル抵抗大 ブレークダウン電圧が 1000 を越えると Si デバイスに対し有効 59
60 Baliga-pair パワースイッチ Si MOSFE オン時飽和動作 ( 電流限定 ) FBSOA 拡大 ユニポーラデバイス 高速スイッチ 内蔵フライバックダイオード ( ショットキーバリア ) 低オン抵抗 高速スイッチ ソース JFE N + チャネル a ショットキーバリアー N - ドリフト N + 基板 Si 低耐圧 MOSFE ノーマリーオン ゲート B M SiC 高耐圧 MESFE S B S M D M S SiC SiC D SiC D B ドレイン on,sp 理想の on,sp 1000 耐圧 オン状態の電圧降下
61 トレンド パワー MOSFE 200 以下での使用 ( ハ ワーハ イホ ーラトランシ スタの置換え ) 用途 : スイッチング電源 コンピュータ周辺機器 車載電装など 理由 : 1 低パワー入力 ( ゲート ) の電圧制御 2on の安定した負温度係数 3 ワイドな SOA 4 高速スイッチング 200 を超える場合 用途 :PDP 用ドライバー インバータ照明 ( 高周波を必要とする用途に使用 ) スーパージャンクション MOSFE 600 用として使用 家電機器用電源 AC アダプター内での電力変換など 70~100 領域への適用 1000 以上の領域への適用 SiC デバイス 将来 on,sp 低減デバイスとして有効 on,sp を 1/200(Si と比較 ) に低減 ( 理論的 ) 61
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第 3 章トランジスタと応用 トランジスタは基本的には電流を増幅することができる部品である. アナログ回路では非常に多くの種類のトランジスタが使われる. 1 トランジスタの発明 トランジスタは,1948 年 6 月 30 日に AT&T ベル研究所のウォルター ブラッテン ジョン バーディーン ウィリアム ショックレーらのグループによりその発明が報告され, この功績により 1956 年にノーベル物理学賞受賞.
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バイポーラトランジスタ シリコン NPN 三重拡散形 1. 用途 電力増幅用 2. 特長 (1) 高耐圧です : V CEO = 230 V ( 最小 ) (2) 2SA1943Nとコンプリメンタリになります (3) 100Wハイファイオーディオアンプ出力段に最適です 3. 外観と内部回路構成図 1. ベース 2. コレクタ ( 放熱板 ) 3. エミッタ TO-3P(N) 4. 絶対最大定格 (
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4.1 I-V 特性 MOSFET 特性とモデル 1 物理レベルの設計 第 3 章までに システム~ トランジスタレベルまでの設計の概要を学んだが 製造するためには さらに物理的パラメータ ( 寸法など ) が必要 物理的パラメータの決定には トランジスタの特性を理解する必要がある ゲート内の配線の太さ = 最小加工寸法 物理的パラメータの例 電源配線の太さ = 電源ラインに接続されるゲート数 (
More information3.5 トランジスタ基本増幅回路 ベース接地基本増幅回路 C 1 C n n 2 R E p v V 2 v R E p 1 v EE 0 VCC 結合コンデンサ ベース接地基本増幅回路 V EE =0, V CC =0として交流分の回路 (C 1, C 2 により短絡 ) トランジスタ
3.4 の特性を表す諸量 入力 i 2 出力 負荷抵抗 4 端子 (2 端子対 ) 回路としての の動作量 (i) 入力インピーダンス : Z i = (ii) 電圧利得 : A v = (iii) 電流利得 : A i = (iv) 電力利得 : A p = i 2 v2 i 2 i 2 =i 2 (v) 出力インピーダンス : Z o = i 2 = 0 i 2 入力 出力 出力インピーダンスの求め方
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ディスクリート IGBT シリコン N チャネル IGBT 1. 用途 電圧共振インバータスイッチング専用 注意 : 本資料に掲載されている製品を上記以外の用途に使用しないでください 2. 特長 (1) 第 6.5 世代品 (2) RC 構造によるダイオード内蔵 (3) 取り扱いが簡単なエンハンスメントタイプ (4) スイッチング時間が速い IGBT : t f = 0.20 µs ( 標準 ) (I
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光検出器 pin-pd 数 GHzまでの高速応答する光検出器に pin-フォトダイオードとアバランシェフォトダイオードがある pin-フォトダイオードは図 1に示すように n + 基板と低ドーピングi 層と 0.3μm 程度に薄くした p + 層からなる 逆バイアスを印加して 空乏層を i 層全体に広げ 接合容量を小さくしながら光吸収領域を拡大して高感度にする 表面より入射した光は光吸収係数 αによって指数関数的に減衰しながら光励起キャリアを生成する
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Fuji Power MOSFE 電力計算方法 Design ool Cher. 概要 MOSFE を使用する上で許容される損失を超えていないか確認する必要があります しかし MOSFE の損失は電力計などによる測定ができないため オシロスコープなどによりドレイン ソース間電圧 ドレイン電流 D 波形から計算しなくてはなりません 本資料では MOSFE の損失計算方法を提示します また付属として損失計算補助ツールの使用方法も併せて提示します
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ディスクリート IGBT シリコン N チャネル IGBT 1. 用途 電圧共振インバータスイッチング専用 注意 : 本資料に掲載されている製品を上記以外の用途に使用しないでください 2. 特長 (1) 第 6.5 世代品 (2) RC 構造によるダイオード内蔵 (3) 取り扱いが簡単なエンハンスメントタイプ (4) スイッチング時間が速い : IGBT t f = 0.16 µs ( 標準 ) (I
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東芝電界効果トランジスタシリコン P チャネル MOS 形 (U-MOSⅥ) TJAM3 TJAM3 スイッチングレギュレータ用 オン抵抗が低い : R DS (ON) = 63 mω ( 標準 ) 順方向伝達アドミタンスが高い : Y fs = 5 S ( 標準 ) 漏れ電流が低い : I DSS = μa ( 最大 ) (V DS = V) 取り扱いが簡単なエンハンスメントタイプです : V th
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3 端子正定電圧電源 概要 シリーズは, シリーズレギュレータ回路を,I チップ上に集積した正出力 3 端子レギュレータ IC です 放熱板を付けることにより,1A 以上の出力電流にて使用可能です 外形 特徴 過電流保護回路内蔵 サーマルシャットダウン内蔵 高リップルリジェクション 高出力電流 (1.5A max.) バイポーラ構造 外形, FA 1. IN 2. GND 3. OUT DL1A 1.
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