RMWV3216A Series Datasheet

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ゆりないそみ
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1 32Mbit 低消費電力 SRAM (2M word 16bit) R10DS0259JJ0100 Rev.1.00 概要 RMWV3216A シリーズは 2,097,152 ワード 16 ビット構成の 32M ビットスタティック RAM です Advanced LPSRAM 技術を採用し高密度高性能低消費電力を実現しておりますしたがって RMWV3216A シリーズはバッテリバックアップシステムに最適ですまた RMWV3216A シリーズは 48 ボールファインピッチ BGA(FBGA 0.75mm ボールピッチ)に収納されており高密度実装に最適です特長 3V 単一電源 :2.7V ~ 3.6V アクセス時間 :55ns (max.) 消費電流 : スタンバイ時 :1.0µA (typ.) データ入力と出力が共通端子ですスリーステート出力すべての入出力が TTL コンパチブルですバッテリバックアップ動作が可能です製品ラインアップ Part Name Access time Temperature Range Package RMWV3216AGBG-5S2 55 ns -40 ~ +85 C 48-ball FBGA with 0.75mm ball pitch R10DS0259JJ0100 Rev.1.00 Page 1 of 13

2 ピン配置 A LB# OE# A0 A1 A2 CS2 B DQ15 UB# A3 A4 CS1# DQ0 C DQ13 DQ14 A5 A6 DQ1 DQ2 D Vss DQ12 A17 A7 DQ3 Vcc E Vcc DQ11 NC A16 DQ4 Vss F DQ10 DQ9 A14 A15 DQ6 DQ5 G DQ8 A19 A12 A13 WE# DQ7 H A18 A8 A9 A10 A11 A20 48-ball FBGA (TOP VIEW) ピン説明 V CC V SS Pin name Power supply Ground A0 to A20 Address input DQ0 to DQ15 Data input/output CS1# Chip select 1 CS2 Chip select 2 OE# Output enable WE# Write enable LB# Lower byte select UB# Upper byte select NC No connection Function R10DS0259JJ0100 Rev.1.00 Page 2 of 13

SS Pin name Power supply Ground A0 to A20 Address input DQ0 to DQ15 Data input/output CS1# Chip select 1 CS2 Chip select 2 OE#

3 ブロックダイアグラム UPPER or LOWER BYTE CONTROL 動作表 CS1# CS2 WE# OE# UB# LB# DQ0~7 DQ8~15 Operation H X X X X X High-Z High-Z Stand-by X L X X X X High-Z High-Z Stand-by X X X X H H High-Z High-Z Stand-by L H H L L L Dout Dout Read read L H H L H L Dout High-Z Read in lower byte L H H L L H High-Z Dout Read in upper byte L H L X L L Din Din Write L H L X H L Din High-Z Write in lower byte L H L X L H High-Z Din Write in upper byte L H H H X X High-Z High-Z Output disable 注 1. H: V IH L:V IL X: V IH or V IL R10DS0259JJ0100 Rev.1.00 Page 3 of 13

byte L H H L L H High-Z Dout Read in upper byte L H L X L L Din Din Write L H L X H L Din High-Z Write in lower byte L H L X L H High-Z

4 絶対最大定格 Parameter Symbol Value unit Power supply voltage relative to V SS V CC -0.5 to +4.6 V Terminal voltage on any pin relative to V SS V T -0.5 *2 to V CC +0.3 *3 V Power dissipation P T 0.7 W Operation temperature Topr -40 to +85 C Storage temperature range Tstg -65 to +150 C Storage temperature range under bias Tbias -40 to +85 C 注 2. パルス半値幅 30ns 以下の場合 -2.0V (Min.) 3. 最大電圧 +4.6V DC 動作条件 Parameter Symbol Min. Typ. Max. Unit Note Supply voltage V CC V V SS V Input high voltage V IH 2.2 V CC +0.3 V Input low voltage V IL V 4 Ambient temperature range Ta C 注 4. パルス半値幅 30ns 以下の場合 -2.0V (Min.) DC 特性 Parameter Symbol Min. Typ. Max. Unit Test conditions Input leakage current I LI 1 A Vin = V SS to V CC Output leakage current Average operating current I LO 1 A I CC1 25 *5 30 ma CS1# = V IH or CS2 = V IL or OE# = V IH or WE# = V IL or LB# = UB# = V IH, V I/O = V SS to V CC Cycle = 55ns, duty =100%, I I/O = 0mA, CS1# = V IL, CS2 = V IH, Others = V IH /V IL I CC2 2 *5 4 ma Cycle = 1 s, duty =100%, I I/O = 0mA, CS1# 0.2V, CS2 V CC -0.2V, V IH V CC -0.2V, V IL 0.2V Standby current I SB 0.3 ma CS2 = V IL, Others = V SS to V CC Standby current I SB1 1.0 *5 6 A ~+25 C 1.6 *6 12 A ~+40 C 5 *7 24 A ~+70 C 10 *8 32 A ~+85 C Output high voltage V OH 2.4 V I OH = -1mA Output low voltage V OL 0.4 V I OL = 2mA 注 5. V CC = 3.0V Ta = +25 における参考値 6. V CC = 3.0V Ta = +40 における参考値 7. V CC = 3.0V Ta = +70 における参考値 8. V CC = 3.0V Ta = +85 における参考値容量 Vin = V SS to V CC, (1) CS2 0.2V or (2) CS1# V CC -0.2V, CS2 V CC -0.2V or (3) LB# = UB# V CC -0.2V, CS1# 0.2V, CS2 V CC -0.2V (Ta =25 C, f =1MHz) Parameter Symbol Min. Typ. Max. Unit Test conditions Note Input capacitance C in 10 pf Vin =0V 9 Input / output capacitance C I/O 10 pf V I/O =0V 9 注 9. このパラメータは全数測定されたものではなくサンプル値です R10DS0259JJ0100 Rev.1.00 Page 4 of 13

最大電圧 +4.6V DC 動作条件 Parameter Symbol Min. Typ. Max. Unit Note Supply voltage V CC 2.7 3.0 3.6 V V SS 0 0 0 V Input high voltage V IH 2.2 V CC +0.3 V Input low voltage V IL -0.3 0.

5 AC 特性測定条件 (V CC = 2.7V ~ 3.6V, Ta = -40 ~ +85 C) 入力パルスレベル: V IL = 0.4V, V IH = 2.4V 入力上昇 / 下降時間 :5ns 入出力タイミング参照レベル:1.4V 出力負荷 : 右図参照 (スコープジグ容量を含む) DQ 1.4V C L = 30 pf R L = 500 ohm リードサイクル Parameter Symbol Min. Max. Unit Note Read cycle time t RC 55 ns Address access time t AA 55 ns Chip select access time t ACS1 45 ns t ACS2 45 ns Output enable to output valid t OE 22 ns Output hold from address change t OH 10 ns LB#, UB# access time t BA 45 ns Chip select to output in low-z t CLZ1 10 ns 10,11 t CLZ2 10 ns 10,11 LB#, UB# enable to low-z t BLZ 5 ns 10,11 Output enable to output in low-z t OLZ 5 ns 10,11 Chip deselect to output in high-z t CHZ ns 10,11,12 t CHZ ns 10,11,12 LB#, UB# disable to high-z t BHZ 0 18 ns 10,11,12 Output disable to output in high-z t OHZ 0 18 ns 10,11,12 注 10. このパラメータは全数測定されたものではなくサンプル値です 11. 温度電圧条件が同一の場合には t CHZ1 max は t CLZ1 min より小さく t CHZ2 max は t CLZ2 min より小さく t BHZ max は t BLZ min より小さく t OHZ max は t OLZ min より小さくなります 12. t CHZ1 t CHZ2 t BHZ t OHZ は DQ 端子がハイインピーダンス(High-Z) 状態に入る時間として規定されその時の DQ 端子の電圧レベルには依りません R10DS0259JJ0100 Rev.1.00 Page 5 of 13

Unit Note Read cycle time t RC 55 ns Address access time t AA 55 ns Chip select access time t ACS1 45 ns t ACS2 45 ns Output enable to output valid t OE 22 ns Output hold from address change t OH 10

6 ライトサイクル Parameter Symbol Min. Max. Unit Note Write cycle time t WC 55 ns Address valid to write end t AW 35 ns Chip select to write end 35 ns Write pulse width t WP 35 ns 13 LB#,UB# valid to write end t BW 35 ns Address setup time to write start t AS 0 ns Write recovery time from write end t WR 0 ns Data to write time overlap t DW 25 ns Data hold from write end t DH 0 ns Output enable from write end t OW 5 ns 13 Output disable to output in high-z t OHZ 0 18 ns 14,15 Write to output in high-z t WHZ 0 18 ns 14,15 注 13. t WP は書き込み開始から書き込み終了までの時間です書込み開始は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のすべてが活性 (アサート)となった時点で規定され (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) が各々Low でかつ (CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます書込み終了は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のうちどれか一つでも非活性 (ネゲート)になった時点で規定されます 14. このパラメータは全数測定されたものではなくサンプル値です 15. t OHZ t WHZ は DQ 端子がハイインピーダンス(High-Z) 状態に入る時間として規定されその時の DQ 端子の電圧レベルには依りません R10DS0259JJ0100 Rev.1.00 Page 6 of 13

write start t AS 0 ns Write recovery time from write end t WR 0 ns Data to write time overlap t DW 25 ns Data hold from write end t DH 0 ns Output enable from write end t OW 5 ns 13 Output disable to

7 タイミング波形リードサイクル t RC A 0~20 Valid address t AA t ACS1 CS1# *17,18 t CLZ1 *16,17,18 t CHZ1 CS2 t ACS2 t *17,18 CLZ2 *16,17,18 t CHZ2 t BA LB#,UB# t *17,18 BLZ *16,17,18 t BHZ WE# OE# V IH WE# = H level t OE *16,17,18 t OHZ t OLZ *17,18 t OH DQ 0~15 High impedance Valid Data 注 16. t CHZ1 t CHZ2 t BHZ t OHZ は DQ 端子がハイインピーダンス(High-Z) 状態に入る時間として規定されその時の DQ 端子の電圧レベルには依りません 17. このパラメータは全数測定されたものではなくサンプル値です 18. 温度電圧条件が同一の場合には t CHZ1 max は t CLZ1 min より小さく t CHZ2 max は t CLZ2 min より小さく t BHZ max は t BLZ min より小さく t OHZ max は t OLZ min より小さくなります R10DS0259JJ0100 Rev.1.00 Page 7 of 13

t CHZ1 t CHZ2 t BHZ t OHZ は DQ 端子がハイインピーダンス(High-Z) 状態に入る時間として規定されその時の DQ 端子の電圧レベルには依りません 17. このパラメータは全数測定されたものではなくサンプル値です 18.

8 ライトサイクル(1) (WE#クロックライト時 OE# = H ) t WC A 0~20 Valid address CS1# CS2 t BW LB#,UB# WE# t AS t AW t *19 WP t WR OE# t *20,21 WHZ t OHZ *20,21 t DW t DH DQ 0~15 *22 Valid Data 注 19. t WP は書き込み開始から書き込み終了までの時間です書込み開始は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のすべてが活性 (アサート)となった時点で規定され (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) が各々Low でかつ (CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます書込み終了は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のうちどれか一つでも非活性 (ネゲート)になった時点で規定されます 20. t OHZ t WHZ は DQ 端子がハイインピーダンス(High-Z) 状態に入る時間として規定されその時の DQ 端子の電圧レベルには依りません 21. このパラメータは全数測定されたものではなくサンプル値です 22. この期間中メモリ側の DQ 端子はロウインピーダンス(Low-Z)になっておりシステム側から入力信号を DQ 端子に印加してはなりません R10DS0259JJ0100 Rev.1.00 Page 8 of 13

(CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます書込み終了は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のうちどれか一つでも非活性 (ネゲート)になった時点で規定されます 20.

9 ライトサイクル(2) (WE#クロック OE# = L ) t WC A 0~20 Valid address CS1# CS2 t BW LB#,UB# WE# t AS t AW t *23 WP t WR OE# OE# = L level V IL *24,25 t WHZ t OW DQ 0~15 Valid Data *26 *26 t DW t DH 注 23. t WP は書き込み開始から書き込み終了までの時間です書込み開始は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のすべてが活性 (アサート)となった時点で規定され (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) が各々Low でかつ (CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます書込み終了は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のうちどれか一つでも非活性 (ネゲート)になった時点で規定されます 24. t WHZ は DQ 端子がハイインピーダンス(High-Z) 状態に入る時間として規定されその時の DQ 端子の電圧レベルには依りません 25. このパラメータは全数測定されたものではなくサンプル値です 26. この期間中メモリ側の DQ 端子はロウインピーダンス(Low-Z)になっておりシステム側から入力信号を DQ 端子に印加してはなりません R10DS0259JJ0100 Rev.1.00 Page 9 of 13

(CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます書込み終了は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のうちどれか一つでも非活性 (ネゲート)になった時点で規定されます 24.

10 ライトサイクル(3) (CS1#,CS2 クロック) t WC A 0~20 Valid address t AW t AS t WR CS1# t AS CS2 t BW LB#,UB# WE# t *27 WP OE# OE# = H level V IH t DW t DH DQ 0~15 Valid Data 注 27. t WP は書き込み開始から書き込み終了までの時間です書込み開始は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のすべてが活性 (アサート)となった時点で規定され (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) が各々Low でかつ (CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます書込み終了は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のうちどれか一つでも非活性 (ネゲート)になった時点で規定されます R10DS0259JJ0100 Rev.1.00 Page 10 of 13

t WP は書き込み開始から書き込み終了までの時間です書込み開始は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のすべてが活性 (アサート)となった時点で規定

11 ライトサイクル(4) (LB#,UB# クロック) t WC A 0~20 Valid address t AW CS1# CS2 t AS t BW t WR LB#,UB# WE# *28 t WP OE# OE# = H level V IH t DW t DH DQ 0~15 Valid Data 注 28. t WP は書き込み開始から書き込み終了までの時間です書込み開始は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のすべてが活性 (アサート)となった時点で規定され (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) が各々Low でかつ (CS2) が High の状態がすべてオーバーラップする期間に書込みが行われます書込み終了は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のうちどれか一つでも非活性 (ネゲート)になった時点で規定されます R10DS0259JJ0100 Rev.1.00 Page 11 of 13

t WP は書き込み開始から書き込み終了までの時間です書込み開始は (CS1#) (WE#) (LB#と UB#の両方またはどちらか一方 ) および (CS2) のすべてが活性 (アサート)となった時点で規

12 データ保持特性 Parameter Symbol Min. Typ. Max. Unit Test conditions *29 V CC for data retention V DR V Vin 0V (1) CS2 0.2V or (2) CS1# V CC -0.2V, CS2 V CC -0.2V or (3) LB# = UB# V CC -0.2V, CS1# 0.2V, CS2 V CC -0.2V Data retention current I CCDR 1.0 *30 6 A ~+25 C 1.6 *31 12 A ~+40 C 5 *32 24 A ~+70 C 10 *33 32 A ~+85 C V CC = 3.0V, Vin 0V (1) CS2 0.2V or (2) CS1# V CC -0.2V, CS2 V CC -0.2V or (3) LB# = UB# V CC -0.2V, CS1# 0.2V, CS2 V CC -0.2V Chip deselect time to data retention t CDR 0 ns See retention waveform. Operation recovery time t R 5 ms 注 29. CS2 ピンはアドレスバッファ WE#バッファ CS1#バッファ OE#バッファ LB#バッファ UB#バッファ Din バッファを制御します CS2 がデータ保持モードを制御する場合入力レベル(アドレス WE# CS1# OE# LB# UB# DQ)は High-Z 状態にしてもかまいません CS1#がデータ保持モードを制御する場合 CS2 は CS2 V CC -0.2V または CS2 0.2V でなければなりません他の入力レベル(アドレス WE# OE# LB# UB# DQ)は High-Z 状態にしてもかまいません 30. V CC = 3.0V Ta = +25 における参考値 31. V CC = 3.0V Ta = +40 における参考値 32. V CC = 3.0V Ta = +70 における参考値 33. V CC = 3.0V Ta = +85 における参考値 R10DS0259JJ0100 Rev.1.00 Page 12 of 13

2V, CS2 V CC -0.2V or (3) LB# = UB# V CC -0.2V, CS1# 0.2V, CS2 V CC -0.2V Chip deselect time to data retention t CDR 0 ns See retention waveform. Operation recovery time t R 5 ms 注 29.

13 データ保持タイミング波形 (1) (CS1# Controlled) CS1# コントロール V CC t CDR 2.7V 2.7V t R 2.4V V DR 2.4V CS1# CS1# V CC - 0.2V データ保持タイミング波形 (2) (CS2 Controlled) CS2 コントロール V CC CS2 t CDR 2.7V 2.7V 0.4V V DR 0.4V t R CS2 0.2V データ保持タイミング波形 (3) (LB#,UB# Controlled) LB#,UB# コントロール V CC t CDR 2.7V 2.7V t R 2.4V V DR 2.4V LB#,UB# LB#,UB# V CC - 0.2V R10DS0259JJ0100 Rev.1.00 Page 13 of 13

14 改訂記録 RMWV3216A シリーズデータシート Rev. 発行日ページ 1.00 正式版改訂内容ポイントすべての商標および登録商標は,それぞれの所有者に帰属します C - 1

RMLV0816BGBG Datasheet

RMLV0816BGBG Datasheet 8Mbit 低消費電力 SRAM (512k word 16bit) R10DS0229JJ0200 Rev.2.00 概要 RMLV0816BGBG は 524,288 ワード 16 ビット構成の 8M ビットスタティック RAM です Advanced LPSRAM 技術を採用し高密度高性能低消費電力を実現しておりますしたがって RMLV0816BGBG