ADSP-21469

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1 SHARCプロセッサ ADSP-469 概 要 高 性 能 オーディオ 処 理 用 に 最 適 化 された 高 性 能 3 ビット/40 ビッ ト 浮 動 小 数 点 プロセッサ SIMD (Single-instruction multiple-data) 演 算 アーキテクチャを 採 用 内 蔵 メモリ 5 M ビットの 内 蔵 SRAM 4 M ビットのマスク プ ログラマブルな 内 蔵 ROM 最 大 動 作 周 波 数 : 450 MHz 車 載 アプリケーション 用 に 認 定 済 み 詳 細 については,ページ70 の 車 載 製 品 を 参 照 してください ADSP-469 プロセッサは デジタル アプリケーション イン ターフェース DTCP (digital transmission content protection protocol) シリアル ポート 高 精 度 クロック ジェネレータ S/PDIF トランシーバ 非 同 期 サンプル レート コンバータ 入 力 データ ポートなどの 独 自 なオーディオ 中 心 のペリフェラル を 内 蔵 しています オーダー 情 報 については ページ70のオーダー ガイドを 参 照 し てください すべての 他 の SHARC ファミリー メンバーとコード 互 換 図. 機 能 ブロック 図 SHARC と SHARC ロゴは Analog Devices, Inc.の 登 録 商 標 です アナログ デバイセズ 社 は 提 供 する 情 報 が 正 確 で 信 頼 できるものであることを 期 していますが その 情 報 の 利 用 に 関 して あるいは 利 用 によって 生 じる 第 三 者 の 特 許 やその 他 の 権 利 の 侵 害 に 関 して 一 切 の 責 任 を 負 いません また アナ ログ デバイセズ 社 の 特 許 または 特 許 の 権 利 の 使 用 を 明 示 的 または 暗 示 的 に 許 諾 するものでもありません 仕 様 は 予 告 なく 変 更 される 場 合 があります 本 紙 記 載 の 商 標 および 登 録 商 標 は 各 社 の 所 有 に 属 します 日 本 語 データシートは REVISION が 古 い 場 合 があります 最 新 の 内 容 については 英 語 版 をご 参 照 ください 00 Analog Devices, Inc. All rights reserved. 本 社 / 東 京 都 港 区 海 岸 -6- ニューピア 竹 芝 サウスタワービル 電 話 03(540)800 大 阪 営 業 所 / 大 阪 府 大 阪 市 淀 川 区 宮 原 新 大 阪 トラストタワー 電 話 06(6350)6868

2 ADSP-469 目 次 まとめ... 改 訂 履 歴... 概 要... 3 ファミリー コアのアーキテクチャ... 4 ファミリー ペリフェラルのアーキテクチャ... 7 システム デザイン... 0 開 発 ツール... その 他 の 情 報... 関 連 シグナル チェーン... ピン 機 能 の 説 明... 未 使 用 DDR ピン... 仕 様... 7 動 作 条 件... 7 電 気 的 特 性... 8 絶 対 最 大 定 格... 0 ESD について... 0 パッケージ 情 報... 0 タイミング 仕 様... テスト 条 件 出 力 駆 動 電 流 容 量 負 荷 熱 特 性... 6 CSP_BGA のボール 配 置 車 載 モデル CSP_BGA のボール 配 置 標 準 モデル パッケージ 寸 法 表 面 実 装 デザイン 車 載 製 品 オーダー ガイド 改 訂 履 歴 6/0 Revision 0: Initial Version - /7 -

3 ADSP-469 概 要 ADSP-469 SHARC プロセッサは SIMD SHARC ファミリーのメ ンバーであり アナログ デバイセズのスーパー ハーバード アーキテクチャを 採 用 した DSP です このプロセッサは ADSP-6x ADSP-36x ADSP-37x ADSP-6x の 各 DSP および SISD(Single-Instruction, Single-Data) モードの 第 世 代 ADSP-06x SHARC プロセッサとソース コード 互 換 です これ らプロセッサは 大 容 量 の 内 蔵 SRAM I/O ボトルネックを 解 消 す る 複 数 の 内 部 バス 画 期 的 なデジタル アプリケーション イン ターフェース(DAI)により 高 性 能 オーディオ アプリケーション 向 けに 最 適 化 された 3 ビット/40 ビットの 浮 動 小 数 点 プロセッサ です 表 にプロセッサの 性 能 ベンチマークを 表 に 製 品 機 能 を そ れぞれ 示 します 表. プロセッサ ベンチマーク Benchmark Algorithm Speed (at 450 MHz) 04 Point Complex FFT (Radix 4, with Reversal) 0.44 μs FIR Filter (Per Tap) IIR Filter (Per Biquad). ns 4.43 ns Matrix Multiply (Pipelined) [3 3] [3 ] 0.0 ns [4 4] [4 ] 7.78 ns Divide (y/x) 6.67 ns 表. SHARC ファミリーの 機 能 ( 続 き) Feature UART Link Ports AMI Interface with 8-bit Support SPI TWI SRC Performance ADSP-469 Yes Yes 8 db Package 34-ball CSP_BGA オーディオ デコーディング アルゴリズムには PCM Dolby Digital EX Dolby Prologic IIx DTS 96/4 Neo:6 DTS ES MPEG- AAC MP3 バス マネジメント 遅 延 スピーカ イコライゼーション グラフィッ ク イコライゼーションなどの 機 能 が 含 まれます デコーダ/ポスト プロ セッサ アルゴリズムの 組 み 合 わせサポートは チップ バージョンとシ ステム 構 成 に 応 じて 変 わります 製 品 の 詳 細 と 供 給 状 況 については をご 覧 ください これらの 製 品 は Digital Transmission Content Protection プロトコル( 当 社 独 自 セキュリティ プロトコル)を 提 供 します 詳 細 については 最 寄 りの ADI にお 尋 ねください ページの 図 に ADSP-469 プロセッサを 構 成 する つのクロ ック ドメインを 示 します コア クロック ドメインには 次 の 機 能 があります 個 の 処 理 エレメント(PEx PEy) 各 々は ALU 乗 算 器 シフ タ データ レジスタ ファイルから 構 成 されています Inverse Square Root マルチチャンネル SIMD モード ファイルを 想 定 0.0 ns データ アドレス ジェネレータ(DAG DAG) 命 令 キャッシュ 付 きのプログラム シーケンサ 表. SHARC ファミリーの 機 能 Feature Maximum Frequency RAM ROM Audio Decoders in ROM DTCP Hardware Accelerator Pulse-Width Modulation S/PDIF DDR Memory Interface DDR Memory Bus Width Direct DMA from SPORTs to External Memory FIR, IIR, FFT Accelerator MLB Interface IDP ADSP MHz 5M Bits N/A No No Yes Yes Yes 6 Bits Yes Yes Automotive Models Only Yes 出 力 ピン 付 きの 周 期 インターバル タイマ PM バスと DM バス メモリとコアとの 間 で 各 コア プロセッ サ サイクルで 回 の 64 ビット データ 転 送 をサポートする ことが 可 能 内 蔵 SRAM (5M ビット) 内 蔵 マスク プログラマブル ROM (4M ビット) エミュレーションとバウンダリ スキャン 用 の JTAG テスト アクセス ポート JTAG はユーザ ブレーク ポイントを 使 ってソフトウェア デバッグ 機 能 を 提 供 するため 柔 軟 な 例 外 処 理 が 可 能 になります ページの 図 には ペリフェラル クロック ドメイン(I/O プロ セッサとも 呼 びます)も 示 してあり 次 の 機 能 があります 3 ビット データ 転 送 用 の IOD0 (ペリフェラル DMA)バスと IOD ( 外 部 ポート DMA)バス コア 接 続 用 のペリフェラル バスと 外 部 ポート バス AMI および DDR コントローラ 付 きの 外 部 ポート 4 ユニットの PWM 制 御 ユニットの 内 部 メモリ 内 部 メモリ 間 転 送 用 MTM Serial Ports 8 DAI (SRU)/DPI (SRU) 0/4 pins - 3/7 -

4 ADSP-469 デジタル アプリケーション インターフェース これには 高 精 度 クロック ジェネレータ(PCG) 4 シリアル/パラレル 接 続 用 の 入 力 データ ポート(IDP) S/PDIF レシーバ/トランス ミッタ 非 同 期 サンプル レート コンバータ 4 シリアル ポート 8 柔 軟 な 信 号 ルーティング ユニット(DAI SRU) が 含 まれます デジタル ペリフェラル インターフェース これにはタイマ 線 式 インターフェース UART シリアル ペリフ ェラル インターフェース(SPI) 高 精 度 クロック ジェネレ ータ(PCG) 柔 軟 な 信 号 ルーティング ユニット(DPI SRU) が 含 まれます ページの 図 に 示 すように これらのプロセッサは 個 の 演 算 ユニットを 採 用 することにより 広 範 囲 な DSP アルゴリズムに 対 して 従 来 の SHARC プロセッサに 比 べて 性 能 を 大 幅 に 改 善 してい ます このプロセッサは SIMD 演 算 ハードウェアを 使 用 して 450 MHz で.7 GFLOPS および 400 MHz で.4 GFLOPS の 処 理 を 行 う ことができます ファミリー コアのアーキテクチャ ADSP-469 プロセッサは ADSP-37x ADSP-36x ADSP-6x ADSP-60 ADSP-6 第 世 代 ADSP-06x SHARC プロセ ッサとアセンブラ レベルでコード 互 換 です ADSP-469 は 図 に 示 すように ADSP-6x ADSP-36x ADSP-37x ADSP-6x SIMD SHARC の 各 プロセッサとアーキテクチャ 機 能 を 共 用 しています 詳 細 を 以 下 のセクションで 説 明 します SIMD 演 算 エンジン ADSP-469 は SIMD (Single-Instruction, Multiple-Data)エンジンと して 動 作 する 個 の 演 算 処 理 エレメントを 内 蔵 しています これ らの 処 理 エレメントは PEX と PEY と 呼 ばれ 各 々は ALU 乗 算 器 シフタ レジスタ ファイルを 内 蔵 しています PEX は 常 時 アクティブで PEY は MODE レジスタの PEYEN モード ビット をセットしてイネーブルすることができます このモードがイネ ーブルされると 同 じ 命 令 が 両 処 理 エレメントで 実 行 されますが 各 処 理 エレメントは 異 なるデータに 対 して 動 作 します このアー キテクチャは 数 学 的 な DSP アルゴリズムの 実 行 に 効 果 を 発 揮 し ます SIMD モードが 開 始 されると メモリと 処 理 エレメントとの 間 のデ ータ 転 送 方 法 も 変 わります SIMD モードでは 処 理 エレメントで の 演 算 動 作 を 維 持 するために 倍 のデータ 帯 域 幅 が 必 要 になりま す この 要 求 のため SIMD モードが 開 始 されると メモリと 処 理 エレメントとの 間 の 帯 域 幅 も 倍 になります SIMD モードでデー タ 転 送 に DAG を 使 用 する 場 合 メモリまたはレジスタ ファイル に 対 する 各 アクセスで 個 のデータ 値 が 転 送 されます 独 立 な 並 列 演 算 ユニット 各 処 理 エレメントには 演 算 ユニットのセットがあります 演 算 ユニットは ALU 乗 算 器 シフタから 構 成 されています これ らのユニットは すべての 命 令 を サイクルで 実 行 します 各 処 理 エレメント 内 の 3 個 のユニットは 最 大 の 演 算 スループットを 得 る 並 行 構 成 になっています 個 のマルチファンクション 命 令 に より ALU と 乗 算 器 の 並 行 動 作 が 行 われます SIMD モードでは 両 処 理 エレメントで ALU と 乗 算 器 の 並 行 動 作 が 発 生 します これ らの 演 算 ユニットは IEEE 3 ビット 単 精 度 浮 動 小 数 点 40 ビット 拡 張 精 度 浮 動 小 数 点 3 ビット 固 定 小 数 点 の 各 データ フォーマ ットをサポートしています タイマ 周 期 ソフトウェア 割 込 みを 発 生 できるコア タイマ コア タイ マは タイムアウト 信 号 として FLAG3 を 使 用 するように 設 定 する ことができます データ レジスタ ファイル 汎 用 データ レジスタ ファイルは 各 処 理 エレメントに 内 蔵 さ れています レジスタ ファイルは 演 算 ユニットとデータ バ スとの 間 でデータを 転 送 し 途 中 結 果 を 保 持 します これらの 0 ポート 3 レジスタからなるレジスタ ファイル(6 個 のプライマ リ 6 個 のセカンダリ)とプロセッサの 強 化 型 ハーバード アーキ テクチャとの 組 み 合 わせにより 演 算 ユニットと 内 部 メモリとの 間 で 制 約 のないデータ フローが 可 能 になっています PEX 内 の レジスタは R0~R5 と 呼 ばれ PEY 内 のレジスタは S0~S5 と 呼 ばれます コンテキスト スイッチ 多 くのプロセッサ レジスタには 割 込 みサービス 中 に 高 速 なコ ンテキスト スイッチを 可 能 にするために 使 用 できるセカンダ リ レジスタがあります レジスタ ファイル 内 のデータ レジ スタ DAG レジスタ 乗 算 結 果 レジスタにはすべてセカンダリ レジスタがあります プライマリ レジスタはリセット 時 にアク ティブになり セカンダリ レジスタはモード コントロール レジスタのコントロール ビットを 使 ってアクティブにします ユニバーサル レジスタ これらのレジスタは 汎 用 タスクに 使 うことができます USTAT (4) レジスタを 使 うと コアのすべてのシステム レジスタ(コントロ ール/ステータス)のビット 操 作 (Set Clear Toggle Test XOR)を 容 易 に 行 うことができます データ バス 交 換 レジスタ(PX)の 使 用 により 64 ビット PM デー タ バスと 64 ビット DM データ バスとの 間 で または 40 ビッ ト レジスタ ファイルと PM/DM データ バスとの 間 で データ を 渡 すことが 可 能 になっています これらのレジスタには デー タ 幅 の 違 いを 処 理 するハードウェアが 内 蔵 されています サイクル 命 令 フェッチと 4 個 のオペランド このプロセッサは データ メモリ(DM)バスでデータを 転 送 し プログラム メモリ(PM)バスで 命 令 とデータを 転 送 する 強 化 型 ハ ーバード アーキテクチャを 採 用 しています( 図 参 照 ) このプロ セッサではプログラム メモリ バスとデータ メモリ バスを 分 離 し かつ 命 令 キャッシュを 内 蔵 しているため プロセッサは 4 個 のオペランド( 各 データ バスから 個 )と 個 の 命 令 (キャッシ ュから)を 同 時 に サイクルでフェッチすることができます 命 令 キャッシュ これらのプロセッサは 個 の 命 令 と 4 個 のデータ 値 をフェッチす る 3 バス 動 作 を 可 能 にする 命 令 キャッシュを 内 蔵 しています キ ャッシュは 選 択 的 で PM バス データ アクセスとフェッチが 競 合 する 命 令 だけをキャッシュします このキャッシュにより コ アのフル 速 度 実 行 (デジタル フィルタの 積 和 や FFT でのバタフラ イ 処 理 のようなループ 動 作 )が 可 能 になります ゼロ オーバーヘッドのハードウェア 循 環 バッファをサポート するデータ アドレス ジェネレータ 個 のデータ アドレス ジェネレータ(DAG)は 間 接 アドレシン グ 機 能 とハードウェアによる 循 環 データ バッファの 構 成 に 使 用 されます - 4/7 -

5 ADSP-469 図. SHARC コア ブロック 図 循 環 バッファを 使 うと ディレイラインの 効 率 の 良 いプログラミ ングとデジタル 信 号 処 理 に 必 要 なその 他 のデータ 構 造 が 実 現 でき るため 広 くデジタル フィルタとフーリエ 変 換 で 使 用 されてい ます 個 の DAG には 最 大 3 個 の 循 環 バッファを 実 現 するため に 十 分 なレジスタが 内 蔵 されています(6 個 はプライマリレジス タ セット 用 6 個 はセカンダリレジスタ セット 用 ) DAG は アドレス ポインタのラップアラウンドを 自 動 的 に 処 理 するため オーバーヘッドを 削 減 し 性 能 を 向 上 させ 構 成 を 簡 素 化 します 循 環 バッファは 任 意 のメモリ ロケーションから 開 始 させて 終 了 させることができます 柔 軟 な 命 令 セット 48 ビットの 命 令 ワードにより 多 様 な 並 行 動 作 が 可 能 になるため 簡 潔 なプログラミングが 可 能 になります 例 えば ADSP-469 は 両 処 理 エレメントで 乗 算 加 算 減 算 を 条 件 付 きで 実 行 すると 同 時 に 分 岐 や 最 大 4 個 の 3 ビット 値 のメモリからのフェッチを 命 令 で 行 うことができます 可 変 命 令 セット アーキテクチャ (VISA) ADSP-469 では 従 来 型 SHARC プロセッサの 標 準 48 ビット 命 令 のサポートに 加 えて 6 ビットと 3 ビットの 新 しい 命 令 をサ ポートしています 可 変 命 令 セット アーキテクチャ (VISA)と 呼 ばれるこの 機 能 では 48 ビット 命 令 の 冗 長 / 未 使 用 ビットをなくし て コードの 効 率 化 と 小 型 化 を 行 っています プログラム シーケンサでは 内 部 と 外 部 の DDR メモリからの 6 ビット 命 令 と 3 ビット 命 令 のフェッチをサポートしています コード 生 成 ツールでこれらの 効 率 良 いオペコードを 生 成 できるよ うにするためには VISA オプションを 使 ってソース モジュール をビルドする 必 要 があります 内 蔵 メモリ このプロセッサは 5 M ビットの RAM を 内 蔵 しています 各 ブロッ クは コード ストレージとデータ ストレージの 様 々な 組 み 合 わせに 構 成 することができます( 表 4 参 照 ) 各 メモリ ブロックは コア プロセッサと I/O プロセッサから 独 立 な サイクルのアクセ スをサポートします ADSP-469 メモリ アーキテクチャと 分 離 している 内 蔵 バスとの 組 み 合 わせにより コアからの 回 のデ ータ 転 送 と I/O プロセッサからの 回 のデータ 転 送 が サイクルで 可 能 になっています プロセッサの SRAM は 最 大 60k ワードの 3 ビット データと して 30k ワードの 6 ビット データとして 06.7k ワードの 48 ビット 命 令 (または 40 ビット データ)として または 最 大 5M ビットの 様 々なワード サイズの 組 み 合 わせとして 構 成 するこ とができます すべてのメモリは 6 ビット 3 ビット 48 ビッ ト または 64 ビット ワードとしてアクセスすることができます 6 ビットの 浮 動 小 数 点 ストレージ フォーマットをサポートして います これにより 内 部 で 保 存 できるデータ 量 が 実 質 的 に 倍 に なります - 5/7 -

6 ADSP ビット 浮 動 小 数 点 フォーマットと 6 ビット 浮 動 小 数 点 フォーマ ットとの 間 の 変 換 は 命 令 で 実 行 されます 各 メモリ ブロック はコードとデータの 組 み 合 わせを 保 存 できますが 転 送 に DM バ スを 使 って つのブロックにデータを 保 存 し さらに 転 送 に PM バ スを 使 って 別 のブロックに 命 令 とデータを 保 存 するとき アクセ スが 最 も 効 率 良 くなります 本 のバスを つのメモリ ブロック 専 用 にして DM バスと PM バ スを 使 うと 個 のデータ 転 送 の サイクルでの 実 行 を 確 実 に 行 う ことができます この 場 合 命 令 はキャッシュ 内 に 存 在 する 必 要 があります 表 3のメモリ マップに ADSP-469 プロセッサの 内 部 メモリ アドレス 空 間 を 示 します この 表 で,48 ビットメモリ 空 間 は このアドレス 範 囲 を 48 ビット メモリとしてアクセスする 場 合 のメモリ 領 域 を 表 わしています また,3 ビットメモリ 空 間 は このアドレス 範 囲 を 3 ビット メ モリとしてアクセスする 場 合 のメモ 領 域 を 表 わしています 内 蔵 メモリの 帯 域 幅 この 内 部 メモリ アーキテクチャにより プログラムは 4 個 の 内 の 任 意 のブロックへ 同 時 に 4 回 アクセスすることができます( 競 合 するブロックがない 場 合 ) 合 計 帯 域 幅 は DMD バスと PMD バス ( 64 ビット CCLK 速 度 ) および IOD0/ バス( 3 ビット PCLK 速 度 )を 使 って 得 られます ノン セキュア ROM ノン セキュア ROM では ページ 0の 表 8に 示 すように BOOTCFG ピンを 使 ってブート モードを 選 択 します このモ ードでは エミュレーションが 常 にイネーブルされ BOOTCFGx = 0 の 場 合 以 外 IVT は 内 蔵 RAM に 配 置 されます ROM ベースのセキュリティ ADSP-469 は ROM セキュリティ 機 能 を 持 っています この 機 能 は イネーブル 時 に 内 部 コードの 不 正 な 読 出 しを 防 止 すること により ユーザ ソフトウェア コードを 保 護 するためのハード ウェア サポートを 提 供 します この 機 能 を 使 うと プロセッサ は 外 部 コードからブート ロードしなくなり 内 部 ROM からのみ 実 行 するようになります さらに JTAG ポートからプロセッサを 自 由 にアクセスできなくなります 代 わりに JTAG またはテス ト アクセス ポートからスキャン 入 力 する 必 要 のある 独 自 な 64 ビット キーが 各 ユーザに 割 り 当 てられます デバイスは 不 正 な キーを 無 視 します エミュレート 機 能 は 正 しいキーがスキャン されたときにのみ 使 用 可 能 になります デジタル 伝 送 コンテント 保 護 (DTCP) DTCP 仕 様 は IEEE 394 規 格 のような 高 性 能 デジタル バスを 伝 送 中 にオーディオ エンタテイメント コンテントが 違 法 コピー 妨 害 改 竄 されるのを 防 止 する 暗 号 プロトコルを 規 定 しています 別 の 認 定 済 みコピー 保 護 システム( 例 えば DVD コンテント スク ランブリング システム)を 使 ってソース デバイスへ 配 信 される 正 当 なエンタテイメント コンテントのみが このコピー 保 護 シ ステムの 保 護 対 象 になります 表 3. ADSP-469 の 内 部 メモリ 空 間 IOP Registers 0x x0003 FFFF Long Word (64 bits) Extended Precision Normal or Instruction Word (48 bits) Normal Word (3 bits) Short Word (6 bits) BLOCK 0 RAM BLOCK 0 RAM BLOCK 0 RAM BLOCK 0 RAM 0x x0004 EFFF 0x0008 C000-0x0009 3FFF 0x x0009 DFFF 0x x003 BFFF Reserved Reserved Reserved Reserved 0x0004 F000 0x0005 8FFF 0x x x0009 E000 0x000B FFF 0x003 C000 0x006 3FFF BLOCK RAM BLOCK RAM BLOCK RAM BLOCK RAM 0x x0005 EFFF 0x000A C000-0x000B 3FFF 0x000B 000-0x000B DFFF 0x x007 BFFF Reserved Reserved Reserved Reserved 0x0005 F000 0x0005 FFFF 0x000B x000B x000B E000 0x000B FFFF 0x007 C000 0x007 FFFF BLOCK RAM BLOCK RAM BLOCK RAM BLOCK RAM 0x x0006 3FFF 0x000C x000C x000C x000C 7FFF 0x x008 FFFF Reserved Reserved Reserved Reserved 0x x0006 FFFF 0x000C x000D x000C x000D FFFF 0x x00B FFFF BLOCK 3 RAM BLOCK 3 RAM BLOCK 3 RAM BLOCK 3 RAM 0x x0007 3FFF 0x000E x000E x000E x000E 7FFF 0x00C x00C FFFF Reserved Reserved Reserved Reserved 0x x0007 FFFF 0x000E x000F x000E x000F FFFF 0x00D x00F FFFF - 6/7 -

7 ADSP-469 ファミリー ペリフェラルのアーキテクチャ ADSP-469 ファミリーには 高 品 質 オーディオ 医 用 画 像 通 信 軍 用 テスト 装 置 3D グラフィックス スピーチ 認 識 モーター 制 御 イメージングなどの 広 範 囲 なアプリケーションをサポート する 豊 富 なペリフェラルが 内 蔵 されています 外 部 ポート 外 部 ポート インターフェースでは コア アクセスと DMA アク セスによる 外 部 メモリへのアクセスをサポートしています 外 部 メモリ アドレス 空 間 は 4 バンクに 分 割 されています すべての バンクは 非 同 期 メモリまたは 同 期 メモリとして 設 定 することが できます 外 部 ポートは 次 のモジュールで 構 成 されています SRAM FLASH 一 般 的 な 非 同 期 SRAM アクセス プロトコ ルを 満 たすその 他 のデバイスと 通 信 する 非 同 期 メモリ インタ ーフェース バンク 0 の M ワードの 外 部 メモリと バンク バンク バンク 3 の 4M ワードの 外 部 メモリをサポートする AMI DDR DRAM コントローラ 最 大 G ビットの 外 部 メモリ デバイスをサポートします 内 部 メモリと 外 部 メモリとの 間 で 外 部 ポートを 使 ったコア 転 送 と DMA 転 送 の 調 整 を 行 う 調 停 ロジック 外 部 メモリ プロセッサの 外 部 ポートは 様 々な 業 界 標 準 メモリ デバイスに 対 して 高 性 能 で 外 付 け 部 品 の 不 要 なインターフェースを 提 供 しま す このプロセッサでは, 別 々の 同 期 および/または 非 同 期 メモリ デバイスに, 内 蔵 されたメモリコントローラを 通 じて 接 続 するこ とができます つ 目 は 業 界 標 準 の 同 期 DRAM デバイスを 接 続 す るための 6 ビット DDR DRAM コントローラであり つ 目 は 多 様 なメモリ デバイスに 対 するインターフェースで 使 用 する 8bit の 非 同 期 メモリ コントローラです 4 本 のメモリ セレクト ピ ンにより 最 大 4 個 のデバイスを 使 用 することができるため 同 期 と 非 同 期 デバイス タイプの 任 意 の 組 み 合 わせをサポートする ことができます 非 DDR DRAM 外 部 メモリ アドレス 空 間 を 表 4 に 示 します 表 4. 非 DDR DRAM アドレスに 対 する 外 部 メモリ Size in Bank Words Address Range Bank 0 M 0x x003F FFFF Bank 4M 0x x043F FFFF Bank 4M 0x x083F FFFF Bank 3 4M 0x0C x0C3F FFFF 外 部 メモリに 対 する SIMD アクセス ADSP-469 内 蔵 の DDR コントローラは 64 ビット EPD (external port data bus) 上 で SIMD アクセスをサポートしています ノーマル ワード スペース (NW) 内 にある PEy ユニット 上 の 相 補 レジスタをアクセスすることができます この 機 能 では SISD モードのように 相 補 レジスタを 明 示 的 にロードする 必 要 がないた め 性 能 が 向 上 します 外 部 メモリに 対 する VISA アクセスと ISA アクセス ADSP-469 プロセッサ 内 蔵 の DDR コントローラは VISA 機 能 をサポートしています この 機 能 では VISA 命 令 が 圧 縮 されてい るためメモリの 消 費 が 少 なくなります さらに 回 の 48 ビット フェッチには 最 大 3 個 の 有 効 命 令 が 含 まれるためバス フェッチ 動 作 が 少 なくなります もちろん 従 来 型 ISA 動 作 からのコード 実 行 もサポートされています VISA/ISA によらずバンク 0 のみから のコード 実 行 がサポートされていることに 注 意 してください 表 5 に 各 モードでの 命 令 フェッチのアドレス 範 囲 を 示 します 表 5. 外 部 バンク 0 命 令 フェッチ Size in Access Type Words Address Range ISA (NW) 4M 0x x005F FFFF VISA (SW) 0M 0x x00FF FFFF DDR のサポート ADSP-469 は コア クロックの / の 最 大 周 波 数 で 動 作 する 6 ビット DDR インターフェースをサポートしています 外 部 メモ リからの 実 行 をサポートします 最 大 G ビットの 外 部 メモリ デバイスをサポートします DDR DRAM コントローラ DDR DRAM コントローラは 6bit 幅 で 最 大 4 バンクの 業 界 標 準 DDR DRAM デバイスとのインターフェースを 提 供 します DDR DRAM 規 格 に 完 全 に 準 拠 しています 各 バンクは 固 有 のメモリ セレクト ライン(DDR_CS3~DDR_CS0)を 持 つことができるの で 3M バイト~56M バイトのメモリの 範 囲 で 構 成 することがで きます DDR DRAM 外 部 メモリ アドレス 空 間 を 表 6に 示 しま す プログラマブルなタイミング パラメータ セットを 使 って DDR DRAM バンクをメモリ デバイス 各 々に 対 して 設 定 することがで きます 表 6. DDR DRAM アドレスに 対 する 外 部 メモリ Size in Bank Words Address Range Bank 0 6M 0x x03FF FFFF Bank 64M 0x x07FF FFFF Bank 64M 0x x0BFF FFFF Bank 3 64M 0x0C x0FFF FFFF 図 に 示 す 外 部 メモリ バンク アドレスは ノーマル ワード(3 ビット)アクセスの 場 合 であることに 注 意 してください 48 ビット 命 令 および 3 ビット データを 同 じ 外 部 メモリ バンクに 格 納 す る 場 合 は これらをマッピングする 際 に 重 複 しないよう 注 意 する 必 要 があります 非 同 期 メモリ コントローラ 非 同 期 メモリ コントローラは 最 大 4 バンクのメモリ デバイ スまたは I/O デバイスに 対 して 設 定 可 能 なインターフェースを 提 供 します - 7/7 -

8 ADSP-469 各 バンクは 異 なるタイミング パラメータを 使 って 独 立 に 設 定 可 能 であるため SRAM フラッシュ EPROM さらに 標 準 メモリ コントロール ラインを 使 ってインターフェースする I/O デバイス などの 多 様 なメモリ デバイスに 対 する 接 続 が 可 能 です プロセ ッサのアドレス 空 間 で バンク 0 は M のワード ウインドウを バンク 3 は 4M のワード ウインドウをそれぞれ 占 有 します が すべてを 使 用 しない 場 合 は メモリ コントローラ ロジッ クを 使 って これらのウインドウが 連 続 しないようにすることが できます 外 部 ポートのスループット 400 MHz クロックと 3 ビット データ バスに 基 づく 外 部 ポート のスループットは AMIでは 66Mbyte/s DDRでは 800Mbyte/s で す リンク ポート 個 の 8 ビット 幅 リンク ポートは 他 の DSP またはペリフェラ ルのリンク ポートへ 接 続 することができます リンク ポート は 双 方 向 ポートで 8 本 のデータライン 本 のアクノリッジ ラ イン 本 のクロック ラインで 構 成 されています リンク ポー トは 最 大 66 MHz で 動 作 します MediaLB ADSP-469 車 載 モデルは MLB インターフェースを 内 蔵 してい ます このインターフェースにより プロセッサはメディア ロ ーカル バス デバイスとして 機 能 することができます これに は 3 ピンと 5 ピンのメディア ローカル バス プロトコルのサ ポートが 含 まれています 最 大 速 度 04 FS (49.5 M ビット/sec FS = 48. khz) とメディア ローカル バス フレームあたり 最 大 4 バイトのデータを 持 つ 最 大 3 個 のロジカル チャンネルをサ ポートします この MLB インターフェースは MOST5 と MOST50 のデータレ ートをサポートしています アイソクロナス 転 送 モードはサポー トしていません パルス 幅 変 調 PWM モジュールは 柔 軟 でプログラマブルな PWM 波 形 ジェネレー タであり モーターやエンジンの 制 御 やオーディオ パワー 制 御 に 関 係 する 種 々のアプリケーションで 必 要 とされるスイッチン グ パターンを 発 生 するように 設 定 することができます PWM ジ ェネレータは 中 心 揃 えまたはエッジ 揃 えの PWM 波 形 を 発 生 する ことができます さらに ペアード モードで 本 の 出 力 に 相 補 信 号 を 発 生 するか または 非 ペアード モードで 独 立 な 信 号 を 発 生 することができます(4 個 の PWM 波 形 からなる グループに 使 用 可 能 ) この PWM ジェネレータは 中 心 揃 え PWM 波 形 を 発 生 する 際 に シングル 更 新 モードまたはダブル 更 新 モードの 種 類 のモードで 動 作 することができます PWM モジュール 全 体 としては 各 々4 個 の PWM 出 力 からなるグ ループを 4 個 持 っています このため このモジュールは 合 計 6 個 の PWM 出 力 を 発 生 します 各 PWM グループは 4 本 の PWM 出 力 を 使 って PWM 信 号 対 を 対 発 生 します デジタル アプリケーション インターフェース(DAI) デジタル アプリケーション インターフェース(DAI)は 種 々の ペリフェラルを 任 意 の DAI ピン(DAI_P0~)へ 接 続 する 機 能 を 提 供 します これらの 接 続 は ページの 図 に 示 す 信 号 ルーティング ユニッ ト(SRU)を 使 ってプログラムから 行 います SRU は ソフトウェアからの 制 御 で DAI が 提 供 するペリフェラ ルを 相 互 接 続 できるようにするマトリックス ルーティング ユ ニット(すなわちマルチプレクサのグループ)です この 機 能 を 使 っ た 場 合 大 規 模 なセットのアルゴリズムを 使 うことにより 広 範 囲 なアプリケーションに 対 して DAI に 対 応 させたペリフェラルを 信 号 パスを 設 定 できない 場 合 に 比 べて 遥 かに 容 易 に 使 用 できるよ うになります DAI には 次 のセクションで 説 明 するペリフェラルが 含 まれます シリアル ポート ADSP-469 は 8 個 の 同 期 シリアル ポートを 内 蔵 しています これらのポートは アナログ デバイセズの AD83x ファミリーの オーディオ コーデック ADC DAC のような 多 様 なデジタル およびミックスド シグナル ペリフェラル デバイスに 対 する 安 価 なインターフェースを 提 供 します シリアル ポートは 本 のデータライン クロック フレーム 同 期 から 構 成 されています データラインは 送 信 または 受 信 に 設 定 することができ 各 データ ラインには 専 用 の DMA チャンネルがあります シリアル ポートは 8 個 の 全 SPORT がイネーブルされた 場 合 最 大 6 個 の 送 信 DMA チャンネルまたは 6 個 の 受 信 DMA チャン ネルをサポートすることができます あるいは フレームあたり 8 チャンネルの 4 個 の 全 二 重 TDM ストリームをサポートするこ とができます シリアル ポートは 最 大 f PCLK /4 のデータレートで 動 作 します シリアル ポート データは 専 用 の DMA チャンネルを 使 って 内 蔵 メモリ/ 外 部 メモリとの 間 で 自 動 的 に 転 送 することができます 各 シリアル ポートを 別 のシリアル ポートと 組 み 合 わせて 動 作 させて TDM をサポートすることができます つの SPORT が つの 送 信 信 号 を 提 供 すると 同 時 に 他 の SPORT が つの 受 信 信 号 を 提 供 します フレーム 同 期 とクロックは 共 用 されます シリアル ポートは 次 の 5 種 類 のモードで 動 作 します 標 準 DSP シリアル モード マルチチャンネル(TDM)モード I S モード パックド I S モード 左 詰 めサンプル ペア モード S/PDIF 互 換 のデジタル オーディオ レシーバ/トランスミッ タ S/PDIF レシーバ/トランスミッタには 個 別 の DMA チャンネルはあ りません オーディオ データをシリアル フォーマットで 受 信 して バイフェーズ 符 号 信 号 に 変 換 します レシーバ/トランスミ ッタへのシリアル データは または 4 ビット ワ ード 幅 の 左 詰 め I S または 右 詰 めとして 入 力 することができま す S/PDIF レシーバ/トランスミッタへのシリアル データ 入 力 クロ ック 入 力 フレーム 同 期 入 力 は 信 号 ルーティング ユニット(SRU) を 介 して 接 続 されます SPORT 外 部 ピン または 高 精 度 クロッ ク ジェネレータ(PCG)のような 様 々なソースから 入 力 することが でき SRU コントロール レジスタから 制 御 されます 非 同 期 サンプル レート コンバータ 非 同 期 サンプル レート コンバータ(ASRC)には 4 個 の SRC ブロ ックが 内 蔵 されており AD896 9 khz ステレオ 非 同 期 サンプ ル レート コンバータで 使 用 された 同 じコアが 使 用 され 最 大 8 db の SNR を 提 供 します ASRC ブロックは 独 立 なステレオ チャンネル 間 で 内 部 プロセッサ リソースを 使 うことなく 同 期 または 非 同 期 サンプル レート 変 換 を 行 うために 使 用 されます 4 個 の SRC ブロックを 組 み 合 わせて 動 作 させて 複 数 チャンネル - 8/7 -

9 ADSP-469 オーディオ データを 位 相 不 一 致 なしで 変 換 することもできます また ASRC を 使 って S/PDIF レシーバのようなジッタの 多 いク ロック ソースからのオーディオ データをクリーンアップする こともできます 入 力 データ ポート IDP は 最 大 8 個 のシリアル 入 力 チャンネル( 各 々にはクロック フレーム 同 期 データ 入 力 があります)を 提 供 します 8 チャンネ ルは 深 さ 8 の FIFO を 使 って 本 の 3 ビットに 自 動 的 にマルチプ レクスされます データは 64 ビット フレームとして 常 にフォ ーマットされ 個 の 3 ビット ワードに 分 割 されます このシ リアル プロトコルは I S 左 詰 めサンプルペア または 右 詰 め モードのオーディオ チャンネルを 受 信 するようにデザインされ ています フレーム 同 期 サイクルは 個 の 64 ビット 左 / 右 対 によ り 表 示 されますが データは 3 ビット ワード(すなわちフレーム の 半 分 ずつ)として FIFO へ 送 られます プロセッサは 4 ビット と 3 ビットの I S 4 ビットと 3 ビットの 左 詰 め 4 ビット 0 ビット 8 ビット 6 ビットの 右 詰 めの 各 フォーマットをサポー トしています 高 精 度 クロック ジェネレータ 高 精 度 クロック ジェネレータ(PCG)は 4 個 のユニット(A~D)で 構 成 され 各 々はクロック 入 力 信 号 から 信 号 対 (クロックとフレーム 同 期 )を 発 生 します 各 ユニットは 同 じ 機 能 であり 互 いに 独 立 に 動 作 します 各 ユニットで 発 生 される つの 信 号 は 通 常 シリア ル ビット クロック/フレーム 同 期 対 として 使 用 されます デジタル ペリフェラル インターフェース(DPI) デジタル ペリフェラル インターフェースは 個 のシリアル ペリフェラル インターフェースポート(SPI) 個 のユニバーサル 非 同 期 レシーバ/トランスミッタ(UART) 個 のフラグ 個 の 線 式 インターフェース(TWI) 個 の 汎 用 タイマに 対 する 接 続 を 提 供 します DPI には 次 のセクションで 説 明 するペリフェラルが 含 まれます シリアル ペリフェラル インターフェース ADSP-469 SHARC プロセッサは 個 のシリアル ペリフェラ ル インターフェース(SPI)ポートを 内 蔵 しています SPI は 業 界 標 準 の 同 期 シリアル リンクであり これらの SPI 互 換 ポートを 使 っ て 他 の SPI 互 換 デバイスと 交 信 することができます SPI は 本 の データ ピン 本 のデバイス セレクト ピン 本 のクロック ピンから 構 成 されています 全 二 重 の 同 期 シリアル インターフ ェースであり マスター モードとスレーブ モードをサポート しています SPI ポートは 最 大 4 個 の 他 の SPI 互 換 デバイスとイ ンターフェースして マスター デバイスまたはスレーブ デバ イスとして 機 能 することにより マルチマスター 環 境 で 動 作 する ことができます SPI 互 換 ペリフェラルのボー レート クロック 位 相 クロック 極 性 も 設 定 することができます SPI 互 換 ポートで は オープン ドレイン ドライバを 使 用 してマルチマスター 構 成 をサポートし データの 競 合 を 防 止 しています UART ポート これらのプロセッサは PC 標 準 UART と 互 換 性 を 持 つ 全 二 重 ユニ バーサル 非 同 期 レシーバ/トランスミッタ(UART)ポートを 内 蔵 し ています この UART ポートは 他 のペリフェラルまたはホストに 対 するシンプルな UART インターフェースを 提 供 し 全 二 重 DMA シリアル データの 非 同 期 転 送 をサポートしています この UART は 9 ビット アドレスの 検 出 を 行 うマルチプロセッサ 通 信 機 能 を 持 っています この 機 能 により RS-485 データ インターフェー ス 規 格 に 従 ってマルチドロップ ネットワークで 使 用 することが できます この UART ポートは 5 ビット~8 ビットのデータ ビ ット ビットまたは ビット 幅 のストップ ビット パリティ( 偶 数 奇 数 または 無 し)をサポートしています UART ポートは 次 の つの 動 作 モードをサポートしています PIO (プログラムド I/O) プロセッサは I/O マップド UART レジ スタに 対 して 書 込 みまたは 読 出 しを 行 うことにより データを 送 信 または 受 信 します データは 送 信 と 受 信 でダブル バッフ ァされています DMA (ダイレクト メモリ アクセス) DMA コントローラが 送 信 データと 受 信 データを 転 送 します この 方 法 は メモリに 対 するデータ 転 送 に 必 要 とされる 割 込 みの 回 数 と 頻 度 を 減 ら します タイマ ADSP-469 は 周 期 的 なソフトウェア 割 込 みを 発 生 できるコア タイマを 個 と 周 期 割 込 みを 発 生 できて 次 の 3 つの 動 作 モード に 独 立 に 設 定 できる 汎 用 タイマ 個 の 合 計 3 個 のタイマを 内 蔵 し ています パルス 波 形 発 生 モード パルス 幅 カウント/キャプチャ モード 外 部 イベント ウォッチドッグ モード コア タイマは FLAG3 をタイムアウト 信 号 として 使 用 するよう に 構 成 することができます 各 汎 用 タイマは 本 の 双 方 向 ピンと 4 個 のレジスタを 持 っています 個 のコントロール/ステータス レジスタにより 個 の 汎 用 タイマを 独 立 にイネーブル/ディスエ ーブルすることができます 線 式 インターフェース ポート(TWI) TWI は I C バス プロトコルに 準 拠 する 8 ビット データの 転 送 に 使 う 双 方 向 線 式 シリアル バスです TWI マスターは 次 の 機 能 を 持 っています 7 ビット アドレシング マルチ マスター データ 調 停 をサポートする 複 数 デバイス システムでのマスター/スレーブ 同 時 動 作 デジタル フィルタ 機 能 と 時 間 イベント 処 理 00 kbps と 400 kbps のデータレート 低 割 込 みレート I/O プロセッサの 機 能 ADSP-469 I/O プロセッサの 車 載 バージョンは 67 チャンネルの DMA を 提 供 し 標 準 バージョンは 36 チャンネルの DMA と 広 範 囲 なペリフェラルを 提 供 しています これらのペリフェラルを 次 の セクションで 説 明 します DMA コントローラ プロセッサの 内 蔵 DMA コントローラにより プロセッサの 介 入 な しでデータ 転 送 を 行 うことができます DMA コントローラは 独 立 に 動 作 し プロセッサ コアからは 見 えないため DMA 動 作 はコ アのプログラム 命 令 実 行 と 同 時 に 発 生 することができます DMA 転 送 は シリアル ポート SPI 互 換 (シリアル ペリフェラル インターフェース)ポート IDP ( 入 力 データ ポート) パラレル データ アクイジション ポート(PDAP) または UART と ADSP-469 の 内 部 メモリとの 間 で 行 うことができます ADSP-469 プロセッサには 最 大 67 チャンネルの DMA が 内 蔵 さ れています( 表 7) プログラムは DMA 転 送 を 使 って ADSP-469 にダウンロードすることができます その 他 の DMA 機 能 としては DMA 転 送 完 了 時 の 割 込 み 発 生 や DMA 転 送 を 自 動 でリンクさせる ための DMA チェイニング 機 能 などがあります - 9/7 -

10 ADSP-469 ディレイライン DMA ADSP-469 プロセッサは ディレイライン DMA 機 能 を 提 供 し ます この 機 能 を 使 うと プロセッサは 外 部 ディレイライン バ ッファ( 外 部 メモリへ 格 納 される)に 対 してコアの 介 入 を 最 小 限 に した 読 出 しと 書 込 みを 行 うことができます DMA の 分 散 / 集 結 機 能 このプロセッサでは DMA 分 散 / 集 結 機 能 を 提 供 しています この 機 能 により 非 連 続 メモリ ブロックに 対 する DMA 読 出 し/ 書 込 みが 可 能 になります 表 7. DMA チャンネル Peripheral DMA Channels SPORTs 6 IDP/PDAP 8 SPI UART External Port Link Port Accelerators Memory-to-Memory MLB 3 車 載 モデルの 場 合 IIR アクセラレータ この IIR ( 無 限 インパルス 応 答 ) アクセラレータは バイクワッド 係 数 格 納 用 の 440 ワードの 係 数 メモリ 中 間 データ 格 納 用 のデー タ メモリ 個 の MAC ユニットで 構 成 されています この IIR アクセラレータはペリフェラル クロック 周 波 数 で 動 作 します FFT アクセラレータ FFT アクセラレータは 基 数 の 複 素 数 / 実 数 入 力 (コアの 介 入 不 要 な 複 素 数 出 力 FFT)を 持 っています この FFT アクセラレータ はペリフェラル クロック 周 波 数 で 動 作 します 表 8. ブート モードの 選 択 BOOTCFG 0 Booting Mode 000 SPI Slave Boot 00 SPI Master Boot 00 AMI Boot (for 8-bit Flash boot) 0 No boot occurs, processor executes from internal ROM after reset 00 Link Port 0 Boot 0 Reserved PLL と DDR DRAM コントローラのリセットなしまたはブートな しで プロセッサ コアとペリフェラルのリセットが 可 能 な"ラン ニング リセット" 機 能 があります RESETOUTピンは ランニン グ リセットを 発 生 させる 入 力 としても 機 能 します 詳 細 につい ては ADSP-4xx SHARC Processor Hardware Reference を 参 照 してください 電 源 プロセッサは 内 部 電 源 (V DD_INT ) 外 部 電 源 (V DD_EXT ) アナログ 電 源 (V DD_A )に 対 する 別 々の 電 源 接 続 を 持 っています 内 部 電 源 とア ナログ 電 源 は V DD_INT 仕 様 を 満 たす 必 要 があります 外 部 電 源 は V DD_EXT 仕 様 を 満 たす 必 要 があります すべての 外 部 電 源 ピンは 同 じ 電 源 に 接 続 する 必 要 があります アナログ 電 源 ピン(V DD_A )がプロセッサの 内 部 クロック ジェネレ ータ PLL の 電 源 になっていることに 注 意 してください 安 定 なク ロックを 発 生 するためには PCB デザインで V DD_A ピンに 外 付 け フィルタ 回 路 を 使 用 することが 推 奨 されます フィルタ 部 品 はで きるだけ V DD_A /AGND ピンの 近 くに 配 置 してください 回 路 例 に ついては 図 3を 参 照 してください( 推 奨 フェライト チップは 村 田 製 の BLM8AG0SND です) FIR アクセラレータ FIR ( 有 限 インパルス 応 答 ) アクセラレータは 04 ワードの 係 数 メモリ データ 用 の 04 ワード ディープ ディレイライン 4 個 の MAC ユニットで 構 成 されています この FIR アクセラレータ はペリフェラル クロック 周 波 数 で 動 作 します システム デザイン 次 のセクションでは システム デザイン オプションと 電 源 問 題 の 概 要 を 説 明 します プログラム ブート ADSP-469 の 内 部 メモリはシステム パワーアップ 時 に 外 部 ポ ート SPI マスター または SPI スレーブに 接 続 された 8 ビット EPROM からブートします ブートは ブート 設 定 (BOOTCFG~ 0)ピンから 制 御 されます( 表 8 参 照 ) 図 3. アナログ 電 源 (V DD_A )のフィルタ 回 路 ノイズの 混 入 を 少 なくするためには PCB で V DD_INT と GND に 対 して 電 源 プレーンとグラウンド プレーンの 並 行 対 を 使 う 必 要 が あります 太 いパターンを 使 用 してバイパス コンデンサをアナ ログ 電 力 (V DD_A )ピンとグラウンド(AGND)ピンへ 接 続 してくださ い 図 3に 規 定 する V DD_A ピンと AGND ピンはプロセッサへの 入 力 であり ボードのアナログ グラウンド プレーンではないこ とに 注 意 してください AGND ピンはチップのデジタル グラウ ンド(GND)に 直 接 接 続 する 必 要 があります - 0/7 -

11 ADSP-469 ターゲット ボード JTAG エミュレータのコネクタ アナログ デバイセズの JTAG エミュレータの DSP ツール 製 品 ラ インでは ADSP-469 プロセッサの IEEE 49. JTAG テスト アクセス ポートを 使 って エミュレーション 時 にターゲット ボード プロセッサのモニタと 制 御 を 行 っています アナログ デバイセズの JTAG エミュレータの DSP ツール 製 品 ラインは フ ル プロセッサ 速 度 でのエミュレーションを 提 供 するため メモ リ レジスタ プロセッサ スタックの 検 証 と 変 更 が 可 能 です プロセッサの JTAG インターフェースでは エミュレータがターゲ ット システムのローディングまたはタイミングに 影 響 を 与 えな いことを 保 証 します アナログ デバイセズの JTAG エミュレータの SHARC DSP ツール 製 品 ラインの 動 作 の 詳 細 については 該 当 するエミュレータ ハ ードウェア ユーザズ ガイドを 参 照 してください 開 発 ツール ADSP-469 プロセッサは アナログ デバイセズのエミュレータ と VisualDSP++ 開 発 環 境 を 含 む CROSSCORE ソフトウェアおよ びハードウェア 開 発 ツールの 完 全 なセットによりサポートされて います アナログ デバイセズの 他 の SHARC プロセッサをサポー トしている 同 じエミュレータ ハードウェアでも ADSP-469 を エミュレートします EZ-KIT Lite 評 価 用 ボード プロセッサを 評 価 する 場 合 は アナログ デバイセズが 開 発 した EZ-KIT Lite ボードを 使 用 してください ボードにはエミュレーシ ョン 機 能 が 付 いており ソフトウェア 開 発 環 境 が 備 わっています 複 数 のドータ カードも 用 意 されています エミュレータ 互 換 DSP ボード(ターゲット)のデザイン アナログ デバイセズのエミュレータ ファミリーは すべての DSP 開 発 者 がハードウェア システムとソフトウェア システム をテストし デバッグする 際 に 必 要 とするツールです アナログ デバイセズは 各 JTAG DSP 上 で IEEE 49. JTAG テスト アク セス ポート(TAP)を 提 供 しています プロセッサの JTAG インタ ーフェースを 使 用 すると エミュレータがターゲット システム のローディングまたはタイミングに 影 響 を 与 えないインサーキッ ト エミュレーションが 可 能 になります エミュレータはこの TAP を 使 ってプロセッサの 内 部 機 能 をアクセスするため コードのロ ード ブレークポイントの 設 定 変 数 の 表 示 メモリの 表 示 レ ジスタの 表 示 が 可 能 になります プロセッサはデータとコマンド を 送 信 するとき 停 止 する 必 要 がありますが エミュレータによる 動 作 が 完 了 した 後 に システム タイミングに 影 響 を 与 えること なく フル 速 度 で 動 作 するように DSP システムを 設 定 することが できます これらのエミュレータを 使 うときは DSP の JTAG ポートをエミ ュレータへ 接 続 するヘッダーがターゲット ボードに 付 いている 必 要 があります メカニカル レイアウト シングル プロセッサ 接 続 信 号 バッ ファリング 信 号 終 端 エミュレータ ポッド ロジックなどの ターゲット ボード デザイン 問 題 の 詳 細 については アナログ デバイセズのウエブ サイト( Analog Devices JTAG Emulation Technical Reference を 参 照 してください "EE-68"のサイト 検 索 をご 使 用 ください エミュレータ サポー トの 強 化 に 合 わせて このドキュメントは 定 期 的 に 更 新 されてい ます 評 価 キット アナログ デバイセズは アナログ デバイセズのプロセッサ プラットフォーム ソフトウェア ツールによるアプリケーショ ンの 開 発 またはプロトタイプについて 学 習 するコスト/パフォーマ ンスの 優 れた 方 法 として 使 う 広 範 囲 な EZ-KIT Lite 評 価 プラット フォームを 提 供 しています 各 EZ-KIT Lite には 評 価 用 ボードと 一 緒 に C/C++ コンパイラ アセンブラ リンカーによる VisualDSP++ 開 発 およびデバッグ 環 境 の 評 価 スイートが 含 まれて います また サンプル アプリケーション プログラム 電 源 USB ケーブルも 添 付 されています ソフトウェア ツールのすべ ての 評 価 バージョンは EZ-KIT Lite 製 品 と 組 み 合 わせて 使 用 する よう 制 限 されています EZ-KIT Lite ボードの USB コントローラは ボードをユーザの PC の USB ポートに 接 続 して VisualDSP++ 評 価 スイートによりオン ボード プロセッサをインサーキットでエミュレートできるよう にします これにより EZ-KIT Lite システムのプログラムをダウ ンロード 実 行 デバッグすることが 可 能 になります また ユ ーザ 固 有 のブート コードを 格 納 するオンボード フラッシュ デバイスのインサーキット プログラミングが 可 能 になるため PC に 接 続 しないでスタンドアロン ユニットとしてボードを 動 作 させることができます VisualDSP++のフル バージョン( 別 売 )をインストールすると EZ-KIT Lite または 任 意 のユーザ 定 義 システムのソフトウェアを 開 発 することができます アナログ デバイセズの JTAG エミュレー タの つを EZ-KIT Lite ボードに 接 続 すると 高 速 な 非 侵 害 型 エミ ュレーションが 可 能 になります その 他 の 情 報 このデータシートは ADSP-469 のアーキテクチャと 機 能 につい て 情 報 を 提 供 します ADSP-469 ファミリー コア アーキテク チャと 命 令 セットの 詳 細 については SHARC Processor Programming Reference を 参 照 してください 関 連 シグナル チェーン "シグナル チェーン"とは データの 入 力 (リアルタイムに 発 生 し ている 現 象 や すでにあるものからサンプリングして 得 られたデ ータ 入 力 )を 受 け, 出 力 をするまでの 一 連 の 信 号 処 理 を 行 う 電 子 部 品 群 を 指 します このチェーンの 一 部 の 出 力 が 次 の 入 力 へ 供 給 さ れます シグナル チェーンは 信 号 処 理 アプリケーションで 使 用 され プロセス データの 収 集 と 処 理 を 行 い またはリアルタ イム 現 象 の 解 析 に 基 づきシステム 制 御 を 行 います この 用 語 と 関 連 事 項 の 詳 細 については Wikipediaまたはアナログ デバイセズ のウエブ サイトに 掲 載 する 半 導 体 用 語 集 の シグナル チェーン をご 覧 ください アナログ デバイセズは 組 み 合 わせて 使 用 するようにデザイン された 信 号 処 理 部 品 を 提 供 することにより 信 号 処 理 システム 開 発 を 容 易 にします 特 定 のアプリケーションと 関 連 部 品 の 間 の 関 係 を 表 示 するツールをウェブ サイト 提 供 し ています Circuit from the Lab TM のサイト ( の 実 用 回 路 集 のページでは 次 の 内 容 を 提 供 しています 様 々な 回 路 タイプとアプリケーションに 対 するシグナル チェーンの 回 路 ブロック 図 各 チェーン 内 の 部 品 に 対 するセレクション ガイドとアプ リケーション 情 報 に 対 するリンク 最 適 なデザインテクニックとして 使 用 可 能 な 参 考 デザイン - /7 -

12 ADSP-469 ピン 機 能 の 説 明 未 使 用 DDR ピン DDR コントローラを 使 用 しない 場 合 は DDR 信 号 ピンをフローティングのままにします 内 部 で DDR I/O 信 号 がスリー ステートになります これ は DDRCTL0 レジスタの DIS_DDRCTL ビットをセットす ることにより 行 うことができます DDRPADCTLx レジスタの PWD ビットをセットして 受 信 パスをパワーダウンさせます V DD_DDR ピンと V DD_INT 電 源 を 接 続 します V REF をフローティング/ 未 接 続 のままにします 表 9. ピン 説 明 名 前 タイプ リセット 時 と リセット 後 の 状 態 AMI_ADDR3~0 I/O/T (ipu) High-Z/driven low (boot) 説 明 外 部 アドレス プロセッサから 外 部 メモリとペリフェラルのアドレスがこれらの ピンに 出 力 されます PDAP (I) と PWM (O)をサポートするため データ ピンと 共 用 することができます リセット 後 すべての AMI_ADDR 3~0 ピンが 外 部 メ モリ インターフェース モードになり FLAG(0~3)ピンは FLAGS モード(デフ ォルト)になります IDP_PDAP_CTL レジスタで 設 定 されると IDP チャンネル 0 がパラレル 入 力 データの AMI_ADDR 3~0 ピンをスキャンします 未 使 用 の AMI ピンは 未 接 続 のままにすることができます AMI_DATA7~0 I/O/T (ipu) High-Z 外 部 データ 外 部 メモリ インターフェース データ(I/O) PDAP (I) FLAG (I/O) PWM (O)をサポートするためにデータ ピンを 共 用 することができます リセッ ト 後 すべての AMI_DATA ピンが EMIF モードになり FLAG(0~3)ピンは FLAGS モード(デフォルト)になります 未 使 用 の AMI ピンは 未 接 続 のままにすること ができます AMI_ACK I (ipu) メモリ アクノリッジ(AMI_ACK) 外 部 デバイスは AMI_ACK (ロー レベル) のアサートを 解 除 して 外 部 メモリ アクセスにウエイト 状 態 を 追 加 することが できます I/O デバイス メモリ コントローラ またはその 他 のペリフェラルは AMI_ACK を 使 って 外 部 メモリ アクセスの 完 了 を 遅 延 させることができます 未 使 用 の AMI ピンは 未 接 続 のままにすることができます AMI_MS0~ O/T (ipu) High-Z メモリ セレクト ライン 0~ AMI インターフェースで 外 部 メモリの 対 応 す るバンクのチップ セレクトとして これらのラインがアサートされます(ロー レベル) MS ~0 ラインは デコードされたメモリ アドレス ラインであり 他 のアドレス ラインと 同 時 に 変 化 します 外 部 メモリ アクセスがないとき MS ~0 ラインは 非 アクティブになりますが 条 件 付 きメモリ アクセス 命 令 が 実 行 さ れたとき 条 件 の 真 偽 によらず アクティブになります 未 使 用 の AMI ピンは 未 接 続 のままにすることができます MSピンは EPORT/FLASH ブート モー ドで 使 用 することができます 詳 細 については ADSP-4xx SHARC Processor Hardware Reference を 参 照 してください AMI_RD O/T (ipu) High-Z AMI ポート 読 出 しイネーブル AMI_RDはプロセッサが 外 部 メモリからワードを 読 出 すごとにアサートされます AMI_WR O/T (ipu) High-Z 外 部 ポート 書 込 みイネーブル AMI_WRはプロセッサが 外 部 メモリへワードを 書 込 むごとにアサートされます FLAG[0]/IRQ0 I/O (ipu) FLAG[0] FLAG0/ 割 込 み 要 求 0 INPUT FLAG[]/IRQ I/O (ipu) FLAG[] FLAG/ 割 込 み 要 求 INPUT FLAG[]/IRQ/AMI_MS I/O (ipu) FLAG[] FLAG/ 割 込 み 要 求 / 非 同 期 メモリ セレクト INPUT FLAG[3]/TMREXP/AMI_MS3 I/O (ipu) FLAG[3] FLAG3/タイマ タイムアウト/ 非 同 期 メモリ セレクト 3 INPUT 表 9のタイプの 列 では A = 非 同 期 I = 入 力 O = 出 力 S = 同 期 A/D =アクティブ 駆 動 O/D =オープン ドレイン T =スリー ステート ipd = 内 部 プルダウン 抵 抗 ipu = 内 部 プルアップ 抵 抗 を 表 しています 内 部 プルアップ (ipu) 抵 抗 と 内 部 プルダウン (ipd) 抵 抗 は ピンからの 内 部 パスを 期 待 されるロジック レベルに 保 持 するようにデザインされてい ます 外 部 パッドを 期 待 されるロジックレベルにプルアップまたはプルダウンするときは 外 部 抵 抗 を 使 用 してください 内 部 プルアップ/プルダ ウン 抵 抗 はイネーブル/ディスエーブルできません これらの 抵 抗 値 をプログラムで 設 定 することはできません ipu 抵 抗 の 範 囲 は 6kΩ~63kΩ で す ipd 抵 抗 の 範 囲 は 3kΩ~85kΩ です この 表 では DDR ピンは SSTL8 互 換 です 他 のすべてのピンは LVTTL 互 換 です - /70 -

13 ADSP-469 表 9. ピン 説 明 ( 続 き) 名 前 タイプ リセット 時 と リセット 後 の 状 態 DDR_ADDR 5~0 O/T High-Z/driven low DDR_BA ~0 O/T High-Z/driven low DDR_CAS O/T High-Z/driven high DDR_CKE O/T High-Z/driven low DDR_CS 3~0 O/T High-Z/driven high 説 明 DDR アドレス DDR アドレス ピン DDR バンク アドレス 入 力 ACTIVATE READ WRITE または PRECHARGE の 各 コマンドを 適 用 する 内 部 バンクを 指 定 します BA ~0 は LOAD MODE REGISTER コマンドでロードする MR EMR EMR() EMR(3)などのモード レジスタを 指 定 します DDR カラム アドレス ストローブ DDR_CASピンに 接 続 され 他 の DDR コ マンド ピンと 組 み 合 わせて 使 い DDR の 動 作 を 指 定 します DDR に 対 する DDR クロック イネーブル 出 力 アクティブ ハイ 信 号 DDR CKE 信 号 に 接 続 します DDR チップ セレクト DDR_CS 3~0 がハイ レベルのとき すべてのコマンド がマスクされます DDR_CS 3~0 はメモリ アドレス ラインにデコードされます 各 DDR_CS 3~0 ラインは 対 応 する 外 部 バンクを 選 択 します DDR_DATA 5~0 I/O/T High-Z DDR データ 入 力 / 出 力 ピン 対 応 する DDR_DATA ピンに 接 続 します DDR_DM ~0 O/T High-Z/driven high DDR 入 力 データ マスク ハイ レベルに 駆 動 されると DDR 書 込 みデータが マスクされます DDR 側 で DDR_DQS の 両 エッジでサンプルされます DM0 は DDR_DATA 7~0 に DM は DDR_DATA5~8 に それぞれ 対 応 します DDR_DQS ~ 0 DDR_DQS ~0 I/O/T (Differential) High-Z データ ストローブ データ 書 込 みで 出 力 データ 読 出 しで 入 力 DQS0 は DDR_DATA 7~0 に DQS は DDR_DATA5~8 に それぞれ 対 応 します DDRCTL3 レジスタを 使 ったソフトウェア コントロールによって このピンをシ ングルエンドまたは 差 動 に 設 定 することができます DDR_RAS O/T High-Z/driven high DDR_WE O/T High-Z/driven high DDR_CLK0, DDR_CLK0, DDR_CLK, DDR_CLK O/T (Differential) High-Z/driven low DDR_ODT O/T High-Z/driven low DDR ロウ アドレス ストローブ DDR_RASピンに 接 続 され 他 の DDR コマ ンド ピンと 組 み 合 わせて 使 い DDR の 動 作 を 指 定 します DDR 書 込 みイネーブル DDR_WEピンに 接 続 され 他 の DDR コマンド ピン と 組 み 合 わせて 使 い DDR の 動 作 を 指 定 します DDR メモリ クロック ソフトウェア コントロール (DDRCTL0 レジスタ)の 設 定 によって 本 の 差 動 出 力 を 使 用 することができます リセット 時 は フリー ラ ンニング 状 態 となり 最 小 周 波 数 は 保 証 されません DDR 内 蔵 終 端 ODT ピンをハイ レベルにすると ( 他 の 条 件 も 満 たす 場 合 ) DDR 終 端 抵 抗 がイネーブルされます 書 込 みコマンド/ 読 出 しコマンドとは 関 係 なく ODT がイネーブル/ディスエーブルされます 表 9のタイプの 列 では A = 非 同 期 I = 入 力 O = 出 力 S = 同 期 A/D =アクティブ 駆 動 O/D =オープン ドレイン T =スリー ステート ipd = 内 部 プルダウン 抵 抗 ipu = 内 部 プルアップ 抵 抗 を 表 しています 内 部 プルアップ (ipu) 抵 抗 と 内 部 プルダウン (ipd) 抵 抗 は ピンからの 内 部 パス を 期 待 されるロジック レベルに 保 持 するようにデザインされています 外 部 パッドを 期 待 されるロジックレベルにプルアップまたはプルダウン するときは 外 部 抵 抗 を 使 用 してください 内 部 プルアップ/プルダウン 抵 抗 はイネーブル/ディスエーブルできません これらの 抵 抗 値 をプログラ ムで 設 定 することはできません ipu 抵 抗 の 範 囲 は 6kΩ~63kΩ です ipd 抵 抗 の 範 囲 は 3kΩ~85kΩ です この 表 では DDR ピンは SSTL8 互 換 です 他 のすべてのピンは LVTTL 互 換 です - 3/70 -

14 ADSP-469 表 9. ピン 説 明 ( 続 き) 名 前 タイプ リセット 時 と リセット 後 の 状 態 説 明 DAI _P 0~ I/O/T (ipu) High-Z デジタル アプリケーション インターフェース これらのピンは DAI SRU に 対 す る 物 理 インターフェースを 提 供 します DAI SRU コンフィギュレーション レジスタ により オーディオ 中 心 の 内 蔵 ペリフェラルの 入 力 または 出 力 (ピンとピンの 出 力 イネ ーブルに 接 続 )の 組 み 合 わせを 指 定 します 実 際 のピン 動 作 は これらのペリフェラル のコンフィギュレーション レジスタにより 指 定 されます DAI SRU 内 のすべての 入 力 信 号 または 出 力 信 号 は これらの 任 意 のピンに 接 続 することができます DAI SRU は シリアル ポート S/PDIF モジュール 入 力 データ ポート() 高 精 度 クロック ジェネレータ(4)から DAI_P0~ ピンまでの 接 続 を 提 供 します DPI _P 4~ I/O/T (ipu) High-Z デジタル ペリフェラル インターフェース これらのピンは DPI SRU に 対 する 物 理 インターフェースを 提 供 します DPI SRU コンフィギュレーション レジスタによ り 内 蔵 ペリフェラルの 入 力 または 出 力 (ピンとピンの 出 力 イネーブルに 接 続 )の 組 み 合 わせを 指 定 します 実 際 のピン 動 作 は これらのペリフェラルのコンフィギュレーシ ョン レジスタにより 指 定 されます DPI SRU 内 のすべての 入 力 信 号 または 出 力 信 号 は これらの 任 意 のピンに 接 続 することができます DPI SRU は タイマ() SPI() UART () フラグ() 汎 用 I/O (9)から DPI_P4~ ピンまでの 接 続 を 提 供 します LDAT0 7~0 I/O/T (ipd) High-Z リンク ポート データ(Link Port 0~)トランスミッタとして 設 定 されると ポート LDAT 7~0 は 両 データラインを 駆 動 します LCLK0 LCLK LACK0 LACK I/O/T (ipd) High-Z リンク ポート クロック(Link Port 0~) 非 同 期 データ 転 送 を 可 能 にします トラン スミッタとして 設 定 されると ポートは LCLKx ラインを 駆 動 します このピンの 動 作 には 5 kω の 外 付 けプルダウン 抵 抗 が 必 要 です I/O/T (ipd) High-Z リンク ポート アクノリッジ(Link Port 0~)ハンドシェーク 機 能 を 提 供 します リ ンク ポートがレシーバに 設 定 されると ポートは LACKx ラインを 駆 動 します こ のピンの 動 作 には 5 kω の 外 付 けプルダウン 抵 抗 が 必 要 です THD_P I サーマル ダイオード アノード 未 使 用 の 場 合 は フローティングのままにするこ とができます THD_M O サーマル ダイオード カソード 未 使 用 の 場 合 は フローティングのままにするこ とができます MLBCLK I (ipd) メディア ローカル バス クロック このクロックは MLB コントローラにより 生 成 されます MLB コントローラは MOST ネットワークに 同 期 化 されるため MLB イ ンターフェース 全 体 のタイミングを 提 供 します 49.5 MHz で Fs = 48 khz です 未 使 用 の 場 合 は フローティングのままにすることができます MLBDAT MLBSIG I/O/T (ipd) in 3 pin mode. I/T (ipd) in 5 pin mode. I/O/T (ipd) in 3 pin mode. I/T(ipd) in 5 pin mode. High-Z High-Z メディア ローカル バス データ MLBDAT ラインは 送 信 側 MLB デバイスから 駆 動 され MLB コントローラなどの 他 のすべての MLB デバイスにより 受 信 されま す MLBDAT ラインでは 実 際 のデータが 転 送 されます 5 ピン MLB モードでは こ のピンは 入 力 専 用 になります 未 使 用 の 場 合 は フローティングのままにすることが できます メディア ローカル バス 信 号 MLB コントローラが 生 成 したマルチプレクスされた チャンネル/アドレスシグナルや MLB デバイスからのコマンドや Rx ステータスバイト が 転 送 されます 5 ピン モードでは このピンは 入 力 専 用 です 未 使 用 の 場 合 は フローティングのままにすることができます MLBDO O/T (ipd) High-Z メディア ローカル バス データ 出 力 (5 ピン モード) このピンは 5 ピン MLB モードでのみ 使 用 されます 5 ピン モードで 出 力 データ ピンとして 機 能 します 未 使 用 の 場 合 は フローティングのままにすることができます MLBSO O/T (ipd) High-Z メディア ローカル バス 信 号 出 力 (5 ピン モード) このピンは 5 ピン MLB モ ードでのみ 使 用 されます 5 ピン モードで 出 力 信 号 ピンとして 機 能 します 未 使 用 の 場 合 は フローティングのままにすることができます 表 9のタイプの 列 では A = 非 同 期 I = 入 力 O = 出 力 S = 同 期 A/D =アクティブ 駆 動 O/D =オープン ドレイン T =スリー ステート ipd = 内 部 プルダウン 抵 抗 ipu = 内 部 プルアップ 抵 抗 を 表 しています 内 部 プルアップ (ipu) 抵 抗 と 内 部 プルダウン (ipd) 抵 抗 は ピンからの 内 部 パスを 期 待 されるロジック レベルに 保 持 するようにデザインされて います 外 部 パッドを 期 待 されるロジックレベルにプルアップまたはプルダウンするときは 外 部 抵 抗 を 使 用 してください 内 部 プルアップ/プル ダウン 抵 抗 はイネーブル/ディスエーブルできません これらの 抵 抗 値 をプログラムで 設 定 することはできません ipu 抵 抗 の 範 囲 は 6kΩ~63kΩ です ipd 抵 抗 の 範 囲 は 3kΩ~85kΩ です この 表 では DDR ピンは SSTL8 互 換 です 他 のすべてのピンは LVTTL 互 換 です - 4/70 -

15 ADSP-469 表 9. ピン 説 明 ( 続 き) 名 前 タイプ リセット 時 と リセット 後 の 状 態 説 明 TDI I (ipu) テスト データ 入 力 (JTAG) バウンダリ スキャン ロジックのシリアル データ 入 力 TDO O /T High-Z テスト データ 出 力 (JTAG) バウンダリ スキャン パスのシリアル スキャン 出 力 TMS I (ipu) テスト モード セレクト(JTAG) テスト ステート マシンの 制 御 に 使 います TCK I テスト クロック(JTAG) JTAG バウンダリ スキャンのクロックを 提 供 します パ ワーアップ 後 には TCK をアサート(ロー レベル パルスを 入 力 )する 必 要 があります あるいは デバイスの 正 常 動 作 のためにはロー レベルを 維 持 する 必 要 があります TRST I (ipu) テスト リセット(JTAG) テスト ステート マシンをリセットします プロセッサ の 正 常 動 作 のためには パワーアップ 後 にTRSTをアサート(ロー レベル パルス)す る 必 要 があります あるいは プロセッサの 正 常 動 作 のためにロー レベルを 維 持 す る 必 要 があります EMU O/T (ipu) High-Z エミュレーション ステータス アナログ デバイセズの ADSP-469 DSP ツール 製 品 ラインの JTAG エミュレータ ターゲット ボード コネクタへ 接 続 する 専 用 ピン CLK_CFG ~0 I コア 対 CLKIN 比 制 御 これらのピンは クロック 周 波 数 の 起 動 を 設 定 します コア がリセットから 抜 け 出 した 後 いつでも PMCTL レジスタ 内 の PLL 逓 倍 器 / 分 周 器 を 設 定 して 動 作 周 波 数 を 変 更 できることに 注 意 してください 可 能 な 値 は 00 = 6: 0 = 3: 0 = 6: = 予 約 済 み CLKIN I ローカル クロック イン XTAL と 組 み 合 わせて 使 います CLKIN はクロック 入 力 です プロセッサが 内 部 クロック ジェネレータまたは 外 部 クロック 源 を 使 うように 設 定 します CLKIN と XTAL に 必 要 な 部 品 を 接 続 すると 内 部 クロック ジェネレー タがイネーブルされます 外 部 クロックを CLKIN に 接 続 し XTAL を 解 放 のままにす ると プロセッサが 外 部 クロック 発 振 器 のような 外 部 クロック 源 を 使 うように 設 定 さ れます CLKIN は 停 止 変 更 または 規 定 周 波 数 未 満 で 動 作 させることはできませ ん XTAL O 水 晶 発 振 器 ピン CLKIN と 組 み 合 わせて 使 って 外 付 け 水 晶 の 駆 動 に 使 います RESET I プロセッサ リセット プロセッサを 既 知 状 態 にリセットします アサートが 解 除 さ れた 後 PLL のロックまでに 4096 CLKIN サイクルが 必 要 です この 時 間 が 経 過 後 コアはハードウェア リセット ベクタ アドレスからプログラムの 実 行 を 開 始 しま す RESET 入 力 は パワーアップの 前 にアサート(ロー レベル)する 必 要 があります RESETOUT/ RUNRSTIN I/O (ipu) リセット 出 力 /ランニング リセット 入 力 このピンのデフォルト 設 定 は RESETOUT です このピンは RUNRSTIN 機 能 と 共 用 され この 機 能 は RUNRSTCTL レジスタの ビット 0 をセットするとイネーブルされます 詳 細 については ADSP-4xx SHARC Processor Hardware Reference を 参 照 してください BOOT_CFG ~0 I ブート コンフィギュレーション セレクト これらのピンを 使 って プロセッサの ブート モードを 選 択 します BOOT_CFG ピンは RESET(ハードウェアとソフトウ ェア)がアサート 解 除 される 前 に 有 効 である 必 要 があります 表 9のタイプの 列 では A = 非 同 期 I = 入 力 O = 出 力 S = 同 期 A/D =アクティブ 駆 動 O/D =オープン ドレイン T =スリー ステート ipd = 内 部 プルダウン 抵 抗 ipu = 内 部 プルアップ 抵 抗 を 表 しています 内 部 プルアップ (ipu) 抵 抗 と 内 部 プルダウン (ipd) 抵 抗 は ピンからの 内 部 パスを 期 待 されるロジック レベルに 保 持 するようにデザインされてい ます 外 部 パッドを 期 待 されるロジックレベルにプルアップまたはプルダウンするときは 外 部 抵 抗 を 使 用 してください 内 部 プルアップ/プルダ ウン 抵 抗 はイネーブル/ディスエーブルできません これらの 抵 抗 値 をプログラムで 設 定 することはできません ipu 抵 抗 の 範 囲 は 6kΩ~63kΩ で す ipd 抵 抗 の 範 囲 は 3kΩ~85kΩ です この 表 では DDR ピンは SSTL8 互 換 です 他 のすべてのピンは LVTTL 互 換 です MLB ピンは ADSP-469 プロセッサの 車 載 モデルでのみ 使 用 できます 標 準 モデルではこれらのピンは NC ( 未 接 続 )です 車 載 モデルについてはページ63 の CSP_BGA のボール 配 置 車 載 モデルを 標 準 モデルについてはページ66のCSP_BGA のボール 配 置 標 準 モデルを それぞれ 参 照 してください - 5/70 -

16 ADSP-469 表 0. ピン リスト 電 源 とグラウンド 名 前 タイプ 説 明 V DD P 内 部 電 源 V DD P 外 部 電 源 V DD _ A P PLL のアナログ 電 源 V DD _ THD P サーマル ダイオード 電 源 V DD _ DDR P DDR インターフェース 電 源 V REF P DDR 入 力 基 準 電 圧 GND G グラウンド AGND G アナログ グラウンド DDR 信 号 に 適 用 - 6/70 -

17 ADSP-469 仕 様 動 作 条 件 Parameter Description Min 450 MHz Nom Max Min 400 MHz Nom Max Unit V DD Internal (Core) Supply Voltage V V DD External (I/O) Supply Voltage V V DD _ A Analog Power Supply Voltage V 3, 4 V DD _ DDR DDR Controller Supply Voltage V V DD _ THD Thermal Diode Supply Voltage V V REF DDR Reference Voltage V 5 V IH High Level Input V V DD = Max 5 V IL Low Level Input V DD V = Min 6 V IH _ CLKIN High Level Input V V DD = Max 6 V IL _ CLKIN Low Level Input V DD.3.3 V = Min V IL _ DDR (DC) DC Low Level Input Voltage V REF 0.5 V REF 0.5 V V IH _ DDR (DC) DC High Level Input Voltage V REF V REF V V IL _ DDR (AC) AC Low Level Input Voltage V REF 0.5 V REF 0.5 V V IH _ DDR (AC) AC High Level Input Voltage V REF V REF V T J Junction Temperature 34-Lead C T AMBIENT 0 C to +70 C T J Junction Temperature 34-Lead T AMBIENT 40 C to +85 C N/A N/A 40 5 C 仕 様 は 予 告 なく 変 更 されることがあります. フィルタ 回 路 例 についてはページ0の 図 3を 参 照 してください 3 DDR 信 号 に 適 用 4 使 用 しない 場 合 は ページの 未 使 用 DDR ピンを 参 照 してください 5 AMI_ADDR3~0 AMI_DATA7~0 FLAG3~0 DAI_Px DPI_Px BOOTCFGx CLKCFGx (RUNRSTIN) RESET TCK TMS TDI TRSTの 各 入 力 ピ ンと 双 方 向 ピンに 適 用 6 入 力 ピン CLKIN に 適 用 - 7/70 -

18 ADSP-469 電 気 的 特 性 450 MHz 400 MHz Parameter Description Test Conditions Min Max Min Max Unit V OH V OL High Level Output Voltage Low Level Output V DD = Min, I OH =.0 ma V DD = Min, I OL =.0 ma V V OH _ DDR High Level V DD _ DDR = Min, IOH = V Voltage for DDR V V OL _ DDR Low Level Output DD _ DDR = Min, IOL = 3.4 ma V Voltage for DDR 4, 5 I IH High Level V DD = Max, V IN = V DD 0 0 μa Current Max 4, 6 I IL Low Level V DD = Max, V IN = 0 V 0 0 μa Current 5 I ILPU Low Level V DD = Max, V IN = 0 V μa Current Pull-up 6 I IHPD High Level V DD = Max, V IN = V DD μa Current Pull-down Max 7, 8 I OZH Three-State V DD /V DD _ DDR = Max, 0 0 μa Current V IN = V DD /V DD _ DDR Max 7, 9 Three-State I OZL V DD /V DD _ DDR = Max, 0 0 μa Current V IN = 0 V 8 I OZLPU Three-State V DD = Max, V IN = 0 V μa Current Pull-up 9 I OZHPD Three-State V DD = Max, μa Current Pull-down V IN = V DD Max 0, I DD - INTYP Supply Current f CCLK > 0 MHz Table + Table + ma (Internal) Table 3 ASF Table 3 ASF I DD _ A Supply Current V DD _ A = Max 0 0 ma (Analog) 3, 4 C IN Input Capacitance TCASE = 5 C 5 5 pf 仕 様 は 予 告 なしに 変 更 されることがあります AMI_ADDR3~0 AMI_DATA7~0 AMI_RD AMI_WR FLAG3~0 DAI_Px DPI_Px EMU TDO の 各 出 力 ピンと 双 方 向 ピンに 適 用 3 駆 動 電 流 能 力 (typ)については ページ58の 出 力 駆 動 電 流 を 参 照 してください 4 BOOTCFGx CLKCFGx TCK RESET CLKIN の 入 力 ピンに 適 用 5 TRST TMS TDI の 内 部 プルアップ 付 き 各 入 力 ピンに 適 用 プルダウンが 内 蔵 されている 入 力 ピン MLBCLK に 適 用 7 すべてのスリー ステート DDR ピンに 適 用 8 DAI_Px DPI_Px EMUのプルアップ 付 き 各 スリー ステート ピンに 適 用 9 プルダウン 付 きスリーステート ピン MLBDAT MLBSIG MLBDO MLBSO LDAT07~0 LDAT7~0 LCLK0 LCLK LACK0 LACK に 適 用 0 内 部 電 流 データ(typ)は 公 称 動 作 条 件 を 反 映 詳 細 については EE ノート Estimating Power Dissipation for ADSP-46x SHARC Processors を 参 照 キャラクタライズしますがテストしません 3 全 信 号 ピンに 適 用 4 保 証 しますが テストしません - 8/70 -

19 ADSP-469 総 合 消 費 電 力 総 合 電 力 消 費 電 力 には 次 の つの 成 分 があります. 内 部 消 費 電 力. 外 部 消 費 電 力 内 部 電 力 にも 次 の つの 成 分 があります. リーク 電 流 によるスタティック 消 費 電 力 表 に ジャンク ション 温 度 (T J ) とコア 電 圧 (V DD_INT )の 関 数 としてのスタテ ィック 消 費 電 流 (I DD-STATIC )を 示 します. トランジスタのスイッチング 特 性 とプロセッサのアクティビ ティ レベルに 起 因 するダイナミック 消 費 電 流 (I DD-DYNAMC ) アクティビティ レベルは アクティビティ スケーリング ファクタ(ASF)の 影 響 を 受 けます この ASF はプロセッサ 上 で 実 行 されるアプリケーション コードや ペリフェラルと 外 部 ポートの 様 々なレベルのアクティビティ レベルを 表 し ています( 表 ) ダイナミック 消 費 電 流 は 特 定 のアプリケ ーションを ASF でスケーリングし ベースライン ダイナミ ック 消 費 電 流 を 基 準 として 計 算 されます この 部 分 を 計 算 するときは CCLK 周 波 数 および 表 3 の V DD_INT 依 存 データと 組 み 合 わせて ASF を 使 います つ 目 の 部 分 は I DD_INT 仕 様 の 式 に 含 まれるペリフェラル クロック (PCLK)ドメインでの トランジスタ スイッチングに 起 因 します 表. アクティビティ スケーリング ファクタ (ASF) Activity Scaling Factor (ASF) Idle 0.38 Low 0.58 High.3 Peak.35 Peak-typical (50:50) 0.87 Peak-typical (60:40) 0.94 Peak-typical (70:30).00 ASF の 表 に 固 有 の 電 力 成 分 については Estimating Power for SHARC Processors (EE-348) を 参 照 してください 連 続 命 令 ループ (コア) の DDR 制 御 コードの 読 出 しと 書 込 みの 比 外 部 消 費 電 力 は 外 部 ピンのスイッチング 動 作 に 起 因 します 表. I DD-STATIC (ma) V DD_INT (V) TJ ( C) 0.95 V.0 V.05 V.0 V.5 V 有 効 な 温 度 と 電 圧 範 囲 はモデルに 固 有 です ページ7の 動 作 条 件 を 参 照 してください - 9/70 -

20 ADSP-469 表 3. CCLK ドメインでのベースライン ダイナミック 電 流 (ma ASF =.0) fcclk (MHz) Voltage (VDD_INT) 0.95 V.0 V.05 V.0 V.5 V N/A N/A この 値 は 単 独 の 最 大 仕 様 として 保 証 しません これらは ページ8の 電 気 的 特 性 の 式 に 従 ってスタティック 電 流 と 組 み 合 わせる 必 要 があります 有 効 な 周 波 数 と 電 圧 範 囲 はモデルに 固 有 です ページ7の 動 作 条 件 を 参 照 してください 絶 対 最 大 定 格 表 4に 示 す 絶 対 最 大 定 格 を 超 えるストレスを 加 えるとデバイス に 恒 久 的 な 損 傷 を 与 えることがあります この 規 定 はストレス 定 格 の 規 定 のみを 目 的 とするものであり この 仕 様 の 動 作 セクショ ンに 記 載 する 規 定 値 以 上 でのデバイス 動 作 を 定 めたものではあり ません デバイスを 長 時 間 絶 対 最 大 定 格 状 態 に 置 くとデバイスの 信 頼 性 に 影 響 を 与 えます 表 4. 絶 対 最 大 定 格 Parameter Internal (Core) Supply Voltage (V DD ) Analog (PLL) Supply Voltage (V DD _ A ) External (I/O) Supply Voltage (V DD ) Thermal Diode Supply Voltage (V DD _ THD ) DDR Controller Supply Voltage (V DD _ DDR ) DDR Input Voltage Input Voltage Output Voltage Swing Storage Temperature Range Junction Temperature While Biased ESD について Rating 0.3 V to +.3 V 0.3 V to +.5 V 0.3 V to +3.6 V 0.3 V to +3.6 V 0.3 V to +.9 V 0.3 V to +.9 V 0.3 V to +3.6 V 0.3 V to VDD_EXT +0.5 V 65 C to +50 C 5 C ESD( 静 電 放 電 )の 影 響 を 受 けやすいデバイスです 電 荷 を 帯 びたデバイスや 回 路 ボードは 検 知 されない まま 放 電 することがあります 本 製 品 は 当 社 独 自 の 特 許 技 術 である ESD 保 護 回 路 を 内 蔵 してはいますが デバイスが 高 エネルギーの 静 電 放 電 を 被 った 場 合 損 傷 を 生 じる 可 能 性 があります したがって 性 能 劣 化 や 機 能 低 下 を 防 止 するため ESD に 対 する 適 切 な 予 防 措 置 を 講 じることをお 勧 めします パッケージ 情 報 図 4に ADSP-469 プロセッサのパッケージ 表 示 の 詳 細 を 示 しま す 全 製 品 のリストと 製 品 の 供 給 状 況 については ページ 70 のオ ーダー ガイドをご 覧 ください 表 5. パッケージ 表 示 情 報 図 4. 代 表 的 なパッケージ 表 示 Brand Key Field Description t Temperature Range pp Package Type Z RoHS Compliant Option cc See Ordering Guide vvvvvv.x Assembly Lot Code n.n Silicon Revision # RoHS Compliant Designation yyww Date Code 非 車 載 製 品 の 場 合 車 載 製 品 に 固 有 のパッケージ 表 示 については 最 寄 り のアナログ デバイセズにお 尋 ねください - 0/70 -

21 ADSP-469 タイミング 仕 様 指 定 されたタイミング 情 報 そのものを 使 用 してください 他 のパ ラメータの 加 算 または 減 算 によってパラメータを 求 めないでくだ さい 加 算 または 減 算 により 個 々のデバイスに 対 しては 意 味 のあ る 結 果 を 得 ることができますが このデータシートに 示 す 値 は 統 計 的 な 変 動 とワースト ケースを 反 映 しています したがって 長 い 時 間 を 得 るためにパラメータを 加 算 することは 意 味 がありま せん リファレンス 電 圧 レベルについては ページ58の 図 45のテ スト 条 件 を 参 照 してください 次 のセクションでは プロセッサが 信 号 を 変 化 させる 方 法 をスイ ッチング 特 性 で 規 定 します プロセッサの 外 部 回 路 は これらの 信 号 特 性 を 満 たすようにデザインする 必 要 があります スイッチ ング 特 性 は 与 えられた 状 況 でプロセッサがどう 振 る 舞 うかを 規 定 します スイッチング 特 性 を 使 って プロセッサに 接 続 される デバイス( 例 えばメモリ)のタイミング 条 件 を 満 たしてください 次 のセクションのタイミング 条 件 は 読 出 し 動 作 でのデータ 入 力 のような プロセッサ 外 部 の 回 路 から 制 御 される 信 号 に 適 用 され ます タイミング 条 件 は プロセッサが 他 のデバイスと 正 しく 動 作 することを 保 証 します コア クロック 条 件 プロセッサの 内 部 クロック(CLKIN の 整 数 倍 )は 内 部 メモリ プ ロセッサ コア シリアル ポートのタイミングを 決 めるクロッ ク 信 号 を 提 供 します リセット 時 に プロセッサの 内 部 クロック 周 波 数 と 外 部 (CLKIN)クロック 周 波 数 との 比 を CLK_CFG~0 ピン を 使 って 設 定 してください PLLD = PMCTL レジスタに 設 定 された PLLD 値 に 基 づく 分 周 比 4 8 または 6 リセット 時 のこの 値 は です f INPUT = PLL への 入 力 周 波 数 f INPUT = 入 力 分 周 器 ディスエーブル 時 の CLKIN または f INPUT = 入 力 分 周 器 イネーブル 時 の CLKIN/ CLKIN と 該 当 する 比 の 関 数 であるクロック 周 期 の 定 義 により 表 6に 示 す 種 々のクロック 周 期 が 制 御 されていることに 注 意 してく ださい ペリフェラルのすべてのタイミング 仕 様 は t PCLK との 関 係 で 決 められています 各 ペリフェラルのタイミング 情 報 について は 各 ペリフェラルのタイミング セクションを 参 照 してくださ い 表 6. クロック 周 期 タイミング Timing Requirements Description t CK CLKIN Clock Period t CCLK Processor Core Clock Period t PCLK Peripheral Clock Period = t CCLK 図 5に 外 部 発 振 器 または 水 晶 に 対 するコアと CLKIN の 関 係 を 示 します 灰 色 表 示 した 分 周 器 / 逓 倍 器 ブロックは ハードウェアか ら またはパワー マネジメント コントロール レジスタ(PMCTL) を 使 ってソフトウェアからクロック 比 を 設 定 するところです 詳 細 については ADSP-4xx SHARC Processor Hardware Reference を 参 照 してください プロセッサの 内 部 クロックは システム 入 力 クロック(CLKIN)より 高 い 周 波 数 でスイッチします 内 部 クロックを 発 生 するため プ ロセッサは 内 部 位 相 ロック ループ(PLL 図 5)を 使 用 しています この PLL ベースのクロックは システム クロック(CLKIN) 信 号 とプロセッサの 内 部 クロックとの 間 のスキューを 小 さくします 電 圧 制 御 発 振 器 アプリケーションのデザインでは VCO 周 波 数 が 表 8に 規 定 する f vco を 超 えないように PLL 逓 倍 比 を 選 択 する 必 要 があります 入 力 デバイダをイネーブルしていない 場 合 (INDIV = 0) CLKIN と PLLM の 積 は 表 8に 示 す f VCO (max)の / を 超 える ことはできません 入 力 デバイダをイネーブルしている 場 合 (INDIV = ) CLKIN と PLLM の 積 は 表 8に 示 す f VCO (max)を 超 えることはできま せん VCO 周 波 数 は 次 のように 計 算 されます f VCO = PLLM f INPUT f CCLK = ( PLLM f INPUT ) (PLLD) ここで f VCO = VCO 出 力 PLLM = PMCTL レジスタに 設 定 する 逓 倍 比 リセット 時 に PLLM 値 はハードウェアの CLK_CFG ピンを 使 って 選 択 した 比 から 求 め られます - /70 -

22 ADSP-469 図 5. CLKIN に 対 するコア クロックおよびシステム クロックの 関 係 - /70 -

23 ADSP-469 パワーアップ シーケンス プロセッサ スタートアップのタイミング 条 件 を 表 7 に 示 します V DD_EXT V DD _ DDR V DD_INT の 間 には 特 別 なパワーアップ シーケ ンスは 不 要 ですが システム デザインで 考 慮 すべきことがあり ます 別 の 電 源 が 立 上 がる 前 に 長 時 間 (> 00 ms) 電 源 をパワーア ップしたままにしないでください もし V DD_EXT の 後 に V DD_INT 電 源 が 立 上 がる 場 合 RESETOUT やRESETのようなピンは V DD_INT 電 源 レールが 立 上 がる 前 に 実 際 に 一 時 的 に 駆 動 されることがあります ボード 上 でこれ らの 信 号 を 共 用 するシステムでは この 動 作 から 生 ずる 解 決 すべき 問 題 がないか 否 か 調 べておく 必 要 があります パワーアップ 時 に V DD_EXT の 後 に V DD_INT 電 源 が 立 上 がる 場 合 例 え 入 力 専 用 ピンであっても( 例 えばRESET ピン) VDD_INT 電 源 レールが 立 上 がる 前 にスリー ステート リーク 電 流 (プルアップ プルダウン) 程 度 のリーク 電 流 がすべてのピンに 流 れることに 注 意 してください 表 7. パワーアップ シーケンス タイミング 条 件 (プロセッサ 起 動 ) Parameter Min Max Unit Timing Requirements t RSTVDD RESET Low Before V DD or V DD or V DD _ DDR On 0 ms t IVDD - EVDD V DD On Before V DD ms t EVDD _ DDRVDD V DD On Before V DD _ DDR ms t CLKVDD CLKIN Valid After V DD or V DD or V DD _ DDR Valid 0 00 ms t CLKRST CLKIN Valid Before RESET Deasserted 0 ms t PLLRST PLL Control Setup Before RESET Deasserted 0 3 ms Switching Characteristic t CORERST Core Reset Deasserted After RESET Deasserted 4, t CK + t CCLK ms 有 効 な V DD では 電 源 が 公 称 値 まで 上 昇 するものと 見 なしています 電 圧 ランプ レートは 電 源 サブシステムのデザインに 応 じて 数 μs~ 数 百 ms で 変 わります 水 晶 発 振 器 のワースト ケースのスタートアップ タイミングを 満 たした 安 定 な CLKIN 信 号 を 仮 定 スタートアップ 時 間 については 水 晶 発 振 器 メーカのデ ータシートを 参 照 外 部 水 晶 と XTAL ピンおよび 内 部 発 振 器 回 路 とを 組 み 合 わせて 使 用 する 場 合 5 ms の 最 大 発 振 器 スタートアップ 時 間 を 仮 定 3 CLKIN サイクルに 基 づきます 4 パワーアップ シーケンス 完 了 後 に 適 用 後 続 のリセットでは 初 期 化 を 正 しく 行 い すべての I/O ピンにデフォルト 状 態 が 設 定 されるためには 最 小 4CLKIN サイクル 間 RESETをロー レベルにする 必 要 があります サイクルのカウントは 表 9の t SRST 仕 様 に 依 存 します セットアップ 時 間 が 満 たされない 場 合 コア リセット 時 間 にさらに CLKIN で サイクルが 追 加 されて 最 大 4097 サイクルになります 図 6. パワーアップ シーケンス - 3/70 -

24 ADSP-469 クロック 入 力 表 8. クロック 入 力 400 MHz 450 MHz Unit Parameter Min Max Min Max Timing Requirements t CK CLKIN Period ns t CKL CLKIN Width Low ns t CKH CLKIN Width High ns t CKRF CLKIN Rise/Fall (0.4 V to.0 V) ns t CCLK 5 f VCO 6 t CKJ 7, 8 CCLK Period ns VCO Frequency MHz CLKIN Jitter Tolerance ps すべての 400 MHz モデルに 適 用 ページ70のオーダー ガイドを 参 照 してください すべての 450 MHz モデルに 適 用 ページ70のオーダー ガイドを 参 照 してください 3 CLK_CFG~0 = 00 と PMCTL 内 の PLL コントロール ビットのデフォルト 値 に 対 してのみ 適 用 4 シミュレーションにより 保 証 しますが シリコン 上 でのテストではありません 5 PMCTL レジスタ 内 の PLL コントロール ビットの 変 更 では コア クロック タイミング 仕 様 t CCLK を 満 たす 必 要 があります 3 VCO のブロック 図 については ページの 図 5を 参 照 してください 7 実 際 の 入 力 ジッタは 正 確 なタイミング 解 析 のためには AC 仕 様 と 組 み 合 わせる 必 要 があります 8 ジッタ 仕 様 は 最 大 ピーク to ピーク 時 間 間 隔 誤 差 (TIE) ジッタです 図 7. クロック 入 力 クロック 信 号 ADSP-469 は 外 部 クロックまたは 水 晶 を 使 用 することができま す 表 9の CLKIN ピン 説 明 を 参 照 してください CLKIN と XTAL に 必 要 な 部 品 を 接 続 して 内 部 クロック ジェネレータを 使 用 す るようにプロセッサを 設 定 することができます 図 8に 基 本 モ ードの 水 晶 動 作 に 使 用 する 部 品 接 続 を 示 します クロック レー トは 5 MHz の 水 晶 と PLL 逓 倍 比 6: (この CCLK:CLKIN により 400 MHz のクロック 速 度 が 得 られます)を 使 って 実 現 されているこ とに 注 意 してください フル コア クロック レートを 実 現 するときは プログラムか ら PMCTL レジスタの 逓 倍 ビットを 設 定 する 必 要 があります 図 8.. 基 本 波 モード 水 晶 動 作 に 対 する 推 奨 回 路 - 4/70 -

25 ADSP-469 リセット 表 9. リセット Parameter Min Max Unit Timing Requirements t WRST RESET Pulse Width Low 4 t CK ns t SRST RESET Setup Before CLKIN Low 8 ns パワーアップ シーケンス 完 了 後 に 適 用 パワーアップ 時 プロセッサの 内 部 位 相 ロック ループは V DD と CLKIN が 安 定 している 場 合 RESETがロー レベルのとき 00 ms 以 上 を 必 要 としません( 外 部 クロック 発 振 器 のスタートアップ 時 間 は 含 みません) 図 9. リセット ランニング リセット 次 のタイミング 仕 様 は RESETOUT/RUNRSTINピンがRUNRSTINに 設 定 されたとき このピンに 適 用 されます 表 0. ランニング リセット Parameter Min Max Unit Timing Requirements t WRUNRST Running RESET Pulse Width Low 4 t CK ns t SRUNRST Running RESET Setup Before CLKIN High 8 ns 図 0. ランニング リセット - 5/70 -

26 ADSP-469 割 込 み 次 のタイミング 仕 様 は FLAG0 ピン FLAG ピン FLAG ピンが IRQ0 IRQ IRQの 各 割 込 みとして および DAI_P0~ ピンと DPI_P4~ ピンが 割 込 みとして それぞれ 設 定 されたときに これ らに 適 用 されます 表. 割 込 み Parameter Min Max Unit Timing Requirement t IPW IRQx Pulse Width t PCLK + ns 図. 割 込 み コア タイマ 次 のタイミング 仕 様 は FLAG3 がコア タイマ(TMREXP)として 設 定 されたときにこれに 適 用 されます 表. コア タイマ Parameter Min Max Unit Switching Characteristic t WCTIM TMREXP Pulse Width 4 t PCLK ns 図. コア タイマ - 6/70 -

27 ADSP-469 タイマ PWM_OUT サイクルのタイミング 次 のタイミング 仕 様 は PWM_OUT (パルス 幅 変 調 )モードでタイマ 0 とタイマ に 適 用 されます タイマ 信 号 は DPI SRU を 経 由 して DPI_P4~ ピンに 接 続 されます したがって 下 記 のタイミング 仕 様 は DPI_P4~ ピンで 有 効 です 表 3. タイマ PWM_OUT タイミング Parameter Min Max Unit Switching Characteristic t PWMO Timer Pulse Width Output t PCLK. ( 3 ) t PCLK ns 図 3. タイマ PWM_OUT タイミング タイマ WDTH_CAP のタイミング 次 のタイミング 仕 様 は WDTH_CAP (パルス 幅 カウントとキャプチ ャ)モードでタイマ 0 とタイマ に 適 用 されます タイマ 信 号 は SRU を 経 由 して DPI_P4~ ピンに 接 続 されます したがって 下 記 の タイミング 仕 様 は DPI_P4~ ピンで 有 効 です 表 4. タイマ 幅 キャプチャのタイミング Parameter Min Max Unit Timing Requirement t PWI Timer Pulse Width t PCLK ( 3 ) t PCLK ns 図 4. タイマ 幅 キャプチャのタイミング - 7/70 -

28 ADSP-469 ピン ピン 間 の 直 接 配 線 (DAI および DPI) 直 接 ピン 接 続 の 場 合 ( 例 えば DAI_PB0_I と DAI_PB0_O の 接 続 ) 表 5. DAI/DPI ピン ピン 間 の 配 線 Parameter Min Max Unit Timing Requirement t DPIO Delay DAI/DPI Pin Input Valid to DAI/DPI Output Valid.5 ns 図 5. DAI ピン DPI ピン 間 の 直 接 配 線 - 8/70 -

29 ADSP-469 高 精 度 クロック ジェネレータ( 直 接 ピン 配 線 ) このタイミングは 高 精 度 クロック ジェネレータ(PCG)が DAI ピン(ピン バッファ 経 由 )から 直 接 入 力 を 得 て 出 力 を DAI ピンに 直 接 出 力 するように SRU を 設 定 した 場 合 にのみ 有 効 です PCG の 入 力 と 出 力 が 直 接 DAI ピン(ピン バッファ 経 由 )に 接 続 されないそ の 他 の 場 合 については タイミング データはありません すべ てのタイミング パラメータとスイッチング 特 性 は 外 部 DAI ピ ン(DAI_P0~DAI_P0)に 適 用 されます 表 6. 高 精 度 クロック ジェネレータ( 直 接 ピン 配 線 ) Parameter Min Max Unit Timing Requirements t PCGIW Input Clock Period t PCLK 4 ns t STRIG PCG Trigger Setup Before Falling Edge of PCG Input 4.5 ns Clock t HTRIG PCG Trigger Hold After Falling Edge of PCG Input Clock 3 ns Switching Characteristics t DPCGIO PCG Output Clock and Frame Sync Active Edge Delay.5 0 ns After PCG Input Clock t DTRIGCLK PCG Output Clock Delay After PCG Trigger.5 + (.5 t PCGIP ) 0 + (.5 t PCGIP ) ns t DTRIGFS PCG Frame Sync Delay After PCG Trigger.5 + ((.5 + D PH) t PCGIP ) 0 + ((.5 + D PH) t PCGIP ) ns t PCGOW Output Clock Period t PCGIP ns D = FSxDIV, PH = FSxPHASE. For more information, see the ADSP-4xx SHARC Processor Hardware Reference, Precision Clock Generators chapter. ノーマル モード 動 作 図 6. 高 精 度 クロック ジェネレータ( 直 接 ピン 配 線 ) - 9/70 -

30 ADSP-469 フラグ 下 記 のタイミング 仕 様 は FLAGS として 設 定 されたときに AMI_ADDR3~0 と AMI_DATA7~0 に 適 用 されます フラグの 使 い 方 の 詳 細 については ページの 表 9 を 参 照 してください 表 7. フラグ Parameter Min Max Unit Timing Requirement t FIPW DPI_P4, AMI_ADDR3 0, AMI_DATA7 0, FLAG3 0 IN Pulse Width t PCLK + 3 ns Switching Characteristic t FOPW DPI_P4, AMI_ADDR3 0, AMI_DATA7 0, FLAG3 0 OUT Pulse Width t PCLK 3 ns 図 7. フラグ - 30/70 -

31 ADSP-469 DDR SDRAM 読 出 しサイクル タイミング 表 8. DDR SDRAM 読 出 しサイクル タイミング V DD-DDR 公 称.8 V 00 MHz 5 MHz Parameter Min Max Min Max Unit Timing Requirements t AC DQ Output Access Time From CK/CK ns t DQSCK DQS Output Access Time From CK/CK ns t DQSQ DQS-DQ Skew for DQS and Associated DQ Signals ns t QH DQ, DQS Output Hold Time From DQS.9.7 ns t RPRE Read Preamble t CK t RPST Read Postamble t CK Switching Characteristics t CK Clock Cycle Time ns t CH Minimum Clock Pulse Width ns t CL Maximum Clock Pulse Width ns t AS Address Setup Time ns t AH Address Hold Time ns DDR の 正 常 動 作 には すべての DDR ガイドラインに 厳 密 に 従 う 必 要 があります (EE ノート EE-349 参 照 ) 図 8. DDR SDRAM コントローラ 入 力 の AC タイミング - 3/70 -

32 ADSP-469 DDR SDRAM 書 込 みサイクル タイミング 表 9. DDR SDRAM 書 込 みサイクル タイミング V DD-DDR 公 称.8 V 00 MHz 5 MHz Parameter Min Max Min Max Unit Switching Characteristics t CK Clock Cycle Time ns t CH Minimum Clock Pulse Width ns t CL Maximum Clock Pulse Width ns t DQSS DQS Latching Rising Transitions to Associated Clock Edges ns t DS Last Data Valid to DQS Delay ns t DH DQS to First Data Invalid Delay ns t DSS DQS Falling Edge to Clock Setup Time ns t DSH DQS Falling Edge Hold Time From CK.05.8 ns t DQSH DQS Input HIGH Pulse Width ns t DQSL DQS Input LOW Pulse Width.0.65 ns t WPRE Write Preamble t CK t WPST Write Postamble t CK t AS Control/address Maximum Delay From DDCK Rise ns t AH Control/Address Minimum Delay From DDCK Rise ns DDR の 正 常 動 作 には すべての DDR ガイドラインに 厳 密 に 従 う 必 要 があります (EE ノート No: EE-349 参 照 ) 書 込 みコマンドから 最 初 の DQS 遅 延 まで = WL t CK + t DQSS 図 9. DDR SDRAM コントローラ 出 力 の AC タイミング - 3/70 -

33 ADSP-469 AMI 読 出 し これらの 仕 様 は メモリに 対 する 非 同 期 インターフェースに 使 用 し てください 3 AMI_ACK AMI_DATA AMI_RD AMI_WRのタイ ミングとストローブ タイミング パラメータは 非 同 期 アクセス モードにのみ 適 用 されることに 注 意 してください 表 30. メモリ 読 出 し Parameter Min Max Unit Timing Requirements t DAD Address, Selects Delay to Data Valid, W + t DDR _ CLK 5.4 ns t DRLD AMI_RD Low to Data Valid W 3. ns t SDS Data Setup to AMI_RD High.5 ns t HDRH Data Hold from AMI_RD High 3, 4 0 ns t DAAK AMI_ACK Delay from Address, Selects, 5 t DDR _ CLK W ns t DSAK AMI_ACK Delay from AMI_RD Low 4 W 7.0 ns Switching Characteristics t DRHA Address Selects Hold After AMI_RD High RH ns t DARL Address Selects to AMI_RD Low t DDR _ CLK 3.8 ns t RW AMI_RD Pulse Width W.4 ns t RWR AMI_RD High to AMI_RD Low HI + t DDR _ CLK ns W = (number of wait states specified in AMICTLx register) t DDR _ CLK. RHC = (number of Read Hold Cycles specified in AMICTLx register) t DDR _ CLK Where PREDIS = 0 HI = RHC: Read to Read from same bank HI = RHC + IC: Read to Read from different bank HI = RHC + Max (IC, (4 t DDR_CLK )): Read to Write from same or different bank Where PREDIS = HI = RHC + Max(IC, (4 t DDR_CLK )): Read to Write from same or different bank HI = RHC + (3 t DDR_CLK ): Read to Read from same bank HI = RHC + Max(IC, (3 t DDR_CLK )): Read to Read from different bank IC = (number of idle cycles specified in AMICTLx register) t DDR_CLK H = (number of hold cycles specified in AMICTLx register) t DDR_CLK データ 遅 延 /セットアップ:システムは t DAD t DRLD または t SDS を 満 たす 必 要 があります AMI_MSxの 立 下 がりエッジが 基 準 3 AMI_ACK AMI_DATA AMI_RD AMI_WRのタイミングとストローブ タイミング パラメータは 非 同 期 アクセス モードにのみ 適 用 されることに 注 意 してください 4 データ ホールド: 非 同 期 アクセス モードでは t HDRH を 満 たす 必 要 があります 与 えられた 容 量 負 荷 と DC 負 荷 に 対 するホールド タイムの 計 算 につい ては ページ58のテスト 条 件 を 参 照 5 AMI_ACK 遅 延 /セットアップ: AMI_ACK (ロー レベル)の 解 除 では t DAAK または t DSAK を 満 たす 必 要 があります - 33/70 -

34 ADSP-469 図 0. AMI 読 出 し - 34/70 -

35 ADSP-469 AMI 書 込 み これらの 仕 様 は メモリに 対 する 非 同 期 インターフェースに 使 用 し てください 3 AMI_ACK AMI_DATA AMI_RD AMI_WRのタイ ミングとストローブ タイミング パラメータは 非 同 期 アクセス モードにのみ 適 用 されることに 注 意 してください 表 3. メモリ 書 込 み Parameter Min Max Unit Timing Requirements t DAAK AMI_ACK Delay from Address, Selects, t DDR _ CLK W ns t DSAK AMI_ACK Delay from AMI_WR Low, 3 W 6 ns Switching Characteristics t DAWH Address, Selects to AMI_WR Deasserted t DDR_CLK 3. + W ns t DAWL Address, Selects to AMI_WR Low t DDR_CLK 3 ns t WW AMI_WR Pulse Width W.3 ns t DDWH Data Setup Before AMI_WR High t DDR_CLK W ns t DWHA Address Hold After AMI_WR Deasserted H ns t DWHD Data Hold After AMI_WR Deasserted H ns t DATRWH Data Disable After AMI_WR Deasserted 4 t DDR_CLK.37 + H t DDR_CLK H ns t WWR AMI_WR High to AMI_WR Low 5 t DDR_CLK.5 + H ns t DDWR Data Disable Before AMI_RD Low t DDR_CLK 6 ns t WDE AMI_WR Low to Data Enabled t DDR_CLK 3.5 ns W = (number of wait states specified in AMICTLx register) t SDDR_CLK H = (number of hold cycles specified in AMICTLx register) t DDR_CLK AMI_ACK 遅 延 /セットアップ: AMI_ACK (ロー レベル)の 解 除 では t DAAK または t DSAK を 満 たす 必 要 があります AMI_MSxの 立 下 がりエッジが 基 準 3 AMI_ACK AMI_DATA AMI_RD AMI_WRのタイミングとストローブ タイミング パラメータは 非 同 期 アクセス モードにのみ 適 用 されることに 注 意 してください 4 与 えられた 容 量 負 荷 と DC 負 荷 に 対 するホールド タイムの 計 算 については ページ58のテスト 条 件 を 参 照 5 書 込 み 書 込 みの 場 合 : t DDR_CLK + H 同 じバンクおよび 異 なるバンク 書 込 み 読 出 しの 場 合 : (3 t DDR_CLK )+ H 同 じバンクおよび 異 なるバンク 図. AMI 書 込 み - 35/70 -

36 ADSP-469 リンク ポート LDATA と LCLK の 間 の 伝 送 パス 長 差 で 許 容 できる 最 大 スキューを 求 めるため リンク レシーバの リンク クロックに 対 するデ ータ セットアップとホールドの 計 算 が 必 要 です セットアップ スキューは LDATA で 許 容 できる LCLK に 対 する 最 大 遅 延 (セ ットアップ スキュー = t LCLKTWH min t DLDCH t SLDCL )です ホール ド スキューは LCLK で 許 容 できる LDATA に 対 する 最 大 遅 延 (ホールド スキュー = t LCLKTWL min t HLDCH t HLDCL )です 表 3. リンク ポート 受 信 Parameter Min Max Unit Timing Requirements t SLDCL Data Setup Before LCLK Low 0.5 ns t HLDCL Data Hold After LCLK Low.5 ns t LCLKIW LCLK Period t LCLK (6 ns) ns t LCLKRWL LCLK Width Low.6 ns t LCLKRWH LCLK Width High.6 ns Switching Characteristics t DLALC LACK Low Delay After LCLK Low 5 ns LACK は 先 頭 バイトの 後 の LCLK の 立 上 がりに 対 して t DLALC でロー レベルになりますが レシーバのリンク バッファが 満 杯 近 くでない 場 合 には ロー レベルになりません 図. リンク ポート 受 信 - 36/70 -

37 ADSP-469 表 33. リンク ポート 送 信 Parameter Min Max Unit Timing Requirements t SLACH LACK Setup Before LCLK Low 8.5 ns t HLACH LACK Hold After LCLK Low 0 ns Switching Characteristics t DLDCH Data Delay After LCLK High ns t HLDCH Data Hold After LCLK High ns t LCLKTWL LCLK Width Low 0.5 t LCLK t LCLK ns t LCLKTWH LCLK Width High 0.4 t LCLK t LCLK ns t DLACLK LCLK Low Delay After LACK High t LCLK t LCLK + 8 ns 比 :.5 の 場 合 その 他 の 比 の 場 合 この 仕 様 は 0.5 t LCLK になります 図 3. リンク ポート 送 信 - 37/70 -

38 ADSP-469 シリアル ポート スレーブ トランスミッタ モードとマスター レシーバ モー ドでの 最 大 シリアル ポート 周 波 数 は f PCLK /8 です クロック 速 度 n で 個 のデバイス 間 の 通 信 が 可 能 か 否 かを 判 断 するときは 次 の 仕 様 を 確 認 してください )フレーム 同 期 遅 延 フレーム 同 期 のセ ットアップとホールド )データ 遅 延 データのセットアップとホ ールド 3)シリアル クロック(SCLK)の 幅 シリアル ポート 信 号 は SRU を 経 由 して DAI_P0~ ピンに 接 続 されます したがって 下 記 のタイミング 仕 様 は DAI_P0~ ピ ンで 有 効 です 図 4で SCLK ( 外 部 または 内 部 )の 立 上 がりエッ ジまたは 立 下 がりエッジをアクティブ サンプリング エッジと して 使 用 することができます 表 34. シリアル ポート 外 部 クロック Parameter Min Max Unit Timing Requirements t SFSE Frame Sync Setup Before SCLK (Externally Generated Frame Sync in either Transmit or.5 ns Receive Mode) t HFSE Frame Sync Hold After SCLK (Externally Generated Frame Sync in either Transmit or Receive.5 ns Mode) t SDRE Receive Data Setup Before Receive SCLK.9 ns t HDRE Receive Data Hold After SCLK.5 ns t SCLKW SCLK Width (t PCLK 4) 0.5 ns t SCLK SCLK Period t PCLK 4 ns Switching Characteristics t DFSE Frame Sync Delay After SCLK (Internally Generated Frame Sync in either Transmit or 0.5 ns Receive Mode) t HOFSE Frame Sync Hold After SCLK (Internally Generated Frame Sync in either Transmit or Receive ns Mode) t DDTE Transmit Data Delay After Transmit SCLK 8.5 ns t HDTE Transmit Data Hold After Transmit SCLK ns サンプル エッジを 基 準 とします 駆 動 エッジを 基 準 とします 表 35. シリアル ポート 内 部 クロック Parameter Min Max Unit Timing Requirements t SFSI Frame Sync Setup Before SCLK 7 (Externally Generated Frame Sync in either Transmit or Receive Mode) ns t HFSI Frame Sync Hold After SCLK.5 (Externally Generated Frame Sync in either Transmit or Receive Mode) ns t SDRI Receive Data Setup Before SCLK 7 ns t HDRI Receive Data Hold After SCLK.5 ns Switching Characteristics t DFSI Frame Sync Delay After SCLK (Internally Generated Frame Sync in Transmit Mode) 4 ns t HOFSI Frame Sync Hold After SCLK (Internally Generated Frame Sync in Transmit Mode).0 ns t DFSIR Frame Sync Delay After SCLK (Internally Generated Frame Sync in Receive Mode) 9.75 ns t HOFSIR Frame Sync Hold After SCLK (Internally Generated Frame Sync in Receive Mode).0 ns t DDTI Transmit Data Delay After SCLK 3.5 ns t HDTI Transmit Data Hold After SCLK.5 ns t SCLKIW Transmit or Receive SCLK Width t PCLK.5 t PCLK +.5 ns サンプル エッジを 基 準 とします 駆 動 エッジを 基 準 とします - 38/70 -

39 ADSP-469 図 4. シリアル ポート - 39/70 -

40 ADSP-469 表 36. シリアル ポート イネーブルおよびスリーステート Parameter Min Max Unit Switching Characteristics t DDTEN t DDTTE t DDTIN Data Enable from External Transmit SCLK ns Data Disable from External Transmit SCLK.5 ns Data Enable from Internal Transmit SCLK ns 駆 動 エッジを 基 準 とします 図 5. シリアル ポート イネーブルおよびスリーステート - 40/70 -

41 ADSP-469 SPORTx_TDV_O 出 力 信 号 (ルーティング ユニット) は SPORT マルチチャンネル モードでアクティブになります 送 信 スロット (アクティブ チャンネル セレクション レジスタでイネーブル) で SPORTx_TDV_O は 外 部 デバイスとの 通 信 用 にアサートされま す 表 37. シリアル ポート TDV( 送 信 データ 有 効 ) Parameter Min Max Unit Switching Characteristics t DRDVEN Data-Valid Enable Delay from Drive Edge of External Clock 3 ns t DFDVEN Data-Valid Disable Delay from Drive Edge of External Clock 8 ns t DRDVIN Data-Valid Enable Delay from Drive Edge of Internal Clock 0. ns t DFDVIN Data-Valid Disable Delay from Drive Edge of Internal Clock ns 駆 動 エッジを 基 準 とします 図 6. シリアル ポート 送 信 データ 有 効 内 部 クロックと 送 信 データ 有 効 外 部 クロック - 4/70 -

42 ADSP-469 表 38. シリアル ポート 外 部 レイト フレーム 同 期 Parameter Min Max Unit Switching Characteristics t DDTLFSE Data Delay from Late External Transmit Frame Sync or External Receive Frame Sync 7.75 ns with MCE =, MFD = 0 t DDTENFS Data Enable for MCE =, MFD = ns tddtlfse パラメータと t DDTENFS パラメータは DSP Serial Mode のような 左 詰 めや MCE = MFD = 0 に 適 用 図 7. 外 部 レイト フレーム 同 期 - 4/70 -

43 ADSP-469 入 力 データ ポート(IDP) IDP のタイミング 条 件 を 表 39に 示 します IDP 信 号 は SRU を 使 っ て DAI_P0~ ピンに 接 続 されます したがって 下 記 のタイミン グ 仕 様 は DAI_P0~ ピンで 有 効 です 表 39. 入 力 データ ポート (IDP) Parameter Min Max Unit Timing Requirements t SISFS t SIHFS t SISD t SIHD Frame Sync Setup Before Serial Clock Rising Edge 3.8 ns Frame Sync Hold After Serial Clock Rising Edge.5 ns Data Setup Before Serial Clock Rising Edge.5 ns Data Hold After Serial Clock Rising Edge.5 ns t IDPCLKW Clock Width (t PCLK 4) ns t IDPCLK Clock Period t PCLK 4 ns シリアル クロック データ フレーム 同 期 信 号 は 任 意 の DAI ピンから 入 力 可 能 シリアル クロックとフレーム 同 期 信 号 は PCG または SPORT 経 由 の 入 力 も 可 能 PCG の 入 力 は CLKIN ピンまたは 任 意 の DAI ピンが 可 能 図 8. IDP マスターのタイミング - 43/70 -

44 ADSP-469 パラレル データ アクイジション ポート(PDAP) PDAP のタイミング 条 件 を 表 40に 示 します PDAP は IDP のチ ャンネル 0 のパラレル モード 動 作 です PDAP の 動 作 の 詳 細 につ いては ADSP-4xx SHARC Processor Hardware Reference の PDAP の 章 を 参 照 してください 外 部 PDAP データの 0 ビットは AMI_ADDR3~4 ピンまたは DAI ピンを 経 由 して 得 ることができ ることに 注 意 してください 表 40. パラレル データ アクイジション ポート (PDAP) Parameter Min Max Unit Timing Requirements t SPHOLD PDAP_HOLD Setup Before PDAP_CLK Sample Edge.5 ns t HPHOLD PDAP_HOLD Hold After PDAP_CLK Sample Edge.5 ns t PDSD PDAP_DAT Setup Before Serial Clock PDAP_CLK Sample Edge 3.85 ns t PDHD PDAP_DAT Hold After Serial Clock PDAP_CLK Sample Edge.5 ns t PDCLKW Clock Width (t PCLK 4) 3 ns t PDCLK Clock Period t PCLK 4 ns Switching Characteristics t PDHLDD Delay of PDAP Strobe After Last PDAP_CLK Capture Edge for a Word t PCLK + 3 ns t PDSTRB PDAP Strobe Pulse Width t PCLK ns データ ソース ピンは AMI_ADDR3~4 ピンまたは DAI ピンです シリアル クロックとフレーム 同 期 のソース ピンは ) AMI_ADDR3~ ピン ) DAI ピンです 図 9. PDAP のタイミング - 44/70 -

45 ADSP-469 サンプル レート コンバータ シリアル 入 力 ポート ASRC 入 力 信 号 は SRU を 経 由 して DPI_P0~ ピンから 接 続 され ます したがって 表 4のタイミング 仕 様 は DAI_P0~ ピンで 有 効 です 表 4. ASRC シリアル 入 力 ポート Parameter Min Max Unit Timing Requirements t SRCSFS Frame Sync Setup Before Serial Clock Rising Edge 4 ns t SRCHFS Frame Sync Hold After Serial Clock Rising Edge 5.5 ns t SRCSD Data Setup Before Serial Clock Rising Edge 4 ns t SRCHD Data Hold After Serial Clock Rising Edge 5.5 ns t SRCCLKW Clock Width (t PCLK 4) ns t SRCCLK Clock Period t PCLK 4 ns シリアル クロック データ フレーム 同 期 信 号 は 任 意 の DAI ピンから 入 力 可 能 シリアル クロックとフレーム 同 期 信 号 は PCG または SPORT 経 由 の 入 力 も 可 能 PCG の 入 力 は CLKIN ピンまたは 任 意 の DAI ピンが 可 能 図 30. ASRC シリアル 入 力 ポートのタイミング - 45/70 -

46 ADSP-469 サンプル レート コンバータ シリアル 出 力 ポート シリアル 出 力 ポートの 場 合 フレーム 同 期 は 入 力 であるため 出 力 ポートのシリアル クロックに 対 してセットアップ タイムとホー ルド タイムを 満 たす 必 要 があります シリアル データ 出 力 には シリアル クロックに 対 するホールド タイムと 遅 延 の 仕 様 があり ます シリアル クロックの 立 上 がりエッジはサンプリング エッ ジであり 立 下 がりエッジは 駆 動 エッジであることに 注 意 してくだ さい 表 4. ASRC シリアル 出 力 ポート Parameter Min Max Unit Timing Requirements t SRCSFS Frame Sync Setup Before Serial Clock Rising Edge 4 ns t SRCHFS Frame Sync Hold After Serial Clock Rising Edge 5.5 ns t SRCCLKW Clock Width (t PCLK 4) ns t SRCCLK Clock Period t PCLK 4 ns Switching Characteristics t SRCTDD Transmit Data Delay After Serial Clock Falling Edge 9.9 ns t SRCTDH Transmit Data Hold After Serial Clock Falling Edge ns シリアル クロック データ フレーム 同 期 信 号 は 任 意 の DAI ピンから 入 力 可 能 シリアル クロックとフレーム 同 期 信 号 は PCG または SPORT 経 由 の 入 力 も 可 能 PCG の 入 力 は CLKIN ピンまたは 任 意 の DAI ピンが 可 能 図 3. ASRC シリアル 出 力 ポートのタイミング - 46/70 -

47 ADSP-469 パルス 幅 変 調 (PWM)ジェネレータ AMI_ADDR3~8 ピンが PWM として 設 定 された 場 合 次 のタイミ ング 仕 様 が 適 用 されます 表 43. パルス 幅 変 調 (PWM)のタイミング Parameter Min Max Unit Switching Characteristics t PWMW PWM Output Pulse Width t PCLK ( 6 ) t PCLK ns t PWMP PWM Output Period t PCLK.5 ( 6 ) t PCLK.5 ns 図 3. PWM のタイミング - 47/70 -

48 ADSP-469 S/PDIF トランスミッタ S/PDIF トランスミッタへのシリアル データ 入 力 は または 4 ビット ワード 幅 の 左 詰 め I S または 右 詰 めとして フォーマットすることができます 次 のセクションに トランス ミッタのタイミングを 示 します S/PDIF トランスミッタのシリアル 入 力 波 形 図 33に 右 詰 めモードを 示 します LRCLK は 左 チャンネルに 対 してはハイ レベルに 右 チャンネルに 対 してはロー レベルに なります データはシリアル クロックの 立 上 がりエッジで 有 効 です LRCLK の 周 期 あたり 64 シリアル クロック 周 期 存 在 す る 場 合 データの LSB が 次 の LRCLK 変 化 に 対 して 右 詰 めになる ようにするため MSB が LRCLK の 変 化 から 最 小 周 期 (4 ビット 出 力 モード)または 最 大 周 期 (6 ビット 出 力 モード)だけ 遅 延 させられ ます 図 34に デフォルトの I S モードを 示 します LRCLK は 左 チャ ンネルに 対 してはロー レベルに 右 チャンネルに 対 してはハイ レベルになります データはシリアル クロックの 立 上 がりエッ ジで 有 効 です MSB は LRCLK の 変 化 に 対 して 左 詰 めで MSB の 遅 延 があります 図 35に 左 詰 めモードを 示 します LRCLK は 左 チャンネルに 対 してはハイ レベルに 右 チャンネルに 対 してはロー レベル になります データはシリアル クロックの 立 上 がりエッジで 有 効 です MSB は LRCLK の 変 化 に 対 して 左 詰 めで 遅 延 はありま せん 表 44. S/PDIF トランスミッタ 右 詰 めモード Parameter Nominal Unit Timing Requirement t RJD LRCLK to MSB Delay in Right-Justified Mode 6-Bit Word Mode 6 SCLK 8-Bit Word Mode 4 SCLK 0-Bit Word Mode SCLK 4-Bit Word Mode 8 SCLK 図 33. 右 詰 めモード - 48/70 -

49 ADSP-469 表 45. S/PDIF トランスミッタ I S モード Parameter Nominal Unit Timing Requirement t ISD LRCLK to MSB Delay in I S Mode SCLK 図 34. I S モード 表 46. S/PDIF トランスミッタ 左 詰 めモード Parameter Nominal Unit Timing Requirement t LJD LRCLK to MSB Delay in Left-Justified Mode 0 SCLK 図 35. 左 詰 めモード - 49/70 -

50 ADSP-469 S/PDIF トランスミッタ 入 力 データのタイミング S/PDIF トランスミッタのタイミング 条 件 を 表 47に 示 します 入 力 信 号 は SRU を 使 って DAI_P0~ ピンに 接 続 されます したがって 下 記 のタイミング 仕 様 は DAI_P0~ ピンで 有 効 です 表 47. S/PDIF トランスミッタ 入 力 データのタイミング Parameter Min Max Unit Timing Requirements t SISFS t SIHFS t SISD t SIHD Frame Sync Setup Before Serial Clock Rising Edge 3 ns Frame Sync Hold After Serial Clock Rising Edge 3 ns Data Setup Before Serial Clock Rising Edge 3 ns Data Hold After Serial Clock Rising Edge 3 ns t SITXCLKW Transmit Clock Width 9 ns t SITXCLK Transmit Clock Period 0 ns t SISCLKW Clock Width 36 ns t SISCLK Clock Period 80 ns シリアル クロック データ フレーム 同 期 信 号 は 任 意 の DAI ピンから 入 力 可 能 シリアル クロックとフレーム 同 期 信 号 は PCG または SPORT 経 由 の 入 力 も 可 能 PCG の 入 力 は CLKIN ピンまたは 任 意 の DAI ピンが 可 能 図 36. S/PDIF トランスミッタ 入 力 のタイミング オーバーサンプリング クロック(HFCLK)のスイッチング 特 性 S/PDIF トランスミッタは オーバーサンプリング クロックを 持 っ ています この HFCLK 入 力 は バイフェーズ クロックを 発 生 す るために 分 周 されます 表 48. オーバーサンプリング クロック (HFCLK)のスイッチング 特 性 Parameter Max Unit HFCLK Frequency for HFCLK = 384 Frame Sync Oversampling Ratio Frame Sync <= /t SIHFCLK MHz HFCLK Frequency for HFCLK = 56 Frame Sync 49. MHz Frame Rate (Fs) 9.0 khz - 50/70 -

51 ADSP-469 S/PDIF レシーバ 次 のセクションにタイミングを 示 します(S/PDIF レシーバに 関 係 しているため) 内 部 デジタル PLL モード 内 部 デジタル 位 相 ロック ループ モードでは 内 部 PLL (デジタル PLL)が 5 FS のクロックを 発 生 します 表 49. S/PDIF レシーバ 内 部 デジタル PLL モードのタイミング Parameter Min Max Unit Switching Characteristics t DFSI LRCLK Delay After Serial Clock 5 ns t HOFSI LRCLK Hold After Serial Clock ns t DDTI Transmit Data Delay After Serial Clock 5 ns t HDTI Transmit Data Hold After Serial Clock ns t SCLKIW Transmit Serial Clock Width 8 t PCLK ns シリアル クロック 周 波 数 = 64 フレーム 同 期 ここで フレーム 同 期 = LRCLK 周 波 数 図 37. S/PDIF レシーバ 内 部 デジタル PLL モードのタイミング - 5/70 -

52 ADSP-469 SPI インターフェース マスター 個 の SPI ポートを 内 蔵 しています プライマリとセカンダリは DPI を 介 してのみ 使 用 可 能 です 表 50と 表 5に 示 すタイミングは 両 方 に 適 用 されます 表 50. SPI インターフェース プロトコル マスターのスイッチング 仕 様 とタイミング 仕 様 Parameter Min Max Unit Timing Requirements t SSPIDM Data Input Valid to SPICLK Edge (Data Input Setup Time) 8. ns t HSPIDM SPICLK Last Sampling Edge to Data Input Not Valid ns Switching Characteristics t SPICLKM Serial Clock Cycle 8 t PCLK ns t SPICHM Serial Clock High Period 4 t PCLK ns t SPICLM Serial Clock Low Period 4 t PCLK ns t DDSPIDM SPICLK Edge to Data Out Valid (Data Out Delay Time).5 ns t HDSPIDM SPICLK Edge to Data Out Not Valid (Data Out Hold Time) 4 t PCLK ns t SDSCIM DPI Pin (SPI Device Select) Low to First SPICLK Edge 4 t PCLK ns t HDSM Last SPICLK Edge to DPI Pin (SPI Device Select) High 4 t PCLK ns t SPITDM Sequential Transfer Delay 4 t PCLK ns 図 38. SPI マスターのタイミング - 5/70 -

53 ADSP-469 SPI インターフェース スレーブ 表 5. SPI インターフェース プロトコル スレーブのスイッチング 仕 様 とタイミング 仕 様 Parameter Min Max Unit Timing Requirements t SPICLKS Serial Clock Cycle 4 t PCLK ns t SPICHS Serial Clock High Period t PCLK ns t SPICLS Serial Clock Low Period t PCLK ns t SDSCO SPIDS Assertion to First SPICLK Edge, CPHASE = 0 or CPHASE = t PCLK ns t HDS Last SPICLK Edge to SPIDS Not Asserted, CPHASE = 0 t PCLK ns t SSPIDS Data Input Valid to SPICLK Edge (Data Input Setup Time) ns t HSPIDS SPICLK Last Sampling Edge to Data Input Not Valid ns t SDPPW SPIDS Deassertion Pulse Width (CPHASE = 0) t PCLK ns Switching Characteristics t DSOE SPIDS Assertion to Data Out Active ns t DSOE SPIDS Assertion to Data Out Active (SPI) 0 8 ns t DSDHI SPIDS Deassertion to Data High Impedance ns t DSDHI SPIDS Deassertion to Data High Impedance (SPI) ns t DDSPIDS SPICLK Edge to Data Out Valid (Data Out Delay Time) 9.5 ns t HDSPIDS SPICLK Edge to Data Out Not Valid (Data Out Hold Time) t PCLK ns t DSOV SPIDS Assertion to Data Out Valid (CPHASE = 0) 5 t PCLK ns これらのパラメータのタイミングは SPI が 信 号 ルーティング ユニットを 使 って 接 続 されているときに 適 用 詳 細 については プロセッサ ハードウェ ア リファレンスの Serial Peripheral Interface Port の 章 を 参 照 してください 図 39. SPI スレーブのタイミング - 53/70 -

54 ADSP-469 メディア ローカル バス 特 に 指 定 がない 限 り 与 えられたすべての 値 がすべての 速 度 モード に 適 用 されます(3 ピンの 場 合 04 Fs 5 Fs 56 Fs; 5 ピンの 場 合 5 Fs と 56 Fs) 詳 細 については MediaLB 仕 様 ドキュメントの レビジョン 3.0 を 参 照 してください 表 5. MLB インターフェース 3 ピン 仕 様 Parameter Min Typ Max Unit 3-Pin Characteristics t MLBCLK MLB Clock Period 04 Fs 0.3 ns 5 Fs 40 ns 56 Fs 8 ns t MCKL MLBCLK Low Time 04 Fs 6. ns 5 Fs 4 ns 56 Fs 30 ns t MCKH MLBCLK High Time 04 Fs 9.3 ns 5 Fs 4 ns 56 Fs 30 ns t MCKR MLBCLK Rise Time (V IL to V IH ) 04 Fs ns 5 Fs/56 Fs 3 ns t MCKF MLBCLK Fall Time (V IH to V IL ) 04 Fs ns 5 Fs/56 Fs 3 ns t MPWV MLBCLK Pulse Width Variation 04 Fs 0.7 ns p-p 5 Fs/56 Fs.0 ns p-p t DSMCF DAT/SIG Input Setup Time ns t DHMCF DAT/SIG Input Hold Time ns t MCFDZ DAT/SIG Output Time to Three-state 0 5 ns t MCDRV DAT/SIG Output Data Delay From MLBCLK Rising Edge 8 ns t MDZH Bus Hold Time 04 Fs ns 5 Fs/56 Fs 4 ns C MLB DAT/SIG Pin Load 04 Fs 40 pf 5 Fs/56 Fs 60 pf パルス 幅 変 化 は.5V における MLBCLK の 一 方 のエッジでトリガして 他 方 のエッジまでの 広 がり (ns p-p))を 測 定 します ボードは ハイ インピーダンス バスがこの 間 に 最 後 に 駆 動 されたビットのロジック 状 態 を 残 さないように デザインする 必 要 があります そうすると リストされた 最 大 負 荷 容 量 を 満 たすかぎりノイズ 混 入 は 最 小 になります - 54/70 -

55 ADSP-469 図 40. MLB のタイミング (3 ピン インターフェース) 表 53. MLB インターフェース 5 ピン 仕 様 Parameter Min Typ Max Unit 5-Pin Characteristics t MLBCLK MLB Clock Period 5 Fs 40 ns 56 Fs 8 ns t MCKL MLBCLK Low Time 5 Fs 5 ns 56 Fs 30 ns t MCKH MLBCLK High Time 5 Fs 5 ns 56 Fs 30 ns t MCKR MLBCLK Rise Time (V IL to V IH ) 6 ns t MCKF MLBCLK Fall Time (V IH to V IL ) 6 ns t MPWV MLBCLK Pulse Width Variation ns p-p t DSMCF DAT/SIG Input Setup Time 3 ns t DHMCF DAT/SIG Input Hold Time 5 ns t MCDRV DS/DO Output Data Delay From MLBCLK Rising Edge 8 ns 3 t MCRDL DO/SO Low From MLBCLK High 5 Fs 0 ns 56 Fs 0 ns C MLB DS/DO Pin Load 40 pf パルス 幅 変 化 は MLBCLK の つのエッジでトリガし 他 のエッジの 広 がり(ns ピーク to ピーク (ns p-p))を 測 定 することにより.5 V で 測 定 します ピンの OR ロジックで 発 生 するゲート 遅 延 を 考 慮 する 必 要 があります 3 ノードが 有 効 なデータをバスへ 出 力 していない 場 合 MLBSO 出 力 ラインと MLBDO 出 力 ラインはロー レベルを 維 持 する 必 要 があります リセット 時 な どのように 出 力 ラインが 何 時 でもフローティングになることができる 場 合 は 駆 動 されていない MediaLB 信 号 ライン 出 力 の 破 壊 を 防 止 するため 外 部 プルダ ウン 抵 抗 が 必 要 です - 55/70 -

56 ADSP-469 図 4. MLB のタイミング (5 ピン インターフェース) 図 4. MLB 3 ピンと 5 ピンの MLBCLK のパルス 幅 変 化 タイミング - 56/70 -

57 ADSP-469 ユニバーサル 非 同 期 レシーバ トランスミッタ(UART)ポート 受 信 タイミングと 送 信 タイミング UART ポートの 受 信 動 作 と 送 信 動 作 については ADSP-4xx SHARC Hardware Reference Manual を 参 照 してください 線 式 インターフェース (TWI) 受 信 タイミングと 送 信 タイミ ング TWI の 受 信 動 作 と 送 信 動 作 については ADSP-4xx SHARC Hardware Reference Manual を 参 照 してください JTAG テスト アクセス ポートとエミュレーション 表 54. JTAG テスト アクセス ポートとエミュレーション Parameter Min Max Unit Timing Requirements t TCK TCK Period 0 ns t STAP TDI, TMS Setup Before TCK High 5 ns t HTAP TDI, TMS Hold After TCK High 6 ns t SSYS t HSYS System Inputs Setup Before TCK High 7 ns System Inputs Hold After TCK High 8 ns t TRSTW TRST Pulse Width 4 t CK ns Switching Characteristics t DTDO TDO Delay from TCK Low 0 ns t DSYS System Outputs Delay After TCK Low t CK + 7 ns システム 入 力 = AMI_DATA DDR_DATA CLKCFG~0 BOOTCFG~0 RESET DAI DPI FLAG3~0 システム 出 力 = AMI_ADDR/DATA DDR_ADDR/DATA AMI_CTRL DDR_CTRL DAI DPI FLAG3~0 EMU 図 43. IEEE 49. JTAG テスト アクセス ポート - 57/70 -

58 ADSP-469 テスト 条 件 AC 信 号 仕 様 (タイミング パラメータ)をページ5の 表 9~ページ 57の 表 54に 示 します これらには 出 力 ディスエーブル 時 間 出 力 イネーブル 時 間 容 量 負 荷 が 含 まれています SHARC のタイミ ング 仕 様 は 図 44に 示 すリファレンス 電 圧 レベルに 適 用 されます タイミングは 図 45に 示 すように 信 号 が VMEAS レベルを 通 過 す るときに 測 定 します すべての 遅 延 (n sec)は つ 目 の 信 号 が VMEAS に 到 達 したポイントと つ 目 の 信 号 が VMEAS に 到 達 し たポイントとの 間 で 測 定 します VMEAS の 値 は 非 DDR ピンで は.5 V に DDR ピンでは 0.9 V に それぞれなります 出 力 駆 動 電 流 図 46と 図 47に ADSP-469 出 力 ドライバの I-V 特 性 (typ)を 表 54に 各 ドライバに 対 応 するピンを それぞれ 示 します このカ ーブは 出 力 ドライバの 電 流 駆 動 能 力 を 出 力 電 圧 の 関 数 として 表 しています 表 55. ドライバ タイプ Driver Type Associated Pins A LACK 0, LDAT0[7:0], LDAT[7:0], MLBCLK, MLBDAT, MLBDO, MLBSIG, MLBSO, AMI_ACK, AMI_ADDR3 0, AMI_DATA7 0, AMI_MS 0, AMI_RD, AMI_WR, DAI_P, DPI_P, EMU, FLAG3 0, RESETOUT, TDO B LCLK 0 C DDR_ADDR5 0, DDR_BA 0, DDR_CAS, DDR_CKE, DDR_CS3 0, DDR_DATA5 0, DDR_DM 0, DDR_ODT, DDR_RAS, DDR_WE D (TRUE) DDR_CLK 0, DDR_DQS 0 D (COMP) DDR_CLK 0, DDR_DQS 0 図 44. AC 測 定 の 等 価 デバイス 負 荷 (すべての 治 具 を 含 む) 図 45. AC 測 定 のリファレンス 電 圧 レベル 図 46. 出 力 バッファ 特 性 (ワースト ケース 非 DDR) - 58/70 -

59 ADSP-469 図 47. 出 力 バッファ 特 性 (ワースト ケース DDR) 図 49. 非 DDR 出 力 立 上 がり/ 立 下 がり 時 間 (typ) 容 量 負 荷 出 力 の 遅 延 とホールドでは すべてのピンに 標 準 容 量 負 荷 30 pf を 接 続 しています( 表 55 参 照 ) 図 5~ 図 57に 出 力 遅 延 とホール ドが 負 荷 容 量 により 変 化 する 様 子 を 示 します 図 48~ 図 57のグ ラフは 出 力 遅 延 (Typ) 対 負 荷 容 量 および 出 力 立 上 がり 時 間 (Typ )(0%~80% V = Min) 対 負 荷 容 量 で 示 す 範 囲 の 外 側 では 直 線 にならないことがあります 図 50. DDR 出 力 立 上 がり/ 立 下 がり 時 間 (typ) (0~80% V DD_EXTT = Max) 図 48. 非 DDR 出 力 立 上 がり/ 立 下 がり 時 間 (typ) (0~80% V DD_EXTT = Max) - 59/70 -

60 ADSP-469 図 5. DDR 出 力 立 上 がり/ 立 下 がり 時 間 (typ) (0~80% V DD_EXTT = Min) 図 5. 非 DDR 出 力 立 上 がり/ 立 下 がり 遅 延 (typ) (V DD_EXT = Max) 図 53. 非 DDR 出 力 立 上 がり/ 立 下 がり 遅 延 (typ) (V DD_EXT = Min) 図 54. DDR パッド C の 出 力 立 上 がり/ 立 下 がり 遅 延 (typ) (V DD_EXT = Min) - 60/70 -

61 ADSP-469 図 55. DDR パッド D の 出 力 立 上 がり/ 立 下 がり 遅 延 (typ) (V DD_EXT = Min) 図 57. DDR パッド D の 出 力 立 上 がり/ 立 下 がり 遅 延 (typ) (V DD_EXT = Max) 図 56. DDR パッド C の 出 力 立 上 がり/ 立 下 がり 遅 延 (typ) (V DD_EXT = Max) 熱 特 性 ADSP-469 プロセッサの 性 能 は ページ7の 動 作 条 件 で 規 定 する 温 度 範 囲 で 規 定 されています 表 56の 空 気 流 の 測 定 は JEDEC 規 格 JESD5- と JESD5-6 に ジ ャンクション ボード 間 の 測 定 は JESD5-8 に それぞれ 準 拠 して います テスト ボードのデザインは JEDEC 規 格 JESD5-7 (CSP_BGA)に 準 拠 しています ジャンクション ケース 間 の 測 定 は MIL- STD-883 に 準 拠 しています すべての 測 定 では SP JEDEC テスト ボードを 使 用 しています アプリケーション PCB 上 でのデバイスのジャンクション 温 度 を 求 めるときは 次 式 を 使 います T J =ジャンクション 温 度 C ここで T J = T CASE + (Ψ JT P D ) T CASE =ケース 温 度 ( C) パッケージ 上 面 の 中 央 で 測 定 Ψ JT =ジャンクション パッケージ 上 面 間 のキャラクタライゼーシ ョン パラメータは 表 56の Typ 値 を 使 用 P D = θ JA の 消 費 電 力 値 この 値 はパッケージ 比 較 と PCB デザイン のために 示 してあります θ JA は 次 式 を 使 った T J の 一 次 近 似 に 使 う ことができます ここで T A = 周 囲 温 度 C T J = T A + (θ JA P D ) θ JC の 値 は 外 部 ヒートシンクが 必 要 な 場 合 のパッケージ 比 較 と PCB デザイン 考 慮 のために 示 してあります - 6/70 -

62 ADSP-469 θ JB の 値 は パッケージ 比 較 と PCB デザイン 考 慮 のために 示 してあ ります 表 56に 示 す 温 度 特 性 値 はモデル 化 した 値 であることに 注 意 してください 表 ピン CSP_BGA の 熱 特 性 Parameter Condition Typical Unit θ JA Airflow = 0 m/s.7 C/W θ JMA Airflow = m/s 0.4 C/W θ JMA Airflow = m/s 9.5 C/W θ JC 6.6 C/W ΨJT Airflow = 0 m/s 0. C/W ΨJMT Airflow = m/s 0.9 C/W ΨJMT Airflow = m/s 0.4 C/W n = 乗 算 係 数 ( ) プロセス 変 動 に 依 存 します k = ボルツマン 定 数 T = 温 度 ( C) q = 電 子 の 電 荷 N = つの 電 流 の 比 つの 電 流 は 一 般 的 な 温 度 センサー チップで 0 μa~300 μa の 範 囲 です 表 57に トランジスタ モデルを 使 用 するサーマル ダイオード 仕 様 を 示 します 理 論 係 数 の 測 定 値 では ベータ (β)の 変 動 が 既 に 考 慮 されていることに 注 意 してください サーマル ダイオード ADSP-469 プロセッサは ダイ 温 度 をモニタするサーマル ダイ オードを 内 蔵 しています このサーマル ダイオードは グラン ドに 接 続 されたコレクタを 持 つ PNP バイポーラ 接 合 トランジスタ (BJT)です THD_P ピンとトランジスタのエミッタが THD_M ピ ンとトランジスタのベースが それぞれ 接 続 されています これ らのピンと 外 部 温 度 センサー ( 例 えば ADM 0A や LM86 など) を 使 ってダイ 温 度 を 読 出 すことができます 外 部 温 度 センサーで 採 用 している 技 術 は サーマル ダイオード が つの 異 なる 電 流 で 動 作 する 際 の VBE の 変 化 を 測 定 する 方 法 で す この 関 係 は 次 式 で 表 されます ここで 表 57. サーマル ダイオード パラメータ トランジスタ モデル Symbol Parameter Min Typ Max Unit IFW Forward Bias Current μa IE Emitter Current μa nq 3, 4 Transistor Ideality RT 4, 5 Series Resistance Ω EE ノート EE-346 を 参 照 してください アナログ デバイセズは 逆 方 向 バイアスでのサーマル ダイオード 動 作 を 推 奨 しません 3 00% テストではありません デザイン キャラクタライゼーションにより 規 定 4 理 論 係 数 nq は ダイオード 式 で 例 示 される 理 論 ダイオード 動 作 からの 乖 離 です このダイオード 式 は I C = I S (e qvbe/nqkt ) で 表 わされ ここで I S = 飽 和 電 流 q = 電 子 の 電 荷 V BE = ダイオード 電 圧 k = ボルツマン 定 数 T = 絶 対 温 度 (Kelvin)です 5 直 列 抵 抗 (R T ) は 必 要 に 応 じて 正 確 な 読 出 しのために 使 用 することができます - 6/70 -

63 ADSP-469 CSP_BGAのボール 配 置 車 載 モデル 表 58に 車 載 モデル CSP_BGA のボール 配 置 を 示 します( 信 号 名 順 ) 表 58. CSP_BGA のボール 配 置 ( 信 号 名 順 ) Signal BallNo. Signal BallNo. Signal BallNo. Signal BallNo. AGND H0 CLK_CFG G0 DDR_CKE E0 DPI_P09 N0 AMI_ACK R0 CLKIN L0 DDR_CLK0 A07 DPI_P0 N0 AMI_ADDR0 V6 DAI_P0 R06 DDR_CLK0 B07 DPI_P N03 AMI_ADDR0 U6 DAI_P0 V05 DDR_CLK A3 DPI_P N04 AMI_ADDR0 T6 DAI_P03 R07 DDR_CLK B3 DPI_P3 M03 AMI_ADDR03 R6 DAI_P04 R03 DDR_CS0 C0 DPI_P4 M04 AMI_ADDR04 V5 DAI_P05 U05 DDR_CS D0 EMU K0 AMI_ADDR05 U5 DAI_P06 T05 DDR_CS C0 FLAG0 R08 AMI_ADDR06 T5 DAI_P07 V06 DDR_CS3 D0 FLAG V07 AMI_ADDR07 R5 DAI_P08 V0 DDR_DATA0 B0 FLAG U07 AMI_ADDR08 V4 DAI_P09 R05 DDR_DATA0 A0 FLAG3 T07 AMI_ADDR09 U4 DAI_P0 V04 DDR_DATA0 B03 GND A0 AMI_ADDR0 T4 DAI_P U04 DDR_DATA03 A03 GND A8 AMI_ADDR R4 DAI_P T04 DDR_DATA04 B05 GND C04 AMI_ADDR V3 DAI_P3 U06 DDR_DATA05 A05 GND C06 AMI_ADDR3 U3 DAI_P4 U0 DDR_DATA06 B06 GND C08 AMI_ADDR4 T3 DAI_P5 R04 DDR_DATA07 A06 GND D05 AMI_ADDR5 R3 DAI_P6 V03 DDR_DATA08 B08 GND D07 AMI_ADDR6 V DAI_P7 U03 DDR_DATA09 A08 GND D09 AMI_ADDR7 U DAI_P8 T03 DDR_DATA0 B09 GND D0 AMI_ADDR8 T DAI_P9 T06 DDR_DATA A09 GND D7 AMI_ADDR9 R DAI_P0 T0 DDR_DATA A GND E03 AMI_ADDR0 V DDR_ADDR0 D3 DDR_DATA3 B GND E05 AMI_ADDR U DDR_ADDR0 C3 DDR_DATA4 A GND E AMI_ADDR T DDR_ADDR0 D4 DDR_DATA5 B GND E3 AMI_ADDR3 R DDR_ADDR03 C4 DDR_DM0 C03 GND E6 AMI_DATA0 U8 DDR_ADDR04 B4 DDR_DM C GND F0 AMI_DATA T8 DDR_ADDR05 A4 DDR_DQS0 A04 GND F0 AMI_DATA R8 DDR_ADDR06 D5 DDR_DQS0 B04 GND F04 AMI_DATA3 P8 DDR_ADDR07 C5 DDR_DQS A0 GND F4 AMI_DATA4 V7 DDR_ADDR08 B5 DDR_DQS B0 GND F6 AMI_DATA5 U7 DDR_ADDR09 A5 DDR_ODT B0 GND G03 AMI_DATA6 T7 DDR_ADDR0 D6 DDR_RAS C09 GND G04 AMI_DATA7 R7 DDR_ADDR C6 DDR_WE C0 GND G05 AMI_MS0 T0 DDR_ADDR B6 DPI_P0 R0 GND G07 AMI_MS U0 DDR_ADDR3 A6 DPI_P0 U0 GND G08 AMI_RD J04 DDR_ADDR4 B7 DPI_P03 T0 GND G09 AMI_WR V0 DDR_ADDR5 A7 DPI_P04 R0 GND G0 BOOT_CFG0 J0 DDR_BA0 C8 DPI_P05 P0 GND G BOOT_CFG J03 DDR_BA C7 DPI_P06 P0 GND G BOOT_CFG Ho3 DDR_BA B8 DPI_P07 P03 GND G5 CLK_CFG0 G0 DDR_CAS C07 DPI_P08 P04 GND H04-63/70 -

64 ADSP-469 表 58. CSP_BGA のボール 配 置 ( 信 号 名 順 )( 続 き) Signal Ball No. Signal Ball No. Signal Ball No. Signal Ball No. GND H07 GND V0 V DD _ DDR E04 V DD F3 GND H08 GND V8 V DD _ DDR E07 V DD G06 GND H09 LACK_0 K7 V DD _ DDR E0 V DD G3 GND H0 LACK_ P7 V DD _ DDR E V DD H05 GND H LCLK_0 J8 V DD _ DDR E7 V DD H06 GND H LCLK_ N8 V DD _ DDR F03 V DD H3 GND J0 LDAT0_0 E8 V DD _ DDR F05 V DD H4 GND J07 LDAT0_ F7 V DD _ DDR F5 V DD J06 GND J08 LDAT0_ F8 V DD _ DDR G4 V DD J3 GND J09 LDAT0_3 G7 V DD _ DDR G6 V DD K06 GND J0 LDAT0_4 G8 V DD H5 V DD K3 GND J LDAT0_5 H6 V DD H8 V DD L06 GND J LDAT0_6 H7 V DD J05 V DD L3 GND J4 LDAT0_7 J6 V DD J5 V DD M06 GND J7 LDAT_0 K8 V DD K4 V DD M3 GND K05 LDAT_ L6 V DD L05 V DD N06 GND K07 LDAT_ L7 V DD M4 V DD N07 GND K08 LDAT_3 L8 V DD M8 V DD N08 GND K09 LDAT_4 M6 V DD N05 V DD N09 GND K0 LDAT_5 M7 V DD P06 V DD N3 GND K LDAT_6 N6 V DD P08 V DD _ THD N0 GND K LDAT_7 P6 V DD P0 V REF D04 GND L07 MLBCLK K03 V DD P V REF D GND L08 MLBDAT K04 V DD P4 XTAL K0 GND L09 MLBSIG L0 V DD P5 GND L0 MLBSO L03 V DD T08 GND L MLBDO L04 V DD T09 GND L RESET M0 V DD U08 GND L4 RESETOUT/RUNRSTIN M0 V DD U09 GND M05 TCK K5 V DD V08 GND M07 TDI L5 V DD V09 GND M08 TDO M5 V DD D GND M09 THD_M N V DD E06 GND M0 THD_P N V DD E08 GND M TMS K6 V DD E09 GND M TRST N5 V DD E4 GND N4 VDD_A H0 V DD E5 GND N7 V DD _ DDR C05 V DD F06 GND P05 V DD _ DDR C V DD F07 GND P07 V DD _ DDR D03 V DD F08 GND P09 V DD _ DDR D06 V DD F09 GND P V DD _ DDR D08 V DD F0 GND P3 V DD _ DDR D8 V DD F GND R09 V DD _ DDR E0 V DD F - 64/70 -

65 ADSP-469 図 58. ボール 配 置 車 載 モデル - 65/70 -

66 ADSP-469 CSP_BGAのボール 配 置 標 準 モデル 表 59に 標 準 モデル CSP_BGA のボール 配 置 を 示 します( 信 号 名 順 ) 表 59. CSP_BGA のボール 配 置 ( 信 号 名 順 ) Signal BallNo. Signal BallNo. Signal BallNo. Signal BallNo. AGND H0 CLK_CFG G0 DDR_CKE E0 DPI_P09 N0 AMI_ACK R0 CLKIN L0 DDR_CLK0 A07 DPI_P0 N0 AMI_ADDR0 V6 DAI_P0 R06 DDR_CLK0 B07 DPI_P N03 AMI_ADDR0 U6 DAI_P0 V05 DDR_CLK A3 DPI_P N04 AMI_ADDR0 T6 DAI_P03 R07 DDR_CLK B3 DPI_P3 M03 AMI_ADDR03 R6 DAI_P04 R03 DDR_CS0 C0 DPI_P4 M04 AMI_ADDR04 V5 DAI_P05 U05 DDR_CS D0 EMU K0 AMI_ADDR05 U5 DAI_P06 T05 DDR_CS C0 FLAG0 R08 AMI_ADDR06 T5 DAI_P07 V06 DDR_CS3 D0 FLAG V07 AMI_ADDR07 R5 DAI_P08 V0 DDR_DATA0 B0 FLAG U07 AMI_ADDR08 V4 DAI_P09 R05 DDR_DATA0 A0 FLAG3 T07 AMI_ADDR09 U4 DAI_P0 V04 DDR_DATA0 B03 GND A0 AMI_ADDR0 T4 DAI_P U04 DDR_DATA03 A03 GND A8 AMI_ADDR R4 DAI_P T04 DDR_DATA04 B05 GND C04 AMI_ADDR V3 DAI_P3 U06 DDR_DATA05 A05 GND C06 AMI_ADDR3 U3 DAI_P4 U0 DDR_DATA06 B06 GND C08 AMI_ADDR4 T3 DAI_P5 R04 DDR_DATA07 A06 GND D05 AMI_ADDR5 R3 DAI_P6 V03 DDR_DATA08 B08 GND D07 AMI_ADDR6 V DAI_P7 U03 DDR_DATA09 A08 GND D09 AMI_ADDR7 U DAI_P8 T03 DDR_DATA0 B09 GND D0 AMI_ADDR8 T DAI_P9 T06 DDR_DATA A09 GND D7 AMI_ADDR9 R DAI_P0 T0 DDR_DATA A GND E03 AMI_ADDR0 V DDR_ADDR0 D3 DDR_DATA3 B GND E05 AMI_ADDR U DDR_ADDR0 C3 DDR_DATA4 A GND E AMI_ADDR T DDR_ADDR0 D4 DDR_DATA5 B GND E3 AMI_ADDR3 R DDR_ADDR03 C4 DDR_DM0 C03 GND E6 AMI_DATA0 U8 DDR_ADDR04 B4 DDR_DM C GND F0 AMI_DATA T8 DDR_ADDR05 A4 DDR_DQS0 A04 GND F0 AMI_DATA R8 DDR_ADDR06 D5 DDR_DQS0 B04 GND F04 AMI_DATA3 P8 DDR_ADDR07 C5 DDR_DQS A0 GND F4 AMI_DATA4 V7 DDR_ADDR08 B5 DDR_DQS B0 GND F6 AMI_DATA5 U7 DDR_ADDR09 A5 DDR_ODT B0 GND G03 AMI_DATA6 T7 DDR_ADDR0 D6 DDR_RAS C09 GND G04 AMI_DATA7 R7 DDR_ADDR C6 DDR_WE C0 GND G05 AMI_MS0 T0 DDR_ADDR B6 DPI_P0 R0 GND G07 AMI_MS U0 DDR_ADDR3 A6 DPI_P0 U0 GND G08 AMI_RD J04 DDR_ADDR4 B7 DPI_P03 T0 GND G09 AMI_WR V0 DDR_ADDR5 A7 DPI_P04 R0 GND G0 BOOT_CFG0 J0 DDR_BA0 C8 DPI_P05 P0 GND G BOOT_CFG J03 DDR_BA C7 DPI_P06 P0 GND G BOOT_CFG H03 DDR_BA B8 DPI_P07 P03 GND G5 CLK_CFG0 G0 DDR_CAS C07 DPI_P08 P04 GND H04-66/70 -

67 ADSP-469 表 59. CSP_BGA のボール 配 置 ( 信 号 名 順 )( 続 き) Signal BallNo. Signal BallNo. Signal BallNo. Signal BallNo. GND H07 GND V0 V DD _ DDR E04 V DD F3 GND H08 GND V8 V DD _ DDR E07 V DD G06 GND H09 LACK_0 K7 V DD _ DDR E0 V DD G3 GND H0 LACK_ P7 V DD _ DDR E V DD H05 GND H LCLK_0 J8 V DD _ DDR E7 V DD H06 GND H LCLK_ N8 V DD _ DDR F03 V DD H3 GND J0 LDAT0_0 E8 V DD _ DDR F05 V DD H4 GND J07 LDAT0_ F7 V DD _ DDR F5 V DD J06 GND J08 LDAT0_ F8 V DD _ DDR G4 V DD J3 GND J09 LDAT0_3 G7 V DD _ DDR G6 V DD K06 GND J0 LDAT0_4 G8 V DD H5 V DD K3 GND J LDAT0_5 H6 V DD H8 V DD L06 GND J LDAT0_6 H7 V DD J05 V DD L3 GND J4 LDAT0_7 J6 V DD J5 V DD M06 GND J7 LDAT_0 K8 V DD K4 V DD M3 GND K05 LDAT_ L6 V DD L05 V DD N06 GND K07 LDAT_ L7 V DD M4 V DD N07 GND K08 LDAT_3 L8 V DD M8 V DD N08 GND K09 LDAT_4 M6 V DD N05 V DD N09 GND K0 LDAT_5 M7 V DD P06 V DD N3 GND K LDAT_6 N6 V DD P08 V DD _ THD N0 GND K LDAT_7 P6 V DD P0 V REF D04 GND L07 NC K03 V DD P V REF D GND L08 NC K04 V DD P4 XTAL K0 GND L09 NC L0 V DD P5 GND L0 NC L03 V DD T08 GND L NC L04 V DD T09 GND L RESET M0 V DD U08 GND L4 RESETOUT/RUNRSTIN M0 V DD U09 GND M05 TCK K5 V DD V08 GND M07 TDI L5 V DD V09 GND M08 TDO M5 V DD D GND M09 THD_M N V DD E06 GND M0 THD_P N V DD E08 GND M TMS K6 V DD E09 GND M TRST N5 V DD E4 GND N4 VDD_A H0 V DD E5 GND N7 V DD _ DDR C05 V DD F06 GND P05 V DD _ DDR C V DD F07 GND P07 V DD _ DDR D03 V DD F08 GND P09 V DD _ DDR D06 V DD F09 GND P V DD _ DDR D08 V DD F0 GND P3 V DD _ DDR D8 V DD F GND R09 V DD _ DDR E0 V DD F - 67/70 -

68 ADSP-469 図 59. ボール 配 置 標 準 モデル - 68/70 -

69 ADSP-469 外 形 寸 法 ADSP-469 プロセッサは 9 mm 9 mm の CSP_BGA 鉛 フリ ー パッケージを 採 用 しています 図 ボール チップ スケール パッケージ ボール グリッド アレイ [CSP_BGA] (BC-34-) 寸 法 : mm 表 面 実 装 デザイン 次 の 表 は PCB デザイン 用 に 示 します 業 界 標 準 のデザイン 勧 告 に ついては IPC-735 の Generic Requirements for Surface-Mount Design and Land Pattern Standard を 参 照 してください Package Package Ball Attach Type Package Solder Mask Opening Package Ball Pad Size 34-Ball CSP_BGA (BC-34-) Solder Mask Defined 0.43 mm diameter 0.6 mm diameter - 69/70 -

70 ADSP-469 車 載 製 品 ADSP-469W モデルは 車 載 アプリケーションの 品 質 と 信 頼 性 の 要 求 をサポートするため 管 理 した 製 造 により 提 供 しています 車 載 モデルの 仕 様 は 商 用 モデルと 異 なる 場 合 があるため 設 計 者 は このデータシートの 仕 様 のセクションを 慎 重 にレビューしてくだ さい 表 60に 示 す 車 載 グレード 製 品 は 車 載 アプリケーション 用 にのみ 提 供 しています 特 定 製 品 のオーダー 情 報 とこれらのモデ ルの 特 定 の 車 載 信 頼 性 レポートについては 最 寄 りのアナログ デ バイセズにお 尋 ねください 表 60. 車 載 製 品 Model Temperature Range On-Chip SRAM Package Description Package Option AD469WBBCZ3xx 3 40 C to +85 C 5M bit 34-Ball Grid Array (CSP_BGA) BC-34- Z = RoHS 準 拠 製 品 基 準 温 度 は 周 囲 温 度 周 囲 温 度 は 仕 様 でありません 唯 一 の 温 度 仕 様 であるジャンクション 温 度 (T J ) 仕 様 については ページ7の 動 作 条 件 を 参 照 してくだ さい 3 xx はシリコン レビジョン オーダー ガイド Model Temperature Range On-Chip SRAM Processor Instruction Rate (Max) Package Description Package Option ADSP-469KBCZ-3 0 C to +70 C 5M bit 400 MHz 34-Ball Grid Array (CSP_BGA) BC-34- ADSP-469BBCZ-3 40 C to +85 C 5M bit 400 MHz 34-Ball Grid Array (CSP_BGA) BC-34- ADSP-469KBCZ-4 0 C to +70 C 5M bit 450 MHz 34-Ball Grid Array (CSP_BGA) BC-34- Z = RoHS 準 拠 製 品 基 準 温 度 は 周 囲 温 度 周 囲 温 度 は 仕 様 でありません 唯 一 の 温 度 仕 様 であるジャンクション 温 度 (T J ) 仕 様 については ページ7の 動 作 条 件 を 参 照 してくだ さい - 70/70 -